JP2010050348A - 薄膜トランジスタ、アクティブマトリックス回路並びに表示装置 - Google Patents

Abstract

【課題】フィードスルー電圧ΔＶがＴＦＴ基板全面において一定である薄膜トランジスタ、該薄膜トランジスタから構成されるアクティブマトリックス回路を用いることにより画素ごとの表示特性のバラツキに影響を及ぼすことの無い画像表示装置を提供する。
【解決手段】ソース電極１００３は、長手をｙ方向に延設される少なくとも１つの矩形で、ゲート電極１００２の上の目標位置に配置される領域Ｓ２からなり、ドレイン電極１００４は、ゲート電極１００２の上をｘ方向に横断し、該ゲート電極１００２両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設され領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極１００２の端部位置よりも△ｄ以上内側となるゲート電極１００２の上の目標位置に配置される領域Ｄ２と、からなる。
【選択図】図６

Description

本発明は、ゲート電極に対するソース電極及びドレイン電極の形状に特徴を有する薄膜トランジスタ、さらには該薄膜トランジスタから構成される表示画素の表示状態を制御するためのアクティブマトリックス回路を備えた、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイ、電子ペーパー、フレキシブル表示装置、電子本、可搬型表示装置などの画像表示装置に関するものである。

液晶ディスプレイ、有機ＥＬディスプレイ、電子ペーパーなどの画像表示装置では、アクティブマトリックス回路のアクティブ素子として、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を使用したものが知られている。

ここで特許文献１には、フィードスルー電圧ΔＶを小さくすることにより、アクティブマトリックス回路に配置された薄膜トランジスタの特性にバラツキが生じ、それにより各画素においてフィードスルー電圧△Ｖに変動が生じてもそれが階調表示に影響を与えることを抑制することができる画像表示装置が開示されている。

特開平１０−７８５９２号公報

しかしながら、このような画像形成装置においても、画素ごとの表示特性のバラツキが問題となる程度までＴＦＴ基板内でフィードスルー電圧ΔＶがばらつくことがあった。この問題はとくにフィルム基板とした場合に顕著であった。

本発明は、以上の従来技術における問題に鑑みてなされたものであり、ゲート電極形成とソース/ドレイン電極形成時の基板寸法がμｍ単位で異なっても、フィードスルー電圧ΔＶがＴＦＴ基板全面において一定である薄膜トランジスタを提供することを目的とし、さらには該薄膜トランジスタから構成されるアクティブマトリックス回路を用いることにより、画素ごとの表示特性のバラツキに影響を及ぼすことの無い画像表示装置を提供することを目的とする。

前記課題を解決するために提供する本発明は、以下の通りである。
〔１〕 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有する薄膜トランジスタにおいて、ゲート電極の幅方向をｘ方向、長手方向をｙ方向とし、ゲート電極とソース電極の間で許容されるｘ方向の位置ずれを±△ｄとしたとき、前記ソース電極は、長手をｙ方向に延設される少なくとも１つの矩形で、ゲート電極の上または下の目標位置に配置される領域Ｓ２からなり、前記ドレイン電極は、ゲート電極の上または下をｘ方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設されソース電極の領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｄ２と、からなる薄膜トランジスタ。
〔２〕 前記ゲート電極と同じ階層に設けられ、ｙ方向を長手とする帯状の第１の補助容量形成用電極と、前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第１の補助容量形成用電極の上または下をｘ方向に横断し、該第１の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の第２の補助容量形成用電極と、を有する前記〔１〕に記載の薄膜トランジスタ。
〔３〕 前記ソース電極における領域Ｓ２を構成する２つの矩形領域が、前記ドレイン電極における領域Ｄ２を構成する１つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域Ｄ２を構成する２つの矩形領域が、前記ソース電極における領域Ｓ２を構成する１つの矩形領域を挟んで配置される前記〔１〕または〔２〕に記載の薄膜トランジスタ。
〔４〕 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有し、ゲート電極の幅方向をｘ方向、長手方向をｙ方向とし、ゲート電極とソース電極の間で許容されるｘ方向の位置ずれを±△ｄとしたとき、前記ソース電極は、長手をｙ方向に延設される少なくとも１つの矩形で、ゲート電極の上または下の目標位置に配置される領域Ｓ２からなり、前記ドレイン電極は、ゲート電極の上または下をｘ方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設されソース電極の領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｄ２と、からなる薄膜トランジスタから構成されるアクティブマトリックス回路。
〔５〕 前記薄膜トランジスタは、前記ゲート電極と同じ階層に設けられ、ｙ方向を長手とする帯状の第１の補助容量形成用電極と、前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第１の補助容量形成用電極の上または下をｘ方向に横断し、該第１の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の第２の補助容量形成用電極と、を有する前記〔４〕に記載のアクティブマトリックス回路。
〔６〕 前記ソース電極における領域Ｓ２を構成する２つの矩形領域が、前記ドレイン電極における領域Ｄ２を構成する１つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域Ｄ２を構成する２つの矩形領域が、前記ソース電極における領域Ｓ２を構成する１つの矩形領域を挟んで配置される前記〔４〕または〔５〕に記載のアクティブマトリックス回路。
〔７〕 前記〔４〕〜〔６〕のいずれかに記載のアクティブマトリックス回路を有する表示装置。

本発明の効果として、請求項１，４の発明によれば、基板（ＴＦＴ基板、とくにフィルム基板）の伸縮などにより、ゲート電極とドレイン電極の相対的な位置が基板の面内において同一でない場合においても、アライメントずれによって生じるゲート電極とドレイン電極の重なり面積の増加分と減少分が同じであるため（すなわちゲート電極の階層とドレイン電極の階層とのずれに対して、ゲート電極とドレイン電極の重なり面積が一定であるため）、薄膜トランジスタにおけるゲート−ドレイン間容量成分Ｃｇｄの変化に起因するフィールドスルー電圧ΔＶのバラツキを無くすことが可能になる。また、薄膜トランジスタのレイアウト上の効率も向上する。
請求項２，５の発明によれば、請求項１，４記載の発明の特徴に加えて、基板の伸縮などにより第１の補助容量形成用電極と第２の補助容量形成用電極の相対的な位置が基板の面内において同一でない場合においても、アライメントずれによって生じる第１の補助容量形成用電極と第２の補助容量形成用電極の重なり面積の増加分と減少分が同じであるため（すなわち第１の補助容量形成用電極の階層と第２の補助容量形成用電極の階層とのずれに対して、第１の補助容量形成用電極と第２の補助容量形成用電極の重なり面積が一定であるため）、薄膜トランジスタにおけるゲート−ドレイン間容量成分Ｃｇｄおよび補助容量成分Ｃｓｔの変化に起因するフィールドスルー電圧ΔＶのバラツキを無くすことが可能になる。
請求項３，６の発明によれば、前記ソース電極における領域Ｓ２を構成する２つの矩形領域が、前記ドレイン電極における領域Ｄ２を構成する１つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域Ｄ２を構成する２つの矩形領域が、前記ソース電極における領域Ｓ２を構成する１つの矩形領域を挟んで配置されることにより、実効的なチャネルの幅を長く設けることができ、薄膜トランジスタのＯＮ電流を大きくすることができる。
請求項７の発明によれば、フィールドスルー電圧ΔＶのバラツキのない薄膜トランジスタから構成されるアクティブマトリックス回路を用いるので、表示特性を面内で均一にすることができる。

まず、薄膜トランジスタ（ＴＦＴ）を使用した画像表示装置の構成について、画素構成部材として、移動材としての電気泳動材である着色粒子を用いた電子ペーパーを例に挙げて説明する。

図１は、アクティブマトリックス回路を構成する本発明に係る薄膜トランジスタ（ＴＦＴ）の電気的な等価回路の構成図である。図中縦方向に延びる信号ラインを選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍとし、図中横方向に延びる信号ラインを信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎとする。以下、選択線としてｍ,信号線としてｎを用いる画素を（ｍ，ｎ）とし、（ｍ，ｎ）の表示画素を例に挙げて表示画素の構成について説明する。

アースに接続されている透明電極１００６と、これに対向して配置される画素電極１００５との間には、画素構成部材である移動材としての電気泳動材である着色粒子１０１４が配置されている。本例では、所定極性に帯電した着色粒子１０１４を移動させることで、表示面側の各表示画素の色や濃度（明るさ）などを調整して、画像を表示する。また、画素電極１００５には、アクティブ素子としての電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１００１のドレイン端子が接続されている。このＴＦＴ１００１は、そのソース端子に信号線ｎが接続されており、そのゲート端子に選択線ｍが接続されている。

このようなアクティブマトリックス回路においては、各表示画素の電極１００５，１００６間に発生させる電界の向きを信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎに印加する駆動電圧の正負により決定する。また、どの画素について駆動電圧の印加を可能とするかは、どの選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍにアクティブ状態選択電圧を送るかによって制御する。すなわち、例えば（ｍ，ｎ）の表示画素において、選択線ｍにアクティブ状態選択電圧を印加すると、そのアクティブ状態選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＮ状態（アクティブ状態）になる。これにより、信号線ｎを通じてＴＦＴ１００１のソース端子１００３に印加される駆動電圧が、ドレイン端子１００４に接続された画素電極１００５に印加される。一方、選択線ｍに非アクティブ状態選択電圧を印加すると、その非アクティブ状態選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＦＦ状態（非アクティブ状態）になる。これにより、信号線ｎから駆動電圧がＴＦＴ１００１のソース端子１００３に印加されても、ドレイン端子１００４に接続された画素電極１００５には駆動電圧が印加されない。

図２は、ＴＦＴ１００１の基本的な断面構造を示す説明図である。
ＴＦＴ１００１の構造は、基板１２０１の上にゲート電極１００２と補助容量形成用電極１０１０とを形成し、これらの電極１００２，１０１０の上にゲート絶縁膜１０１２を形成する。そして、このゲート絶縁膜１０１２の上にソース電極１００３及びドレイン電極１００４を形成し、これらの電極１００３，１００４間に活性層（半導体層ともいう）１０１３を形成する。ソース電極１００３、ドレイン電極１００４、活性層１０１３は、保護膜１０１５に覆われている。保護膜１０１５にはスルーホール１０１６が形成されていて、このスルーホール１０１６を通じてドレイン電極１００4と画素電極１００５との電気的な導通路をとる。また、アースに接続されている透明電極１００６と、これに対向して配置される画素電極１００５との間には、表示素子１０１４が配置されている。

ここで、本発明で用いる基板１２０１は、ガラスでもフィルム基板でも構わない。フィルム基板では、ポリイミド（ＰＩ）基板、ポリエーテルサルホン（ＰＥＳ）基板、ポリエチレンテレフタレート（ＰＥＴ）基板、ポリエチレンナフタレート（ＰＥＮ）基板等を用いることができる。

また、本発明で用いるゲート絶縁膜１０１２の材料としては、ポリビニルフェノール、ポリビニルアルコール、ポリビニルブチラール、ポリイミド膜、などがあげられる。また、層間絶縁膜材料１０１５としては、クレゾールノボラックエポキシ樹脂、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、アクリル樹脂、ポリビニル樹脂などの絶縁性樹脂および、上記樹脂と絶縁性フィラーから構成される絶縁ペーストなどがあげられる。

本発明で用いる活性層１０１３の材料としては、テトラセン、ペンタセン、ルブレンなどのアセン系結晶性材料、ポリアルキルチオフェンなどの配向性材料、フルオレン・チオフェン共重合体やその誘導体からなる液晶性材料、トリアリールアミン骨格を持つ高分子材料などの有機半導体、アモルファスシリコン、ポリシリコン、ＩｎＧＺＯなどの無機半導体が上げられる。

本発明で用いるゲート電極１００２、ドレイン電極（および／または第２の補助容量形成用電極）１００４、ソース電極１００３、画素電極１００５、第１の補助容量形成用電極１０１０の材料としては、真空蒸着法やスパッタリング法で作成するＡｕ膜、Ａｌ膜、Ｃｒ膜、タンタル膜やスクリーン印刷法で形成される銀膜、インクジェット法やディスペンサーを用いて形成される銀、金、Ａｇ-Ｐｄ合金、Ｎｉ、Ｃｏなどのナノメタル膜などがあげられる。

このようなＴＦＴ１００１においては、図３に示すように、ゲート電極１００２とドレイン電極１００４とが互いに対向した部分（上から見て重なり合った部分）においてＣｇｄ［μＦ］のゲート−ドレイン間容量成分が存在する。この容量成分については、図１において符号ゲート−ドレイン間容量Ｃｇｄ１１０２で示してある。また、画素に印加された電圧を保持する目的で、ＴＦＴ１００１のドレイン端子１００４とゲート絶縁膜を挟んで対向する位置に第1の補助容量形成用電極１０１０を設け、図３に示したように、補助容量成分Ｃｓｔを設ける事が一般的に行なわれている。これを補助容量成分Ｃｓｔ１１０３として図１に図示してある。なお、ドレイン電極１００４が第1の補助容量形成用電極１０１０とゲート絶縁膜１０１２を挟んで対向する部分、もしくはドレイン電極１００４と電気的に接続した電極であり第１の補助容量形成用電極１０１０とゲート絶縁膜１０１２を挟んで対向する部分、を第２の補助容量形成用電極と定義とする。

図１において、ＴＦＴ１００１は、ゲート−ドレイン間容量成分Ｃｇｄ１１０２が存在するため、ゲート電圧が変化した瞬間にドレイン電圧が瞬間的に変動するいわゆるフィードスルーと呼ばれる現象が発生する。このフィードスルーによって生じるフィードスルー電圧ΔＶは、表示素子そのものの高周波容量成分が補助容量成分に比べて極めて小さい場合、ゲート−ドレイン間容量成分Ｃｇｄ１１０２と、補助容量成分Ｃｓｔ１１０３と、ゲート端子１００２に印加されるゲート電圧Ｖｇによって決まる。詳しくは、次式（１）となる。
ΔＶ＝Ｖｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｓｔ） ・・・（１）

ところで、従来のガラス基板を用いた液晶ＴＦＴにおいては、ガラス基板の熱膨張係数や湿度膨張係数が非常に小さいため、ゲート−ドレイン間容量成分Ｃｇｄの値はマトリックス状に配置されたどのトランジスタにおいてもほぼ一定であるため、フィードスルー電圧ΔＶが画素ごとの表示特性のバラツキに影響を及ぼすことは少なかった。

しかしながら、電子ペーパーの様にフィルム基板を用いる場合、フィルムの熱膨張係数や湿度膨張係数や熱履歴による寸法の変化がガラス基板に比べてはるかに大きいため、ゲート電極形成時とソース/ドレイン電極形成時の温湿度の違いやフィルム基板の非可逆的な熱収縮などにより、図２におけるゲート電極１００２とドレイン電極１００４のアライメントが基板の位置により異なる場合が生じる。一例をあげると、代表的なフィルム基板であるポリエチレンテレフタレート(ＰＥＴ)の場合、熱膨張係数は６０×１０^-6／Ｋである。例えば、ゲート電極形成時の基板温度よりソース/ドレイン電極形成時の基板温度が１℃高いとするとフィルム基板の寸法が１００ｍｍあたり６μｍ長くなることになる。従って、例えば、基板寸法を１００ｍｍとした場合、ゲート電極１００２とソース電極１００３/ドレイン電極１００４の相対的な位置が、基板面内で最大６μｍずれることになる。

図３，図４に、ゲート電極とソース/ドレイン電極の相対的な位置が異なる場合の断面図を示す。図３ではゲート電極１００２と第１の補助容量形成用電極１０１０が、ソース電極１００３/ドレイン電極１００４に対して目標位置にある場合を示し、図４では、図３に比べて、ゲート電極１００２と第１の補助容量形成用電極１０１０がＸ方向にずれている場合を示している。これにより、図４のゲート電極１００２とドレイン電極１００４の重なり面積が図３の場合よりも減少するため、ゲート−ドレイン間容量成分Ｃｇｄの値は図３の場合より図４の場合の方が小さくなる。一方で、この例では、ドレイン電極１００４（もしくはドレイン電極１００４と電気的に接続された第２の補助容量形成用電極）と第１の補助容量形成用電極１０１０の重なり面積は変わらないため、補助容量成分Ｃｓｔの値は変わらない。従って、前述の関係式（１）から、図４の場合より図３の場合の方がフィードスルー電圧ΔＶは大きくなることになる。そして基板１２０１がフィルムのとき、基板１２０１内で図３の状態と図４の状態が混在することになる。この結果、フィードスルー電圧ΔＶが面内で異なるため、表示装置としてみた場合に表示特性の面内均一性が損なわれるという問題が生じる。

また、上記の課題は、ゲート電極１００２とドレイン電極１００４の相対的な位置が基板１２０１の面内でバラツク場合のことを述べたが、基板１２０１の伸縮などにより、前述のドレイン電極１００４（もしくはドレイン電極１００４と電気的に接続された第２の補助容量形成用電極）と第１の補助容量形成用電極１０１０の重なり面積が面内でバラツク場合も生じる。この場合も、フィードスルー電圧ΔＶが面内で異なることとなるため、表示特性の面内均一性が損なわれるという問題が生じる。

このような従来のＴＦＴの構成の平面図の一例を図５に示す。ここでは、ゲート電極１００２，第１の補助容量形成用電極１０１０，ソース電極１００３，ドレイン電極１００４の透視図として示している。図から判るように、ゲート電極１００２とドレイン電極１００４のアライメントがｘ方向でずれた場合、ゲート電極１００２とドレイン電極１００４の重なる部分であるゲート−ドレイン間容量成分Ｃｇｄの値が変化することが明らかである。

発明者らは、この知見を基に、ゲート電極形成とソース/ドレイン電極形成時の基板寸法がμｍ単位で異なっても、フィードスルー電圧ΔＶがＴＦＴ基板全面において一定でとなる薄膜トランジスタを実現すべく、鋭意検討を行い、本発明を成すに至った。以下に、本発明に係る薄膜トランジスタ、アクティブマトリックス回路並びに表示装置の一実施の形態における要部構成について説明する。

本発明の第一の構成例を、図６〜図９に示す。ここでは、ゲート電極１００２、ソース電極１００３、ドレイン電極１００４の設計上の配置関係、すなわち目標位置としての配置関係を示している。

すなわち、本発明に係る薄膜トランジスタ（薄膜トランジスタ１００１）は、基板（基板１２０１）上に、帯状に設けられるゲート電極（ゲート電極１００２）と、該ゲート電極に対して絶縁膜（ゲート絶縁膜１０１２）を介して設けられるソース電極（ソース電極１００３）及びドレイン電極（ドレイン電極１００４）と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層（半導体層１０１３）を有する薄膜トランジスタにおいて、ゲート電極の幅方向をｘ方向、長手方向をｙ方向とし、ゲート電極とソース電極の間で許容されるｘ方向の位置ずれを±△ｄとしたとき、前記ソース電極は、ゲート電極の上または下をｘ方向に横断する帯状の領域Ｓ１（ゲート配線ともいう）と、領域Ｓ１から長手をｙ方向として延設される少なくとも１つの矩形で、該矩形の長手方向の端部すべてがゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｓ２と、からなり、前記ドレイン電極は、ゲート電極の上または下をｘ方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さ（長さｔ）が△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設されソース電極の領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｄ２と、からなるものである。また、領域Ｄ２は、ｗ＋２△ｄ以上の幅をもつ。ここで、△ｄは、１μｍ〜１００μｍである。

なお、本発明でいう「矩形」とは、対向する辺の長さが同じ長方形をいい、角（コーナー）が直角のもの（通常の矩形）、角が丸いもの（角丸矩形）、角が面取りされたもの（面取り矩形）のいずれの形状でもよい。

あるいは本発明の第一の構成は、基板（基板１２０１）上に、ゲート電極（ゲート電極１００２）とそれに接続されたゲート配線と、絶縁膜を介してソース電極（領域Ｓ２）とそれに接続されたソース配線（領域Ｓ１）と、ドレイン電極（領域Ｄ１，Ｄ２）を有し、ソース電極（領域Ｓ２）とドレイン電極（領域Ｄ２）との間のチャネル部に半導体層を有する薄膜トランジスタにおいて、ゲート電極幅ｗの中心線Ａ−Ａ’に直交する方向にｘ軸を取り、該ｘ軸の中心線Ａ−Ａ’との交点をｘ＝０、ゲート電極（ゲート電極１００２）とソース電極（領域Ｓ２）間で許容されるｘ方向の位置ずれを±Δｄとしたとき、ｘ＝ｗ／２からｗ／２＋Δｄの領域におけるゲート・ドレイン電極間の重なり領域と、ｘ＝−ｗ／２から−ｗ／２＋Δｄの領域におけるゲート・ドレイン電極間の重なり領域が合同であり、且つｘ＝ｗ／２からｗ／２−Δｄの領域におけるゲート・ドレイン電極間の重なり領域がｘ＝−ｗ／２から−ｗ／２−Δｄの領域におけるゲート・ドレイン電極間の重なり領域と合同であり、且つ薄膜トランジスタのソース電極１００３・ドレイン電極１００４間に電流が流れる方向の全部または主たる部分がｘ軸方向と概ね並行であることを特徴としたゲート、ソース、ドレイン電極形状を有する薄膜トランジスタ（薄膜トランジスタ１００１）である。

なお、本発明でいう「合同」とは、同じ形状で同じ面積のことをいう。また、「主たる部分」とは、チャネル部分のうち、ｘ軸方向と概ね並行に電流が流れる領域が５０％以上のことをいい、「概ね並行」とは、ｘ軸方向に対して±３０°以内に収まる方向のことをいう。

図６では、ソース電極１００３の１つの領域Ｓ２と、ドレイン電極１００４の１つの領域Ｄ２と、が、ゲート電極１００２の電極幅ｗの中心線Ａ−Ａ’を挟んで、長手方向同士が平行に向かい合って配置されている。また、領域Ｄ２の図中右側の端部はゲート電極１００２の図中右側の端部よりも△ｄ以上ゲート電極１００２の内側となっている。領域Ｓ２の図中左側の端部はゲート電極１００２の図中左側の端部よりも△ｄだけゲート電極１００２の内側となっている。

図７では、ソース電極１００３の２つの領域Ｓ２が、ドレイン電極１００４の１つの領域Ｄ２を挟んで、お互いの長手方向同士を平行にして隣接して配置されている。このとき、ソース電極１００３における領域Ｓ２及びドレイン電極１００４における領域Ｄ２がゲート電極１００２の電極幅ｗの中心線Ａ−Ａ’に対して線対称となる目標位置に配置されている。また、図中右側の一方の領域Ｓ２の図中右側の端部はゲート電極１００２の図中右側の端部よりも△ｄだけゲート電極１００２の内側となっており、図中左側の他方の領域Ｓ２の図中左側の端部はゲート電極１００２の図中左側の端部よりも△ｄだけゲート電極１００２の内側となっている。その結果、領域Ｄ２の端部はゲート電極１００２の両端部よりも△ｄ以上ゲート電極１００２の内側となっている。

図８では、ドレイン電極１００４の２つの領域Ｄ２が、ソース電極１００３の１つの領域Ｓ２を挟んで、お互いの長手方向同士を平行にして隣接して配置されている。このとき、ソース電極１００３における領域Ｓ２及びドレイン電極１００４における領域Ｄ２がゲート電極１００２の電極幅ｗの中心線Ａ−Ａ’に対して線対称となる目標位置に配置されている。また、領域Ｄ２のゲート電極１００２上にある端部（例えば、図中右側）は、ゲート電極１００２の端部（例えば、図中右側）よりも△ｄ以上ゲート電極１００２の内側となっている。なお、領域Ｄ２ではゲート電極１００２よりもはみ出た部分があるがその部分のはみ出し長さは領域Ｄ１のはみ出し長さｔと同じであり、△ｄ以上である。

図９では、ドレイン電極１００４の２つの領域Ｄ２が、ソース電極１００３の１つの領域Ｓ２を挟んで、お互いの長手方向同士を平行にして隣接して配置されている。このとき、ソース電極１００３における領域Ｓ２及びドレイン電極１００４における領域Ｄ２がゲート電極１００２の電極幅ｗの中心線Ａ−Ａ’に対して線対称となる目標位置に配置されている。また、図中右側の一方の領域Ｄ２の図中右側の端部はゲート電極１００２の図中右側の端部よりも△ｄ以上ゲート電極１００２の内側となっており、図中左側の他方の領域Ｄ２の図中左側の端部はゲート電極１００２の図中左側の端部よりも△ｄ以上ゲート電極１００２の内側となっている。

本発明の第一の構成により、フィルム基板（基板１２０１）の伸縮などにより、ゲート電極とソース・ドレイン電極の相対的な位置がＴＦＴ基板（基板１２０１）の面内において同一でない場合においても、前述のゲート−ドレイン間容量成分Ｃｇｄの値がＴＦＴ基板の面内において一定であるため、ゲート−ドレイン間容量成分Ｃｇｄのバラツキに起因するフィールドスルー電圧ΔＶのバラツキを無くす事が可能になり、表示装置に適用したときに表示特性を面内で均一にすることができる。

つぎに、本発明の第二の構成例を、図１０〜図１３に示す。ここでは、ゲート電極１００２、ソース電極１００３、ドレイン電極１００４、第１の補助容量形成用電極１０１０、第２の補助容量形成用電極Ｄ３の設計上の配置関係、すなわち目標位置としての配置関係を示している。

すなわち、本発明に係る薄膜トランジスタ（薄膜トランジスタ１００１）は、前記第一の構成に加えて、前記ゲート電極（ゲート電極１００２）と同じ階層に設けられ、ｙ方向を長手とする帯状の第１の補助容量形成用電極（第１のの補助容量形成用電極１０１０）と、前記ソース電極（ソース電極１００３）及びドレイン電極（ドレイン電極１００４）と同じ階層に設けられ、前記第１の補助容量形成用電極の上または下をｘ方向に横断し、該第１の補助容量形成用電極両端からのはみ出し部分それぞれの長さ（長さｔ’）が△ｄ以上である矩形の第２の補助容量形成用電極（第２の補助容量形成用電極Ｄ３）と、を有する。

なお、第２の補助容量形成用電極Ｄ３とは、ドレイン電極１００４に含まれる領域もしくは、ドレイン電極１００４に電気的に接続される電極を示し、具体的には図２において絶縁膜１０１２を挟んで第１の補助容量形成用電極１０１０と対向する電極と同義であり、より具体的にはドレイン電極１００４の、第１の補助容量形成用電極１０１０と対向する部分を指す。

あるいは本発明の第二の構成は、基板（基板１２０１）上に、ゲート電極とそれに接続されたゲート配線あるいはゲート電極を兼ねたゲート配線（ゲート電極１００２）と、第１の補助容量形成用電極とそれに接続された補助容量形成用配線あるいは第１の補助容量形成用電極を兼ねた補助容量形成用配線（第１の補助容量形成用電極１０１０）と、絶縁膜を介してソース電極とそれに接続されたソース配線（ソース電極１００３）と、ドレイン電極とそれに接続された第２の補助容量形成用電極あるいはドレイン電極（ドレイン電極１００４）に含まれる第２の補助容量形成用電極（第２の補助容量形成用電極Ｄ３）と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層（半導体層１０１３）を有する薄膜トランジスタにおいて、ゲート電極幅ｗの中心線Ａ―Ａ’に直交する方向にｘ軸を取り、該ｘ軸の中心線Ａ―Ａ’との交点をｘ＝０、ゲート電極とソース電極間で許容されるｘ方向の位置ずれを±Δｄとしたとき、ｘ＝ｗ／２からｗ／２＋Δｄの領域におけるゲート・ドレイン電極間の重なり領域と、ｘ＝−ｗ／２から−ｗ／２＋Δｄの領域におけるゲート・ドレイン電極間の重なり領域が合同であり、且つｘ＝ｗ／２からｗ／２−Δｄの領域におけるゲート・ドレイン電極間の重なり領域がｘ＝−ｗ／２から−ｗ／２−Δｄの領域におけるゲート・ドレイン電極間の重なり領域と合同であり、且つトランジスタのソース・ドレイン間に電流が流れる方向の全部または主たる部分がｘ軸方向と概ね並行であることを特徴とし、尚且つ第１の補助容量形成用電極幅ｗ’の中心線Ｂ―Ｂ’と直交する方向にｘ’軸を取り、該ｘ’軸の中心線Ｂ―Ｂ’との交点をｘ’＝０としたとき、ｘ’＝ｗ’／２からｗ’／２＋Δｄの領域とｘ’＝−ｗ’／２から−ｗ’／２＋Δｄの領域が合同であり、且つｘ’＝ｗ’／２からｗ’／２−Δｄの領域とｘ’＝−ｗ’／２から−ｗ’／２−Δｄの領域が合同な第２の補助容量形成用電極形状を有する薄膜トランジスタである。

ここで、図１０〜図１３に示す構成は、それぞれ図６〜図９の構成に、第１の補助容量形成用電極１０１０と第２の補助容量形成用電極Ｄ３とを加えたものである。

第二の構成により、第一の構成で実現したゲート−ドレイン間容量成分Ｃｇｄの値がＴＦＴ基板（基板１２０１）の面内において一定であることに加えて、第１の補助容量形成用電極１０１０と第２の補助容量形成用電極Ｄ３との相対位置が、フィルム基板の伸縮などにより変動した場合においても、前述の補助容量成分Ｃｓｔの値が一定であるため、ゲート−ドレイン間容量成分Ｃｇｄおよび補助容量成分Ｃｓｔのバラツキに起因するフィールドスルー電圧ΔＶのバラツキを無くすことが可能になり、表示装置に適用したときに表示特性を面内で均一にすることができる。

なお、図７〜図９および図１１〜図１３では、ソース電極１００３における領域Ｓ２及びドレイン電極１００４における領域Ｄ２がゲート電極１００２の電極幅ｗの中心線Ａ−Ａ’もしくは中心線Ａ−Ａ’に対して平行な軸に対して線対称となる目標位置に配置されている。すなわち、図７〜図９および図１１〜図１３の構成は、トランジスタのチャネル部分（換言すると、ソース電極とドレイン電極が短い距離を挟んで対向している部分）において、ソース電極（領域Ｓ２）がドレイン電極（領域Ｄ２）を囲んで形成されているか、もしくはドレイン電極（領域Ｄ２）がソース電極（領域Ｓ２）を囲んで形成されている。

具体的には、図７，図１１では、ソース電極１００３における領域Ｓ２を構成する２つの矩形領域（２つの領域Ｓ２）が、ドレイン電極１００４における領域Ｄ２を構成する１つの矩形領域（１つの領域Ｄ２）を挟んで配置されている。また、図８，図９，図１２，図１３では、ドレイン電極１００４における領域Ｄ２を構成する２つの矩形領域（２つの領域Ｄ２）が、ソース電極１００３における領域Ｓ２を構成する１つの矩形領域（１つの領域Ｓ２）を挟んで配置されている。

このことにより、実効的なチャネルの巾が図６や図１０の構成に比べて長く設けることができるため、薄膜トランジスタ１００１のＯＮ電流を大きくすることが出来るという特徴を有する。

ところで、ゲート電極とソース・ドレイン電極のアライメントがずれた場合においてもゲート−ドレイン間容量成分Ｃｇｄが変化しないトランジスタの構成は、従来技術１（特開２００７−２６６２５２号公報）の図３(a)にも提案されている。その構成図を図１５に示す。また、図１５におけるゲート電極１００２、ソース電極１００３、ドレイン電極１００４、第１の補助容量形成用電極１０１０の配置関係を図１６に示す。図１６においては、本発明の構成と対比させるために、図１５の主要部分を９０度時計回りに回転させている。

本発明には、図１６の構成との違いが２つある。
第１の違いは、本発明の構成においては、トランジスタのソース・ドレイン間を流れる電流がゲート電極幅ｗの中心線Ａ−Ａ’と並行となっているのに対し、従来技術の図１６の場合は、トランジスタのソース・ドレイン間を流れる電流がゲート電極幅ｗの中心線Ａ−Ａ’と直交している点である。

この違いにより、従来例ではトランジスタのチャネル幅はゲート電極幅ｗよりも大きく取れないのに対して、本発明ではトランジスタのチャネル幅はゲート電極幅ｗに依存しないため、ゲート電極幅による制約を受けず、トランジスタのチャネル幅を大きく取ることができ、トランジスタのＯＮ電流を大きくすることが出来る。更に、図１６の構成においては、ソース電極１００３とドレイン電極１００４の間隔が広い。トランジスタに流れる電流はソース電極１００３とドレイン電極１００４の距離に逆比例することが知られている。従って、図１６の構成では本発明に比べて大きな電流をとることが出来ない。

第２の違いは、図１６では第１の補助容量形成用電極１０１０と第２の補助容量形成用電極Ｄ３（もしくはドレイン電極１００４）の位置関係がずれた場合、補助容量成分Ｃｓｔの値が一定でないことにある。従って、フィルム基板の伸縮などに起因して、フィールドスルー電圧ΔＶの値が面内で変動するため、表示装置に適用したときに表示特性の面内均一性に問題が生じてしまう。

また、ゲート電極とソース・ドレイン電極のアライメントがずれた場合においてもゲート−ドレイン間容量成分Ｃｇｄが変化しないトランジスタの別の構成として、従来技術２（特許第３０３０７５１号公報）に提案されている。その構成図を図１７に示す。また、図１７におけるゲート電極１００２、ソース電極１００３、ドレイン電極１００４、第１の補助容量形成用電極１０１０の配置関係を図１８に示す。図１８においては、本発明の構成と対比させるために、図１７の主要部分を９０度時計回りに回転させている。

この構成と本発明の大きな違いは、本発明においてはゲート配線（マトリクス駆動させるための選択線）が個別トランジスタのゲート電極１００２を兼用しているのに対し、特許第３０３０７５１号公報においては、図１８から明らかな様に、個別トランジスタのゲート電極がゲート配線から枝状に分岐している点が上げられる。このことから、第１の補助容量形成用電極１０１０をドレイン配線と並行した位置で形成する場合、枝状に延びたゲート電極と交差することを避けるために、第１の補助容量形成用電極１０１０をゲート配線からかなり離れた位置に設ける必要がある。この結果、補助容量を有するトランジスタ構成の場合、トランジスタのユニットセルサイズ（一画素のサイズ）を小さくすることが出来ないという欠点を有する。さらに、前出の特開２００７−２６６２５２号公報記載の発明と同じく、トランジスタの電流の流れる方向がゲート配線の電極幅ｗの中心線と直交している点がある。この本発明との違いにより、特許第３０３０７５１号公報記載の構成ではトランジスタのチャネル幅を大きく取れないため、トランジスタの電流が小さいという欠点を有する。

さらに、図１８においてゲート電極の幅ｗより大きく半導体層１０１３が形成されると、図１９に示すように近接するソース電極１００３とドレイン電極１００４の直下にゲート電極が存在しない領域が生じるため、本発明に比べてトランジスタのＯＦＦ電流が大きくなるという欠点を有する。この欠点は、特開２００７−２６６２５２号公報記載の構成でも図２０に示すように同様である。

これに対して、本発明においては、図２１に示すように、ゲート電極１００２の電極幅ｗより半導体層１０１３が大きく形成された場合においても、ゲート電極幅ｗの内部領域以外にはソース電極１００３（領域Ｓ２）とドレイン電極１００４（領域Ｄ２）が近接する部分が無いため、ＯＦＦ電流が大きくなるという欠点は無い。

つまり、本発明の構成要件のひとつである「領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する・・・領域Ｄ２」（あるいは「トランジスタのソース・ドレイン間に電流が流れる方向の全部または主たる部分がｘ軸方向と概ね並行であること」）により、ゲート電極幅ｗに制限を受けることが無く、トランジスタのチャネル長を長く取ることが出来る（トランジスタのＯＮ電流を大きくすることが出来る）とともに、従来技術と異なり、半導体層１０１３のチャネル領域（ソース電極１００３（領域Ｓ２）とドレイン電極１００４（領域Ｄ２）が短い距離を挟んで対峙し、ソース電極１００３（領域Ｓ２）とドレイン電極１００４（領域Ｄ２）の間に半導体層１０１３が設けられた領域）には必ずゲート電極１００２が前記領域の下部もしくは上部に存在するため、リーク電流を防ぐことが出来、ＯＦＦ電流を小さくすることが可能になる。

以下、本発明の実施例を説明する。
実施例は、これまでに説明した本発明に係る薄膜トランジスタ１００１のトラジスタ構造の内、図６〜図１３の構造を有するトランジスタを実施例とした。すなわち、実施例１は図６の構造、実施例２は図７の構造、実施例３は図８の構造、実施例４は図９の構造、実施例５は図１０の構造、実施例６は図１１の構造、実施例７は図１２の構造、実施例８は図１３の構造とした。また、比較例として、これまでに説明したトラジスタ構造の内、図５、図１４、図１６の構造をもつトランジスタを比較例とした。すなわち、比較例１は図５の構造、比較例２は図１４の構造、比較例３は図１６の構造とした。なお、図１４の構造は、図５において第１の補助容量形成用電極１０１０がないものである。

また、実施例と比較例を同一条件で比較するために、マトリックス状に配置されたトランジスタアレイのセルサイズ（各画素に対応するトランジスタの占有面積）を縦横１５０μｍとした。また、トランジスタ、表示素子の作成時方法は実施例、比較例ともに以下に示すように同一の方法で作成した。

（薄膜トランジスタ、表示素子の作成方法）
基板としては厚さ１００μｍのＰＥＴフィルム(ポリエチレンテレフタレートフィルム)を用いた。
まず基板１２０１上に厚さ１００ｎｍのＡｌ膜を真空蒸着法により成膜して、フォトリソグラフィおよびエッチングを行い、ゲート電極１００２、及び実施例５〜８、比較例１，３では第１の補助容量形成用電極１０１０を形成した。このとき、ゲート電極１００２の幅ｗは３０μｍ、第１の補助容量形成用電極１０１０の幅ｗ’は２０μｍとした。
次に、ゲート絶縁膜１０１２として、シアノエチルプルラン絶縁膜（信越化学株式会社製の商品名「シアノレジンＣＲ−Ｓ」）をスピンコートし、ホットプレートを用い１００℃で３０分乾燥させて形成した。膜厚は２００ｎｍとした。
次に、ゲート絶縁膜１０１２の上に厚さ５０ｎｍのＡｕ膜を、シャドウマスクを用いて真空蒸着法により成膜して、ソース電極１００３およびドレイン電極１００４（実施例５〜８、比較例１，３では第２補助容量形成用電極Ｄ３を含むドレイン電極１００４）を形成した。尚、ソース電極１００３（領域Ｓ２）とドレイン電極１００４（領域Ｄ２）の距離であるチャネル長Ｌは比較例３を除いて５μｍとした。また比較例３ではレイアウト上、チャネル長Ｌを短く取ることが出来なかったため、チャネル長Ｌを４０μｍとした。
続いて、半導体材料としてペンタセンを用いて真空蒸着法によりマスク蒸着して半導体層１０１３を形成した。
次に、保護膜１０１５として、パリレンを蒸気蒸着法によって形成した。膜厚は１μｍとした。
次に、フォトリソグラフィとエッチングを用いてスルーホール１０１６を形成し、最後に、画素電極１００５として、真空蒸着法を用いてＩＴＯ（透明導電膜）を形成し、さらにフォトリソグラフィとエッチングを用い、画素電極をピクセル毎に分割した。
このようにして作成したＴＦＴの上に、電気泳動表示素子１０１４を、ウレタン樹脂を用いて貼り合わせた。電気泳動素子１０１４は、マイクロカプセル中の炭化水素溶媒Ｉｓｏｐｅｒに、プラスに帯電したカーボン黒粒子、マイナスに帯電した酸化チタン白粒子を分散させており、ＴＦＴと対向する面と反対面に透明電極１００６を形成した透明ＰＥＴ基板が設けられている。

上記の工程で作成した、表示素子のサンプルを白表示状態から黒表示状態に変化させた場合の応答速度、ゲート電極１００２とドレイン電極１００４のアライメントのずれに対する応答速度の変化、および第１の補助容量形成用電極１０１０と第２の補助容量形成用電極Ｄ３（ドレイン電極１００４における）のアライメントのずれに対する応答速度の変化を調べた。また、ゲート−ドレイン間容量成分Ｃｇｄ及び補助容量成分Ｃｓｔを測定した。尚、表示素子の駆動方法としては、アクティブマトリックス駆動を想定して、走査周期１０Ｈｚ、選択時間を５０μs，選択線（ゲート配線）の印加電圧を±３０Ｖ，データ線（ソース配線）の印加電圧を±１０Ｖとした。
また、応答速度とは、白の定常状態の白反射率をＡ、黒の定常状態の白反射をＢとしたとき、Ａの状態からＢ＋(Ａ−Ｂ)×０．２の反射率になるまでの時間と定義する。

このようにして測定した結果を表１に示す。尚、表中で「アライメントがｘ方向で−１０μｍずれた場合」とは、ゲート電極１００２を基準としたドレイン電極１００４のずれ、もしくは第１の補助容量形成用電極１０１０を基準とした第２の補助容量形成用電極Ｄ３（ドレイン電極１００４における）のずれを示しており、一例をあげると図３の状態をアライメントずれが無い状態とすると、図４の場合はｘのマイナス方向にずれた場合と定義する。また、図３の状態を基準として図４とは逆方向にずれた場合をｘのプラス方向にずれた場合とする。

表１から判るように、実施例１〜８においては、アライメントがマイナス方向、プラス方向にずれた場合でも応答時間に変化は生じなかった。
また、実施例１〜４に対して、実施例５〜８の方が応答速度が速い。これは、実施例５〜８は補助容量を有するためである。実施例１と実施例２〜４を比較すると実施例２〜４の方が応答速度が速い。これは実施例２〜４の方が実施例１に比べてチャネル巾が広く、トランジスタ電流を多く取ることが出来るからである。同じことが、実施例５と実施例６〜８の間でも言える。

比較例１〜３においては実施例と異なり、アライメントがマイナス方向、プラス方向にずれた場合に応答時間に変化が生じた。このことから、表示の面内均一性が損なわれているといえる。また、比較例３においては、アライメントずれによる応答速度の変化は大きくないが、トランジスタのチャネル長が非常に長く、一方でチャネル巾が狭いため、実施例に比べてトランジスタ電流が非常に少なく、応答速度が非常に遅いという欠点を有する。

なお、これまで本発明を図面に示した実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

例えば、以上の説明においては、ＴＦＴ基板としてフィルム基板を用い、フィルム基板の伸縮により、ゲート電極形成とソース/ドレイン電極形成時の基板寸法が異なる場合についての本発明の有効性について述べた。しかしながら、近年、従来までの真空蒸着やフォトリソグラフィを使わずに、オフセット印刷やスクリーン印刷を用いて、ＴＦＴを形成することが盛んに研究されている。これらの印刷技術を用いた手法において、例えばスクリーン印刷においては、スクリーン版製作時の寸法ばらつきや、印刷使用時の経時変化により、版の寸法がμｍ単位レベルで変動してしまうことが多い。このような場合においても本発明が有効であることはこれまでの説明で明らかである。従って、本発明は、プラスチック基板を用いたＴＦＴのみに有効なわけではなく、ガラス基板を用いた場合にもおいても、印刷技術を用いたＴＦＴの製作に有効となる。

尚、上述したように、アクティブマトリックスのＴＦＴにおいては補助容量成分Ｃｓｔを設ける事が一般的に行なわれている。一方で、補助容量成分Ｃｓｔを設けない場合でも表示素子の特性によって表示を行う事は可能となる。この場合は、フィードスルー電圧ΔＶは、表示素子そのものの高周波容量成分（仮にＣ１とする）と、ゲート−ドレイン間容量成分Ｃｇｄ１１０２と、ゲート電極１００２に印加されるゲート電圧Ｖｇによって決まる。従って、ゲート−ドレイン間容量成分Ｃｇｄの値がＴＦＴ全面において一定でない場合には、補助容量成分Ｃｓｔを持つ場合と同じく、画素ごとの表示特性のバラツキに影響を及ぼす事になる。本発明によれば、補助容量成分を有するＴＦＴに限らず、補助容量成分が無いＴＦＴにおいても、画素ごとの表示特性のバラツキに影響を及ぼすことの無い画像表示装置を提供することができる。

本発明に係るアクティブマトリックス回路を構成する薄膜トランジスタの電気的な等価回路の構成図である。 本発明に係る薄膜トランジスタの基本的な構造を示す断面図である。 図２の構成におけるゲート−ドレイン間容量Ｃｇｄ及び補助容量成分Ｃｓｔの説明図である。 図３においてゲート電極がｘ方向にずれた場合の状態を示す断面図である。 従来の薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の形状及び配置関係を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極の第一の構成例（１）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極の第一の構成例（２）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極の第一の構成例（３）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極の第一の構成例（４）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の第二の構成例（１）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の第二の構成例（２）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の第二の構成例（３）を示す平面図である。 本発明に係る薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の第二の構成例（４）を示す平面図である。 従来の薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極の形状及び配置関係を示す平面図である。 従来技術１の薄膜トランジスタの構成を示す図である。 図１５の薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の構成を示す平面図である。 従来技術２の薄膜トランジスタの構成を示す図である。 図１７の薄膜トランジスタにおけるゲート電極、ソース電極、ドレイン電極、第１の補助容量形成用電極の構成を示す平面図である。 図１８の薄膜トランジスタにおいて半導体層を形成した状態を示す平面図である。 図１６の薄膜トランジスタにおいて半導体層を形成した状態を示す平面図である。 図６の薄膜トランジスタにおいて半導体層を形成した状態を示す平面図である。

符号の説明

１００１ 薄膜トランジスタ（ＴＦＴ）
１００２ ゲート電極
１００３ ソース電極
１００４ ドレイン電極
１００５ 画素電極
１００６ 透明電極
１０１０ 第１の補助容量形成用電極
１０１２ 絶縁膜
１０１３ 半導体層（活性層）
１０１４ 表示素子
１０１５ 保護膜
１０１６ スルーホール
１１０２ ゲート−ドレイン間容量成分Ｃｇｄ
１１０３ 補助容量成分Ｃｓｔ
１２０１ 基板（ＴＦＴ基板）
Ｓ１，Ｓ２，Ｄ１，Ｄ２ 領域
Ｄ３ 第２の補助容量形成用電極

Claims (7)

1. 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有する薄膜トランジスタにおいて、
   ゲート電極の幅方向をｘ方向、長手方向をｙ方向とし、ゲート電極とソース電極の間で許容されるｘ方向の位置ずれを±△ｄとしたとき、
   前記ソース電極は、長手をｙ方向に延設される少なくとも１つの矩形で、ゲート電極の上または下の目標位置に配置される領域Ｓ２からなり、
   前記ドレイン電極は、ゲート電極の上または下をｘ方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設されソース電極の領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｄ２と、からなる薄膜トランジスタ。
2. 前記ゲート電極と同じ階層に設けられ、ｙ方向を長手とする帯状の第１の補助容量形成用電極と、
   前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第１の補助容量形成用電極の上または下をｘ方向に横断し、該第１の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の第２の補助容量形成用電極と、
   を有する請求項１に記載の薄膜トランジスタ。
3. 前記ソース電極における領域Ｓ２を構成する２つの矩形領域が、前記ドレイン電極における領域Ｄ２を構成する１つの矩形領域を挟んで配置され、
   あるいは前記ドレイン電極における領域Ｄ２を構成する２つの矩形領域が、前記ソース電極における領域Ｓ２を構成する１つの矩形領域を挟んで配置される請求項１または２に記載の薄膜トランジスタ。
4. 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有し、
   ゲート電極の幅方向をｘ方向、長手方向をｙ方向とし、ゲート電極とソース電極の間で許容されるｘ方向の位置ずれを±△ｄとしたとき、
   前記ソース電極は、長手をｙ方向に延設される少なくとも１つの矩形で、ゲート電極の上または下の目標位置に配置される領域Ｓ２からなり、
   前記ドレイン電極は、ゲート電極の上または下をｘ方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の領域Ｄ１と、領域Ｄ１からｙ方向に延設されソース電極の領域Ｓ２と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△ｄ以上内側となるゲート電極の上または下の目標位置に配置される領域Ｄ２と、からなる薄膜トランジスタから構成されるアクティブマトリックス回路。
5. 前記薄膜トランジスタは、
   前記ゲート電極と同じ階層に設けられ、ｙ方向を長手とする帯状の第１の補助容量形成用電極と、
   前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第１の補助容量形成用電極の上または下をｘ方向に横断し、該第１の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△ｄ以上である矩形の第２の補助容量形成用電極と、
   を有する請求項４に記載のアクティブマトリックス回路。
6. 前記ソース電極における領域Ｓ２を構成する２つの矩形領域が、前記ドレイン電極における領域Ｄ２を構成する１つの矩形領域を挟んで配置され、
   あるいは前記ドレイン電極における領域Ｄ２を構成する２つの矩形領域が、前記ソース電極における領域Ｓ２を構成する１つの矩形領域を挟んで配置される請求項４または５に記載のアクティブマトリックス回路。
7. 請求項４〜６のいずれかに記載のアクティブマトリックス回路を有する表示装置。

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