JP4887647B2 - 薄膜トランジスタ装置の製造方法 - Google Patents
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従来のTFT表示装置の一例を、図13及び図14に示す。図13は平面配置図であり、図14は線D−D’に沿った断面図である。この表示装置の製造方法の概要を示すと、先ず、絶縁基板1上に金属成膜およびフォトリソ、エッチングによってゲート電極2およびキャパシタ下部電極10を形成する。次に、プラズマCVDによってSiNxの絶縁層3およびアモルファスシリコン(a−Si)からなる半導体層6を形成する。アモルファスシリコン(a−Si)の最上部には薄くn+ ドーピング層6’を形成しておく。そして、フォトリソによってa−Siからなる半導体層6を島状にパターニングする。続いて画素電極8としてITO(Indium Tin Oxide )を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。さらにソース電極4及びドレイン電極5用のSi膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のn+ −Si層をエッチングする。
このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。
半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。例えば、ICカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。
最近、酸化物半導体や有機半導体を用いたTFTが登場し、半導体層の形成温度を室温〜200℃程度にまで低温化できることからプラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている(例えば、特許文献1参照。)。
あるいは、オン電流を大きくするためにはチャンネル長を小さくする必要があり、オフ電流が大きくなるとともにチャネル長のバラツキによる半導体特性のバラツキが大きくなり、ソース・ドレイン間の短絡の危険も高まる。
このように、従来の半導体装置では、オン電流を大きくできず、またオフ電流を小さくできず、良好な特性を得ることが困難であった。
ところで、リーク電流の発生部位は、TFTの半導体層とゲート電極が交差して形成されるエッジ部で発生するとされている。この原因としてこのエッジ部においてゲート電極の絶縁不良のために、ゲート電極によりソース電極とドレイン電極とが短絡されてしまう。あるいは、エッチングやイオンドーピングによるダメージで半導体層の周囲が結晶構造になっていないことがあげられる。
一般的に従来のTFTでは製造プロセス上、半導体層の段差部の側面には薄膜が形成され難いため、半導体層の側面が絶縁膜で完全に覆われない現象が発生し易い。このため、エッジ部を通してリーク電流は流れてしまう。逆にいえば、エッジ部のような部分を構造的に持たなければリーク電流は削減できることになる。
このような製造方法によれば、リーク電流が少なく効果的なキャパシタを具備した薄膜トランジスタ装置を、確実に製造することができる。
特に、印刷方法を採用すれば必要な部分にのみ導体を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。
薄膜トランジスタ装置の製造方法をこのようにすれば、安価な印刷法を使用することが可能となり、エッチング工程も削減することができる。
本発明の薄膜トランジスタ装置の製造方法では、前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことが好ましい。
ソース電極を孤立島パターンにしてゲート電極で囲むことによって、オフ電流を低減できる。また、キャパシタをソース電極下に設けることにより、チャネル幅を大きくでき、オン電流を大きくできる。ソース電極が角の丸い四角形、ドレイン電極が角の丸い四角形の辺の一部で等幅であることにより、チャネル長を小さくかつ均一に保つことができる。これらの理由により、大きなオン電流と小さなオフ電流を有する、良好な特性の薄膜トランジスタ装置を得ることができるようになる。
また、上記のような薄膜トランジスタ装置をフォトリソの回数を減らし、安価に提供することが可能となる。
(第1の実施形態)
本発明の第1の実施形態に係わる薄膜トランジスタ装置を、図1及び図2に示す。図1は薄膜トランジスタアレイの1画素領域を示す平面配置図であり、図2は線A−A’に沿った断面図を示している。
図1に示すように第1の実施形態に係わる薄膜トランジスタ装置50は、平面配置的に見てソース電極4が孤立島パターンであり、ゲート電極2が該ソース電極4をほぼ囲むC字状であり、ドレイン電極5が前記ゲート電極2をほぼ囲むC字状に形成されている。前記ソース電極4の内部にキャパシタ下部電極10を有していて、前記ソース電極4が角の丸い四角形であって、前記ゲート電極2及びドレイン電極5が等幅の四角いC字状をなしている。
ソース電極4とドレイン電極5との間には、前記ゲート電極2とほぼ重なる位置に半導体層6が形成されていて、トランジスタを形成している。
さらにその上に形成された層間絶縁膜7を介して画素電極8が配置されてなり、かつ前記層間絶縁膜中7のビアホール9によって該画素電極8と前記ソース電極4とが接続されている。
あるいはチャネル幅を大きくしたことによって、オン電流を減らすことなくチャネル長を大きくでき、オフ電流を小さくすることができるとともに、チャネル長のバラツキを小さくすることができ、しかもソース・ドレイン間の短絡の危険を減らすことができる。
あるいはまた、AgペーストやNiペースト等の導電ペーストを使用することもできる。AgペーストやNiペーストを印刷した後、焼成することによって形成するのが望ましい。
ソース電極、ドレイン電極、キャパシタ上部電極あるいはこれらを繋ぐゲート配線、ソース配線、キャパシタ配線を印刷法を使用して形成することにより、1回のプロセスで成膜とパターニングができるので、工程を簡略化し設備投資を大幅に削減することが可能となる。
また、印刷法として特にスクリーン印刷を使用すると、ソース電極、ドレイン電極あるいはキャパシタ上部電極を厚く形成できるので、ビアホールを形成する場合に電極に到達し、かつ貫通しない搾孔条件が広いという利点がある。
有機半導体膜を用いる場合は、原料の塗布・焼成によって得られるほか、蒸着によっても得ることができる。
酸化物半導体や有機半導体を使用すると、印刷法が利用できるほか、半導体層の形成に要する温度が200℃以下まで低くなるので、絶縁基板としてプラスチックフィルムを使用できるようになる利点がある。
ビアホール内にはスパッタ法でAlやAg膜を成膜して利用するほか、AgペーストやNiペーストを印刷した後ドクターブレードで押し込んで形成することもできる。
画素電極としてはAlやAgの薄膜やITO膜が好適に用いられる。
なお、層間絶縁膜、画素電極およびビアホールを省略し、ソース電極を画素電極として使用することも可能である。
次に、Ag導電ペースト等を使用してソース電極4、ドレイン電極5をスクリーン印刷によって形成する(図3(c)参照)。厚さは10μm程度、ソース電極4は外形400μm程度の大きさで角を丸くした四角形とする。ドレイン電極5は外形500μm、内形450μm程度の大きさで角を丸くした四角形とする。なお、この時ドレイン配線5’も同時に形成しておく。
そして、ソース電極4とドレイン電極5の間隙に、例えばポリチオフェン溶液をディスペンサによって塗布し、焼成して半導体層6を形成する(図3(d)参照)。
次に、UV−YAGレーザによって層間絶縁膜7に直径50μmのビアホール9を形成し(図4(f)参照)、ドクターブレードによってAgペーストを埋め込んだ後、焼成する(図4(g)参照)。ここで、表面を軽く削って平らにしておくのが好ましい。
最後に、画素電極8として例えばAlやITOを蒸着し、フォトリソ・エッチングによって490μm角程度の正方形にパターニングする(図4(h)参照)。
このようにして第1の実施形態の薄膜トランジスタ装置を得る。
例えば図5(a)のような四角形に形成する場合では、印刷工程で角の丸まりや線の太りが生じて図5(b)のような形状になり、チャネル長dがd’に変化して特性のばらつきが生じる。そこでソース電極4とドレイン電極5間の距離(チャネル長)dを高精度に形成すべく鋭意検討した結果、図6(a)に示すようにゲート電極2、ソース電極4及びドレイン電極5が、角が丸い半径Rの円弧を持った四角形の辺の一部を切り取ったC字状であり、それらの中心を一致させる場合には、印刷後も図6(b)のようなチャネル長dが一定の形状に仕上げることができるのでチャネル長を均一に保てることを見出した。
本発明の第2の実施形態に係わる薄膜トランジスタ装置を、図7及び図8に示す。図7は薄膜トランジスタアレイの1画素領域を示す平面配置図であり、図8は線B−B’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置60が先の第1の実施形態に示した薄膜トランジスタ装置50と異なる点は、その断面構造にある。平面配置は先の第1の実施形態に示した薄膜トランジスタ装置と同じである。
図8に示す通り本実施形態の薄膜トランジスタ装置60では、絶縁基板1上にゲート電極2及びキャパシタ下部電極10が同一面に形成され、その上がゲート絶縁膜3で覆われている。ゲート絶縁膜3の上に全面にわたって半導体層6が覆っている。さらに該半導体層6上に半導体層6に接してソース電極4及びドレイン電極5が形成され、そしてそれらの上が層間絶縁層7で覆われ、その上に画素電極8が形成されている。画素電極8は、ビアホール9によってソース電極4と接続されている。
すなわち、半導体層6がソース電極4及びドレイン電極5の基板側に在るか、基板と反対側に在るかの点で第1の実施形態の薄膜トランジスタ装置と異なっている。
使用する材料や各パターンの形状は先の第1の実施形態の場合と同様なので説明は省略する。
すなわち、絶縁基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後、フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取って利用したC字状のゲート電極2と円形のキャパシタ下部電極10を作製する(図9(a)参照)。厚さは100nm程度、ゲート電極2の外形は460μm、内形は340μm程度とし、キャパシタ下部電極10の直径は200μm前後が適当である。なお、この時ゲート配線2’およびキャパシタ配線10’も同時に作製しておく。
次に、UV−YAGレーザによって層間絶縁膜7に直径50μmのビアホール9を形成し(図10(e)参照)、ドクターブレードによってAgペーストを埋め込んだ後、焼成する(図10(f)参照)。ここで、表面を軽く削って平らにしておくのが好ましい。
最後に、画素電極8として例えばAlやITOを蒸着し、フォトリソ・エッチングによって490μm角程度の正方形にパターニングする(図10(g)参照)。
このようにして第2の実施形態の薄膜トランジスタ装置60を得る。
本発明のゲストホスト液晶ディスプレイ90は、本発明の薄膜トランジスタ装置を使用しているので画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。
図3及び図4に示す工程図に従って、図1及び図2に示す構造の第1の実施形態の薄膜トランジスタ装置を備えた薄膜トランジスタアレイを作成した。
絶縁基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取ったC字状のゲート電極2と円形のキャパシタ下部電極10を作製した(図3(a)参照)。厚さは100nm、ゲートの外形は460μm、内形は390μm、キャパシタ下部電極の直径は200μmとした。なお、ゲート配線2’およびキャパシタ配線10’も同時に作製した。また、これらのゲート電極2と円形のキャパシタ下部電極10は、絶縁基板1上にマトリクス状に並べて多数個形成し、ゲート配線2’およびキャパシタ配線10’はそれらをつなぐように形成した。
次いで、ソース電極4、ドレイン電極5をスクリーン印刷によって形成した(図3(c)参照)。厚さは10μm、ソース電極4は外形400μmの四角形(角は半径50μmの円弧)、ドレイン電極5は外形500μm、内形450μmの四角形の辺の一部(内径は半径75μmの円弧)とした。チャネル長は25μm、チャネル幅は1590μmである。なお、ドレイン配線5’も同時に形成した。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜7を形成した(図4(e)参照)。厚さは100μm程度とした。
次に、UV−YAGレーザによって層間絶縁膜7に直径50μmのビアホール9を形成し(図4(f)参照)、ドクターブレードによってAgペーストを埋め込んだ後、焼成した(図4(g)参照)。ここで、表面を軽く削って平らにしておいた。
最後に、画素電極8としてITOを蒸着し、フォトリソ・エッチングによって490μm角程度の正方形にパターニングした(図4(h)参照)。
このようにして薄膜トランジスタ装置を備えた、図11に示す平面構造の薄膜トランジスタアレイを得た。この薄膜トランジスタアレイでは後述する比較例に比べてチャネル長が同じでチャネル幅を従来の10倍にできたので、オン電流は10倍の1μA(バラツキは0.5〜2μA)になった。また、ゲート電極2がソース電極4をほぼ覆っているので、オフ電流を50pA以下に抑えることができた。
図9(a)〜図10(g)に示す工程図に従って、図7及び図8に示す構造の第2の実施形態の薄膜トランジスタ装置を備えた薄膜トランジスタアレイを作成した。
絶縁基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後、フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取ったC字状のゲート電極2と円形のキャパシタ下部電極10を作製した(図9(a)参照)。厚さは100nm、ゲート電極2は外形460μm、内形340μmとし、キャパシタ下部電極10の直径は200μmとした。なお、ゲート配線2’およびキャパシタ配線10’も同時に作製した。また、これらのゲート電極2と円形のキャパシタ下部電極10は、絶縁基板1上にマトリクス状に並べて多数個形成し、ゲート配線2’およびキャパシタ配線10’はそれらをつなぐように形成した。
オン電流は5倍の15μA(バラツキは10〜20μA)になった。また、ゲート電極2がソース電極4をほぼ覆っているのことと、チャネル長を2倍にできたことで、オフ電流を2.5nA以下に抑えることができた。
絶縁基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後、フォトリソおよびエッチングによって長方形のゲート電極2と円形のキャパシタ下部電極10を作製した。厚さは100nm、ゲート幅は50μm、長さは250μmとし、キャパシタ下部電極10の大きさは200μm×150μmとした。なお、ゲート配線2’およびキャパシタ配線10’も同時に作製した。また、これらのゲート電極2とキャパシタ下部電極10は、絶縁基板1上にマトリクス状に並べて多数個形成し、ゲート配線2’およびキャパシタ配線10’はそれらをつなぐように形成した。
次いで、ソース電極4、ドレイン電極5をスクリーン印刷によって形成した。厚さは10μm、ソース電極4とドレイン電極5との間のチャネル長は25μm、チャネル幅は150μmとした。なお、ドレイン配線5’も同時に形成した。
そして、ソース電極4とドレイン電極5の間隙に、ポリチオフェン溶液をディスペンサによって塗布し、焼成によって半導体層6とし、薄膜トランジスタを形成した。
絶縁基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後、フォトリソおよびエッチングによって長方形のゲート電極2と円形のキャパシタ下部電極10を作製した。厚さは100nm、ゲート幅は50μm、長さは250μmとし、キャパシタ下部電極10の重なり面積は30000μm2 とした。なお、ゲート配線2’およびキャパシタ配線10’も同時に作製した。また、これらのゲート電極2とキャパシタ下部電極10は、絶縁基板1上にマトリクス状に並べて多数個形成し、ゲート配線2’およびキャパシタ配線10’はそれらをつなぐように形成した。
次いで、ソース電極4、ドレイン電極5をスクリーン印刷によって形成した。厚さは10μm、ソース電極4とドレイン電極5との間のチャネル長は25μm、チャネル幅は150μmとした。なお、ドレイン配線5’も同時に形成した。
Claims (5)
- 絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して該ゲート絶縁膜に接してソース電極及びドレイン電極が配置されており、該ソース電極及びドレイン電極の間隙を埋めるように半導体層が配置されており、さらにその上に形成された層間絶縁膜を介して画素電極が配置されてなり、かつ前記層間絶縁膜中のビアホールによって該画素電極と前記ソース電極とが接続され、
平面配置的に見て、
前記ソース電極が、矩形の4つの隅部を円弧状に形成するとともに、それぞれの前記隅部の端部が、隣り合う前記隅部同士を接続する直線部になだらかに接続された孤立島パターンであり、
前記ドレイン電極が、それぞれの前記隅部と中心が一致した4つの円弧状部と、隣り合う前記円弧状部同士を接続し、端部が前記円弧状部になだらかに接続された4つの直線状部とを有し、前記円弧状部および前記直線状部は等幅であり、かつ、1つの前記直線状部の中央部が削られた形状であり、
前記ゲート電極が、前記ソース電極及び前記ドレイン電極の間にあって前記ソース電極をほぼ囲むように形成され、
前記ソース電極の内部に前記キャパシタ下部電極を有する薄膜トランジスタ装置を製造する薄膜トランジスタ装置の製造方法であって、
絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に導電膜からなるソース電極およびドレイン電極を形成し、前記ゲート絶縁膜の一部の上に前記ソース電極およびドレイン電極に接するように半導体層を形成し(半導体層とソース・ドレイン電極の形成順序は、どちらが先でも良い)、該半導体層を含むソース電極、ドレイン電極およびゲート絶縁膜の上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有し、
前記ソース電極、ドレイン電極およびキャパシタ下部電極を形成する工程に、少なくとも印刷工程を含むことを特徴とする薄膜トランジスタ装置の製造方法。 - 前記ソース電極がキャパシタ上部電極を兼ねていることを特徴とする請求項1に記載の薄膜トランジスタ装置の製造方法。
- 前記半導体層が、酸化物半導体または有機半導体からなることを特徴とする請求項1または請求項2に記載の薄膜トランジスタ装置の製造方法。
- 前記半導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項1から請求項3のいずれか1項に記載の薄膜トランジスタ装置の製造方法。
- 前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項1から請求項4のいずれか1項に記載の薄膜トランジスタ装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005102398A JP4887647B2 (ja) | 2005-03-31 | 2005-03-31 | 薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005102398A JP4887647B2 (ja) | 2005-03-31 | 2005-03-31 | 薄膜トランジスタ装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006286773A JP2006286773A (ja) | 2006-10-19 |
JP4887647B2 true JP4887647B2 (ja) | 2012-02-29 |
Family
ID=37408375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005102398A Expired - Fee Related JP4887647B2 (ja) | 2005-03-31 | 2005-03-31 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4887647B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5194468B2 (ja) | 2006-03-07 | 2013-05-08 | コニカミノルタホールディングス株式会社 | 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2005
- 2005-03-31 JP JP2005102398A patent/JP4887647B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006286773A (ja) | 2006-10-19 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |