JP4408057B2 - 記憶装置及び半導体装置 - Google Patents

Description

本発明は、特性の補正機能を有する記憶装置及び該記憶装置が搭載された半導体装置に関する。

半導体メモリ（以下、単にメモリと呼ぶ）は、主にＭＯＳトランジスタで構成される代表的な記憶装置であり、磁気記録媒体よりも高速動作が可能で機械的な駆動部を必要とせず、故障が少なく、寿命が長いなどの特徴を有している。代表的なメモリとして、揮発性メモリに分類されるＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリは既に実用化され、市場に多く出回っている。近年では、安価なガラス基板を用いて形成されるフラットパネルディスプレイにおいて、集積回路を画素部と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されており、その流れから、薄膜の半導体膜を用いたメモリの実用化に関する研究も進められている。

上述したようにメモリには様々な種類があるが、一般的にいずれのメモリも、ワード線とビット線が交差する領域にメモリセルが配置されている。該メモリセルには、記憶素子と、多くの場合、該記憶素子へのデータの書き込みを制御するためのスイッチング素子とが設けられている。そして、特定のワード線とビット線とを選択することで、各メモリセルが選択され、データの書き込みや読み出しが行なわれる。

ところで単結晶の半導体基板を用いた半導体素子は、その特性のばらつきが、同一基板内において小さいものの、基板間或いはロット間では比較的大きいことが多い。メモリも例外ではなく、異なるロットや異なる半導体基板で形成されたメモリでは、スイッチング素子または記憶素子の特性が、チップ間でばらつきやすい。また、集積回路から発生する熱などの影響を受けたり、駆動時間の経過と共に劣化が生じたりすることで、同一チップであってもその特性は経時的に変化してしまうことがある。

一方、薄膜の半導体膜を用いて形成されたメモリは、スイッチング素子として用いる半導体素子の特性が、単結晶の半導体基板を用いた場合に比べてばらつきやすく、チップ間のみならずチップ内においてもその特性の均一性が得られにくい。

例えば、代表的な半導体素子である薄膜トランジスタ（ＴＦＴ）は、多結晶半導体膜で形成した場合、非晶質半導体膜で形成した場合よりも、移動度を高く、オン電流を大きくすることができる。よって、多結晶半導体膜で形成したＴＦＴをスイッチング素子として用いた場合、メモリセルにおけるデータの書き込みや読み出しの速度を高めることができるというメリットが得られる。しかし、結晶粒界に存在する欠陥によりその移動度、閾値電圧等の特性にばらつきが生じやすいといった問題点が生じやすい。

このように薄膜の半導体膜を用いて形成されたメモリは、同一チップ内のセルアレイに含まれるメモリセルどうしで、スイッチング素子または記憶素子の特性がばらつきやすい。そして上記セルアレイ内のばらつきに加え、単結晶の半導体基板を用いる場合と同様に、熱等の環境や劣化による同一チップでの特性の経時変化が生じる。

このスイッチング素子または記憶素子の特性がばらつくと、メモリセルによって、データが書き込まれなかったり、データを十分に保持しきれずに消失してしまったり、または読み出しにかかる時間が長すぎるために、正常なデータが読み出されなかったりするなど、データの書き込み、保持、読み出しの一連の動作に不具合が生じる場合がある。そこでメモリを実際に動作させるときには、通常、全てのメモリセルにおいて上記一連の動作を確実に行なえるように、チップの仕様が決められることになる。また、電源仕様は通常決まっているから、最も特性の劣っているメモリセルが動作可能となるように、マージンをもって設計動作を行なう必要がある。

しかしワード線の電位は、複数のメモリセルまたはセルアレイを構成している全てのメモリセルで共通であるため、特性の劣っているメモリまたはメモリセルを基準としてワード線の電位を定めると、他のメモリまたはメモリセルにとってワード線の電位の絶対値が不必要に大き過ぎてしまい、無駄に消費電流が嵩んでしまう。場合によっては、特性が然程劣っておらず、却って好ましい特性を有しているメモリまたはメモリセルにおいて、ワード線の電位の絶対値が不必要に大きいことにより、スイッチング素子または記憶素子の特性が劣化してしまうことがある。特性のばらつきが大きいほどこの傾向は顕著である。

本発明は上述した問題に鑑み、消費電力を抑えつつ、なおかつ所望の動作条件で動作させることができる、記憶装置、該記憶装置を用いた半導体装置の提案を課題とする。

本発明は上述した課題を解決するために、メモリセルを動作させるための電源電位を、複数の電位の中から選択するための手段（選択回路）と、前記複数の電位を選択回路に供給するための手段（電源回路）とを、メモリに設ける。さらに選択回路は、どの電位を選択するかの情報を記憶するための記憶回路を有する。

なお電位の最適化のために用いられるハードウェアは、選択回路、電源回路のみに限定されない。例えば、記憶回路を選択し、情報を書き込むためのデコーダと、セレクタとが、メモリに設けられていても良い。デコーダとセレクタは、必ずしもメモリ内に設けられていなくとも良く、メモリインターフェイスチップとしてＣＰＵに接続され、１つもしくは複数のメモリ内の最適化を行なうハードウェアを制御しても良い。

そして本発明では、これらメモリに設けられた選択回路、電源回路などのハードウェアを用いて、所望の動作条件でメモリを動作させるのに最適な電位を選び出し、設定する。

最適な電位を設定するための一連の動作は、中央演算処理装置（CPU：Central Processing Unit）を用いてソフトウェア的に制御する。具体的には、記憶回路に記憶されている情報を書き換えることで、前記複数の電位の中から選択される電位を変更する。そして選択された電位がメモリセルに供給されたときの、当該メモリセルの動作の状態を把握する。そしてその動作の状態から、所望の動作条件に見合った最適な電位を選び出し、選び出した電位の情報を記憶回路に記憶させることで、該電位を設定する。マトリクス型のメモリにおける電位の最適化は、共通の配線から電位が供給されている各列または各行毎に、最も特性の劣っているメモリセルを基準として行なう。そして、実際にメモリを動作させるときには、前記最適な電位を選択回路において選択し、メモリセルに供給することができる。

例えば、ワード線の電位を最適化する場合は、電源回路から選択回路に供給される複数の電位を選択して、各ワード線に供給し、各メモリセルを動作させる。そして、当該メモリセルが所望の動作条件をクリアする電位をソフトウェア的に見出す。実際にメモリを動作させるときには、見出された最適な電位を選択回路において選択し、ワード線に供給する。

なお、最適化するのはワード線の電位に限らず、プリチャージ電位、各メモリセルに与えられる電源電位等、メモリの動作に関わるあらゆる信号の電位または電源電位の最適化が可能である。この場合、最適化する信号の電位または電源電位をメモリセルに供給するための配線に、対応する選択回路を設ける。このように、信号や電源の電位をソフトウェア的に可変とすることで、メモリセルのアクセス時間の最適化や、消費電力の最適化を行なうことができる。

また、電源回路から選択回路に供給される複数の電位の高さは固定であっても良いが、該複数の電位自体を最適化により変更するようにしても良い。この場合、複数の電位の高さを情報として記憶するための記憶回路を電源回路に設け、最適化の際には当該記憶回路に書き込まれる情報を書き換えるようにする。

また、最適化において満たすべき動作条件は実施者が適宜選択することが可能であり、最適と見なされる電位は満たすべき動作条件によって異なる場合がある。また該動作条件は１つに限らず、複数の動作条件を満たすような最適化も行なうことができる。動作条件としては、例えば消費電力、動作速度、動作不良を起こすメモリセルの存在確率等が挙げられるが、その他の動作条件を満たすように最適化しても良い。

また、単結晶の半導体基板を用いたメモリの場合、異なる半導体基板で形成されたメモリどうしのばらつきは無視できないが、同一メモリ内のメモリセル間どうしの特性のばらつきは許容範囲に収まっている場合がある。この場合、複数のメモリに供給される電位の最適化は、メモリセル毎に動作を確認して行なわなくとも良い。例えば、サンプルとして選んだ単数または複数のメモリセルの動作のみを確認することで、メモリ全体の特性を大まかに把握し、全てのメモリに共通の電位の最適化を行なっても良い。或いは、選択回路を、例えばワード線ごとに設ける必要はない。ワード線全体に対して１つ設ける構成としても良い。

なお本発明のメモリはマトリクス型のメモリであれば良く、例えば、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＦＲＡＭ等が挙げられる。

本発明は上記構成によって、メモリ内におけるメモリセルどうしの特性のばらつきや、異なるチップ間におけるメモリどうしの特性のばらつきを抑えることができ、なおかつ消費電力を抑え、動作条件に合わせて電位を最適化することができる。また不必要に高いまたは低い電位を与えることによって、スイッチング素子または記憶素子の特性が劣化するのを抑えることができる。

また本発明のメモリは、選択回路と電源回路などを電位の最適化のためのハードウェアとして備え、該ハードウェアを用いた電位の最適化をＣＰＵでソフトウェア的に制御して行なう。なお、最適化のための一連の動作を、プログラムで制御するのではなく専用のハードウェアを設けて制御しようとすると、規模が大きく複雑なハードウェアをメモリに設けなくてはならなくなる。よって電位の最適化の機能を設けるためだけに半導体装置の大きさを抑えることが難しく、消費電力も嵩むため、現実的ではない。かつ、個々の目的に応じて異なるハードウェアを設けることが必要となり、汎用性に乏しい。本発明のように部分的にハードウェアを用いつつ、最適化の動作はソフトウェア的に制御することで、全てハードウェアで最適化を行なう場合に比べ、メモリ自体の構成を簡素にすることができ、動作条件に合わせた最適化の自由度を大幅に高め、消費電力を抑えることができる。

なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路、半導体表示装置等、半導体メモリを用いることができる、ありとあらゆる半導体装置が含まれる。半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。

本発明は上記構成によって、メモリ内におけるメモリセルどうしの特性のばらつきや、異なるチップ間におけるメモリどうしの特性のばらつきを抑えることができ、なおかつ消費電力を抑え、動作条件に合わせて電位を最適化することができる。また不必要に高いまたは低い電位を与えることによって、スイッチング素子または記憶素子の特性が劣化するのを抑えることができる。

また本発明のメモリは、選択回路と電源回路を補正のためのハードウェアとして備え、該選択回路及び電源回路を用いたセルアレイの特性の補正は、ソフトウェア的に選択回路及び電源回路を制御して行なう。このように部分的にハードウェアを用いつつ、ソフトウェア的に補正を行なうことで、全てハードウェアで補正を行なう場合に比べ、動作条件に合わせた最適化の自由度を高め、メモリ自体の構成を簡素にすることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１を用いて、本発明のメモリの構成について説明する。図１に示すメモリはＤＲＡＭであり、ワード線の電位を最適化する一形態について説明する。

図１に示すメモリにおいて、１００は複数のメモリセル１０１がマトリクス状に設けられたセルアレイに相当する。各メモリセル１０１は、ワード線ＷＬと、ビット線ＢＬと、スイッチング素子として機能するトランジスタ（パストランジスタ）１１１と、容量素子１１２とを有している。また１０２は行デコーダ、１０３は列デコーダ、１０４はセレクタ、１０５はＲ／Ｗ回路、１０６は選択回路、１０７は電源回路に相当する。選択回路１０６は記憶回路として機能するレジスタ１０９を有している。行デコーダ１０２、列デコーダ１０３、セレクタ１０４、Ｒ／Ｗ回路１０５は、メモリセル１０１の動作を制御するための駆動回路に相当する。１０８はレジスタ１０９用のセレクタに相当し、ここではセレクタ１０４と区別するために、電位設定用セレクタ１０８と呼ぶ。また１１０はレジスタ１０９用のデコーダに相当し、ここでは行デコーダ１０２と区別するために、電位設定用デコーダ１１０と呼ぶ。電源回路１０７には、電源電圧ＶｄｄとＶｓｓ（Ｖｄｄ＞Ｖｓｓ）が供給されている。

メモリチップにアドレスを情報として含むアドレス（Ａｘ、Ａｙ）が入力されると、アドレスＡｘは列デコーダ１０３に入力され、対応するビット線ＢＬがセレクタによって選択される。またアドレスＡｙは行デコーダ１０２に入力され、対応するワード線ＷＬが選択される。各メモリセル１０１は、ワード線ＷＬに与えられる信号の電位によってパストランジスタ１１１のスイッチングが制御される。ワード線ＷＬが選択されて、パストランジスタ１１１がオンになると、選択されたビット線ＢＬを介して、容量素子１１２へのデータ（Data）の書き込み、または容量素子１１２からのデータの読み出しが行われる。

データの書き込みを行なうか、読み出しを行なうかの選択は、Ｒ／Ｗ回路１０５に供給されるＲＥ（Read enable）、ＷＥ（Write enable）などの信号によって選択される。なお、Ｒ／Ｗ回路１０５に、メモリが形成されたチップを選択するための信号ＣＥ（Chip enable）が入力されていても良い。信号ＲＥまたはＷＥによって書き込みが選択された場合は、セレクタ１０４によって選択されたビット線ＢＬを介してデータの書き込みが行われ、読み出しが選択された場合は、セレクタ１０４によって選択されたビット線ＢＬを介してデータの読み出しが行われる。

なお本実施の形態では、電源回路１０７から選択回路１０６に複数の電位が供給されている。選択回路１０６は、レジスタ１０９に格納されているデータに従って、該複数の電位から特定の電位を選択し、行デコーダ１０２によって選択されたワード線ＷＬに供給する。この電位を選択するためのデータを、メモリセルに書き込まれるデータと区別するために、以下選択用データと呼ぶ。そして、選択回路１０６によって選択される電位は、レジスタ１０９に格納されている選択用データを書き換えることによって、変更することができる。具体的には、レジスタ１０９に割り当てられたアドレスがメモリチップに入力されると、電位設定用デコーダと電位設定用セレクタによってレジスタ１０９が選択され、選択用データが書き込まれる。

次に、図１に示したメモリの消費電力低減を目的とし、ワード線の電位を最適化する一連の動作について説明する。なおワード線の電位は、選択時と非選択時とで異なる２つの値を有するが、どちらの電位も最適化が可能である。本実施の形態では、選択時の電位、具体的にはパストランジスタ１１１をオンさせるための電位の最適化について説明する。

図２に、メモリの消費電力低減を目的とした、最適化の際の、フローチャートの一例を示す。まず図２に示すように、１行目のワード線に与えられる電位の最適化を行なう。具体的には、該ワード線に対応する選択回路１０６において、レジスタ１０９の選択用データの書き換えを行ない、選択時におけるワード線の電位の絶対値が小さくなるように設定する。ワード線の電位の絶対値は、１段階ずつ小さくしていっても良いし、一度に２段階以上小さくしていっても良い。

次に、設定されたワード線の電位を用いて、１行目のワード線を共有しているメモリセル１０１において、データの書き込み、保持、読み出しの一連の動作を行なう。そして、１行目のワード線を共有している各メモリセルにおいて、書き込んだデータと読み出されたデータとが一致するか否かを把握し、動作に問題があるかどうかを判断する。なお、動作に問題があるかどうかの基準は、実施者が定めた動作条件に従って適宜定めることができる。例えば、１行目のワード線を共有している全てのメモリセルにおいてデータが一致した場合に問題なしとし、１つでも一致しない場合に問題ありとしても良い。また例えば、１行目のワード線を共有している全てのメモリセルのうち、ある一定の割合以上のメモリセルにおいてデータが一致すれば、問題なしとすることもできる。

問題なしと判断された場合は、１行目のワード線において、電位の絶対値がさらに小さくなるように、再び選択用データの書き換えを行ない、動作に問題があるかどうかの判断を行なう。一方、問題ありと判断された場合、行１に対応する選択回路において、ワード線の電位の絶対値が逆に大きくなるように、レジスタに格納されている選択用データの書き換えを行なう。このとき、ワード線の電位の絶対値は、１段階ずつ大きくしていっても良いし、一度に２段階以上大きくしていっても良い。ただし、ワード線の電位の絶対値を小さくする場合よりも、電位の絶対値の変化の幅が大きくなることの無いようにする。

そして、１行目のワード線を共有しているメモリセル１０１において、データの書き込み、保持、読み出しを行ない、動作に問題があるかどうかを判断する。具体的には、書き込んだデータと読み出されたデータとが一致するか否かを把握し、動作に問題があるかどうかを判断する。動作に問題があるかどうかの基準は、同様に実施者が定めた動作条件に従って適宜定めることができる。

問題があると判断された場合は、再び電位の絶対値を大きくする。問題がないと判断された場合は、その設定された電位をもっとも最適な値とし、１行目のワード線に与えられる電位の最適化は終了する。

次に、２行目以降のワード線に与えられる電位の最適化を同様に行ない、最終的には全てのワード線において、電位の最適化が終了する。上記最適化によって、消費電力をより低減させることができるように、メモリを動作させることができる。

なお図２では、消費電力低減を動作条件とし、ワード線の電位を最適化する例について説明したが、メモリの動作の高速化を動作条件として最適化を行なっても良い。次に図３を用いて、メモリの動作を高速化させるために、ワード線の電位を最適化する一連の動作について説明する。

図３に、メモリの動作の高速化を目的とした、最適化の際のフローチャートを示す。通常メモリは、データの書き込みよりも読み出しに要する時間が長いため、動作の高速化に際し、如何に読み出しに要する時間（以下、読み出しアクセス時間と呼ぶ）を短くするかが重要なポイントとなる。そこで本実施の形態では、まず、所望の速度でメモリを動作させるための読み出しアクセス時間を設定する。そして、全てのメモリセルにおいて、該読み出しアクセス時間内にデータの読み出しが可能か否かを把握する。

具体的には、読み出しアクセス時間を設定した後、１行目のワード線に与えられる電位を設定する。次に、１行目のワード線を共有しているメモリセル１０１において、データを書き込んだ後に、該データを読み出すという動作を行なう。そして、読み出しアクセス時間終了後に、書き込まれたデータと読み出されたデータの比較を行ない、設定された読み出しアクセス時間内におけるデータの読み出しが可能か否かを判断する。読み出しが可能か否かの基準は、実施者が定めた動作条件に従って適宜定めることができる。例えば、１行目のワード線を共有している全てのメモリセルにおいて、データが一致した場合のみ、読み出しが可能と判断しても良いし、１行目のワード線を共有しているメモリセルのうち、ある一定の割合以上のメモリセルにおいてデータが一致すれば読み出しが可能と判断しても良い。

読み出しが不可能であると判断した場合は、１行目のワード線に与えられる電位を、別の高さに設定しなおし、再度動作を確認する。電源回路１０７から供給される全ての電位を試してみて、なおかつ読み出しが不可能と判断された場合は、設定された読み出しアクセス時間での動作は不可能であるという結論に達する。よって、読み出しアクセス時間を長めに設定しなおして、再度動作を確認するようにしても良い。

なお、動作の高速化の他に、消費電力の低減を動作条件とする場合は、ワード線の電位を、最も低い電位から順に選択して動作を確認することで、より消費電力が抑えられる電位を模索することができる。

読み出しが可能であると判断された場合は、２行目以降のワード線においても同様に電位を設定し、動作の確認を行ない、最終的には全てのワード線において、電位の設定と動作の確認が終了する。上述したような一連の作業によって、読み出しアクセス時間に合わせてメモリセルが動作するように、ワード線の電位を最適化することができる。なお、設定された読み出しアクセス時間で、動作が可能であることが確認されたら、より短い読み出しアクセス時間を設定しなおし、再び全てのメモリセルで動作を確認しても良い。上記構成により、メモリセルからのデータの読み出しが可能である範囲内で、より短いアクセス読み出し時間を見出すことが可能である。

ソフトウェアはここで示したフローチャートの例に従って、これらの最適化を行なえばよい。さらに、ソフトウェアを書き換えるだけで様々な用途に応じた最適化を行なうことができる。ただし、メモリに保持されているデータが必要な場合は、一時的に他のメモリに移し、最適化終了後に再びデータを元に戻すようにしても良い。

なお図２、図３に代表される最適化は、メモリを製品として出荷する前、またはメモリが搭載された半導体装置を製品として出荷する前に行なっても良いし、出荷後に、メモリを有する半導体装置の電源投入時に行なっても良い。ただし、出荷前に最適化を行ない、出荷後は行なわない場合、レジスタとして不揮発性メモリを用いる。またメモリへの書き込み、読み出しなどのアクセスを行なっていないときに、最適化するようにしても良い。

（実施の形態２）
本実施の形態では、本発明のメモリの１つであるゲインセルタイプのＤＲＡＭの一実施形態と、該ＤＲＡＭのメモリセルに与えられる電位の設定方法について説明する。

図４に、本実施の形態のメモリの構成を示す。３００はセルアレイに設けられたメモリセルの一つに相当する。なお図４ではメモリセル３００を１つだけ例示しているが、セルアレイには複数のメモリセル３００がマトリクス状に設けられている。本実施の形態では、メモリセル３００が、ビット線ＢＬと、２つのワード線ＷＬｂ、ＷＬｆと、ソース線ＳＬと、ＴＦＴ３０２とを有している。ＴＦＴ３０２は、記憶素子及びスイッチング素子としての機能を併せ持っている。

また３０３は行デコーダ、３０４ａ、３０４ｂは選択回路、３０５は電位設定用セレクタ、３０６は電位設定用デコーダ、３０７は電源回路に相当する。選択回路３０４ａ、３０４ｂは、それぞれ、選択用データを記憶するためのレジスタ３０８ａ、３０８ｂと、電源回路３０７から選択回路３０４ａ、３０４ｂに供給される電位を選択するためのスイッチ３０９ａ、３０９ｂと、行デコーダ３０３によって選択されたワード線ＷＬｆ、ＷＬｂへの、選択された電位の供給を制御するための、スイッチ３１０ａ、３１０ｂとを有している。

選択回路３０４ａ、３０４ｂは、それぞれワード線ＷＬｆ、ＷＬｂに対応するように設けられている。そして本実施の形態では、電源回路３０７からワード線ＷＬｆに対応する選択回路３０４ａに、３つの電位Ｖｆ０、Ｖｆ１、Ｖｆ２が与えられる。また電源回路３０７からワード線ＷＬｂに対応する選択回路３０４ｂに、３つの電位Ｖｂ０、Ｖｂ１、Ｖｂ２が与えられる。なお本実施の形態では、各選択回路３０４ａ、３０４ｂに、電源回路３０７から３つの電位を与える例を示しているが、本発明はこれに限定されない。電源回路３０７から選択回路３０４ａ、３０４ｂに与えられる電位は２つもしくは、４つ以上の電位が与えられていても良い。

スイッチ３０９ａ、３０９ｂは、それぞれ、レジスタ３０８ａ、３０８ｂに格納されている選択用データによってそのスイッチングが制御される。具体的には、スイッチ３０９ａによって、２つの電位Ｖｆ１とＶｆ２のいずれか一方が、スイッチ３０９ｂによって、２つの電位Ｖｂ１とＶｂ２のいずれか一方が選択される。スイッチ３１０ａ、３１０ｂは、行デコーダ３０３から供給される信号と、ＰＥ（Purge enable）信号とによって、そのスイッチングが制御されている。
具体的には電位Ｖｆ０と、スイッチ３０９ａにより選択された電位Ｖｆ１または電位Ｖｆ２と、のいずれか一方が、信号ＰＥによってさらに選択され、該選択された電位が、行デコーダ３０３によって選択されたスイッチ３１０ａを介して、ワード線ＷＬｆに与えられる。また電位Ｖｂ０と、スイッチ３０９ｂにより選択された電位Ｖｂ１または電位Ｖｂ２と、のいずれか一方が、信号ＰＥによってさらに選択され、該選択された電位が、行デコーダ３０３によって選択されたスイッチ３１０ｂを介して、ワード線ＷＬｂに与えられる。

レジスタ３０８ａ、３０８ｂは、それぞれ割り当てられたアドレスが入力されることによって、電位設定用デコーダ３０６と電位設定用セレクタ３０５により選択され、入力されたデータが書き込まれる。

なお本実施の形態では、２つのワード線ＷＬｆ、ＷＬｂに与えられる電位の最適化を行なう例について示したが、本発明はこの構成に限定されない。一方のワード線のみ最適化が行なえるように、選択回路、電源回路、電位設定用セレクタ、電位設定用デコーダなどのハードウェアが、メモリに備えられていても良い。また、ワード線ＷＬｆ、ＷＬｂのみならず、ソース線ＳＬやビット線ＢＬに与えられる電位の最適化を行なっても良い。

次に、図４に示したＤＲＡＭが有する、ＴＦＴ３０２の構成について説明する。

図４に示すＴＦＴ３０２の断面図の一例を、図５（Ａ）に示す。本実施の形態において記憶素子として用いるＴＦＴ３０２は、２つの電極（以下、第１のゲート電極５０１、第２のゲート電極５０２と呼ぶ）、活性層５０３、第１の絶縁膜５０４、第２の絶縁膜５０５を有している。活性層５０３は、ソース領域５０６と、ドレイン領域５０７と、ソース領域５０６とドレイン領域５０７の間に存在するチャネル形成領域５０８とを有している。

図５（Ａ）に示すように、第１のゲート電極５０１と第２のゲート電極５０２の間に活性層５０３が存在しており、さらに第１のゲート電極５０１と活性層５０３の間には第１の絶縁膜５０４が、第２のゲート電極５０２と活性層５０３の間には第２の絶縁膜５０５存在している。

なお活性層５０３は図５（Ａ）に示した構成に限定されず、例えばＬＤＤ（Light Doped Drain）領域や、第１のゲート電極５０１または第２のゲート電極５０２と重なる不純物領域を、単数または複数を有していても良い。またチャネル形成領域５０８の一部が、第１または第２のゲート電極５０１、５０２と重ならないような構成を有していても良い。

そして、第１のゲート電極５０１、第２のゲート電極５０２、ソース領域５０６、ドレイン領域５０７に与える電位によって、ＤＲＡＭの各種動作を制御することができる。本実施の形態では、上記構成を有するＴＦＴにおいて、インパクトイオン化によるチャネル形成領域への電荷の蓄積を利用して、データの書き込み、読み出しを行なう。データの書き込み（Program）の際のインパクトイオン化は、ソース領域５０６、ドレイン領域５０７に与える電位によって制御可能である。

図５（Ｂ）に、インパクトイオン化の際に正孔が蓄積する様子を、模式的に示す。図５（Ｂ）は、図５（Ａ）に示したＴＦＴの拡大図であり、第１のゲート電極５０１にはワード線ＷＬｂから電位Ｖｂが、第２のゲート電極５０２にはワード線ＷＬｆから電位Ｖｆが与えられている。そしてソース領域５０６にはソース線ＳＬから電位Ｖｓが、ドレイン領域５０７にはビット線ＢＬから電位Ｖｄが与えられている。

インパクトイオン化は、ドレイン領域５０７の電位Ｖｄからソース領域５０６の電位Ｖｓを差し引いた電圧に相当するドレイン電圧（Ｖｄｓとする）を高めることで、生じさせることができる。キャリアがイオン化の閾値エネルギーに達する程度の高電界の状態を形成するように、ドレイン電圧Ｖｄｓを調整する。インパクトイオン化を引き起こすドレイン電圧Ｖｄｓの値は、ＴＦＴの構造や特性、具体的には活性層の結晶性や不純物濃度などによって異なる。本発明は、インパクトイオン化に起因する閾値またはドレイン電流の変動で、データを書き込んだり読み出したりすることができるように、ドレイン電圧Ｖｄｓの値を定めれば良い。

インパクトイオン化が生じると電子−正孔対が生じ、発生した電子はドレイン領域に、正孔はソース領域に流れる。その正孔の一部は、図５（Ｂ）に「＋」で示すように、チャネル形成領域５０８に蓄積される。そして第１のゲート電極５０１の電位を低くすることで、蓄積される正孔の量を制御することができ、また保持することができる。

正孔が蓄積されるとチャネル形成領域５０８の第１のゲート電極５０１側の電位が高まり、それによってＴＦＴの閾値電圧が高くなり、ドレイン電流も大きくなる。データは、インパクトイオン化により変動する閾値またはドレイン電流の値を利用して、読み出すことができる。データは１ビットにつき２値の値を有していても良いし、３値以上の値を有していても良い。

次に図６を用いて、データを記憶するためのＴＦＴの、各動作時における電位の制御の仕方について説明する。

まず、データの書き込み（Program）時の動作について説明する。図６（Ａ）に、書き込み時におけるＴＦＴの回路図と、各部位に与えられる電位の一例を示す。なお図６では、ＤＲＡＭに２値のデータを記憶する場合を例示している。

データの書き込み時には、第２のゲート電極の電位Ｖｆからソース領域の電位Ｖｓを差し引いた電圧に相当するゲート電圧（Ｖｇｓと示す）を、ＴＦＴの閾値電圧Ｖｔｈより高くし、ＴＦＴをオンにする。ドレイン電圧Ｖｄｓは、インパクトイオン化により正孔を蓄積する場合と、蓄積させない場合とで異なる。インパクトイオン化により正孔を蓄積させる場合は、図６（Ａ）の左に示すように、ドレイン電圧Ｖｄｓを、インパクトイオン化が生じる電圧（ここではＶｉｐとする）以上に保つ。逆に、正孔を意図的に蓄積させない場合は、図６（Ａ）の右に示すように、ドレイン電圧Ｖｄｓを電圧Ｖｉｐよりも低くする。そして、いずれの場合も、第１のゲート電極の電位Ｖｂをソース領域の電位Ｖｓより低く保ち、チャネル形成領域の電荷の状態を保持させる。

図６（Ａ）では、例えば左側をＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂ＝−５Ｖ、Ｖｆ＝３Ｖとし、右側をＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂ＝−５Ｖ、Ｖｆ＝３Ｖとする。

次に、図６（Ａ）において書き込まれたデータの保持（Hold）時における、ＴＦＴの回路図と、各部位に与えられる電位の一例を、図６（Ｂ）に示す。保持時においては、書き込まれたデータを保持するためにゲート電圧Ｖｇｓ≦閾値電圧Ｖｔｈとし、ＴＦＴをオフにする。そして、インパクトイオン化を生じさせず、電荷の状態を維持するために、Ｖｄｓ≒０とし、第１のゲート電極の電位Ｖｂをソース領域の電位Ｖｓより低く保ったままにする。

図６（Ｂ）では、例えばＶｓ＝２Ｖ、Ｖｄ＝２Ｖ、Ｖｂ＝−５Ｖ、Ｖｆ＝０Ｖとする。

次に、図６（Ｂ）において保持されているデータの読み出し（Read）時における、ＴＦＴの回路図と、各部位に与えられる電位の一例を、図６（Ｃ）に示す。読み出し時においては、保持されているデータを読み出すために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし、ＴＦＴをオンにする。そして、インパクトイオン化を生じさせずに、電荷の状態を維持しつつ、その読み出しを行なうために、０＜Ｖｄｓ＜Ｖｉｐとし、第１のゲート電極の電位Ｖｂもソース領域の電位Ｖｓより低く保ったままにする。

図６（Ｃ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂ＝−５Ｖ、Ｖｆ＝３Ｖとする。

次に、データを再び書き込むかまたはリフレッシュ（Refresh）する際に行なう、パージ（Purge）の動作について説明する。図６（Ｄ）に、パージ時におけるＴＦＴの回路図と、各部位に与えられる電位の一例を示す。パージする時には、保持されている電荷を放出するために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし、ＴＦＴをオンにする。そしてインパクトイオン化を生じさせずに電荷を放出するために、０＜Ｖｄｓ＜Ｖｉｐとする。なお第１のゲート電極の電位Ｖｂは、他の書き込み、保持、読み出しの動作時よりも、高めに設定することが望ましい。第１のゲート電極の電位Ｖｂをソース領域の電位Ｖｓより低く保ったままでもＶｆに高電位を与えることで電荷の放出は行なわれるので必須ではないが、より望ましくはＶｂ≧Ｖｓとすることで、高速に電荷の放出を行なうことができ、パージの動作にかかる時間を短くすることができる。

図６（Ｄ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂ＝０Ｖ、Ｖｆ＝３Ｖとする。

このように、書き込み、読み出し、保持、パージの一連の動作を、ＴＦＴを用いて行なうことができる。なお、図６において示した、Ｖｓ、Ｖｄ、Ｖｂ、Ｖｆの具体的な値は一例に過ぎず、本発明はこれに限定されない。そして、例えば図４に示したようにワード線ＷＬｆ、ＷＬｂの電位を最適化することで、消費電力を抑えたり、書き込み、読み出し、パージの動作速度を高めたり、保持時間をより長くしたり、その他の動作条件を満たすように動作させることができる。

次に図７を用いて、複数のメモリセルを有するセルアレイにおける、上記各動作について説明する。

まず図７（Ａ）に、各メモリセルどうしの配線の接続を、一例として示す。図７（Ａ）は、４つのメモリセル（Cell1、Cell2、Cell3、Cell4）を有するセルアレイの回路図であり、各メモリセルにはデータを記憶するためのＴＦＴ３０２が設けられている。なお図７（Ａ）ではメモリセルが４つ設けられたセルアレイを示しているが、無論メモリセルの数はこれに限定されない。

各メモリセルのＴＦＴ３０２は、２つのワード線ＷＬｂ、ＷＬｆによって電位Ｖｂ、Ｖｆが、ビット線ＢＬによって電位Ｖｄが、ソース線ＳＬによって電位Ｖｓが与えられている。なお各配線のレイアウトは、図７（Ａ）に示した構成に限定されない。

具体的に図７（Ａ）では、メモリセル（Cell1）には、ワード線ＷＬｂ１、ＷＬｆ１、ビット線ＢＬ１、ソース線ＳＬ１が対応しており、メモリセル（Cell2）には、ワード線ＷＬｂ１、ＷＬｆ１、ビット線ＢＬ２、ソース線ＳＬ１が対応している。また、メモリセル（Cell3）には、ワード線ＷＬｂ２、ＷＬｆ２、ビット線ＢＬ１、ソース線ＳＬ２が対応しており、メモリセル（Cell4）には、ワード線ＷＬｂ２、ＷＬｆ２、ビット線ＢＬ２、ソース線ＳＬ２が対応している。

図７（Ｂ）に、タイミングチャートの一例として、一行目のメモリセル(Cell1)及び(Cell2)に対してリフレッシュ動作を行なう場合を示す。

リフレッシュ動作は、メモリセルに格納された情報が時間と共に失われるのを防ぐために行なう。具体的には、メモリセルに格納された情報を一旦読み出して、その情報を再び同じメモリセルへ書き込む動作である。リフレッシュは、所定の期間ごとに行なう必要があり、本発明では、トランジスタのチャネル形成領域に蓄積された正孔がどれぐらい保持されるかによってその期間が決まってくる。また、本発明のリフレッシュ動作は、読み出し、パージ、書き込みという一連の動作によって行われる。パージは、トランジスタのチャネル形成領域に蓄積された正孔をすべて掃き出して、一旦メモリセルの状態をリセットする動作である。

なお、本発明において、パージはワード線ＷＬｂを共有するメモリセル、つまり、メモリセル一行に対して同時に行われる。一方、書き込み、読み出しは、個々のメモリセルに対して行なうこともできるし、パージと同様に、メモリセル一行に対して同時に行なうこともできる。従って、読み出しや書き込みは、バス幅に合わせたビット数単位で行なう形態や、メモリセル一行単位で行なう形態が考えられるが、リフレッシュはメモリセル一行単位で行われる。

図７（Ｂ）において、各期間において各メモリセルに与えられる電位Ｖｓ、Ｖｄ、Ｖｂ、Ｖｆ関係は、図６における説明を参照することができる。最初に読み出されたデータは一旦ラッチ（図示せず）に格納され、パージ後にそのデータを再び書き込む。本実施の形態では、メモリセル(Cell1)には正孔が蓄積されない状態、メモリセル(Cell2)には正孔が蓄積された状態への書き込みが行われる。なお、書き込み時にはＢＬ２によってメモリセル(Cell4)への電位も変化するが（書き込み時のストレス）、この電位変動によってメモリセル(Cell4)に蓄積された正孔に影響がないように電位を設定することが重要である。

なお電源投入直後最初にデータを書き込む場合には、熱や静電気などによって既に電荷が蓄積されている場合も想定されるので、パージを行なってからデータの書き込みを行なうのが望ましい。

本実施の形態のＤＲＡＭは、ドレイン電流によりデータを読み出した後でも、キャパシタを用いた一般的な構成のＤＲＡＭとは異なり、電荷が蓄積された状態をある程度維持できるので、再び書き込みを行なわずにデータを読み出すことが可能である。よって同じデータを必要とする際、再び書き込む回数を削減し、ＤＲＡＭの低消費電力化を図ることができる。その代わり、一旦データを書き込んだ後に別のデータを上書きする場合は、第１のゲート電極の電位を高くすることで蓄積した電荷を放出（パージ）させ、前のデータを完全に消去してから、データの書き込みを行なうことが必要である。

なお一般的に薄膜トランジスタは、単結晶の半導体膜で形成されたトランジスタと比較すると、活性層中に存在する粒界によって電荷がリークしやすく、電荷の保持時間が短くなる傾向にあると考えられる。しかし単結晶の半導体膜で形成されたトランジスタでは、活性層を間に挟んで存在する２つのゲート電極を形成する際に、従来のプロセスを大幅に変更する必要があり、工程が複雑化してコストが高くなる。そこで本実施の形態では、金属触媒を用いて結晶化した半導体膜を、薄膜トランジスタの活性層として用いても良い。金属触媒を用いて結晶化された半導体膜は、例えば特開２００１−５４２６号公報に記載されているように、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合することが実証されている。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。その結果、電子正孔対の生成の核となる場所が少なく、電荷保持特性の高い薄膜トランジスタを実現することができる。そして、単結晶のトランジスタに比べて、然程工程を複雑化させずに、２つ目のゲート電極の作製工程を容易に追加することができる。従って、単結晶の場合と異なり、工程の複雑化によるコストの上昇を抑えることができる。

また本実施の形態において薄膜トランジスタは、完全空乏型のＳＯＩトランジスタである。完全空乏型のＳＯＩトランジスタは、活性層の膜厚が薄く、空乏層が活性層全体に広がる場合に実現される。単結晶ＳＯＩ基板では、非常に薄い単結晶のシリコン膜を得ることが難しいという問題があるが、薄膜トランジスタでは、半導体膜を堆積することによって形成するため、薄い活性層を作製することは容易である。

また、金属触媒を用いて結晶化された半導体膜は、他の結晶化方法に比べて、結晶粒の大きさや結晶方位が比較的揃っているため、電荷保持を行なう薄膜トランジスタの特性のばらつきを小さくすることができる。さらに本発明では、メモリセルに供給する電位を最適化することで、メモリセルの特性がある程度ばらついても、最も特性の劣っているメモリセルに全てのメモリセルの動作条件を合わせなくとも良い。よって、不必要に高い電位または低い電位を与えることで、消費電力が無駄に嵩んでしまったり、メモリセル内の素子が劣化したりするのを防ぐことができる。

上述した通り本実施の形態では、１つの薄膜トランジスタでデータを記憶することができるので、キャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コストを抑えつつ、ＤＲＡＭ混載の半導体装置の高集積化、大容量化を実現することができる。そして半導体装置の高集積化、大容量化の実現により、フラットパネルディスプレイの画素部と同じ基板上に一体形成することが可能な、半導体装置の範囲を広げることができ、システムオンパネルの高機能化を実現することができる。

また本実施の形態では、各メモリセルに最低限１つの薄膜トランジスタを設けることで、ＤＲＡＭを機能させることが可能であるが、これに限定されず、薄膜トランジスタの数は複数であっても良い。例えばデータを記憶するための薄膜トランジスタに加えて、スイッチング用の薄膜トランジスタを設け、薄膜トランジスタに記憶されたデータをより確実に保持できるようにしても良い。ただしこの場合、スイッチング用の薄膜トランジスタはデュアルゲート型である必要はなく、活性層の一方の側にのみ存在するシングルゲート型の薄膜トランジスタであっても良い。

なお本発明のメモリは、図４に示すようなゲインセルタイプのＤＲＡＭに限定されない。また、電位の最適化を行なう配線はワード線に限定されない。

本実施例では、メモリセルに供給される電位の最適化に加え、電源回路から選択回路に供給される複数の電位の高さを最適化する例について説明する。

図８に本実施例のメモリの構成を示す。図８に示すメモリは、図１に示すメモリに、電源回路から選択回路に供給される複数の電位の高さを最適化するための機能を設けたものである。図１において既に示されているものについては、図８においても同じ符号を付して示す。なお、図８に示すメモリはＤＲＡＭであるが、本実施例のメモリはこれに限定されない。また図８では図１と同様に、ワード線の電位を最適化する一実施形態について示しているが、本実施例のメモリはこれに限定されない。

図８に示すメモリは、電源回路１０７に、電源回路１０７から選択回路１０６に供給される電位を選択するためのレジスタが設けられている。選択回路１０６が有するレジスタ１０９と区別するために、電源回路１０７が有するレジスタを、以下、電源用レジスタ８０１と呼ぶ。電源用レジスタ８０１には、電源回路１０７から選択回路１０６に供給する複数の電位の高さを決めるためのデータ（以下、電源用データと呼ぶ）が格納されている。

電源用レジスタ８０１に格納されている電源用データの書き換えは、電位設定用デコーダ１１０と電位設定用セレクタ１０８で制御することができる。

電源回路１０７は、書き換えられた電源用データによって高さが定められた複数の電位を、選択回路１０６に供給する。なお本実施例の電源回路１０７内に、昇圧回路８０２を設け、メモリに供給される電源電位Ｖｄｄを高めてから、必要な電位を発生しても良い。上記構成により、電源回路１０７から出力することができる電位の高さのバリエーションを増やすことができる。

本実施例は上記構成によって、例えばメモリセルにおける特性の劣化が進み過ぎたために、電源回路から出力されているどの電位を用いても、所定の動作条件での動作が確保できなくなった場合に、電源回路から出力される電位を設定し直し、動作を確保することができる。

本実施例では、本発明の半導体装置の一つであるマイクロプロセッサの構成について説明する。

図９に、本実施例のマイクロプロセッサの斜視図を示す。図９に示すマイクロプロセッサは、基板４００上に、ＣＰＵ４０１、メインメモリ４０３、クロックコントローラ４０４、キャッシュコントローラ４０５、シリアルインターフェース４０６、Ｉ／Ｏポート４０７、端子４０８、インターフェース４０９、キャッシュメモリ４１０、サブメモリ４１１等が形成されている。勿論、図９に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。

ＣＰＵ４０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵ４０１の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ４０３の他に、メインメモリ４０３よりも小容量であるが高速のメモリであるキャッシュメモリ４１０を、ＣＰＵ４０１とメインメモリ４０３の間に介在させる。ＣＰＵ４０１がキャッシュメモリ４１０にアクセスすることにより、メインメモリ４０３のスピードによらず、高速で動作することが可能となる。

メインメモリ４０３に低コスト化、大容量化に優れるＤＲＡＭを用い、キャッシュメモリ４１０には高速な動作が可能なＳＲＡＭを用いるのが好ましい。メインメモリ４０３、キャッシュメモリ４１０やその他のあらゆるメモリに、本発明のメモリを用いることができる。

また本実施例では、本発明のメモリにおいて用いられる、メモリセルに供給される電位の最適化のためのプログラムが、サブメモリ４１１に格納されている。例えば、メインメモリ４０３が、電位の最適化のためのハードウェアを有する本発明のメモリであると仮定する。ＣＰＵ４０１はサブメモリ４１１に格納されたプログラムに従って、メインメモリ４０３内の当該ハードウェアの動作を制御し、電位の最適化を行なうことができる。本実施例では、サブメモリに最適化のためのプログラムが格納されている例について示したが、本発明はこの構成に限定されない。例えば、メインメモリにおける電位の最適化を、製品として出荷する前に行なうような場合、出荷後は最適化のためのプログラムを格納するメモリは不要であるので、当該プログラムを記憶装置の外部から供給し、最適化を行なうと良い。

なおメインメモリ４０３には、ＣＰＵ４０１で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ４０３に格納されているプログラムは、キャッシュメモリ４１０にダウンロードされる。ダウンロードされるプログラムは、メインメモリ４０３に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ４１０は、ＣＰＵ４０１で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に格納する。

なおＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。

なお本実施例では半導体装置としてマイクロプロセッサを例示したが、本発明の半導体装置に用いられるメモリは、本実施例で示した用途に限られるわけではない。例えば表示装置の駆動回路に用いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩに、本発明のメモリを用いることができる。

本発明の半導体装置または記憶装置はあらゆる電子機器に用いることができる。例えば、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが代表的に挙げられる。これら電子機器の具体例を図１０に示す。

図１０（Ａ）は携帯情報端末（ＰＤＡ）であり、本体２１０１、表示部２１０２、操作キー２１０３、スピーカー部２１０４等を含む。本発明の半導体装置は、表示部２１０２及びその他信号処理回路に用いることができる。

図１０（Ｂ）はゴーグル型表示装置であり、本体２２０１、表示部２２０２、イヤホン２２０３、支持部２２０４とを有している。本発明の半導体装置は、表示部２２０２及びその他信号処理回路に用いることができる。支持部２２０４は、ゴーグル型表示装置を頭部自体に固定するタイプであっても良いし、使用者の身体のうち、頭部以外の部分に固定するタイプであっても良い。

図１０（Ｃ）は表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を含む。本発明の半導体装置は、表示部２４０２及びその他信号処理回路に用いることができる。なお、表示装置には、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例１、２に示したいずれの構成の半導体装置を用いても良い。

本発明の記憶装置の構成を示す図。 本発明の記憶装置における動作の流れを示すフローチャート。 本発明の記憶装置における動作の流れを示すフローチャート。 本発明の記憶装置の構成を示す図。 図４に示すメモリセルに設けられた記憶素子の断面図。 図４に示すメモリセルに設けられた記憶素子の動作を示す図。 図４に示す記憶装置が有するセルアレイの構成とタイミングチャート。 本発明の記憶装置の構成を示す図。 本発明の半導体装置の一実施形態を示す図。 本発明の半導体装置を用いた電子機器の図。

符号の説明

１００ セルアレイ
１０１ メモリセル
１０２ 行デコーダ
１０３ 列デコーダ
１０４ セレクタ
１０５ Ｒ／Ｗ回路
１０６ 選択回路
１０７ 電源回路
１０８ 電位設定用セレクタ
１０９ レジスタ
１１０ 電位設定用デコーダ
１１１ パストランジスタ
１１２ 容量素子

Claims (6)

1. 複数のメモリセルが設けられたセルアレイと、駆動回路と、複数の選択回路と、電源回路と、セレクタと、デコーダとを有し、
   前記複数の各選択回路は記憶回路を有しており、
   前記電源回路から前記複数の各選択回路に複数の電位が供給されており、
   前記デコーダによって前記複数の各選択回路が有する前記記憶回路が選択され、該選択された前記記憶回路に前記セレクタによってデータが格納され、
   前記複数の各選択回路において、前記データに従い、前記複数の電位のうち、１つの電位が選択され、
   前記駆動回路から出力される信号に同期して、該１つの電位が前記複数のメモリセルのうち、前記複数の各選択回路に対応するメモリセルに供給されることを特徴とする記憶装置。
2. 複数のメモリセルが設けられたセルアレイと、駆動回路と、選択回路と、前記選択回路に備えられた記憶回路と、前記選択回路に複数の電位を供給する電源回路と、セレクタと、デコーダとを有し、
   前記記憶回路を、前記デコーダで選択する手段、
   前記選択された記憶回路に格納されているデータを前記セレクタで書き換えることで、前記選択回路において前記複数の電位のうち、１つの電位を選択する手段、
   前記駆動回路から出力される信号に同期して、前記選択回路において選択された１つの電位を、前記複数のメモリセルのうち、前記選択回路に対応するメモリセルに供給する手段、
   前記対応するメモリセルを動作させる手段、
   前記対応するメモリセルの動作の状態に従って、前記データを再び書き換えることで前記選択回路において前記複数の電位のうち、別の１つの電位を選択するか、或いは、前記データの書き換えを終了するかを選択する手段、
   として動作させるプログラムを備えた記憶装置。
3. プログラムによって、
   選択回路に備えられた記憶回路を選択するデコーダと、
   前記選択された記憶回路に格納されているデータを書き換えるセレクタと、
   複数の電位を選択回路に供給する電源回路と、
   前記複数の電位のうち、１つの電位を選択する前記選択回路と、
   複数のメモリセルのうち前記選択回路に対応するメモリセルに、前記選択回路において選択された１つの電位の供給を制御する駆動回路と、
   前記駆動回路によって前記対応するメモリセルの動作が制御される前記複数のメモリセルと、
   前記対応するメモリセルの動作の状態に従って、前記データを再び書き換えることで前記選択回路において前記複数の電位のうち、別の１つの電位を選択するか、或いは、前記セレクタによるデータの書き換えを終了するかを選択するＣＰＵと、
   を備えた記憶装置。
4. 複数のメモリセルが設けられたセルアレイと、駆動回路と、複数の選択回路と、電源回路と、セレクタと、デコーダとを有し、
   前記複数の各選択回路は記憶回路を有しており、
   前記電源回路から前記複数の各選択回路に複数の電位が供給されており、
   前記デコーダによって前記複数の各選択回路が有する前記記憶回路が選択され、該選択された前記記憶回路に前記セレクタによってデータが格納され、
   前記複数の各選択回路において、前記データに従い、前記複数の電位のうち、１つの電位が選択され、
   前記駆動回路から出力される信号に同期して、該１つの電位が前記複数のメモリセルのうち、前記複数の各選択回路に対応するメモリセルに供給されることを特徴とする半導体装置。
5. 複数のメモリセルが設けられたセルアレイと、駆動回路と、選択回路と、前記選択回路に備えられた記憶回路と、前記選択回路に複数の電位を供給する電源回路と、セレクタと、デコーダとを有し、
   前記記憶回路を、前記デコーダで選択する手段、
   前記選択された記憶回路に格納されているデータを前記セレクタで書き換えることで、前記選択回路において前記複数の電位のうち、１つの電位を選択する手段、
   前記駆動回路から出力される信号に同期して、前記選択回路において選択された１つの電位を、前記複数のメモリセルのうち、前記選択回路に対応するメモリセルに供給する手段、
   前記対応するメモリセルを動作させる手段、
   前記対応するメモリセルの動作の状態に従って、前記データを再び書き換えることで前記選択回路において前記複数の電位のうち、別の１つの電位を選択するか、或いは、前記データの書き換えを終了するかを選択する手段、
   として動作させるプログラムを備えた半導体装置。
6. プログラムによって、
   選択回路に備えられた記憶回路を選択するデコーダと、
   前記選択された記憶回路に格納されているデータを書き換えるセレクタと、
   複数の電位を選択回路に供給する電源回路と、
   前記複数の電位のうち、１つの電位を選択する前記選択回路と、
   複数のメモリセルのうち前記選択回路に対応するメモリセルに、前記選択回路において選択された１つの電位の供給を制御する駆動回路と、
   前記駆動回路によって前記対応するメモリセルの動作が制御される前記複数のメモリセルと、
   前記対応するメモリセルの動作の状態に従って、前記データを再び書き換えることで前記選択回路において前記複数の電位のうち、別の１つの電位を選択するか、或いは、前記セレクタによるデータの書き換えを終了するかを選択するＣＰＵと、
   を備えた半導体装置。

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