JP4009759B2 - 画像処理装置及びその製造方法 - Google Patents

Description

本発明は、画像処理装置及びその製造方法に関し、特に、画像読取装置や画像表示装置の画素アレイの駆動制御に適用して良好なドライバ回路を有する画像処理装置、及び、その製造方法に関する。

近年、個人認証を必須とする電子決済やクレジット等のサービスの提供や、セキュリティ意識の高まり等により、指紋をはじめとする人間固有の生体データを用いて、個人を特定する個人認証技術（バイオメトリックテクノロジー）の発展が著しい。例えば、パーソナルコンピュータや携帯電話等における使用者の識別、研究機関への入退室管理等の分野においては、すでに指紋や眼球の虹彩を用いた個人認証技術が実用化されている。

また、一方で、近年、パーソナルコンピュータやテレビジョン等の映像機器のモニタ、ディスプレイとして、液晶表示装置（ＬＣＤ）やプラズマ表示装置等が多用され、さらには、次世代の表示デバイスである有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード等の自己発光素子を適用したディスプレイの、本格的な実用化、普及に向けた研究開発が盛んに行われている。

上述したような個人認証技術（指紋認証技術）に適用される画像読取装置や、液晶表示装置や有機ＥＬディスプレイ等の画像表示装置は、一般に、ガラス基板等の絶縁性の基板上に、フォトセンサ等の読取画素や液晶や有機ＥＬ等からなる表示画素を、複数個、二次元配列した画素アレイを備えた構成を有している。
以下、各構成について、簡単に説明する。

図２２は、従来技術における画像読取装置（指紋読取装置）の一例を示す概略構成図である。
従来技術における画像読取装置は、例えば、図２２（ａ）に示すように、読取画素（フォトセンサ等）ＲＤをマトリクス状に配列した画素アレイ１１０Ｐを備え、読取画素ＲＤにおけるリセット動作や画像読取動作の際に、各行の読取画素ＲＤを順次駆動状態にするための走査ドライバ１２０Ｐ、１３０Ｐや、各読取画素ＲＤにより読み取られた電気信号を読み出すためのデータドライバ１４０Ｐ等が、画素アレイ１１０Ｐの周辺領域に設けられた構成を有している。なお、図２２（ａ）においては、走査ドライバとして、画素アレイ１１０Ｐを挟んで対向する領域に一対設けられた構成を示したが、いずれか一方のみに走査ドライバが設けられているものであってもよい。また、走査ドライバを一対備えた画像読取装置については、詳しく後述する。

ここで、上述した走査ドライバ１２０Ｐ、１３０Ｐやデータドライバ１４０Ｐは、各々単体のドライバチップ（ＩＣチップ）の形状で提供され、例えば、図２２（ｂ）に示すように、略中央部に画素アレイ１１０Ｐが形成されたガラス基板等の絶縁性の基板ＳＵＢ上の周辺領域に実装され、例えば、画素アレイ１１０Ｐと図示を省略したハンダやボンディングワイヤを介して電気的に接続されるように構成されている。なお、図２２（ｂ）において、１１１Ｐは、画素アレイ１１０Ｐとドライバチップ（走査ドライバ１２０Ｐ、１３０Ｐ、データドライバ１４０Ｐ）とを接続するために画素アレイ１１０Ｐから延在して形成された配線層であり、ＣＡＳは、少なくとも、ドライバチップ（ここでは、走査ドライバ１２０Ｐ、１３０Ｐ）等の周辺回路を保護するとともに、画素アレイ１１０Ｐの所定の領域を撮像エリアＡＲＰとして露出させるための保護ケースである。
このような画像読取装置におけるドライバチップの実装構造については、例えば、特許文献１等に詳しく記載されている。

図２３は、従来技術における画像表示装置（液晶表示装置）の一例を示す概略構成図である。
従来技術における画像表示装置は、例えば、図２３（ａ）に示すように、表示画素（液晶画素等）ＥＭをマトリクス状に配列した画素アレイ２１０Ｐを備え、表示画素ＥＭにおける画像表示動作の際に、各行の表示画素ＥＭを順次選択状態にするための走査ドライバ２２０Ｐや、各表示画素ＥＭに表示する表示データの階調信号を生成、出力するためのデータドライバ２３０Ｐ、走査ドライバ２２０Ｐやデータドライバ２３０Ｐにおける動作状態を制御して画素アレイ２１０Ｐに所望の画像情報を表示させるためのシステムコントローラ２４０Ｐ等が、画素アレイ２１０Ｐの周辺領域に設けられた構成を有している。

ここで、画像表示装置においても、上述した画像読取装置と同様に、走査ドライバ２２０Ｐやデータドライバ２３０Ｐは、各々単体のドライバチップ（ＩＣチップ）の形状で提供され、例えば、図２３（ｂ）、（ｃ）に示すように、略中央部に画素アレイ２１０Ｐが形成された絶縁性の主基板ＳＵＢ１上の周辺領域や背面側に実装され、例えば、画素アレイ２１０Ｐとハンダやフレキシブルプリント基板ＦＰＣ等を介して電気的に接続されるように構成されている。なお、図２３（ｂ）、（ｃ）において、ＳＵＢ２は、画素アレイ２１０Ｐを構成する対向基板であり、２１１Ｐは、画素アレイ２１０Ｐとドライバチップ（走査ドライバ２２０Ｐ、データドライバ２３０Ｐ）とを接続するために画素アレイ２１０Ｐから延在して形成された配線層であり、ＦＰＣは、配線層２１１Ｐに電気的に接続され、ドライバチップを搭載するためのフレキシブルプリント基板である。
このような画像表示装置におけるドライバチップの実装構造については、例えば、特許文献２等に詳しく記載されている。

特開平８−８４１４号公報 （第２頁、図３） 特開２００３−１４９６６５号公報 （第５頁、図３、図５）

しかしながら、上述したような画像読取装置や画像表示装置においては、以下に示すような課題を有していた。
すなわち、図２２に示したような画像読取装置を指紋読取装置として適用した場合、画素アレイ１１０Ｐの撮像エリアＡＲＰに被写体である指が直接載置されることになるが、このとき、図２４に示すように、指の載置面（画素アレイ１１０Ｐの上面）よりもドライバチップ（ここでは、走査ドライバ１２０Ｐ、１３０Ｐ）の上端部や、該ドライバチップを保護するための保護ケースＣＡＳが突出することになるため、図中、ＰＯＴ１、ＰＯＴ２に示すように、ドライバチップ又は保護ケースＣＡＳに指ＦＧが当接してしまい、画素アレイ１１０Ｐの撮像エリアＡＲＰに指ＦＧを良好に密着させて載置することができなくなるという問題を有している。そのため、適切な指紋読取動作が実行されず、指紋認証処理の誤動作等の不具合が生じる可能性があった。

そこで、このようなドライバチップの突出による不具合を回避するために、画素アレイとドライバチップ（走査ドライバ１２０Ｐ、１３０Ｐ、データドライバ１４０Ｐ）とを充分離間させて実装した構成を適用することが考えられるが、この場合には、画像読取装置（指紋読取装置）の大型化を招くことになり、携帯機器等への搭載が困難になるという問題を有している。

このような課題は、画像表示装置においても同様であって、図２３に示したような画像表示装置において、画素アレイ２１０Ｐの周辺領域にドライバチップを配置した場合には、いわゆる額縁部分ＦＬＭの幅が大きくなり、また、このような額縁部分ＦＬＭの拡大を抑制するために、基板ＳＵＢの背面側にドライバチップを配置した場合には、画像表示装置の厚みが増すことになり、携帯機器等への搭載が困難になるという問題を有している。

また、上述したような画像読取装置や画像表示装置においては、画素アレイ１１０Ｐ、２１０Ｐが形成される基板ＳＵＢ上に別個に用意されたドライバチップを搭載する実装構造が適用されるので、部品点数や製造プロセスの増加や複雑化を招くうえ、画像読取装置や画像表示装置の機能検査の精度や信頼性を向上させるために、基板ＳＵＢ上にドライバチップ等が搭載された状態（画素アレイ１１０Ｐ、２１０Ｐとドライバチップが電気的に接続された略完成品の状態）で機能検査を実行する必要があり、このような略完成品の状態で機能不良が発見された場合には、基板ＳＵＢ上に形成した画素アレイ１１０Ｐ、２１０Ｐやドライバチップ類の全てを不良品と判断して廃棄しなければならず、製品の歩留まりが低下するとともに製品コストの高騰を招くという問題も有していた。

そこで、本発明は、上記問題点に鑑み、画像読取装置や画像表示装置の大型化を抑制して小型で、装置最上面の平坦化を図ることができるとともに、部品点数や製造プロセスを削減して、低コストで信頼性の高い画像読取装置や画像表示装置を実現することができるドライバ回路を有する画像処理装置、及び、その製造方法を提供することを目的とする。

請求項１記載の発明は、画素アレイに２次元配列された複数の画素の各々を、所望の駆動状態で動作させるドライバ回路を有する画像処理装置において、少なくとも、前記ドライバ回路は、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタ、及び、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含む複数の薄膜トランジスタを有して構成され、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成される回路部分と前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成される回路部分とを有して単一の絶縁性の基板上に前記画素と一体的に形成され、前記ドライバ回路における前記第２の半導体層は、前記基板を基準にして、前記第１の半導体層よりも上層側に設けられていることを特徴とする。

請求項２記載の発明は、請求項１記載の画像処理装置において、前記ドライバ回路を構成する、前記ポリシリコン薄膜トランジスタ、及び、前記アモルファスシリコン薄膜トランジスタは、各々複数の導電層を有し、前記ポリシリコン薄膜トランジスタの少なくとも１つの導電層は、前記アモルファスシリコン薄膜トランジスタの何れか１つの導電層と共通の電極形成層に設けられていることを特徴とする。

請求項３記載の発明は、請求項１に記載の画像処理装置において、前記複数の画素の各々は、前記第２の半導体層を用いた薄膜トランジスタ構造を有していることを特徴とする。
請求項４記載の発明は、請求項１又は３記載の画像処理装置において、前記画素アレイと前記ドライバ回路との間に配線接続領域を有し、前記画素と前記ドライバ回路とを接続する層間配線のうち、特定の層間配線を共用した構成を有していることを特徴とする。

請求項５記載の発明は、請求項１乃至４のいずれかに記載の画像処理装置において、前記ドライバ回路は、少なくとも、前記画素に所定の信号レベルを有する駆動制御信号を生成して出力する出力回路部を備え、前記出力回路部は、前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする。
請求項６記載の発明は、請求項５記載の画像処理装置路において、前記出力回路部は、前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成され、前記駆動制御信号を前記画素に印加するための信号線に直接接続される回路部分を有することを特徴とする。
請求項７記載の発明は、請求項５記載の画像処理装置において、前記画素は、前記駆動制御信号に基づいて、所定の輝度階調を表示する表示画素であることを特徴とする。

請求項８記載の発明は、請求項５に記載の画像処理装置において、前記出力回路部は、少なくとも、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、を有し、前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、前記薄膜トランジスタとして、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタのみを有して構成されていることを特徴とする。

請求項９記載の発明は、請求項５記載の画像処理装置において、前記複数の画素の各々は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする。

請求項１０記載の発明は、請求項９記載の画像処理装置において、前記ドライバ回路は、前記画素の前記第１のゲート電極に、前記第１のゲート電極に印加して前記フォトセンサを初期化するリセットパルスを出力する第１の走査駆動手段と、前記画素の前記第２のゲート電極に、電荷蓄積期間に前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力する読み出しパルスを出力する第２の走査駆動手段と、を備え、前記第１の走査駆動手段は、前記出力回路部のうち、少なくとも前記第１のゲート電極に直接接続される回路部分が、前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成されるとともに、前記出力回路部以外が、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成され、前記第２の走査駆動手段は、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成されていることを特徴とする。

請求項１１記載の発明は、複数の画素が２次元配列された画素アレイとともに、単一の絶縁性の基板上に設けられ、前記複数の画素の各々を、所望の駆動状態で動作させるドライバ回路を有する画像処理装置の製造方法において、前記ドライバ回路は、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタ及びアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記複数の画素の各々は、前記第２の半導体層を用いた薄膜トランジスタ構造を有して構成され、少なくとも、前記基板上に、ポリシリコンからなる第１の半導体層を形成する工程と、前記第１の半導体層を用いて、前記ドライバ回路に適用される前記ポリシリコン薄膜トランジスタを形成する工程と、前記第１の半導体層よりも上層側に、アモルファスシリコンからなる第２の半導体層を形成する工程と、前記第２の半導体層を用いて、前記ドライバ回路に適用される前記アモルファスシリコン薄膜トランジスタ、及び、前記画素に適用される薄膜トランジスタ構造を形成する工程と、を含むことを特徴とする。

請求項１２記載の発明は、請求項１１記載の画像処理装置の製造方法において、前記第１の半導体層を形成する工程は、第１の温度条件の下で施され、前記第２の半導体層を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件の下で施されることを特徴とする。

請求項１３記載の発明は、請求項１１記載の画像処理装置の製造方法において、前記ドライバ回路に適用される前記ポリシリコン薄膜トランジスタを形成する工程、及び、前記アモルファスシリコン薄膜トランジスタを形成する工程は、各々、複数の導電層を形成する工程を含み、前記複数の導電層を形成する工程は、前記ポリシリコン薄膜トランジスタの少なくとも何れか１つの導電層と、前記アモルファスシリコン薄膜トランジスタの少なくとも何れか１つの導電層とを、共通の電極形成層として同時に形成する工程を含むことを特徴とする。

請求項１４記載の発明は、請求項１３記載の画像処理装置の製造方法において、前記複数の画素の各々は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有し、前記導電層を共通の電極形成層として同時に形成する工程は、さらに、前記第２のゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成する工程を含むことを特徴とする。

すなわち、本発明に係る画像処理装置及びその製造方法は、画像読取装置や画像表示装置等のように、画素アレイに２次元配列された複数の読取画素や表示画素の各々を、所望の駆動状態で動作（画像読取動作、画像表示動作）させるためのドライバ回路を有する画像処理装置において、少なくとも、ドライバ回路の出力回路部がアモルファスシリコンからなる半導体層（第２の半導体層）を用いた薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）のみを有して構成されるとともに、該出力回路部以外の他の回路部がポリシリコンからなる半導体層（第１の半導体層）を用いた薄膜トランジスタ（ポリシリコン薄膜トランジスタ）を有して構成されて、ガラス基板等の単一の絶縁性基板上に画素と一体的に形成される構成を有している。

ここで、ドライバ回路を構成する上記アモルファスシリコンからなる半導体層は、ポリシリコンからなる半導体層よりも上層側に設けられた構成を有している。
また、上記画素は、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有し、例えば、読取画素として、アモルファスシリコンからなる半導体層の上方に第１のゲート電極（トップゲート電極）が、また、同下方に第２のゲート電極（ボトムゲート電極）が設けられた、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）を適用することができる。

これによれば、画像処理装置を構成する画素アレイ（フォトセンサアレイや表示画素アレイ）及び周辺回路（各ドライバ回路）を単一の絶縁性基板上に一体的に形成することができるので、例えば、指紋読取装置のように、フォトセンサアレイ上の検知面に直接被写体が載置される場合であっても、該検知面（フォトセンサアレイ）及びその周辺回路を平坦化してドライバチップ等の突出を防止することができ、被写体を検知面に密着させて当該画像を良好に読み取ることができるとともに、フォトセンサアレイに近接して周辺回路を配置することができ、装置規模を小型化することができる。

また、このような構成によれば、単一の絶縁性基板上に画素アレイと周辺回路を一体的に形成することができるので、ドライバチップを別個に用意する必要がなく、部品点数や製造プロセスを削減することができるとともに、画像処理装置の回路構成や配線接続構造を簡素化して、小型化や製品コストの削減を図ることができる。
この場合、単一の絶縁性基板上に画素アレイ及び周辺回路が一体的に形成された状態で、機能検査を実行することができるので、当該検査の精度や信頼性を向上させることができる。

また、ドライバ回路の出力回路部（特に、画素に走査信号等の駆動制御信号を印加する信号線に直接接続されるレベルシフト回路部）に、アモルファスシリコン薄膜トランジスタを適用することにより、比較的高い絶縁耐圧を実現することができるので、画素アレイとして、比較的高い駆動電圧（大きな電圧振幅）を必要とする画素（例えば、ダブルゲート型フォトセンサ）を適用した場合であっても、素子の耐圧破壊等を生じることなく、また、該出力回路部の前段となる回路部分（シフトレジスタ回路部、出力バッファ部）を、ポリシリコン薄膜トランジスタを適用して構成することにより、比較的高速な動作特性を有するドライバ回路を実現することができる。

また、ドライバ回路を構成するポリシリコン薄膜トランジスタを構成するポリシリコン半導体層（第１の半導体層）を、ドライバ回路を構成するアモルファスシリコン薄膜トランジスタ構造を構成するアモルファスシリコン半導体層（第２の半導体層）よりも下層側（基板側）に配置して形成することにより、その場合、比較的高温の成膜条件を必要とするポリシリコン半導体層を形成する工程の後に、比較的低温の成膜条件を必要とするアモルファスシリコン半導体層を形成する工程を適用することができて、アモルファスシリコン半導体層の成膜後に、比較的高い温度環境に晒されることにより、アモルファスシリコン半導体層が脱水素化する現象を防止して、十分な素子特性（電子移動度）を良好に維持することができる。

これにより、ドライバ回路に適用されるポリシリコン薄膜トランジスタ、及び、アモルファスシリコン薄膜トランジスタの両者の素子特性を良好に保持することができ、動作特性に優れた画像読取装置を実現することができるとともに、ポリシリコン半導体層の形成を基板上の選択された領域でなく、基板上の全面に形成するようにして、その形成を容易とすることができる。

加えて、少なくとも、ドライバ回路を構成するポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタの少なくとも１つの導電層（例えば、ゲート電極）を、同一の電極形成層（共有するレイヤ）に設けるように構成して、これらの導電層を同一の工程で同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。

以下、本発明に係る画像処理装置及びその製造方法について、実施の形態を示して詳しく説明する。
まず、本発明に係る画像処理装置として画像読取装置を示して、その全体構成について説明する。
図１は、本発明に係る画像処理装置（画像読取装置）の一実施形態を示す概略構成図である。ここで、上述した従来技術（図２２参照）と同等の構成については、同一又は同等の符号を付して説明する。

図１に示すように、本実施形態に係る画像読取装置１００は、概略、多数のフォトセンサ（読取画素；詳しくは、後述する）ＰＳを、例えば、二次元配列（マトリクス状に配列；例えば、ｎ行×ｍ列）したフォトセンサアレイ（画素アレイ）１１０と、各フォトセンサＰＳのトップゲート端子ＴＧを行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（信号線）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ；駆動制御信号）を出力するトップゲートドライバ（ドライバ回路、第１の走査駆動手段）１２０と、各フォトセンサＰＳのボトムゲート端子ＢＧを行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を出力するボトムゲートドライバ（ドライバ回路、第２の走査駆動手段）１３０と、各フォトセンサＰＳのソース端子Ｓを列方向に接続して伸延するソースライン（データライン）１１３に接続され、各ドレインライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝データ電圧Ｖrd：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ）を読み出すソースドライバ１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データ（読取データ信号Ｖdata）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りするインターフェース機能を備えたシステムコントローラ１５０と、を有して構成されている。

ここで、トップゲートドライバ１２０は、特に、フォトセンサアレイ１１０に配設された各トップゲートライン１１１に直接接続され、所定の信号レベルを有する上記走査信号φＴｉを生成して出力するレベルシフト回路部１２３を備えた構成を有している。
なお、フォトセンサアレイ１１０において、１１４は、各フォトセンサＰＳのドレイン端子Ｄを所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。

このような構成を有する画像読取装置において、本発明においては特に、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、少なくとも、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０（本実施形態では、ボトムゲートドライバ１３０及びソースドライバ１４０を含むものを示す）が、一体的に形成された構成を有している。ここで、具体的には後述するが、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ（以下、「アモルファスシリコン薄膜トランジスタ」とも記す）構造を有し、一方、ボトムゲートドライバ１３０、ソースドライバ１４０を構成する機能素子（薄膜トランジスタ）は、低温ポリシリコンからなる半導体層を用いた薄膜トランジスタ（以下、「低温ポリシリコン薄膜トランジスタ」とも記す）構造を有し、さらに、トップゲートドライバ１２０は、少なくとも、レベルシフト回路部１２３がアモルファスシリコン薄膜トランジスタにより構成され、その他の回路部が低温ポリシリコン薄膜トランジスタにより構成された構造を有している。

なお、フォトセンサＰＳを構成する薄膜トランジスタ構造と、トップゲートドライバ１２０のレベルシフト回路部１２３を構成する薄膜トランジスタは、例えば、アモルファスシリコン薄膜トランジスタを製造するための同一の製造プロセスを用いて同時に形成するものであってもよいし、あるいは、別個独立した製造プロセスを用いて個別に形成するものであってもよい。また、トップゲートドライバ１２０Ｂの他の回路部を構成する薄膜トランジスタ、及び、ボトムゲートドライバ１３０、ソースドライバ１４０を構成する薄膜トランジスタは、上記アモルファスシリコン薄膜トランジスタとは独立した低温ポリシリコン薄膜トランジスタの製造プロセスを用いて形成するものであってもよいし、あるいは、低温ポリシリコン薄膜トランジスタの一部の構成を、上記アモルファスシリコン薄膜トランジスタの製造プロセスを用いて（兼用して）同時に形成するものであってもよい。詳しくは後述する。

以下、各構成について具体的に説明する。
（フォトセンサ）
図２は、本実施形態に係るフォトセンサアレイに適用可能なフォトセンサの素子構造を示す概略断面図である。
上述したフォトセンサアレイ１１０に適用可能なフォトセンサＰＳは、具体的には、図２に示すように、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコンからなる半導体層（チャネル領域）１１と、半導体層１１の両端に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１２（ソース端子Ｓ）及びドレイン電極１３（ドレイン端子Ｄ）と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（第１のゲート電極；トップゲート端子ＴＧ）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（第２のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。

すなわち、本実施形態に係るフォトセンサアレイ１１０に適用されるフォトセンサＰＳは、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有している。そして、このような構成を有するフォトセンサ（以下、便宜的に「ダブルゲート型フォトセンサ」とも記す）ＰＳは、図２に示すように、ガラス基板等の絶縁性の基板ＳＵＢ上に形成され、該フォトセンサＰＳを含む基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）１９が被覆形成されている。

なお、図２において、トップゲート絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁膜１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１９は、いずれも半導体層１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図面下方に設けられた光源（図示を省略；後述する図４参照）からの照射光を図面上方に透過させるとともに、保護絶縁膜１９の上面（以下、「検知面」と記す）ＤＴＣに載置された被写体に反射して、図面上方からフォトセンサＰＳ（詳しくは、半導体層１１）に入射する光のみを検知する構造を有している。
上述したフォトセンサアレイ１１０は、このようなフォトセンサＰＳを透明な基板ＳＵＢ上に二次元配列することにより構成されている。

次いで、上述したフォトセンサアレイの駆動制御方法について、図面を参照して簡単に説明する。
図３は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図４は、本実施形態に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図４においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。

上述したフォトセンサアレイＰＳの基本的な駆動制御方法は、図３に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
図３に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０Ａによりトップゲートライン１１１を介して、ｉ行目のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、トップゲート電圧（＝リセットパルス電圧）Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。

次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０Ａによりトップゲート端子ＴＧにローレベル（例えば、トップゲート電圧Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図４に示すように、図２に示したフォトセンサＰＳが形成された透明な絶縁性基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面（フォトセンサアレイ１１０の上面）ＤＴＣに密着して載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層１１に入射した光量に応じて、半導体層１１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層１１とブロック絶縁膜１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。

そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ソースドライバ１４０によりプリチャージ信号φpgに基づいてソースライン１１３を介して、ソース端子Ｓにプリチャージパルス（例えば、プリチャージ電圧Ｖpg＝＋５Ｖ）を印加し、ソース電極１２に電荷を保持させるプリチャージ動作を実行する。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、ボトムゲート電圧（＝読み出しパルス電圧）Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd；電圧信号）をソースドライバ１４０により読み出す読み出し動作が実行される。

ここで、読み出しパルスφＢｉの印加期間（読み出し期間）におけるソースライン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、データ電圧Ｖrdが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。

そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１サイクルとして、上述したフォトセンサアレイ１１０の各行（ｉ、ｉ+１、・・・）に対して、同等の動作処理を繰り返すことにより、フォトセンサＰＳを用いたフォトセンサシステムを、被写体の二次元画像（例えば、指紋パターン）を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
なお、本実施形態においては、上記画像読取装置に適用されるフォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を二次元配列したフォトセンサアレイを適用するものであってもよい。

（トップゲートドライバ／ボトムゲートドライバ）
図５は、本実施形態に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図６は、本実施形態に係る画像読取装置に適用可能なボトムゲートドライバの一構成例を示す概略ブロック図である。

トップゲートドライバ１２０は、図５に示すように、少なくとも、上述したシステムコントローラ１５０から供給される制御信号φtgからなるスタート信号ＳＴtb、及び、２相の基準クロック信号ＣＫ、ＣＫｂ、出力イネーブル信号ＯＥtb等に基づいて、スタート信号を順次シフトしつつ、各トップゲートライン１１１に対応するシフト信号（論理信号）Ｓout1、Ｓout2、・・・Ｓoutnを出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号Ｓout1、Ｓout2、・・・Ｓoutnを、所定の信号レベルに増幅する、前段の増幅手段としての出力バッファ部（出力回路部）１２２と、該出力バッファ部１２２から出力される増幅信号を、所定の電圧振幅を有する信号に変換（信号増幅）して、各トップゲートライン１１１に走査信号（リセットパルス）φＴ１、φＴ２、・・・φＴｎとして出力する、後段の増幅手段としてのレベルシフト回路部（出力回路部）１２３と、を有して構成されている。

また、ボトムゲートドライバ１３０は、図６に示すように、概略、上述したトップゲートドライバ１２０からレベルシフト回路部１２３を省いた構成し、トップゲートドライバ１２０と同等のシフトレジスタ回路部１３１と、出力バッファ部１３２とを備え、シフトレジスタ回路部１３１により、システムコントローラ１５０から供給される制御信号φbgからなるスタート信号ＳＴtb、及び、２相の基準クロック信号ＣＫ、ＣＫｂ、出力イネーブル信号ＯＥtb等に基づいて、スタート信号を順次シフトしつつ、各ボトムゲートライン１１２に対応するシフト信号（論理信号）Ｓout1、Ｓout2、・・・Ｓoutnを出力し、出力バッファ部１３２により、該シフト信号Ｓout1、Ｓout2、・・・Ｓoutnを所定の信号レベルに増幅し、各ボトムゲートライン１１２に走査信号（上述した読出パルスφＢｉ）として、直接出力するように構成されている。

ここで、本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能な具体的な回路構成について説明する。
図７は、本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の具体例を示す回路構成図であり、図８は、本実施形態に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の具体例を示す回路構成図である。また、図９は、本実施形態に係るトップゲートドライバ又はボトムゲートドライバを構成する各回路部に適用される論理素子の回路構成を示す図である。

シフトレジスタ回路部１２１、１３１は、例えば、図７に示すように、トップゲートライン１１１又はボトムゲートライン１１２の本数に対応（該ライン本数＋１）して設けられ、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴtbを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒ；以下、「ＬＣ」と略記する）と、システムコントローラ１５０から供給されるシフト方向設定信号ＳＣ、ＳＣｂに基づいて、ラッチ回路群ＬＣへのスタート信号ＳＴtbの入力とシフト方向を切り換えるアナログスイッチ群（アナログスイッチＳＷ１１、ＳＷ１２、・・・ＳＷ１ｄ、ＳＷ１ｒ、ＳＷ１ｓ、及び、ＳＷ２１、ＳＷ２２、・・・ＳＷ２ｄ、ＳＷ２ｒ、ＳＷ２ｓ；以下、「ＳＷ」と略記する）と、出力イネーブル信号ＯＥtbに基づいて各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄからのシフト信号の取り出し、出力バッファ部１２２、１３２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ：ＮＡＮＤｄはダミー；以下、「ＮＡＮＤ」と略記する）とを備えた構成を有している。ここで、システムコントローラ１５０からシフトレジスタ回路部１２１、１３１に供給される基準クロックＣＫ、ＣＫｂは、相互に逆相となるクロック信号であり、また、シフト方向設定信号ＳＣ、ＳＣｂも、相互に逆相となる制御信号である。

出力バッファ部１２２（１２２ｉ）は、例えば、図８に示すように、各トップゲートライン１１１に対応して、上記シフトレジスタ回路部１２１から出力される論理信号（シフト信号）Ｓoutjを非反転処理するインバータ群ＩＮＶ２１、ＩＮＶ２２と、該論理信号Ｓoutjを反転処理するインバータ群ＩＮＶ２１〜ＩＮＶ２３と、を備え、ローレベルの論理信号Ｓoutjが供給されるタイミングで、該論理信号Ｓoutjの非反転信号となる増幅信号ＡＭＳと論理信号Ｓoutjの反転信号となる増幅信号ＡＭＳｂを生成してレベルシフト回路部１２３に出力する。

また、レベルシフト回路部１２３（１２３ｉ）は、例えば、図８に示すように、各行のトップゲートライン１１１に対応して、高電位電圧Ｖapdと接点Ｎ３１との間に電流路（ソース−ドレイン端子）が接続され、制御端子（ゲート端子）に論理信号Ｓoutjの非反転信号となる増幅信号ＡＭＳ（第２の入力信号）が印加されるｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）Ｔｒ３１と、接点Ｎ３１と低電位電圧Ｖapsとの間に電流路が接続され、制御端子に論理信号Ｓoutjの反転信号となる増幅信号ＡＭＳｂ（第１の入力信号）が印加されるｎチャネル型の電界効果型トランジスタＴｒ３２と、増幅信号ＡＭＳｂが印加される接点（電界効果型トランジスタＴｒ３２の制御端子）と接点Ｎ３２との間に電流路が接続され、制御端子に高電位電圧Ｖapdが印加されたｎチャネル型の電界効果型トランジスタＴｒ３５と、高電位電圧Ｖapdと接点Ｎ３３（出力接点）との間に電流路が接続され、制御端子が接点Ｎ３２に接続されたｎチャネル型の電界効果型トランジスタＴｒ３３と、接点Ｎ３３と低電位電圧Ｖapsとの間に電流路が接続され、制御端子が接点Ｎ３１に接続されたｎチャネル型の電界効果型トランジスタＴｒ３４と、を備えた構成を有している。ここで、接点Ｎ３２と接点Ｎ３３との間には、電界効果型トランジスタＴｒ３３のゲート−ソース間に、図示を省略した寄生容量（容量素子）が形成されている。

すなわち、本実施形態に係るレベルシフト回路部１２３ｉにおいて、電界効果型トランジスタＴｒ３１及びＴｒ３２は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３１に出力バッファ部１２２ｉから増幅信号ＡＭＳが、また、電界効果型トランジスタＴｒ３２に増幅信号ＡＭＳの反転信号となる増幅信号ＡＭＳｂが同時に印加されるように構成された、入力段のインバータ回路を構成し、電界効果型トランジスタＴｒ３３及びＴｒ３４は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３３に接点Ｎ３２の電位が、また、電界効果型トランジスタＴｒ３４に接点３１の電位（入力段のインバータ回路の出力電位であって増幅信号ＡＭＳｂの反転信号となる第３の入力信号；後述するように、接点Ｎ３２の電位の略逆相となる）が同時に印加されるように構成された、出力段のインバータ回路を構成している。

上述したような回路構成を有するトップゲートドライバ１２０又はボトムゲートドライバ１３０において、図７に示したシフトレジスタ回路部１２１、１３１に適用される各ラッチ回路ＬＣ１〜ＬＣｒは、例えば、図９（ａ）に示すような、周知のインバータＩＮＶ及びクロックドインバータＣＩＶ１、ＣＩＶ２を用いた論理回路を適用することができ、各アナログスイッチＳＷ１１〜ＳＷ１ｓ、ＳＷ２１〜ＳＷ２ｓは、例えば、図９（ｂ）に示すような、周知の電界効果型トランジスタ（薄膜トランジスタ）ＦＥＴｐ及びＦＥＴｎを並列に接続した回路構成を適用することができる。

なお、図９（ａ）に示したインバータＩＮＶ及びクロックドインバータＣＩＶ（ＣＩＶ１、ＣＩＶ２）は、各々、図９（ｃ）、（ｄ）に示すように、周知の電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを直列に接続した回路構成を適用することができる。さらに、出力論理回路群ＮＡＮＤを構成する各３入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄについても、周知の電界効果型トランジスタからなる回路構成を適用することができる。

また、図８に示したトップゲートドライバ１２０に設けられる出力バッファ部１２２、及び、図示を省略したが、ボトムゲートドライバ１３０に設けられる出力バッファ部１３２は、例えば、図９（ｃ）に示したようなインバータＩＮＶを複数段、直列に接続した回路構成を適用することができ、シフトレジスタ回路部１２１、１３１から個別に出力される論理信号（シフト信号）を、反転処理するとともに、所定の信号レベルを有するように増幅処理して、後段のレベルシフト回路部１２３又は各ボトムゲートライン１１２に出力する。

ここで、図９に示した各論理回路を構成する各電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、いずれも低温ポリシリコン薄膜トランジスタであって、上記トップゲートドライバ１２０を構成するシフトレジスタ回路部１２１及び出力バッファ部１２２、並びに、ボトムゲートドライバ１３０を構成するシフトレジスタ回路部１３１及び出力バッファ部１３２は、基板ＳＵＢ上に形成された低温ポリシリコン薄膜トランジスタのみにより構成される。

また、図８に示した各電界効果型トランジスタＴｒ３１〜Ｔｒ３５は、いずれもアモルファスシリコン薄膜トランジスタであって、上記トップゲートドライバ１２０を構成するレベルシフト回路部１２３は、基板ＳＵＢ上に形成されたアモルファスシリコン薄膜トランジスタのみにより構成される。すなわち、本実施形態に係るトップゲートドライバ１２０においては、低温ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタが同一基板ＳＵＢ上に混在する（組み合わせた）回路構成を有している。

次いで、上述した回路構成を有するトップゲートドライバ及びボトムゲートドライバの動作（特に、シフトレジスタ回路部１２１、１３１及びレベルシフト回路部１２３）について説明する。
図１０は、本実施形態に係るトップゲートドライバに適用可能なレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここで、上述したトップゲートドライバ１２０においては、図１０に示すように、少なくとも、レベルシフト回路部１２３（１２３ｉ）に供給される電源電圧として、高電位電圧Ｖapdが＋１５Ｖ、低電位電圧Ｖapsが−１８Ｖに設定され、出力バッファ部１２２（１２２ｉ）により０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する増幅信号ＡＭＳ、ＡＭＳｂを、上記レベルシフト回路部１２３（１２３ｉ）により、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する信号に変換して走査信号（リセットパルス）φＴｉとしてｉ行目のトップゲートライン１１１に出力する場合について説明する。また、ボトムゲートドライバ１３０においては、図６に示すように、出力バッファ部１３２により生成された０〜１５Ｖの電圧振幅を有する増幅信号を、レベルシフト回路を用いることなく、走査信号（読み出しパルス）φＢｉとしてｉ行目のボトムゲートライン１１２にそのまま出力する場合について説明する。

上述したような回路構成を有するトップゲートドライバ１２０又はボトムゲートドライバ１３０においては、まず、システムコントローラ１５０からハイレベルのシフト方向設定信号ＳＣ及びローレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１、１３１に供給されると、アナログスイッチ群ＳＷのうち、アナログスイッチＳＷ１１、ＳＷ２２、ＳＷ１３・・・ＳＷ１ｄ、ＳＷ２ｒ、ＳＷ１ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順方向に接続される。すなわち、ラッチ回路ＬＣ１の入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｄ）の出力接点ｏｕｔが次段のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順次直列に接続された状態に設定される。

これにより、システムコントローラ１５０から制御信号φtg又はφbgとして供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒの順に、順次シフトされるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第１の入力接点に入力される。また、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第３の入力接点に入力される。

ここで、ｉ段目及び(i+1)段目のラッチ回路ＬＣｉ、ＬＣ(i+1)から出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥtbが供給され、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn；ここで、ＮＡＮＤｄから出力されるＳoutdはダミー）が出力バッファ部１２２、１３２に出力される。

一方、システムコントローラ１５０からローレベルのシフト方向設定信号ＳＣ及びハイレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１、１３１に供給されると、アナログスイッチ群ＳＷのうち、アナログスイッチＳＷ２１、ＳＷ１２、ＳＷ２３・・・ＳＷ２ｄ、ＳＷ１ｒ、ＳＷ２ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが逆方向に接続される。すなわち、ラッチ回路ＬＣｒの入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の出力接点ｏｕｔが次段のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１が順次直列に接続された状態に設定される。

これにより、システムコントローラ１５０から供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１の順に、順次シフトされるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣｒ、ＬＣｄ、・・・ＬＣ３、ＬＣ２）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第３の入力接点に入力される。また、ｉ段目のラッチ回路ＬＣｉ（ＬＣｄ、・・・ＬＣ２、ＬＣ１）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第１の入力接点に入力される。

ここで、(i+1)段目及びｉ段目のラッチ回路ＬＣ(i+1)、ＬＣｉから出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、ハイレベルの出力イネーブル信号ＯＥtbがｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn；ここで、ＮＡＮＤｄから出力されるＳoutdはダミー）が出力バッファ部１２２、１３２に出力される。

次いで、図８に示したトップゲートドライバ１２０においては、シフトレジスタ回路部１２１から出力バッファ部１２２ｉに、シフト信号としてローレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ローレベル（＝０Ｖ）の増幅信号ＡＭＳ及びハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３２がオン動作するとともに、電界効果型トランジスタＴｒ３１がオフ動作する。これにより、図１０に示すように、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３２の導通抵抗（オン抵抗）分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧になるものの、充分低い信号電圧（概ね−１３Ｖ）を有するローレベルに設定される。

一方、シフトレジスタ回路部１２１から、シフト信号としてハイレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳ及びローレベル（＝０Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３１がオン動作するとともに、電界効果型トランジスタＴｒ３２がオフ動作する。これにより、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３１の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧を有するハイレベルに設定される。ここで、電界効果型トランジスタに適用されるアモルファスシリコン薄膜トランジスタの回路特性上、高電位電圧Ｖapd側に接続された電界効果型トランジスタＴｒ３１の導通抵抗は比較的大きく、小さく設定することが困難であるため、接点Ｎ３１電位Ｖn31は、ハイレベルでありながら、図１０に示すように、概ね＋３〜＋４Ｖ程度の極めて低い電圧しか得られない。

次いで、出力段のインバータ回路において、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がハイレベル（概ね＋３〜＋４Ｖ）のときには、電界効果型トランジスタＴｒ３４がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３４の導通抵抗分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧である、所望の信号レベル（所望の電圧振幅−１５〜＋１５Ｖの、下限側の電圧である−１５Ｖ；ローレベル）に設定される。

ここで、出力段のインバータ回路において、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、高電位電圧Ｖapd（＝＋１５Ｖ）により常時オン状態にある電界効果型トランジスタＴｒ３５を介して、増幅信号ＡＭＳｂが印加されるので、接点Ｎ３１の電位Ｖn31がハイレベルとなるタイミング（増幅信号ＡＭＳｂがローレベルベルとなるタイミング）で、図１０に示すように、接点Ｎ３２の電位Ｖn32は、概ね０Ｖのローレベルに設定される。これにより、接点Ｎ３２とＮ３３間に生じた電位差が、電界効果型トランジスタＴｒ３３のゲート−ソース間の寄生容量に電圧成分として保持される。なお、寄生容量に保持された電荷は、電界効果型トランジスタＴｒ３５の導通抵抗により移動が妨げられるため、上記電位差に応じた電圧成分が寄生容量に良好に保持される。

一方、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がローレベル（概ね−１３Ｖ）のときには、電界効果型トランジスタＴｒ３４がオフ動作するとともに、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）に、ハイレベル（＋１５Ｖ）の増幅信号ＡＭＳｂが印加されることにより、電界効果型トランジスタＴｒ３３がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３３の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧が印加される。

ここで、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、接点Ｎ３３の電位の上昇に伴って、図１０に示すように、該接点Ｎ３３の電位に上記寄生容量に保持された電圧成分に相当する電位差が上乗せされた電圧（概ね２５〜２７Ｖ）が生じて（ブートストラップ現象）、電界効果型トランジスタＴｒ３３が略飽和状態でオン動作するので、接点Ｎ３３（トップゲートライン１１１）の電位は、高電位電圧Ｖapd（＝＋１５Ｖ）に略近似する充分に高い信号レベル（すなわち、所望の電圧振幅−１５〜＋１５Ｖの、上限側の電圧に近似する＋１３〜＋１４Ｖ；ハイレベル）が得られる。

このように、本実施形態に係るトップゲートドライバ１２０Ｂに適用されるレベルシフト回路部１２３においては、２段のインバータ回路を構成し、出力段のインバータ回路に印加される一方の信号レベル（ハイレベル）をブートストラップ回路部（電界効果型トランジスタＴｒ３５、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量）を用いて昇圧することにより、入力段のインバータ回路から出力されるハイレベル側の信号レベルが低い場合であっても、出力段のインバータ回路から出力されるハイレベル側の信号レベルを十分高くすることができる。

これにより、シフトレジスタ回路部１２１、１３１から出力される論理信号Ｓoutiが、トップゲートドライバ１２０においては出力バッファ部１２２及びレベルシフト回路部１２３を介して、また、ボトムゲートドライバ１３０においては出力バッファ部１３２を介して、所定の信号レベルを有するハイレベルの走査信号（上述したリセットパルスφＴｉ又は読み出しパルスφＢｉ）が生成され、上記シフト方向設定信号ＳＣ、ＳＣｂに基づく走査方向、すなわち、トップゲートライン１１１又はボトムゲートライン１１２の１行目から最終行まで順方向、もしくは、最終行から１行目まで逆方向に、順次走査信号が印加されることになる。

したがって、図７に示したようなシフトレジスタ回路部１２１、１３１を備えたトップゲートドライバ１２０及びボトムゲートドライバ１３０を適用した画像読取装置１００によれば、システムコントローラ１５０から出力されるシフト方向設定信号ＳＣにより、フォトセンサアレイ１１０（検知面ＤＴＣ）上に載置された被写体の画像読取方向（上記走査方向）を任意に反転設定することができるので、使い勝手や設計自由度の高いシステムを提供することができる。

なお、本実施形態に示したシフトレジスタ回路部１２１、１３１においては、上記シフト方向設定信号に基づいて、ラッチ回路群ＬＣにおけるシフト方向を切り換え可能（反転可能）なように制御することができる回路構成を示したが、本発明はこれに限定されるものではなく、周知の一方向にのみシフト動作を行うシフトレジスタ回路（例えば、後述するソースドライバに適用されるシフトレジスタ回路部１４１；図１２参照）を適用するものであってもよいことは言うまでもない。

また、トップゲートドライバ１２０の出力回路部を構成するレベルシフト回路部１２３として、アモルファスシリコン薄膜トランジスタからなる電界効果型トランジスタＴｒ３１〜Ｔｒ３５のみを適用しているので、高い絶縁耐圧を実現することができ、上述したようなダブルゲート型の薄膜トランジスタ構造を有するフォトセンサＰＳを駆動制御する場合に必要な、数十Ｖの電圧振幅（概ね３０Ｖ；図２、図３参照）を有する走査信号（リセットパルス）を、出力回路部の耐圧破壊を生じることなく、良好に生成、出力することができる。

なお、本実施形態においては、トップゲートドライバ１２０に設けられるレベルシフト回路部１２３のブートストラップ回路部の構成として、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量を適用する場合（図８参照）について説明したが、本発明はこれに限定されるものではなく、上記ゲート−ソース間（接点Ｎ３２と接点Ｎ３３との間）に、上記寄生容量に加えて、さらに任意の容量素子（コンデンサ）を接続した構成を適用するものであってもよい。また、レベルシフト回路部１２３として、ｎチャネル型の電界効果型トランジスタを適用した場合についてのみ説明したが、本発明はこれに限定されるものではなく、ｐチャネル型の電界効果型トランジスタを適用して構成するものであってもよい。

（ソースドライバ）
図１１は、本実施形態に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図１２は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図１３は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の具体例を示す回路構成図である。

ソースドライバ１４０は、図１１に示すように、少なくとも、システムコントローラ１５０から供給される制御信号（後述するスタート信号ＳＴｓ及び２相の基準クロック信号ＡＣＫ、ＡＣＫｂ、出力イネーブル信号ＯＥｓ等）に基づいて、スタート信号を順次シフトしつつ、各ソースライン１１３に対応するシフト信号（論理信号）ＡＳout1、ＡＳout2、・・・ＡＳoutmを出力するシフトレジスタ回路部１４１と、上述したプリチャージ信号φpgに基づくタイミングで、各ソースライン１１３に所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するスイッチ群を備えたプリチャージ回路部（プリチャージ制御部）１４５と、上述したサンプリング信号φsrに基づくタイミングで、各ソースライン１１３を介して各フォトセンサ（読取画素）ＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤ（データ電圧Ｖrd）を並列的に読み出すスイッチ群、及び、該ソースライン電圧ＶＤを保持する容量素子群を備えたサンプリング回路部（電圧保持部）１４４と、上記容量素子群に保持されたソースライン電圧ＶＤを所定の信号レベルに増幅するアンプ群を備えたソースフォロワ回路部１４３と、上記シフトレジスタ回路部１４１から順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、ソースフォロワ回路部１４３から出力されるデータ電圧を時系列的に取り出してシリアル信号に変換して読取データ信号Ｖdataとして出力するスイッチ群を備えたパラレル−シリアル変換回路部（信号変換部）１４２と、を有して構成されている。

ここで、シフトレジスタ回路部１４１は、例えば、図１２に示すように、ソースライン１１３の本数に対応（該ライン本数＋２）して設けられ、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴｓを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂ；以下、「ＬＣＡ」と略記する）と、出力イネーブル信号ＯＥｓに基づいて各ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂからのシフト信号の取り出し、パラレル−シリアル変換回路部１４２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ；以下、「ＮＡＮＤＡ」と略記する）と、を備えた構成を有している。
ここで、ラッチ回路群ＬＣＡ及び出力論理回路群ＮＡＮＤＡは、各々、上述したトップゲートドライバ１２０又はボトムゲートドライバ１３０に適用可能なシフトレジスタ回路部１２１、１３１を構成するラッチ回路群ＬＣ及び出力論理回路群ＮＡＮＤと同等の構成（図７、図９参照）を有しているので、具体的な回路構成についての説明を省略する。

このような構成を有するシフトレジスタ回路部１４１においては、システムコントローラ１５０からラッチ回路ＬＣＡ１の入力接点ｉｎにスタート信号ＳＴｓが入力されると、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで、スタート信号ＳＴｓがラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂの順にシフトされるとともに、ｊ段目のラッチ回路ＬＣＡｊ（ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡｍ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｉ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第１の入力接点に入力される。また、(j+1)段目のラッチ回路ＬＣＡ(j+1)（ＬＣＡ２、ＬＣＡ３、・・・ＬＣＡａ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第３の入力接点に入力される。

ここで、ｊ段目及び(j+1)段目のラッチ回路ＬＣＡｊ、ＬＣＡ(j+1)から出力される各シフト信号がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥｓが供給され、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤＡｊからローレベルの論理信号ＡＳoutj（ＡＳout1、ＡＳout2、・・・ＡＳoutm）がパラレル−シリアル変換回路部１４２に出力される。

また、プリチャージ回路部１４５、サンプリング回路部１４４、ソースフォロワ回路部１４３及びパラレル−シリアル変換回路部１４２は、例えば、各ソースライン１１３に対応して、図１３に示すような回路構成を個別に有している。すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、システムコントローラ１５０から供給されるプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ５ｊを備え、ハイレベルのプリチャージ信号φpgが供給されるタイミングで、ソースライン１１３に対してプリチャージ電圧Ｖpgをプリチャージパルスとして出力する。

また、サンプリング回路部１４４（１４４ｊ）は、図１３に示すように、システムコントローラ１５０から供給されるサンプリング信号φsr（非反転信号ＳＲ及び反転信号ＳＲｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ４ｊと、一端がアナログスイッチＳＷ４ｊの出力接点に、他端が接地電位に接続されたコンデンサ（容量素子）Ｃsrと、を備え、ハイレベルのサンプリング信号φsrが供給されるタイミングで、ソースライン１１３を介して、フォトセンサＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤを取り込んで、コンデンサＣsrに電圧成分として保持する。

また、ソースフォロワ回路部１４３（１４３ｊ）は、図１３に示すように、高電位電圧Ｖapdと低電位電圧Ｖaps間に電界効果型トランジスタＦＥＴａ及びＦＥＴｂを直列接続した回路構成を有し、上記サンプリング回路部１４４ｊに設けられたコンデンサＣsrに保持された電圧成分（ソースライン電圧ＶＤ）に応じて、所定の増幅率で増幅された信号レベルが生成される。

パラレル−シリアル変換回路部１４２（１４２ｊ）は、図１３に示すように、上述したシフトレジスタ回路部１４１から出力される論理信号（シフト信号）ＡＳoutjを反転処理するインバータ群ＩＮＶ１〜ＩＮＶ３と、該論理信号ＡＳoutjを非反転処理するインバータ群ＩＮＶ１、ＩＮＶ４〜ＩＮＶ６と、論理信号ＡＳoutj（非反転信号及び反転信号）に基づいて、オン、オフ動作するアナログスイッチＳＷ２ｊと、を備え、ローレベルの論理信号ＡＳoutjが供給されるタイミングで、上記ソースフォロワ回路部１４３ｊから出力されるデータ電圧が読取データ信号Ｖdataとして出力される。

このような構成を有するソースドライバ１４０によれば、システムコントローラ１５０から供給されるサンプリング信号φsrに基づいて、１列目から最終列までの各ソースライン１１３を介して、ソースライン電圧ＶＤが一括して取り出されて一旦保持され、シフトレジスタ回路部１４１から順次出力される論理信号ＡＳoutjに基づいて、ソースライン１１３の１列目から最終列までのソースライン電圧ＶＤ（データ電圧Ｖrd）が時系列的に取り出されてシリアル信号に変換され、読取データ信号Ｖdataとして出力されることになる。

（素子構造／製造方法）
次いで、本実施形態に係る画像読取装置（特に、ドライバ回路）の素子構造及びその製造方法について、図面を参照して説明する。
（第１の素子構造）
図１４は、本実施形態に係る画像読取装置の素子構造の第１の例を示す概略断面図である。ここで、上述したフォトセンサ（図２参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図１４では、説明の簡略化のため、フォトセンサ及び電界効果型トランジスタ（薄膜トランジスタ）を各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。

本実施形態に係る画像読取装置の第１の素子構造の例は、トップゲートドライバ１２０部分においては、図１及び図１４（ａ）に示すように、単一の絶縁性の基板ＳＵＢの一面側の略中央領域に、マトリクス状に複数配列形成され、上述したフォトセンサアレイ１１０を構成する、ダブルゲート型のアモルファスシリコン薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳ群と、上記フォトセンサアレイ１１０（フォトセンサＰＳ）の形成領域に隣接する周辺領域に、少なくとも、上述したトップゲートドライバ１２０のレベルシフト回路部１２３を構成する、アモルファスシリコンからなる半導体層を用いたｎチャネル型の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘ群と、トップゲートドライバ１２０のシフトレジスタ回路部１２１及び出力バッファ部１２２を構成する、低温ポリシリコンからなる半導体層を用いたｐチャネル型及びｎチャネル型の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ群及びＦＥＴｎ群と、が形成された構成を有している。

また、ボトムゲートドライバ１３０部分及びソースドライバ１４０部分においては、図１及び図１４（ｂ）に示すように、上記基板ＳＵＢの一面側の上記フォトセンサアレイ１１０（フォトセンサＰＳ）の形成領域に隣接する周辺領域に、少なくとも、上述したボトムゲートドライバ１３０（シフトレジスタ回路部１３１、出力バッファ部１３２）、及び、ソースドライバ１４０（シフトレジスタ回路部１４１、パラレル−シリアル変換回路部１４２、ソースフォロワ回路部１４３、サンプリング回路部１４４、プリチャージ回路部１４５）を構成する、低温ポリシリコンからなる半導体層を用いたｐチャネル型及びｎチャネル型の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ群及びＦＥＴｎ群と、が形成された構成を有している。

具体的には、トップゲートドライバ１２０、ボトムゲートドライバ１３０及びソースドライバ１４０を構成するｐチャネル型の電界効果型トランジスタＦＥＴｐは、図１４（ａ）、（ｂ）に示すように、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜（ＳｉＮ）等の絶縁膜３１及び酸化シリコン膜（ＳｉＯ_２）等の絶縁膜３２上に、低温ポリシリコンからなり、チャネル領域を形成するｐ型の半導体層（第１の半導体層）２１ｐと、該半導体層２１ｐの両端に形成されたｐ^＋シリコンからなる不純物層（オーミックコンタクト層）２２ｐと、半導体層２１ｐの上方（図面上方）に絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｐと、該ゲート電極Ｇｐ上に積層された絶縁層３４及び上記絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｐに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｐと、を有して構成されている。

また、ｎチャネル型の電界効果型トランジスタＦＥＴｎは、図１４（ａ）、（ｂ）に示すように、基板ＳＵＢの一面側の表面に形成された上記絶縁膜３１及び３２上に、低温ポリシリコンからなり、ｎ型のチャネル領域を形成する半導体層（第１の半導体層）２１ｎと、該半導体層２１ｎの両端に形成されたｎ⁻シリコンからなる不純物層２３ｎ、さらにその両端（外側）に形成されたｎ^＋シリコンからなる不純物層（オーミックコンタクト層）２２ｎと、半導体層２１ｎの上方に上記と同一の絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｎと、該ゲート電極Ｇｎ上に積層された上記と同一の絶縁層３４及び絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｎに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｎと、を有して構成されている。

また、電界効果型トランジスタＦＥＴｘは、図１４（ａ）に示すように、図２に示したフォトセンサＰＳの素子構造と略同等の断面構造（フォトセンサＰＳからトップゲート電極ＴＧｘを省略した構造）を有し、基板ＳＵＢの一面側に積層形成された上記電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに設けられた電極層（ソース電極、ドレイン電極）２４ｐ、２４ｎを被覆するように形成された絶縁膜（窒化シリコン膜）３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に絶縁膜３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層（第２の半導体層）５１と、該半導体層５１の上方に、例えば、窒化シリコン膜により形成されたブロック絶縁膜（ストッパ膜）５４と、半導体層５１上のブロック絶縁膜５４の両端に形成されたｎ^＋シリコンからなる不純物層（オーミックコンタクト層）５７、５８と、該不純物層５７、５８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるソース電極５２及びドレイン電極５３と、該半導体層５１及びブロック絶縁膜５４、ソース電極５２、ドレイン電極５３を含む絶縁膜３６上に積層された絶縁層３７、３８と、を有して構成されている。

一方、各フォトセンサＰＳは、図１４（ａ）、（ｂ）に示すように、図２に示した素子構造と同等の断面構造を有し、基板ＳＵＢの一面側の表面に積層形成された上記電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを被覆するように形成された上記と同一の絶縁膜（窒化シリコン膜）３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層（第２の半導体層）１１と、該半導体層１１の上方（図面上方）に、例えば、窒化シリコン膜により形成された上記と同一のブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成されたｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８と、該不純物層１７、１８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１２及びドレイン電極１３と、半導体層１１及びブロック絶縁膜１４の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）３７を介して形成され、例えば、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘと、該トップゲート電極ＴＧｘを含む絶縁膜３７上に積層された上記と同一の絶縁層３８と、を有して構成されている。

ここで、電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘ、半導体層５１、ブロック絶縁膜５４、不純物層５７、５８、ソース電極５２、ドレイン電極５３は、各々フォトセンサ（ダブルゲート型フォトセンサ）ＰＳを構成するボトムゲート電極ＢＧｘ、半導体層１１、ブロック絶縁膜１４、不純物層１７、１８、ソース電極１２、ドレイン電極１３と同一の電極形成層に設けられた構成を有している。
また、上述した絶縁膜（絶縁層）３１〜３８は、各々窒化シリコン膜や酸化シリコン膜等の透光性を有する透明な絶縁膜により形成されている。また、最上層の絶縁膜３８は、上述した保護絶縁膜１９（図２参照）に相当し、フォトセンサアレイ１１０の所定の領域においては、この絶縁膜３８の上面である検知面ＤＴＣに被写体が載置される。

すなわち、本素子構造においては、図１４（ａ）、（ｂ）に示すように、フォトセンサアレイ１１０を構成するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳ、及び、トップゲートドライバ１２０のレベルシフト回路部１２３を構成する電界効果型トランジスタＦＥＴｘは、ドライバ群（レベルシフト回路部１２３を除くトップゲートドライバ１２０、ボトムゲートドライバ１３０、ソースドライバ１４０）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに対して、相互に電極形成層（レイヤ）を共有することなく、各々独立して形成された構成を有している。

これは、換言すると、少なくとも、ドライバ群を構成するｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎが、フォトセンサＰＳ及びトップゲートドライバ１２０のレベルシフト回路部１２３を構成するアモルファスシリコンからなる半導体層（チャネル領域）１１、５１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有していることを意味している。

（第１の製造方法）
次いで、上述したような素子構造を有する画像読取装置の製造方法について、図面を参照して説明する。
図１５、図１６、図１７は、本素子構造に係る画像読取装置の製造方法を示すプロセス断面図である。なお、以下の説明において、「第１の工程」乃至「第１１の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程に変更してもよいものであって、実際の製造プロセスに直接関連付けられたものではない。また、ここでは、上述した素子構造（図１４（ａ）、（ｂ））のうち、図１４（ｂ）に示した素子構造（ボトムゲートドライバ１３０、ソースドライバ１４０）については、図１４（ａ）に示した素子構造と共通である（包含される）ので、その説明を省略する。

まず、第１の工程においては、図１５（ａ）に示すように、ガラス基板等の透明な絶縁性の基板ＳＵＢの一面側全域に、例えば、プラズマＣＶＤ法等の成膜法を用いて、窒化シリコンからなる絶縁膜（窒化シリコン膜）３１、酸化シリコンからなる絶縁膜（酸化シリコン膜）３２、アモルファスシリコン膜２１ａを順次積層形成する。ここで、アモルファスシリコン膜２１ａを形成する工程は、概ね３００℃程度を最高温度とする温度条件で形成される。

次いで、第２の工程においては、図１５（ｂ）に示すように、アモルファスシリコン膜２１ａに対してアニール処理を施して脱水素化処理を行い、その後、エキシマレーザー等を用いた結晶化処理により、脱水素化アモルファスシリコン膜をポリシリコン化（多結晶化）してポリシリコン膜（第１の半導体層）２１ｂを形成する。ここで、アモルファスシリコンをポリシリコン化してポリシリコン膜を形成する工程は、概ね６００℃程度を最高温度とする温度条件（第１の温度条件）で形成される。

次いで、第３の工程においては、図１５（ｃ）に示すように、図示を省略したフォトリソマスク（フォトリソグラフィ技術を用いて、所定のパターンに対応してエッチング形成されたレジストマスク）を介して、例えば、ホウ素（Ｂ）イオン等のｐ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｐのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｐ^＋シリコン層２２ｐａを形成する。

同様に、図示を省略したフォトリソマスクを介して、例えば、リン（Ｐ）イオン等のｎ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｎのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｎ⁻シリコン層２３ｎａを、また、該ｎ⁻シリコン層２３ｎａの両端に隣接する領域にｎ^＋シリコン層２２ｎａを形成する。
ここで、この第３の工程において形成されるｐ^＋シリコン層２２ｐａ、ｎ⁻シリコン層２３ｎａ及びｎ^＋シリコン層２２ｎａの形成順序は特に制約されるものではなく、任意の順序を設定して形成するものであってもよい。

次いで、第４の工程においては、図１５（ｄ）に示すように、図示を省略したフォトリソマスクを用いて、電界効果型トランジスタＦＥＴｐの形成領域、すなわち、上記第３の工程において形成された半導体層２１ｐ及びｐ^＋シリコン層２２ｐａ（ｐ^＋シリコンからなる不純物層２２ｐ；オーミックコンタクト層）、並びに、電界効果型トランジスタＦＥＴｎの形成領域、すなわち、半導体層２１ｎ及びｎ⁻シリコン層２３ｎａ（ｎ⁻シリコンからなる不純物層２３ｎ）、ｎ^＋シリコン層２２ｎａ（ｎ^＋シリコンからなる不純物層２２ｎ；オーミックコンタクト層）のみを残すようにポリシリコン膜２１ｂをパターニング（エッチング）する。

次いで、第５の工程においては、図１５（ｅ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、不純物層２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）３３を形成した後、さらに、スパッタリング法や蒸着法等の成膜法を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎを同一工程で同時に形成する。

次いで、第６の工程においては、図１６（ａ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３４を形成した後、図示を省略したフォトリソマスクを用いて、少なくとも、該絶縁膜３４の上面から絶縁層３４、３３を貫通して、電界効果型トランジスタＦＥＴｐのｐ^＋シリコンからなる不純物層２２ｐ及び電界効果型トランジスタＦＥＴｎのｎ^＋シリコンからなる不純物層２２ｎに至るコンタクトホール（ソースコンタクトホール及びドレインコンタクトホール）ＣＨＬｐ、ＣＨＬｎを形成する。

次いで、第７の工程においては、図１６（ｂ）に示すように、例えば、スパッタリング法等を用いて、アルミニウム合金やクロム合金等の金属膜を、上記コンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜３４上に積層形成した後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。

これにより、少なくともドライバ群の形成領域（図面左方領域）に、トップゲートドライバ１２０のシフトレジスタ回路部１２１、出力バッファ部１２２、及び、ボトムゲートドライバ１３０（シフトレジスタ回路部１３１、出力バッファ部１３２）、ソースドライバ１４０（シフトレジスタ回路部１４１、パラレル−シリアル変換回路部１４２、ソースフォロワ回路部１４３、サンプリング回路部１４４、プリチャージ回路部１４５）を構成する複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎが形成される。

次いで、第８の工程においては、図１６（ｃ）に示すように、例えば、プラズマＣＶＤ法等を用いて、基板ＳＵＢの一面側全域に上記電極配線２４ｐ、２４ｎを被覆するように、窒化シリコンからなる絶縁膜３５を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の、遮光性を有する金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、各フォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘの形成領域にボトムゲート電極ＢＧｘ及びゲート電極Ｇｘを形成する。

次いで、第９の工程においては、図１７（ａ）に示すように、例えば、プラズマＣＶＤ法等を用いて、少なくとも上記ボトムゲート電極ＢＧｘ及びゲート電極Ｇｘを含む領域上に、窒化シリコンからなる絶縁膜（下部ゲート絶縁膜）３６を形成した後、さらに、アモルファスシリコン膜１１ａ、窒化シリコンからなる絶縁膜を順次積層形成し、その後、図示を省略したフォトリソマスクを用いて、該窒化シリコンからなる絶縁膜をパターニングして、ボトムゲート電極ＢＧｘ及びゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４、５４を形成する。なお、アモルファスシリコン膜（第２の半導体層）１１ａは、上述した第１の工程と同様に、概ね３００℃程度を最高温度とする温度条件（第２の温度条件）で形成される。

ここで、ブロック絶縁膜１４、５４は、アモルファスシリコン膜１１ａからなるチャネル領域（後述する半導体層１１、５１）を後工程におけるダメージから保護するためのものである。また、後述する工程により、アモルファスシリコン膜１１ａからなる半導体層（チャネル領域）１１、５１が形成されるが、この半導体層１１、５１に接する絶縁膜（すなわち、上記ブロック絶縁膜１４、５４）は、その界面状態が、フォトセンサ（ダブルゲート型フォトセンサ）ＰＳ及び電界効果型トランジスタＦＥＴｘの素子特性に大きな影響を与えるため、半導体層１１、５１（アモルファスシリコン膜１１ａ）とブロック層１４、５４は、真空中で連続的に成膜することにより、界面が汚染されないようにすることが望ましい。

次いで、第１０の工程においては、図１７（ｂ）に示すように、アモルファスシリコン膜１１ａ及びブロック絶縁膜１４、５４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、例えば、リンイオン（Ｐ）等のｎ型不純物イオンを該アモルファスシリコン膜にドーピングして、ｎ^＋シリコンからなる不純物層を形成した後、フォトセンサＰＳの形成領域（概ね、上述したボトムゲート電極ＢＧｘの形成領域）、及び、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、図示を省略したフォトリソマスクを用いて、不純物層及びアモルファスシリコン膜１１ａをパターニングして、フォトセンサＰＳの形成領域に半導体層１１及び該半導体層１１上のブロック絶縁膜１４の両端に、オーミックコンタクト層としてのｎ^＋シリコンからなる不純物層１７、１８、並びに、電界効果型トランジスタＦＥＴｘの形成領域に半導体層５１及び該半導体層５１上のブロック絶縁膜５４の両端に、オーミックコンタクト層としてのｎ^＋シリコンからなる不純物層５７、５８を形成する。

この不純物層１７、１８及び５７、５８は、各々、後述するソース電極１２及びドレイン電極１３と、半導体層１１との電気的接続（オーミック接続）、並びに、ソース電極５２及びドレイン電極５３と、半導体層５１との電気的接続（オーミック接続）を良好にし、逆電界におけるリーク電流を防止する目的で形成される。なお、不純物層１７、１８及び５７、５８を形成するためのアモルファスシリコン膜も、上述した第１の工程と同様に、概ね３００℃程度の温度条件で形成される。

次いで、第１１の工程においては、図１７（ｃ）に示すように、スパッタリング法又は蒸着法等を用いて、少なくとも上記不純物層１７、１８及び５７、５８を含む領域上に、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、少なくとも上記不純物層１７、１８及び５７、５８上に積層して延在するフォトセンサＰＳのソース電極１２及びドレイン電極１３、並びに、電界効果型トランジスタＦＥＴｘのソース電極５２及びドレイン電極５３を形成する。
これにより、少なくとも、トップゲートドライバ１２０のレベルシフト回路部１２３を構成する複数の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘが形成される。

その後、基板ＳＵＢの一面側全域に、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（上部ゲート絶縁膜）３７を積層形成し、さらに、蒸着法等を用いて、酸化スズ膜やＩＴＯ膜等の透明電極層を形成した後、図示を省略したフォトリソマスクを用いて、上記半導体層（チャネル領域）１１に対応するようにパターニングして、フォトセンサＰＳのトップゲート電極ＴＧｘを形成する。
これにより、少なくとも、フォトセンサアレイ１１０を構成する複数のフォトセンサ（ダブルゲート型フォトセンサ）ＰＳが形成される。
そして、基板ＳＵＢの一面側全域に、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（保護絶縁膜）３８を積層形成することにより、図１４（ａ）、（ｂ）に示したような、フォトセンサアレイ１１０及びドライバ群の最上面が平坦化された素子構造を有する画像読取装置が完成する。

このような素子構造及び製造方法を有する画像読取装置によれば、単一の絶縁性基板ＳＵＢ上に、フォトセンサアレイ１１０を構成するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳと、各ドライバを構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘを一体的に形成して、フォトセンサアレイ１１０上の検知面及びその周辺回路（ドライバ群）の最上面を良好に平坦化することができる。

したがって、本実施形態に係る画像読取装置を、フォトセンサアレイ上の検知面に直接被写体が載置される指紋読取装置等に適用した場合であっても、従来技術に示したようなドライバチップ等の突出を防止することができるので、被写体を検知面に密着させて当該画像を良好に読み取り、認識することができるとともに、フォトセンサアレイに近接して周辺回路を一体的に配置することができる。これにより、装置規模を小型化しつつ、被写体画像を良好に読み取ることができる画像読取装置を実現することができる。また、フォトセンサアレイの仕様に対応した専用のドライバチップを別個に用意する必要がないので、部品点数や製造プロセスを削減することができるとともに、画像読取装置の機能検査の精度や信頼性を向上させることができる。

さらに、本実施形態に係る素子構造及び製造方法によれば、少なくとも、各ドライバ（トップゲートドライバ１２０のレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層（半導体層２１ｐ及びｐ^＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ⁻シリコンからなる不純物層２３ｎ、ｎ^＋シリコンからなる不純物層２２ｎ）を、フォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層（半導体層１１、５１）よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成する工程（上記第２及び第３の工程）の後に、アモルファスシリコン半導体層を形成する工程（上記第９及び第１０の工程）を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサ（ダブルゲート型フォトセンサ）ＰＳ、電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。

すなわち、第９及び第１０の工程に示したような成膜時の温度条件が比較的低い（概ね３００℃程度）アモルファスシリコン半導体層を形成する工程の後に、第２及び第３の工程に示したような成膜時の温度条件が比較的高い（概ね６００℃程度）低温ポリシリコン半導体層を形成する工程を実行した場合、既に形成されたアモルファスシリコン半導体層において脱水素化が進行するため、フォトセンサ（ダブルゲート型フォトセンサ）ＰＳや電界効果型トランジスタＦＥＴｘにおいて充分な電子移動度を実現することができなくなり、素子特性が劣化する現象が生じる可能性がある。

そこで、本実施形態においては、比較的高温の温度条件を必要とする低温ポリシリコン半導体層を先の工程で形成した後に、比較的低温で成膜が可能なアモルファスシリコン半導体層を後の工程で形成することにより、ドライバ群を構成する低温ポリシリコン半導体層を用いた電界効果型トランジスタの素子特性を良好に保持しつつ、アモルファスシリコン半導体層を用いたフォトセンサや電界効果型トランジスタの素子特性も良好に保持することができるので、動作特性に優れた画像読取装置を実現することができる。

さらに、低温ポリシリコン半導体層の形成を、前述のように、基板上に成膜したアモルファスシリコン膜を結晶化処理によって形成する場合に、仮に低温ポリシリコン半導体層とアモルファスシリコン半導体層とを同層に形成するとした場合には、アモルファスシリコン膜の結晶化処理を、成膜されたアモルファスシリコン膜に対して領域を選択して実行することが必要となり、製造工程が複雑となるとともに、結晶化処理に時間がかかり、製造コストが上昇するという問題が生じる。

これに対して、本実施形態のように低温ポリシリコン半導体層の上層側にアモルファスシリコン半導体層を形成するようにした場合には、低温ポリシリコン半導体層の形成は基板上に成膜されたアモルファスシリコン膜の全面を結晶化すればよく、領域を分ける必要がないため、結晶化処理が容易となって製造が容易となるとともに、結晶化処理時間を短縮することができて、製造コストを低減することができる。

加えて、トップゲートドライバ１２０の出力回路部であるレベルシフト回路部１２３を、アモルファスシリコン半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）により構成しているので、シフトレジスタ回路部１２１や出力バッファ部１２２においては、ポリシリコン半導体層を用いた電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）特有の比較的低い素子抵抗により、信号生成動作を迅速に実行することができ、一方、出力回路部のレベルシフト回路部１２３においては、アモルファスシリコン薄膜トランジスタ特有の高い耐圧特性により、比較的大きな電圧振幅（数十Ｖ）を有する信号（走査信号）を良好に生成することができる。これにより、トップゲートドライバ１２０全体として適度な動作速度を実現しつつ、適切な（大きな）電圧範囲を有する走査信号を、素子破壊を生じることなく良好にトップゲートライン１１１に出力することができるので、上述した基本的な駆動制御方法（図３参照）をそのまま適用して、動作特性が良好で信頼性の高い画像読取装置を提供することができる。

（第２の素子構造）
次いで、本実施形態に係る画像読取装置の素子構造及びその製造方法の第２の例について、図面を参照して説明する。
図１８は、本実施形態に係る画像読取装置の素子構造の第２の例を示す概略断面図である。ここで、上述した第１の素子構造（図１４参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図１８では、説明の簡略化のため、フォトセンサ及び電界効果型トランジスタを各々１乃至数個のみを図示する。

上述した第１の素子構造及びその製造方法においては、各ドライバ（トップゲートドライバ１２０のレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、フォトセンサアレイ１１０を構成するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳ及びトップゲートドライバ１２０のレベルシフト回路部１２３を構成する電界効果型トランジスタＦＥＴｘが、電極形成層（レイヤ）を共有することなく、下層側（基板側）に電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、また、その上層側にフォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘが、各々独立して形成された構成について説明したが、本素子構造においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサＰＳ、電界効果型トランジスタＦＥＴｘの一部の導電層（ボトムゲート電極及びゲート電極）を同一の電極形成層（共有するレイヤ）に設けた構成を有している。

具体的には、本実施形態に係る画像読取装置の第２の素子構造の例においては、各ドライバ（トップゲートドライバ１２０のレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図１８（ａ）、（ｂ）に示すように、各々、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜４１及び酸化シリコン膜４２（各々、上述した絶縁膜３１及び３２に相当する）上に、低温ポリシリコンからなる半導体層（チャネル領域；第１の半導体層）２１ｐ、２１ｎと、該半導体層２１ｐの両端に形成されたｐ^＋シリコンからなる不純物層２２ｐと、半導体層２１ｎの両端に形成されたｎ⁻シリコンからなる不純物層２３ｎ、ｎ^＋シリコンからなる不純物層２２ｎと、各半導体層２１ｐ、２１ｎの上方に絶縁膜４３（ゲート絶縁膜；上述した絶縁膜３３に相当する）を介して形成されたゲート電極Ｇｐ、Ｇｎと、該ゲート電極Ｇｐ、Ｇｎ上に積層された絶縁層４４、４５、４６及び上記絶縁膜４３を貫通して形成されたコンタクトホールを介して、各不純物層２２ｐ、２２ｎに接続された電極層（ソース電極及びドレイン電極）２４ｐ、２４ｎと、該電極層２４ｐ、２４ｎ上に積層された絶縁層４７と、を有して構成されている。

また、トップゲートドライバ１２０のレベルシフト回路部１２３を構成する電界効果型トランジスタＦＥＴｘは、図１８（ａ）に示すように、基板ＳＵＢの一面側の表面に積層形成された上記窒化シリコン膜４１及び酸化シリコン膜４２、絶縁膜４３上に形成されたゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に上記と同一の絶縁膜（ゲート絶縁膜）４４を介して形成され、アモルファスシリコンからなる半導体層（チャネル領域；第２の半導体層）５１と、該半導体層５１上に形成されたブロック絶縁膜（ストッパ膜）５４と、半導体層５１上のブロック絶縁膜５４の両端に形成された不純物層５７、５８と、該不純物層５７、５８上に形成されたソース電極５２及びドレイン電極５３と、半導体層５１及びブロック絶縁膜５４、ソース電極５２、ドレイン電極５３の上方に積層された上記と同一の絶縁層４５、４６、４７と、を有して構成されている。

一方、各フォトセンサＰＳは、図１８（ａ）、（ｂ）に示すように、基板ＳＵＢの一面側の表面に積層形成された上記窒化シリコン膜４１及び酸化シリコン膜４２、絶縁膜４３上に形成されたボトムゲート電極ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）４４を介して形成され、アモルファスシリコンからなる半導体層（チャネル領域；第２の半導体層）１１と、該半導体層１１上に形成されたブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成された不純物層１７、１８と、該不純物層１７、１８上に形成されたソース電極１２及びドレイン電極１３と、半導体層１１及びブロック絶縁膜１４、ソース電極１２、ドレイン電極１３の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）４５を介して形成された透明電極層からなるトップゲート電極ＴＧｘと、該トップゲート電極ＴＧｘ上に積層された上記と同一の絶縁層４６、４７と、を有して構成されている。

ここで、上述した第１の素子構造と同様に、電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘ、半導体層５１、ブロック絶縁膜５４、不純物層５７、５８、ソース電極５２、ドレイン電極５３は、各々フォトセンサ（ダブルゲート型フォトセンサ）ＰＳを構成するボトムゲート電極ＢＧｘ、半導体層１１、ブロック絶縁膜１４、不純物層１７、１８、ソース電極１２、ドレイン電極１３と同一の電極形成層に設けられた構成を有している。さらに、電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘ及びフォトセンサＰＳを構成するボトムゲート電極ＢＧｘは、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎを構成するゲート電極Ｇｐと同一の電極形成層に設けられた構成を有している。

また、上述した絶縁膜（絶縁層）４１〜４７は、上述した第１の素子構造と同様に、各々窒化シリコン膜や酸化シリコン膜等の透光性を有する透明な絶縁膜により形成されている。また、最上層の絶縁膜４７は、上述した保護絶縁膜１９（図２参照）に相当し、フォトセンサアレイ１１０の所定の領域においては、この絶縁膜４７の上面である検知面ＤＴＣに被写体が載置される。

すなわち、本素子構造においては、図１８（ａ）、（ｂ）に示すように、上述した第１の素子構造と同様に、少なくとも、ドライバ群（レベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎが、フォトセンサＰＳ及びレベルシフト回路部１２３を構成する電界効果型トランジスタＦＥＴｘに適用される、アモルファスシリコンからなる半導体層（チャネル領域）１１、５１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有しているとともに、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎを構成するゲート電極Ｇｐ、Ｇｎと、フォトセンサＰＳを構成するボトムゲート電極ＢＧｘ及び電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘが電極形成層を共有して形成された構成を有している。

（第２の製造方法）
次いで、上述したような素子構造を有する画像読取装置の製造方法について、図面を参照して説明する。
図１９、図２０は、本素子構造に係る画像読取装置の製造方法を示すプロセス断面図である。なお、上述した第１の製造方法と同等の工程については、その説明を簡略化又は省略する。また、以下の説明において、「第１の工程」乃至「第９の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程と変更してもよいものであって、実際の製造プロセスに関連付けられたものではない。また、ここでは、上述した素子構造（図１８（ａ）、（ｂ））のうち、図１８（ｂ）に示した素子構造（ボトムゲートドライバ１３０、ソースドライバ１４０）については、図１８（ａ）に示した素子構造と共通である（包含される）ので、その説明を省略する。

まず、上述した第１の製造方法と同様に、第１乃至第４の工程により、図１５（ａ）〜（ｄ）に示したように、透明な絶縁性の基板ＳＵＢの一面側全域に、絶縁膜（窒化シリコン膜）４１、絶縁膜（酸化シリコン膜）４２、アモルファスシリコン膜２１ａを順次積層形成し、その後、アモルファスシリコン膜２１ａをポリシリコン化したポリシリコン膜２１ｂの所定の領域に不純物イオンをドーピングして、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを構成する半導体層２１ｐ、２１ｎの各両端領域にｐ^＋シリコン層２２ｐａ、ｎ⁻シリコン層２３ｎａ及びｎ^＋シリコン層２２ｎａを形成する。
そして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に対応する半導体層２１ｐ及びｐ^＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ⁻シリコンからなる不純物層２３ｎ、ｎ^＋シリコンからなる不純物層２２ｎのみを残すようにパターニング（エッチング）する。

次いで、第５の工程においては、図１９（ａ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）４３を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の、遮光性を有する金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎ、及び、フォトセンサＰＳのボトムゲート電極ＢＧｘ、電界効果型トランジスタＦＥＴｘのゲート電極Ｇｘを同一工程で同時に形成する。

次いで、第６の工程においては、図１９（ｂ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎ、Ｇｘ、及び、ボトムゲート電極ＢＧｘを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（下部ゲート絶縁膜）４４、アモルファスシリコン膜１１ａを順次積層形成した後、ボトムゲート電極ＢＧｘ及びゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４、５４を形成する。

次いで、第７の工程においては、図１９（ｃ）に示すように、少なくともアモルファスシリコン膜１１ａ及びブロック絶縁膜１４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、該アモルファスシリコン膜にｎ型不純物イオンをドーピングして、ｎ^＋シリコンからなる不純物層を形成した後、フォトセンサＰＳの形成領域（概ね、ボトムゲート電極ＢＧｘの形成領域）、及び、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、不純物層及びアモルファスシリコン膜１１ａをパターニングして、半導体層１１及びｎ^＋シリコンからなる不純物層１７、１８、並びに、半導体層５１及びｎ^＋シリコンからなる不純物層５７、５８を形成する。

次いで、第８の工程においては、図２０（ａ）に示すように、少なくとも不純物層１７、１８及び５７、５８上に金属膜を積層形成した後、該金属膜を所定の電極形状にパターニングして、フォトセンサＰＳのソース電極１２及びドレイン電極１３、並びに、電界効果型トランジスタＦＥＴｘのソース電極５２及びドレイン電極５３を形成する。
これにより、少なくとも、トップゲートドライバ１２０のレベルシフト回路部１２３を構成する複数の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘが形成される。

次いで、基板ＳＵＢの一面側全域に絶縁膜（上部ゲート絶縁膜）４５を積層形成した後、酸化スズ膜やＩＴＯ膜等の透明電極層を形成し、上記半導体層１１（チャネル領域）に対応するようにパターニングして、トップゲート電極ＴＧｘを形成する。
これにより、少なくとも、フォトセンサアレイ１１０を構成する複数のフォトセンサ（ダブルゲート型フォトセンサ）ＰＳが形成される。

次いで、第９の工程においては、図２０（ｂ）に示すように、基板ＳＵＢの一面側全域に絶縁膜４６を積層形成した後、少なくとも、該絶縁膜４６の上面から各絶縁層４５、４４、４３を貫通して、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの不純物層２２ｐ及び２２ｎに至るコンタクトホールを形成し、金属膜を該コンタクトホールの内部に埋め込むとともに、絶縁膜４６上に積層形成した後、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。

これにより、少なくとも、トップゲートドライバ１２０のシフトレジスタ回路部１２１、出力バッファ部１２２、及び、ボトムゲートドライバ１３０（シフトレジスタ回路部１３１、出力バッファ部１３２）、ソースドライバ１４０（シフトレジスタ回路部１４１、パラレル−シリアル変換回路部１４２、ソースフォロワ回路部１４３、サンプリング回路部１４４、プリチャージ回路部１４５）を構成する複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎが形成される。
その後、基板ＳＵＢの一面側全域に、絶縁膜（保護絶縁膜）４７を積層形成することにより、図１８（ａ）、（ｂ）に示した素子構造を有する画像読取装置が完成する。

したがって、このような素子構造及び製造方法を有する画像読取装置によれば、上述した第１の素子構造及び製造方法と同様に、フォトセンサアレイ１１０上の検知面及びその周辺回路（ドライバ群）を良好に平坦化することができるので、被写体を検知面に密着させて当該画像を良好に読み取り、認識することができるとともに、フォトセンサアレイに近接して周辺回路を一体的に配置することができ、装置規模の小型化や製品コストの削減を図ることができる。

また、各ドライバ（トップゲートドライバ１２０のレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、フォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した一連の製造プロセスにおいて、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎを構成する低温ポリシリコン半導体層を形成した後に、フォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサＰＳ、電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。

さらに、本素子構造及び製造方法特有の効果として、少なくとも、各ドライバ（レベルシフト回路部を除く）を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、フォトセンサＰＳ及び電界効果型トランジスタＦＥＴｘの一部の電極層（ゲート電極Ｇｐ、Ｇｎとボトムゲート電極ＢＧｘ、ゲート電極Ｇｘ）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの電極層を同一の工程で同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。

図２１は、本実施形態に係る画像読取装置の素子構造のさらに他の例を示す概略断面図である。
上述した第１及び第２の素子構造においては、図示を省略したが、図１に示したように、フォトセンサアレイ１１０（フォトセンサＰＳ群）とドライバ群（トップゲートドライバ１２０、ボトムゲートドライバ１３０、ソースドライバ１４０）とは、各々、トップゲートライン１１１やボトムゲートライン１１２、ソースライン１１３を介して相互に接続された構成を有し、また、図７〜図９、図１２、図１３に示したように、各ドライバごとに電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘが内部配線により相互に接続された構成を有している。

したがって、上述した第１及び第２の素子構造（図１４、図１８）において、例えば、図２１に示すように、基板ＳＵＢ上のフォトセンサアレイ１１０が形成される領域と、ドライバ群（ここでは、トップゲートドライバ１２０を示す；ボトムゲートドライバ１３０及びソースドライバ１４０においては、電界効果型トランジスタＦＥＴｘを除く）が形成される領域との間に、任意の層間を相互に接続するためのコンタクト領域（配線接続領域）ＣＮＴを設け、フォトセンサアレイ１１０（フォトセンサＰＳ群）とドライバ群とを接続するコンタクト配線ＬＣａや、ドライバ内部の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘを相互に接続する配線（内部配線）ＬＣｂを、当該コンタクト領域ＣＮＴ内に一体的に設けた構成を有するものであってもよい。この場合、コンタクト配線ＬＣａ相互や内部配線ＬＣｂ相互、もしくは、コンタクト配線ＬＣａと内部配線ＬＣｂ相互を共有化して、層間配線数を削減するようにした構成を有するものであってもよい。

このような素子構造によれば、基板ＳＵＢ上の所定の領域にコンタクト領域ＣＮＴを設け、任意の層間を相互に接続するコンタクトホール及びコンタクト配線ＬＣａ、内部配線ＬＣｂを、例えば、第２の素子構造及び製造方法において、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの電極配線２４ｐ、２４ｎを形成する工程（第９の工程）と同時に形成することができる。

なお、本実施形態においては、トップゲートドライバの出力回路部（レベルシフト回路部）にのみ、アモルファスシリコン半導体を用いた電界効果型トランジスタを適用して、絶縁耐圧を向上させた回路構成を示したが、これは、上述したように、フォトセンサ（読取画素）の素子構造及びその駆動制御方法（走査信号の電圧振幅）に基づくものであって、本発明に係る画像処理装置に適用可能なドライバ回路はこの回路構成に限定されるものではなく、例えば、他のドライバ回路（ソースドライバ等）の出力回路部に、アモルファスシリコン半導体を用いた電界効果型トランジスタを適用するものであってもよいことはいうまでもない。

また、上述したドライバ回路（画像読取装置）の製造方法においては、トップゲートドライバの出力回路部の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）と、フォトセンサアレイのフォトセンサ（アモルファスシリコン半導体層を用いたダブルゲート型フォトセンサ）と、を同一工程で同時に製造する製造プロセス路を示したが、本発明に係る画像処理装置に適用可能なドライバ回路の素子構造はこの製造方法に限定されるものではなく、少なくとも、ドライバ回路において、低温ポリシリコン半導体層を形成した後、アモルファスシリコン半導体層を形成するものであれば、ドライバ回路における低温ポリシリコン半導体層（電界効果型トランジスタ）及びアモルファスシリコン半導体層（電界効果型トランジスタ）を順次形成した後に、フォトセンサを構成するアモルファスシリコン半導体層（ダブルゲート型フォトセンサ）を別個独立した工程で形成するものであってもよい。

以上のように、上述した実施形態においては、アモルファスシリコン半導体層を用いたダブルゲート型フォトセンサを二次元配列したフォトセンサアレイと、少なくとも、低温ポリシリコン半導体層を用いた電界効果型トランジスタとアモルファスシリコン半導体層を用いた電界効果型トランジスタが混在する回路構成を有するドライバ回路と、を備え、これらが単一の基板上に一体的に形成された画像読取装置について説明したが、本発明に係る画像処理装置に適用可能なドライバ回路は、画像読取装置への適用に限定されるものではない。

要するに、アモルファスシリコン半導体層を用いた素子構造を有し、駆動信号として比較的大きな電圧振幅を有する駆動信号を必要とする画素が配列された画素アレイに対して、当該駆動信号を生成、出力するドライバ回路であって、画素アレイとともに単一の基板上に一体的に形成されているものであれば、本発明を良好に適用することができ、例えば、液晶画素や有機ＥＬ素子等の発光素子等の周知の表示画素を２次元配列した画素アレイに対して、所望の輝度階調で画像情報を表示するように制御する、周知の画像表示装置（画像処理装置）の走査ドライバやデータドライバ、電源ドライバ等に、本発明に係る画像処理装置のドライバ回路の構成を適用するものであってもよい。

本発明に係る画像処理装置（画像読取装置）の一実施形態を示す概略構成図である。 本実施形態に係るフォトセンサアレイに適用可能なフォトセンサの素子構造を示す概略断面図である。 本実施形態に係るフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。 本実施形態に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。 本実施形態に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図である。 本実施形態に係る画像読取装置に適用可能なボトムゲートドライバの一構成例を示す概略ブロック図である。 本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の具体例を示す回路構成図である。 本実施形態に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の具体例を示す回路構成図である。 本実施形態に係るトップゲートドライバ又はボトムゲートドライバを構成する各回路部に適用される論理素子の回路構成を示す図である。 本実施形態に係るトップゲートドライバに適用可能なレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。 本実施形態に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図である。 本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図である。 本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の具体例を示す回路構成図である。 本実施形態に係る画像読取装置の素子構造の第１の例を示す概略断面図である。 第１の素子構造に係る画像読取装置の製造方法（その１）を示すプロセス断面図である。 第１の素子構造に係る画像読取装置の製造方法（その２）を示すプロセス断面図である。 第１の素子構造に係る画像読取装置の製造方法（その３）を示すプロセス断面図である。 本実施形態に係る画像読取装置の素子構造の第２の例を示す概略断面図である。 第２の素子構造に係る画像読取装置の製造方法（その１）を示すプロセス断面図である。 第２の素子構造に係る画像読取装置の製造方法（その２）を示すプロセス断面図である。 本実施形態に係る画像読取装置の素子構造のさらに他の例を示す概略断面図である。 従来技術における画像読取装置（指紋読取装置）の一例を示す概略構成図である。 従来技術における画像表示装置（液晶表示装置）の一例を示す概略構成図である。 従来技術における画像読取装置（指紋読取装置）の問題点を説明するための図である。

符号の説明

ＰＳ フォトセンサ
ＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘ 電界効果型トランジスタ
Ｇｐ、Ｇｎ、Ｇｘ ゲート電極
ＢＧｘ ボトムゲート電極
ＴＧｘ トップゲート電極
１１、５１ 半導体層
１００ 画像読取装置
１１０ フォトセンサアレイ
１２０ トップゲートドライバ
１２１ シフトレジスタ回路部
１２２ 出力バッファ部
１２３ レベルシフト回路部
１３０ ボトムゲートドライバ
１４０ ソースドライバ

Claims (14)

1. 画素アレイに２次元配列された複数の画素の各々を、所望の駆動状態で動作させるドライバ回路を有する画像処理装置において、
   少なくとも、前記ドライバ回路は、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタ、及び、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含む複数の薄膜トランジスタを有して構成され、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成される回路部分と前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成される回路部分とを有して単一の絶縁性の基板上に前記画素と一体的に形成され、前記ドライバ回路における前記第２の半導体層は、前記基板を基準にして、前記第１の半導体層よりも上層側に設けられていることを特徴とする画像処理装置。
2. 前記ドライバ回路を構成する、前記ポリシリコン薄膜トランジスタ、及び、前記アモルファスシリコン薄膜トランジスタは、各々複数の導電層を有し、
   前記ポリシリコン薄膜トランジスタの少なくとも１つの導電層は、前記アモルファスシリコン薄膜トランジスタの何れか１つの導電層と共通の電極形成層に設けられていることを特徴とする請求項１記載の画像処理装置。
3. 前記複数の画素の各々は、前記第２の半導体層を用いた薄膜トランジスタ構造を有していることを特徴とする請求項１に記載の画像処理装置。
4. 前記画素アレイと前記ドライバ回路との間に配線接続領域を有し、
   前記画素と前記ドライバ回路とを接続する層間配線のうち、特定の層間配線を共用した構成を有していることを特徴とする請求項１又は３記載の画像処理装置。
5. 前記ドライバ回路は、少なくとも、
   前記画素に所定の信号レベルを有する駆動制御信号を生成して出力する出力回路部を備え、
   前記出力回路部は、前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項１乃至４のいずれかに記載の画像処理装置。
6. 前記出力回路部は、前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成され、前記駆動制御信号を前記画素に印加するための信号線に直接接続される回路部分を有することを特徴とする請求項５記載の画像処理装置。
7. 前記画素は、前記駆動制御信号に基づいて、所定の輝度階調を表示する表示画素であることを特徴とする請求項５記載の画像処理装置。
8. 前記出力回路部は、少なくとも、
   第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、
   前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
   前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、
   を有し、
   前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、前記薄膜トランジスタとして、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタのみを有して構成されていることを特徴とする請求項５に記載の画像処理装置。
9. 前記複数の画素の各々は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする請求項５記載の画像処理装置。
10. 前記ドライバ回路は、前記画素の前記第１のゲート電極に、前記第１のゲート電極に印加して前記フォトセンサを初期化するリセットパルスを出力する第１の走査駆動手段と、前記画素の前記第２のゲート電極に、電荷蓄積期間に前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力する読み出しパルスを出力する第２の走査駆動手段と、を備え、
    前記第１の走査駆動手段は、前記出力回路部のうち、少なくとも前記第１のゲート電極に直接接続される回路部分が、前記薄膜トランジスタとして前記アモルファスシリコン薄膜トランジスタのみを有して構成されるとともに、前記出力回路部以外が、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成され、
    前記第２の走査駆動手段は、前記薄膜トランジスタとして前記ポリシリコン薄膜トランジスタのみを有して構成されていることを特徴とする請求項９記載の画像処理装置。
11. 複数の画素が２次元配列された画素アレイとともに、単一の絶縁性の基板上に設けられ、前記複数の画素の各々を、所望の駆動状態で動作させるドライバ回路を有する画像処理装置の製造方法において、
    前記ドライバ回路は、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタ及びアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記複数の画素の各々は、前記第２の半導体層を用いた薄膜トランジスタ構造を有して構成され、
    少なくとも、前記基板上に、
    ポリシリコンからなる第１の半導体層を形成する工程と、
    前記第１の半導体層を用いて、前記ドライバ回路に適用される前記ポリシリコン薄膜トランジスタを形成する工程と、
    前記第１の半導体層よりも上層側に、アモルファスシリコンからなる第２の半導体層を形成する工程と、
    前記第２の半導体層を用いて、前記ドライバ回路に適用される前記アモルファスシリコン薄膜トランジスタ、及び、前記画素に適用される薄膜トランジスタ構造を形成する工程と、
    を含むことを特徴とする画像処理装置の製造方法。
12. 前記第１の半導体層を形成する工程は、第１の温度条件の下で施され、前記第２の半導体層を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件の下で施されることを特徴とする請求項１１記載の画像処理装置の製造方法。
13. 前記ドライバ回路に適用される前記ポリシリコン薄膜トランジスタを形成する工程、及び、前記アモルファスシリコン薄膜トランジスタを形成する工程は、各々、複数の導電層を形成する工程を含み、
    前記複数の導電層を形成する工程は、前記ポリシリコン薄膜トランジスタの少なくとも何れか１つの導電層と、前記アモルファスシリコン薄膜トランジスタの少なくとも何れか１つの導電層とを、共通の電極形成層として同時に形成する工程を含むことを特徴とする請求項１１記載の画像処理装置の製造方法。
14. 前記複数の画素の各々は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有し、
    前記導電層を共通の電極形成層として同時に形成する工程は、さらに、前記第２のゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成する工程を含むことを特徴とする請求項１３記載の画像処理装置の製造方法。

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