JPH04273446A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04273446A JPH04273446A JP3057822A JP5782291A JPH04273446A JP H04273446 A JPH04273446 A JP H04273446A JP 3057822 A JP3057822 A JP 3057822A JP 5782291 A JP5782291 A JP 5782291A JP H04273446 A JPH04273446 A JP H04273446A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本願の発明は、薄膜トランジスタ
（ＴＦＴ）を具備する半導体装置及びその製造方法に関
するものである。
（ＴＦＴ）を具備する半導体装置及びその製造方法に関
するものである。
【０００２】
【従来の技術】例えばＴＦＴ負荷ＳＲＡＭのメモリセル
は、図１７に示す様に、半導体基板１１に形成されてい
るバルクトランジスタ１２とこのバルクトランジスタ１
２上に形成されている薄膜トランジスタ１３とを有して
いる。バルクトランジスタ１２はフリップフロップの駆
動用ｎＭＯＳトランジスタ等になっており、薄膜トラン
ジスタ１３は負荷用ｐＭＯＳトランジスタになっている
。
は、図１７に示す様に、半導体基板１１に形成されてい
るバルクトランジスタ１２とこのバルクトランジスタ１
２上に形成されている薄膜トランジスタ１３とを有して
いる。バルクトランジスタ１２はフリップフロップの駆
動用ｎＭＯＳトランジスタ等になっており、薄膜トラン
ジスタ１３は負荷用ｐＭＯＳトランジスタになっている
。
【０００３】ところで、薄膜トランジスタ１３の特性を
向上、安定化させるためには、この薄膜トランジスタ１
３の活性層になっている多結晶Ｓｉ薄膜１４の不飽和結
合を水素で終端化させる水素化工程が必要である。
向上、安定化させるためには、この薄膜トランジスタ１
３の活性層になっている多結晶Ｓｉ薄膜１４の不飽和結
合を水素で終端化させる水素化工程が必要である。
【０００４】この水素化の一つの方法として、プラズマ
ＣＶＤ法によって形成したＳｉＮ膜つまりＰ−ＳｉＮ膜
１５を水素供給源にする方法が知られている（例えば、
「ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−
３２， ＮＯ．２， ｐ．２６１−２６２）。また
、水素化の他の方法として、水素雰囲気（Ｎ２ ＋Ｈ２
）中で熱処理を加える方法も知られている。
ＣＶＤ法によって形成したＳｉＮ膜つまりＰ−ＳｉＮ膜
１５を水素供給源にする方法が知られている（例えば、
「ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−
３２， ＮＯ．２， ｐ．２６１−２６２）。また
、水素化の他の方法として、水素雰囲気（Ｎ２ ＋Ｈ２
）中で熱処理を加える方法も知られている。
【０００５】
【発明が解決しようとする課題】ところで、Ｐ−ＳｉＮ
膜１５を水素供給源にする方法では、多結晶Ｓｉ薄膜１
４を効率的に水素化すると共に、バルクトランジスタ１
２への水素の影響を少なくするために、Ｐ−ＳｉＮ膜１
５を多結晶Ｓｉ薄膜１４に近接させる方が有利である。
膜１５を水素供給源にする方法では、多結晶Ｓｉ薄膜１
４を効率的に水素化すると共に、バルクトランジスタ１
２への水素の影響を少なくするために、Ｐ−ＳｉＮ膜１
５を多結晶Ｓｉ薄膜１４に近接させる方が有利である。
【０００６】しかし、多結晶Ｓｉ薄膜１４上の絶縁膜、
例えばＳｉＯ２ 膜１６上の全面にＰ−ＳｉＮ膜１５を
配し、その上層にＡｌ配線１７及びオーバコート膜２１
を配するためにそれらの間にリフロー膜やＳＯＧ膜等の
平坦化膜２２を設けた構造にした場合、Ｐ−ＳｉＮ膜１
５の形成後に８００℃程度以上の熱処理を加えると、Ｐ
−ＳｉＮ膜１５にクラックが発生するおそれがある。こ
のクラックが発生すると、下地パターンが変形したり、
Ｐ−ＳｉＮ膜１５が剥離したりする可能性がある。
例えばＳｉＯ２ 膜１６上の全面にＰ−ＳｉＮ膜１５を
配し、その上層にＡｌ配線１７及びオーバコート膜２１
を配するためにそれらの間にリフロー膜やＳＯＧ膜等の
平坦化膜２２を設けた構造にした場合、Ｐ−ＳｉＮ膜１
５の形成後に８００℃程度以上の熱処理を加えると、Ｐ
−ＳｉＮ膜１５にクラックが発生するおそれがある。こ
のクラックが発生すると、下地パターンが変形したり、
Ｐ−ＳｉＮ膜１５が剥離したりする可能性がある。
【０００７】一方、水素雰囲気中で熱処理を加える方法
では、多結晶Ｓｉ薄膜１４のシート抵抗のグラフである
図１８に示す様に、水素化を行っても、その後に熱処理
を加えると水素が放出されて水素化の効果がなくなるこ
とが知られている。
では、多結晶Ｓｉ薄膜１４のシート抵抗のグラフである
図１８に示す様に、水素化を行っても、その後に熱処理
を加えると水素が放出されて水素化の効果がなくなるこ
とが知られている。
【０００８】従って、上述の様な従来の半導体装置では
、製造歩留りを高め且つ薄膜トランジスタ１３の特性を
向上、安定化させることが困難であった。
、製造歩留りを高め且つ薄膜トランジスタ１３の特性を
向上、安定化させることが困難であった。
【０００９】
【課題を解決するための手段】請求項１の半導体装置で
は、半導体基体１１に形成されている第１のトランジス
タ１２及びこの第１のトランジスタ１２上に形成されて
いる半導体薄膜１４が活性層になっている第２のトラン
ジスタ１３の中間層と前記第２のトランジスタ１３の上
層との少なくとも一方で、且つ前記第２のトランジスタ
１３よりも上層で金属配線１７よりも下層に形成されて
いる絶縁膜２２の下層に、島状に分離されており水素を
含有している半導体窒化膜１５が形成されている。
は、半導体基体１１に形成されている第１のトランジス
タ１２及びこの第１のトランジスタ１２上に形成されて
いる半導体薄膜１４が活性層になっている第２のトラン
ジスタ１３の中間層と前記第２のトランジスタ１３の上
層との少なくとも一方で、且つ前記第２のトランジスタ
１３よりも上層で金属配線１７よりも下層に形成されて
いる絶縁膜２２の下層に、島状に分離されており水素を
含有している半導体窒化膜１５が形成されている。
【００１０】請求項２の半導体装置では、半導体薄膜１
４が活性層になっているトランジスタ１３のゲート電極
２４と前記半導体薄膜１４との少なくとも一方に、水素
を含有している半導体窒化膜１５から成る側壁が自己整
合的に形成されている。
４が活性層になっているトランジスタ１３のゲート電極
２４と前記半導体薄膜１４との少なくとも一方に、水素
を含有している半導体窒化膜１５から成る側壁が自己整
合的に形成されている。
【００１１】請求項３の半導体装置では、半導体基体１
１に形成されている第１のトランジスタ１２及びこの第
１のトランジスタ１２上に形成されている半導体薄膜１
４が活性層になっている第２のトランジスタ１３の中間
層に、水素の侵入を阻止する第１の半導体窒化膜２５が
形成されており、島状に分離されており水素を含有して
いる第２の半導体窒化膜１５が前記第１の半導体窒化膜
２５よりも上層に形成されている。
１に形成されている第１のトランジスタ１２及びこの第
１のトランジスタ１２上に形成されている半導体薄膜１
４が活性層になっている第２のトランジスタ１３の中間
層に、水素の侵入を阻止する第１の半導体窒化膜２５が
形成されており、島状に分離されており水素を含有して
いる第２の半導体窒化膜１５が前記第１の半導体窒化膜
２５よりも上層に形成されている。
【００１２】請求項４の半導体装置の製造方法は、水素
を含有している半導体窒化膜１５を、半導体薄膜１４が
活性層になっているトランジスタ１３のゲート電極２４
と前記半導体薄膜１４との少なくとも一方と同時にパタ
ーニングしている。
を含有している半導体窒化膜１５を、半導体薄膜１４が
活性層になっているトランジスタ１３のゲート電極２４
と前記半導体薄膜１４との少なくとも一方と同時にパタ
ーニングしている。
【００１３】請求項５の半導体装置の製造方法は、半導
体基体１１の凹部上にトランジスタ１３の活性層になっ
ている半導体薄膜１４を形成し、水素を含有している半
導体窒化膜１５を前記半導体薄膜１４上に積層させ、前
記半導体窒化膜１５をエッチバックして、前記凹部上に
位置する前記半導体薄膜１４上に前記半導体窒化膜１５
を自己整合的に残している。
体基体１１の凹部上にトランジスタ１３の活性層になっ
ている半導体薄膜１４を形成し、水素を含有している半
導体窒化膜１５を前記半導体薄膜１４上に積層させ、前
記半導体窒化膜１５をエッチバックして、前記凹部上に
位置する前記半導体薄膜１４上に前記半導体窒化膜１５
を自己整合的に残している。
【００１４】
【作用】請求項１〜３の半導体装置では、水素を含有し
ている半導体窒化膜１５が、全面に形成されているので
はなく、必要最小限のパターンに分離されて形成されて
いる。従って、半導体窒化膜１５の形成後に熱処理を加
えても、この半導体窒化膜１５にクラックが発生しない
。
ている半導体窒化膜１５が、全面に形成されているので
はなく、必要最小限のパターンに分離されて形成されて
いる。従って、半導体窒化膜１５の形成後に熱処理を加
えても、この半導体窒化膜１５にクラックが発生しない
。
【００１５】請求項１の半導体装置では、水素を含有し
ている半導体窒化膜１５が、金属配線１７よりも下層の
絶縁膜２２の更に下層に形成されている。従って金属配
線１７の形成前で絶縁膜２２の形成後に必要な熱処理を
加えることができ、水素化後に熱処理を加えても半導体
薄膜１４から水素が放出されない。
ている半導体窒化膜１５が、金属配線１７よりも下層の
絶縁膜２２の更に下層に形成されている。従って金属配
線１７の形成前で絶縁膜２２の形成後に必要な熱処理を
加えることができ、水素化後に熱処理を加えても半導体
薄膜１４から水素が放出されない。
【００１６】請求項２の半導体装置では、半導体窒化膜
１５から成る側壁がトランジスタ１３のゲート電極２４
等に自己整合的に形成されている。また、請求項４の半
導体装置の製造方法では、トランジスタ１３のゲート電
極２４等と同時に半導体窒化膜１５をパターニングして
いる。また、請求項５の半導体装置の製造方法では、半
導体窒化膜１５をエッチバックして自己整合的に残して
いる。従って、何れの場合も、半導体窒化膜１５に専用
のマスク工程が不要である。
１５から成る側壁がトランジスタ１３のゲート電極２４
等に自己整合的に形成されている。また、請求項４の半
導体装置の製造方法では、トランジスタ１３のゲート電
極２４等と同時に半導体窒化膜１５をパターニングして
いる。また、請求項５の半導体装置の製造方法では、半
導体窒化膜１５をエッチバックして自己整合的に残して
いる。従って、何れの場合も、半導体窒化膜１５に専用
のマスク工程が不要である。
【００１７】請求項３の半導体装置では、水素の侵入を
阻止する第１の半導体窒化膜２５が第１及び第２のトラ
ンジスタ１２、１３の中間層に形成されており、水素を
含有している第２の半導体窒化膜１５が第１の半導体窒
化膜２５よりも上層に形成されている。従って、第２の
トランジスタ１３の活性層になる半導体薄膜１４を水素
化しても、第１のトランジスタ１２は水素の影響を受け
ない。
阻止する第１の半導体窒化膜２５が第１及び第２のトラ
ンジスタ１２、１３の中間層に形成されており、水素を
含有している第２の半導体窒化膜１５が第１の半導体窒
化膜２５よりも上層に形成されている。従って、第２の
トランジスタ１３の活性層になる半導体薄膜１４を水素
化しても、第１のトランジスタ１２は水素の影響を受け
ない。
【００１８】
【実施例】以下、ＴＦＴ負荷ＳＲＡＭに適用した本願の
発明の第１〜第１６実施例を、図１〜１６を参照しなが
ら説明する。
発明の第１〜第１６実施例を、図１〜１６を参照しなが
ら説明する。
【００１９】図１が、第１実施例を示している。この第
１実施例は、島状に分離されている一つのＰ−ＳｉＮ膜
１５が下ゲート型の薄膜トランジスタ１３の一つに対応
して配置されていることを除いて、図１７に示した一従
来例と実質的に同様の構成を有している。従って、図１
（ｂ）に示す様に、一つのメモリセル２３には二つのＰ
−ＳｉＮ膜１５が配置されている。
１実施例は、島状に分離されている一つのＰ−ＳｉＮ膜
１５が下ゲート型の薄膜トランジスタ１３の一つに対応
して配置されていることを除いて、図１７に示した一従
来例と実質的に同様の構成を有している。従って、図１
（ｂ）に示す様に、一つのメモリセル２３には二つのＰ
−ＳｉＮ膜１５が配置されている。
【００２０】図２、３は、夫々第２及び第３実施例を示
している。第２実施例は、一つのメモリセル２３に一つ
のＰ−ＳｉＮ膜１５が配置されており、第３実施例は、
４つのメモリセル２３に一つのＰ−ＳｉＮ膜１５が配置
されていることを除いて、共に図１に示した第１実施例
と実質的に同様の構成を有している。
している。第２実施例は、一つのメモリセル２３に一つ
のＰ−ＳｉＮ膜１５が配置されており、第３実施例は、
４つのメモリセル２３に一つのＰ−ＳｉＮ膜１５が配置
されていることを除いて、共に図１に示した第１実施例
と実質的に同様の構成を有している。
【００２１】図４は、第４実施例を示している。この第
４実施例は、薄膜トランジスタ１３のゲート電極２４の
下層にＰ−ＳｉＮ膜１５が配置されており、減圧ＣＶＤ
法によって形成されたＳｉ３ Ｎ４ 膜２５がＰ−Ｓｉ
Ｎ膜１５とバルクトランジスタ１２との間の全面に設け
られていることを除いて、図１に示した第１実施例と実
質的に同様の構成を有している。
４実施例は、薄膜トランジスタ１３のゲート電極２４の
下層にＰ−ＳｉＮ膜１５が配置されており、減圧ＣＶＤ
法によって形成されたＳｉ３ Ｎ４ 膜２５がＰ−Ｓｉ
Ｎ膜１５とバルクトランジスタ１２との間の全面に設け
られていることを除いて、図１に示した第１実施例と実
質的に同様の構成を有している。
【００２２】減圧ＣＶＤ法によって形成されたＳｉ３
Ｎ４ 膜２５は、水素の侵入を阻止する機能を有してお
り、Ｐ−ＳｉＮ膜１５からバルクトランジスタ１２に対
する水素の影響を抑制するためのものである。なお、バ
ルクトランジスタ１２に対する必要な水素の供給は、半
導体基板１１へのＡｌ配線１７用のコンタクト孔（図示
せず）の開孔後に、水素雰囲気中で熱処理を加えること
によって行う。
Ｎ４ 膜２５は、水素の侵入を阻止する機能を有してお
り、Ｐ−ＳｉＮ膜１５からバルクトランジスタ１２に対
する水素の影響を抑制するためのものである。なお、バ
ルクトランジスタ１２に対する必要な水素の供給は、半
導体基板１１へのＡｌ配線１７用のコンタクト孔（図示
せず）の開孔後に、水素雰囲気中で熱処理を加えること
によって行う。
【００２３】図５は、多結晶Ｓｉ薄膜１４の上層にＰ−
ＳｉＮ膜１５を有しているＴＦＴ負荷ＳＲＡＭの製造方
法である第５実施例を示している。この第５実施例では
、図５（ａ）に示す様に、多結晶Ｓｉ薄膜１４とＳｉＯ
２ 膜１６とＰ−ＳｉＮ膜１５とを順次に堆積させた後
、パターニングしようとする多結晶Ｓｉ薄膜１４のパタ
ーンにフォトレジスト２６をパターニングする。
ＳｉＮ膜１５を有しているＴＦＴ負荷ＳＲＡＭの製造方
法である第５実施例を示している。この第５実施例では
、図５（ａ）に示す様に、多結晶Ｓｉ薄膜１４とＳｉＯ
２ 膜１６とＰ−ＳｉＮ膜１５とを順次に堆積させた後
、パターニングしようとする多結晶Ｓｉ薄膜１４のパタ
ーンにフォトレジスト２６をパターニングする。
【００２４】次に、図５（ｂ）に示す様に、フォトレジ
スト２６をマスクにして、Ｐ−ＳｉＮ膜１５とＳｉＯ２
膜１６と多結晶Ｓｉ薄膜１４とを同時にパターニング
する。その後、ＳｉＯ２ 膜２７と平坦化膜２２とを順
次に堆積させ、Ａｌ配線１７をパターニングした後、更
にオーバコート膜２１を形成する。
スト２６をマスクにして、Ｐ−ＳｉＮ膜１５とＳｉＯ２
膜１６と多結晶Ｓｉ薄膜１４とを同時にパターニング
する。その後、ＳｉＯ２ 膜２７と平坦化膜２２とを順
次に堆積させ、Ａｌ配線１７をパターニングした後、更
にオーバコート膜２１を形成する。
【００２５】この様な第５実施例では、フォトレジスト
２６がＰ−ＳｉＮ膜１５と多結晶Ｓｉ薄膜１４とに対す
る共通のマスクになっている。従って、Ｐ−ＳｉＮ膜１
５と多結晶Ｓｉ薄膜１４とに対して別個のマスクを用い
る場合に比べて、マスク工程が一つ少ない。
２６がＰ−ＳｉＮ膜１５と多結晶Ｓｉ薄膜１４とに対す
る共通のマスクになっている。従って、Ｐ−ＳｉＮ膜１
５と多結晶Ｓｉ薄膜１４とに対して別個のマスクを用い
る場合に比べて、マスク工程が一つ少ない。
【００２６】図６は、第６実施例を示している。この第
６実施例は、バルクトランジスタ１２のゲート電極３１
が薄膜トランジスタ１３のゲート電極を兼ねていること
を除いて、図１に示した第１実施例と実質的に同様の構
成を有している。
６実施例は、バルクトランジスタ１２のゲート電極３１
が薄膜トランジスタ１３のゲート電極を兼ねていること
を除いて、図１に示した第１実施例と実質的に同様の構
成を有している。
【００２７】図７、８は、夫々第７及び第８実施例を示
している。第７実施例は、薄膜トランジスタ１３が上ゲ
ート型であり、第８実施例は、薄膜トランジスタ１３が
多結晶Ｓｉ薄膜１４の両面にゲート電極２４、３２を有
している両面ゲート型であることを除いて、夫々図１に
示した第１実施例と実質的に同様の構成を有している。
している。第７実施例は、薄膜トランジスタ１３が上ゲ
ート型であり、第８実施例は、薄膜トランジスタ１３が
多結晶Ｓｉ薄膜１４の両面にゲート電極２４、３２を有
している両面ゲート型であることを除いて、夫々図１に
示した第１実施例と実質的に同様の構成を有している。
【００２８】図９は、薄膜トランジスタ１３が上ゲート
型であるＴＦＴ負荷ＳＲＡＭの製造方法である第９実施
例を示している。この第９実施例では、図９（ａ）に示
す様に、薄膜トランジスタ１３のゲート電極２４用の多
結晶Ｓｉ薄膜とＳｉＯ２ 膜１６とＰ−ＳｉＮ膜１５と
を順次に堆積させた後、ゲート電極２４のパターンにフ
ォトレジスト３３をパターニングする。
型であるＴＦＴ負荷ＳＲＡＭの製造方法である第９実施
例を示している。この第９実施例では、図９（ａ）に示
す様に、薄膜トランジスタ１３のゲート電極２４用の多
結晶Ｓｉ薄膜とＳｉＯ２ 膜１６とＰ−ＳｉＮ膜１５と
を順次に堆積させた後、ゲート電極２４のパターンにフ
ォトレジスト３３をパターニングする。
【００２９】次に、図９（ｂ）に示す様に、フォトレジ
スト３３をマスクにして、Ｐ−ＳｉＮ膜１５とＳｉＯ２
膜１６とゲート電極２４用の多結晶Ｓｉ膜とを同時に
パターニングする。そして、Ｐ−ＳｉＮ膜１５等をマス
クにして、ＢＦ２＋等のｐ型の不純物３４を多結晶Ｓｉ
薄膜１４にイオン注入して、薄膜トランジスタ１３のソ
ース・ドレイン領域を多結晶Ｓｉ薄膜１４に形成する。
スト３３をマスクにして、Ｐ−ＳｉＮ膜１５とＳｉＯ２
膜１６とゲート電極２４用の多結晶Ｓｉ膜とを同時に
パターニングする。そして、Ｐ−ＳｉＮ膜１５等をマス
クにして、ＢＦ２＋等のｐ型の不純物３４を多結晶Ｓｉ
薄膜１４にイオン注入して、薄膜トランジスタ１３のソ
ース・ドレイン領域を多結晶Ｓｉ薄膜１４に形成する。
【００３０】この様な第９実施例では、フォトレジスト
３３がＰ−ＳｉＮ膜１５とゲート電極２４とに対する共
通のマスクになっている。従って、Ｐ−ＳｉＮ膜１５と
ゲート電極２４とに対して別個のマスクを用いる場合に
比べて、マスク工程が一つ少ない。
３３がＰ−ＳｉＮ膜１５とゲート電極２４とに対する共
通のマスクになっている。従って、Ｐ−ＳｉＮ膜１５と
ゲート電極２４とに対して別個のマスクを用いる場合に
比べて、マスク工程が一つ少ない。
【００３１】次に、第１０実施例を説明する。この第１
０実施例は、図示しないが、図８に示した第８実施例と
同様に薄膜トランジスタ１３が両面ゲート型であるＴＦ
Ｔ負荷ＳＲＡＭの製造方法である。この第１０実施例で
は、上述の第９実施例と同様に、Ｐ−ＳｉＮ膜１５とゲ
ート電極３２とを同一のマスクで同時にパターニングす
る。
０実施例は、図示しないが、図８に示した第８実施例と
同様に薄膜トランジスタ１３が両面ゲート型であるＴＦ
Ｔ負荷ＳＲＡＭの製造方法である。この第１０実施例で
は、上述の第９実施例と同様に、Ｐ−ＳｉＮ膜１５とゲ
ート電極３２とを同一のマスクで同時にパターニングす
る。
【００３２】図１０は、第１１実施例を示している。こ
の第１１実施例は、バルクトランジスタ１２のドレイン
領域であるｎ＋ 拡散層３５が薄膜トランジスタ１３の
ゲート電極を兼ねており、薄膜トランジスタ１３のチャ
ネル領域上にＰ−ＳｉＮ膜１５が形成されていることを
除いて、図１に示した第１実施例と実質的に同様の構成
を有している。
の第１１実施例は、バルクトランジスタ１２のドレイン
領域であるｎ＋ 拡散層３５が薄膜トランジスタ１３の
ゲート電極を兼ねており、薄膜トランジスタ１３のチャ
ネル領域上にＰ−ＳｉＮ膜１５が形成されていることを
除いて、図１に示した第１実施例と実質的に同様の構成
を有している。
【００３３】図１１は、図１０に示した第１１実施例の
一つの製造方法である第１２実施例を示している。第１
１実施例におけるＰ−ＳｉＮ膜１５はマスクを用いたパ
ターニングによって形成してもよいが、ｎ＋ 拡散層３
５が薄膜トランジスタ１３のゲート電極を兼ねている構
造では、薄膜トランジスタ１３のチャネル領域上に必ず
凹部が形成されている。
一つの製造方法である第１２実施例を示している。第１
１実施例におけるＰ−ＳｉＮ膜１５はマスクを用いたパ
ターニングによって形成してもよいが、ｎ＋ 拡散層３
５が薄膜トランジスタ１３のゲート電極を兼ねている構
造では、薄膜トランジスタ１３のチャネル領域上に必ず
凹部が形成されている。
【００３４】そこで、この第１２実施例では、図１１（
ａ）に示す様に、多結晶Ｓｉ薄膜１４に薄膜トランジス
タ１３のソース・ドレイン領域を形成し、ＳｉＯ２ 膜
１６を堆積させた後、Ｐ−ＳｉＮ膜１５をその表面が平
坦になるまで堆積させる。
ａ）に示す様に、多結晶Ｓｉ薄膜１４に薄膜トランジス
タ１３のソース・ドレイン領域を形成し、ＳｉＯ２ 膜
１６を堆積させた後、Ｐ−ＳｉＮ膜１５をその表面が平
坦になるまで堆積させる。
【００３５】次に、Ｐ−ＳｉＮ膜１５の全面をエッチバ
ックして、図１１（ｂ）に示す様に、薄膜トランジスタ
１３のチャネル領域上の凹部をＰ−ＳｉＮ膜１５で自己
整合的に埋め込む。この様な第１２実施例では、Ｐ−Ｓ
ｉＮ膜１５を専用のマスクを用いてパターニングする場
合に比べて、マスク工程が一つ少ない。
ックして、図１１（ｂ）に示す様に、薄膜トランジスタ
１３のチャネル領域上の凹部をＰ−ＳｉＮ膜１５で自己
整合的に埋め込む。この様な第１２実施例では、Ｐ−Ｓ
ｉＮ膜１５を専用のマスクを用いてパターニングする場
合に比べて、マスク工程が一つ少ない。
【００３６】なお、Ｐ−ＳｉＮ膜１５をその表面が平坦
になるまで堆積させる必要は必ずしもなく、ＳＯＧ膜や
レジスト等の平坦化膜でＰ−ＳｉＮ膜１５上を平坦にし
た後、この平坦化膜とＰ−ＳｉＮ膜１５とを同じエッチ
ング速度でエッチバックしてもよい。
になるまで堆積させる必要は必ずしもなく、ＳＯＧ膜や
レジスト等の平坦化膜でＰ−ＳｉＮ膜１５上を平坦にし
た後、この平坦化膜とＰ−ＳｉＮ膜１５とを同じエッチ
ング速度でエッチバックしてもよい。
【００３７】図１２は、図１０に示した第１１実施例の
別の製造方法である第１３実施例を示している。この第
１３実施例では、薄膜トランジスタ１３のチャネル領域
上の凹部にエッチバックによってＰ−ＳｉＮ膜１５を自
己整合的に残した後、このＰ−ＳｉＮ膜１５をマスクに
して、ＢＦ２ 等のｐ型の不純物３４を多結晶Ｓｉ薄膜
１４にイオン注入し、これによって薄膜トランジスタ１
３のソース・ドレイン領域を形成することを除いて、図
１１に示した第１２実施例と実質的に同様の工程を実行
する。
別の製造方法である第１３実施例を示している。この第
１３実施例では、薄膜トランジスタ１３のチャネル領域
上の凹部にエッチバックによってＰ−ＳｉＮ膜１５を自
己整合的に残した後、このＰ−ＳｉＮ膜１５をマスクに
して、ＢＦ２ 等のｐ型の不純物３４を多結晶Ｓｉ薄膜
１４にイオン注入し、これによって薄膜トランジスタ１
３のソース・ドレイン領域を形成することを除いて、図
１１に示した第１２実施例と実質的に同様の工程を実行
する。
【００３８】この様な第１３実施例では、薄膜トランジ
スタ１３のソース・ドレイン領域を形成するためのイオ
ン注入用のマスク工程と、Ｐ−ＳｉＮ膜１５のパターニ
ング用のマスク工程との２工程を削減することができる
。
スタ１３のソース・ドレイン領域を形成するためのイオ
ン注入用のマスク工程と、Ｐ−ＳｉＮ膜１５のパターニ
ング用のマスク工程との２工程を削減することができる
。
【００３９】図１３は、薄膜トランジスタ１３のゲート
電極２４の側壁としてＰ−ＳｉＮ膜１５が形成されてい
るＴＦＴ負荷ＳＲＡＭの製造方法である第１４実施例を
示している。この第１４実施例では、図１３（ａ）に示
す様に、ＳｉＯ２ 膜３６等とＰ−ＳｉＮ膜１５とでゲ
ート電極２４を順次に覆う。
電極２４の側壁としてＰ−ＳｉＮ膜１５が形成されてい
るＴＦＴ負荷ＳＲＡＭの製造方法である第１４実施例を
示している。この第１４実施例では、図１３（ａ）に示
す様に、ＳｉＯ２ 膜３６等とＰ−ＳｉＮ膜１５とでゲ
ート電極２４を順次に覆う。
【００４０】次に、Ｐ−ＳｉＮ膜１５の全面をエッチバ
ックして、図１３（ｂ）に示す様に、ゲート電極２４の
側壁としてＰ−ＳｉＮ膜１５を自己整合的に残す。この
様な第１４実施例でも、Ｐ−ＳｉＮ膜１５をパターニン
グするためのマスク工程が不要であるので、マスク工程
が一つ少ない。
ックして、図１３（ｂ）に示す様に、ゲート電極２４の
側壁としてＰ−ＳｉＮ膜１５を自己整合的に残す。この
様な第１４実施例でも、Ｐ−ＳｉＮ膜１５をパターニン
グするためのマスク工程が不要であるので、マスク工程
が一つ少ない。
【００４１】図１４は、第１５実施例を示している。こ
の第１５実施例は、水素供給源であるＰ−ＳｉＮ膜１５
を、図１４（ａ）に示す様にＬＤＤ構造にも用いたり、
図１４（ｂ）に示す様にソース・ドレイン領域がオフセ
ット３７を有するオフセット構造にも用いたりしている
点を除いて、図１３に示した第１４実施例で製造したＴ
ＦＴ負荷ＳＲＡＭと実質的に同様の構成を有している。
の第１５実施例は、水素供給源であるＰ−ＳｉＮ膜１５
を、図１４（ａ）に示す様にＬＤＤ構造にも用いたり、
図１４（ｂ）に示す様にソース・ドレイン領域がオフセ
ット３７を有するオフセット構造にも用いたりしている
点を除いて、図１３に示した第１４実施例で製造したＴ
ＦＴ負荷ＳＲＡＭと実質的に同様の構成を有している。
【００４２】図１５は、第１６実施例を示している。こ
の第１６実施例は、薄膜トランジスタ１３の活性層であ
る多結晶Ｓｉ薄膜１４の側壁としてＰ−ＳｉＮ膜１５が
形成されていることを除いて、図１３に示した第１４実
施例で製造したＴＦＴ負荷ＳＲＡＭと実質的に同様の構
成を有している。この様な第１６実施例でも、Ｐ−Ｓｉ
Ｎ膜１５を自己整合的に形成することができるので、マ
スク工程が一つ少ない。
の第１６実施例は、薄膜トランジスタ１３の活性層であ
る多結晶Ｓｉ薄膜１４の側壁としてＰ−ＳｉＮ膜１５が
形成されていることを除いて、図１３に示した第１４実
施例で製造したＴＦＴ負荷ＳＲＡＭと実質的に同様の構
成を有している。この様な第１６実施例でも、Ｐ−Ｓｉ
Ｎ膜１５を自己整合的に形成することができるので、マ
スク工程が一つ少ない。
【００４３】以上に説明した第１〜第１６実施例による
何れのＴＦＴ負荷ＳＲＡＭでも、バルクトランジスタ１
２に対する水素の供給のために、半導体基板１１へのＡ
ｌ配線１７用のコンタクト孔の開孔後に、水素雰囲気中
で熱処理を加えても、多結晶Ｓｉ薄膜１４のシート抵抗
のグラフである図１６に示す様に、薄膜トランジスタ１
３は常に安定した特性を有している。
何れのＴＦＴ負荷ＳＲＡＭでも、バルクトランジスタ１
２に対する水素の供給のために、半導体基板１１へのＡ
ｌ配線１７用のコンタクト孔の開孔後に、水素雰囲気中
で熱処理を加えても、多結晶Ｓｉ薄膜１４のシート抵抗
のグラフである図１６に示す様に、薄膜トランジスタ１
３は常に安定した特性を有している。
【００４４】
【発明の効果】請求項１〜３の半導体装置では、水素化
のための水素供給源である半導体窒化膜の形成後に熱処
理を加えても、この半導体窒化膜にクラックが発生しな
いので、製造歩留りが高い。
のための水素供給源である半導体窒化膜の形成後に熱処
理を加えても、この半導体窒化膜にクラックが発生しな
いので、製造歩留りが高い。
【００４５】請求項１の半導体装置では、水素化後に熱
処理を加えても半導体薄膜から水素が放出されないので
、半導体薄膜を常に十分に水素化することができ、トラ
ンジスタの特性が向上、安定化している。
処理を加えても半導体薄膜から水素が放出されないので
、半導体薄膜を常に十分に水素化することができ、トラ
ンジスタの特性が向上、安定化している。
【００４６】請求項２の半導体装置では、半導体窒化膜
に専用のマスク工程が不要であるので、少ない工程で製
造することができる。
に専用のマスク工程が不要であるので、少ない工程で製
造することができる。
【００４７】請求項３の半導体装置では、第２のトラン
ジスタの活性層になる半導体薄膜を水素化しても、第１
のトランジスタは水素の影響を受けないので、第１のト
ランジスタの特性が優れている。
ジスタの活性層になる半導体薄膜を水素化しても、第１
のトランジスタは水素の影響を受けないので、第１のト
ランジスタの特性が優れている。
【００４８】請求項４及び５の半導体装置の製造方法で
は、半導体窒化膜に専用のマスク工程が不要であるので
、製造歩留りが高い半導体装置を少ない工程で製造する
ことができる。
は、半導体窒化膜に専用のマスク工程が不要であるので
、製造歩留りが高い半導体装置を少ない工程で製造する
ことができる。
【図１】（ａ）は本願の発明の第１実施例の側断面図、
（ｂ）はその平面図である。
（ｂ）はその平面図である。
【図２】第２実施例の平面図である。
【図３】第３実施例の平面図である。
【図４】第４実施例の側断面図である。
【図５】第５実施例を順次に示す側断面図である。
【図６】第６実施例の側断面図である。
【図７】第７実施例の側断面図である。
【図８】第８実施例の側断面図である。
【図９】第９実施例を順次に示す側断面図である。
【図１０】第１１実施例の側断面図である。
【図１１】第１２実施例を順次に示す側断面図である。
【図１２】第１３実施例を示す側断面図である。
【図１３】第１４実施例を順次に示す側断面図である。
【図１４】第１５実施例の側断面図である。
【図１５】第１６実施例の側断面図である。
【図１６】本願の発明の実施例における半導体薄膜のシ
ート抵抗のグラフである。
ート抵抗のグラフである。
【図１７】本願の発明の一従来例の側断面図である。
【図１８】一従来例における半導体薄膜のシート抵抗の
グラフである。
グラフである。
１１ 半導体基板
１２ バルクトランジスタ
１３ 薄膜トランジスタ
１４ 多結晶Ｓｉ薄膜
１５ Ｐ−ＳｉＮ膜
１７ Ａｌ配線
２２ 平坦化膜
２４ ゲート電極
２５ Ｓｉ３ Ｎ４ 膜
Claims (5)
- 【請求項１】半導体基体に形成されている第１のトラン
ジスタとこの第１のトランジスタ上に形成されている半
導体薄膜が活性層になっている第２のトランジスタとを
具備する半導体装置において、前記第１及び第２のトラ
ンジスタの中間層と前記第２のトランジスタの上層との
少なくとも一方で、且つ前記第２のトランジスタよりも
上層で金属配線よりも下層に形成されている絶縁膜の下
層に、島状に分離されており水素を含有している半導体
窒化膜が形成されている半導体装置。 - 【請求項２】半導体薄膜が活性層になっているトランジ
スタを具備する半導体装置において、前記トランジスタ
のゲート電極と前記半導体薄膜との少なくとも一方に、
水素を含有している半導体窒化膜から成る側壁が自己整
合的に形成されている半導体装置。 - 【請求項３】半導体基体に形成されている第１のトラン
ジスタとこの第１のトランジスタ上に形成されている半
導体薄膜が活性層になっている第２のトランジスタとを
具備する半導体装置において、水素の侵入を阻止する第
１の半導体窒化膜が前記第１及び第２のトランジスタの
中間層に形成されており、島状に分離されており水素を
含有している第２の半導体窒化膜が前記第１の半導体窒
化膜よりも上層に形成されている半導体装置。 - 【請求項４】半導体薄膜が活性層になっているトランジ
スタを具備する半導体装置の製造方法において、水素を
含有している半導体窒化膜を、前記トランジスタのゲー
ト電極と前記半導体薄膜との少なくとも一方と同時にパ
ターニングする半導体装置の製造方法。 - 【請求項５】半導体薄膜が活性層になっているトランジ
スタを具備する半導体装置の製造方法において、半導体
基体の凹部上に前記半導体薄膜を形成し、水素を含有し
ている半導体窒化膜を前記半導体薄膜上に積層させ、前
記半導体窒化膜をエッチバックして、前記凹部上に位置
する前記半導体薄膜上に前記半導体窒化膜を自己整合的
に残す半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057822A JPH04273446A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057822A JPH04273446A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273446A true JPH04273446A (ja) | 1992-09-29 |
Family
ID=13066615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057822A Pending JPH04273446A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013048246A (ja) * | 2010-02-19 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1991
- 1991-02-28 JP JP3057822A patent/JPH04273446A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013048246A (ja) * | 2010-02-19 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9287258B2 (en) | 2010-02-19 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9799666B2 (en) | 2010-02-19 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10020309B2 (en) | 2010-02-19 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10424582B2 (en) | 2010-02-19 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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