JPH06188216A - 半導体装置とその製法 - Google Patents

Abstract

(57)【要約】 【目的】 シリコン薄膜ないしはシリコン基体に対する
配線の接続を電気的、機械的に確実に低抵抗コンタクト
できるようにする。 【構成】 （１００）結晶面によるシリコン基体１ない
しは薄膜上に形成された絶縁層８の、シリコン基体１な
いしは薄膜の配線接続部上に、接続孔９が設けられ、シ
リコン基体１ないしは薄膜に、接続孔９に通じる斜面１
１ｓを有する凹部１１が形成され、シリコン基体１ない
しは薄膜の配線接続部に、接続孔９及び凹部１１を通じ
て配線１３の接続がなされた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置とその製法
に係わる。

【０００２】

【従来の技術】半導体装置、例えば、半導体集積回路の
高集積度化に伴い、その半導体例えばシリコン基体ない
しは薄膜の所定部への電極ないしは配線パターン（本明
細書では、これらを総称して配線という）を接続するた
めに、シリコン基体ないしは薄膜上に形成された絶縁層
に穿設する接続孔の断面積はますます小される方向にあ
る。

【０００３】このように接続孔の断面積が小さくなる
と、配線とこれが接続されるシリコン基体ないしは薄膜
の所定部とのコンタクト面積が小さくなり、機械的、電
気的コンタクトの信頼性、コンタクト抵抗が大きくなる
などの問題が生じてくる。

【０００４】このコンタクト抵抗のコンタクト面積に対
する依存性の測定結果を図６に示す。図６において、黒
丸は、ｐ型のシリコンに対するコンタクトを行った場
合、白丸はｎ型のシリコンに対してコンタクトを行った
場合の各測定結果を示したものである。

【０００５】このような接続孔の面積の縮小化によるコ
ンタクト抵抗の増加の問題の解消をはかるには、複数の
接続孔の穿設とコンタクト部の形成を行うことになる
が、この場合、コンタクト部を含めて半導体素子例えば
トランジスタの面積が大となって高集積度化を阻害す
る。

【０００６】図７を参照して従来のＬＤＤ（低濃度ドレ
イン；Lightly Ｄoped Drain) 型のトランジスタを半導
体素子として有する半導体装置の製法を説明する。

【０００７】この例では、図７Ａに示すように、シリコ
ン基体１の表面の素子形成部以外のいわゆるフィールド
部に、素子分離の厚い酸化による素子分離絶縁層２の形
成、いわゆるＬＯＣＯＳを行う。

【０００８】そして、絶縁層２によって囲まれた素子形
成部に、所要の薄い厚さの酸化を行ってＳｉＯ₂ よりな
るゲート絶縁層３を形成し、これの上に例えば不純物が
ドープされて低比抵抗化された多結晶シリコンを全面的
に形成し、これをパターン化することによってゲート電
極４を形成し、このゲート電極４をマスクとして、基体
表面に、低不純物濃度のソース領域ないしはドレイン領
域５をイオン注入によって形成する。

【０００９】次に、図示しないが、全面的にＳｉＯ₂ を
ＣＶＤ（化学的気相成長）法によって形成し、その後こ
れを異方性エッチングによってエッチバックしてゲート
電極４の側面に基体面と直交する方向の実質的厚さが大
に形成されるＳｉＯ₂ 層を残して図７Ｂに示すように、
サイドウォール６を形成する。

【００１０】そして、このサイドウォール６、ゲート電
極４、素子分離絶縁層２をマスクとして高濃度のソース
領域ないしはドレイン領域７をイオン注入によって形成
する。

【００１１】図７Ｃに示すように、ＳｉＯ₂ 等の絶縁層
８を全面的にＣＶＤによって形成し、これに接続孔９の
穿設を行う。この例では、各高濃度ソース領域ないしは
ドレイン領域７に対して配線のコンタクトを行う場合
で、このため各ソース領域ないしはドレイン領域７上の
絶縁層８に接続孔９の穿設を行う。

【００１２】図７Ｄに示すように、各接続孔９を通じて
配線１３を各ソース領域ないしはドレイン領域７に接続
する。

【００１３】このように、通常の配線１３の接続は、絶
縁層８例えば層間絶縁層に穿設した接続孔９を通じて行
うが、この接続孔９の底面は、そのコンタクトが行われ
る例えばシリコン基体１のほぼ主面による平坦な面とさ
れる。

【００１４】したがって、前述したように、接続孔９の
断面積を充分小さくすると、接続孔９の底面の断面積、
したがってコンタクト面積を充分とることができなくな
って、電気的特性、すなわちコンタクト抵抗の増大と、
機械的強度の低下を来し、信頼性の低下等を来す。

【００１５】

【発明が解決しようとする課題】本発明は、上述した配
線の接続孔の面積の縮小化に伴う、電気的、機械的信頼
性の低下、コンタクト抵抗の増大等の問題の解決をはか
る。

【００１６】

【課題を解決するための手段】本発明は、図２Ｂにその
一例の断面図を示すように、（１００）結晶面によるシ
リコン基体１ないしは薄膜上に形成された絶縁層８の、
そのシリコン基体１ないしは薄膜の配線接続部上に接続
孔９を設ける。

【００１７】そして、そのシリコン基体ないしは薄膜
に、接続孔９に通じる斜面１１ｓを有する凹部１１を形
成し、シリコン基体１ないしは薄膜の配線接続部に、接
続孔９及び凹部１１を通じて配線接続を行う。

【００１８】また、本発明は、この構成において、凹部
１１の斜面１１ｓを、シリコン基体１ないしは薄膜の
（１１１）結晶面によって構成する。

【００１９】また、本発明は、図５Ｂにその一例の断面
図を示すように、（１００）結晶面によるシリコン薄膜
３１が、これより下層の（１００）結晶面によるシリコ
ン基体１ないしは薄膜に形成された下層のトランジスタ
のゲート部上に形成した構成とする。

【００２０】また、本発明は、上述した構成において、
シリコン基体１ないしは薄膜３１の配線接続部に、これ
に形成した凹部１１を通じて不純物イオン注入による低
抵抗コンタクト領域１２を設ける。

【００２１】本発明方法は、図１及び図２、図３〜図５
に示すように、（１００）結晶面によるシリコン基体１
ないしは薄膜３１上に形成された絶縁層８の、そのシリ
コン基体１ないしは薄膜３１の配線接続部上に接続孔９
を穿設する工程と、この接続孔９を通じてシリコン基体
１ないしは薄膜３１に、結晶学的エッチングにより（１
１１）結晶面による斜面１１ｓを有する凹部１１を形成
する工程と、接続孔９及び凹部１１を通じてシリコン基
体１ないしは薄膜３１の配線接続部に配線１３を接続す
る工程とを採る。

【００２２】また、本発明方法は、異方性ドライエッチ
ングによって絶縁層８の接続孔９の穿設を行う。

【００２３】

【作用】本発明では、（１００）結晶面によるシリコン
基体１ないしは薄膜３１を用い、これの上に形成した絶
縁層８に対してその配線接続部上に接続孔９の穿設を行
うものであり、この接続孔９の底面となるシリコン基体
１ないしは薄膜３１の配線接続部に斜面１１ｓを有する
凹部１１を設けたので、この接続孔９を通じて接続する
配線１３の接続面積が大となるのみならず、（１００）
結晶面以外の結晶面を含むこと、特にこの斜面を（１１
１）結晶面とするときは、配線１３としてＳｉを含むＡ
ｌを用いた場合でもノジュールによるコンタクト抵抗の
増大を回避できる。

【００２４】すなわち、このノジュール、すなわち配線
中に含まれるＳｉの最結晶によるコンタクト抵抗の増加
は、例えばＩEEE ELECTRON DEVICE LETTERS,VOL.9,NO.1
1,NOVEMBER 1988 612 〜615 頁に記載されているよう
に、（１００）結晶面に対する方が、（１１１）結晶面
に対するより大きいので、本発明構成において、その配
線接続部に（１１１）結晶面が生ずるようにしたことに
よって、ノジュールの発生を抑制できコンタクト抵抗の
増加を抑制できるものである。

【００２５】また、単に結晶学的エッチングによって行
うのみで、（１１１）結晶面の斜面１１ｓを発生させる
ことができるものであるので、この凹部１１の形成は、
量産的に確実に行うことができる。

【００２６】

【実施例】図１及び図２の工程図を参照して本発明装置
の一例と、これを得る本発明製法の一例を説明する。

【００２７】この例においては、ＬＤＤ型のＭＯＳトラ
ンジスタを半導体素子とする半導体装置に適用する場合
を示す。

【００２８】本発明においても、図１Ａに示すように、
シリコン半導体基体１を用意するが、特に、本発明にお
いては、（１００）結晶面を主面とするシリコン基体１
を用意する。

【００２９】そして、この例においても、図７Ａ及びＢ
で説明したと同様に、シリコン基体１の一主面の素子形
成部以外のいわゆるフィールド部に、素子分離の厚い酸
化による素子分離絶縁層２の形成、いわゆるＬＯＣＯＳ
を行う。

【００３０】そして、絶縁層２によって囲まれた素子形
成部に、所要の薄い厚さの酸化を行ってＳｉＯ₂ よりな
るゲート絶縁層３を形成し、これの上に例えば不純物が
ドープされて低比抵抗化された多結晶シリコンを全面的
に形成し、これをパターン化することによってゲート電
極４を形成し、このゲート電極４をマスクとして、基体
表面に、低不純物濃度のソース領域ないしはドレイン領
域５をイオン注入によって形成する。

【００３１】次に、図示しないが、全面的にＳｉＯ
₂ を、例えば０．２５μｍの厚さに例えばＣＶＤ法によ
って形成する。

【００３２】このＣＶＤは、例えばＳｉＨ₄ と、Ｏ₂
と、Ｎ₂ によるガスを、各流量ＳｉＨ ₄ ／Ｏ₂ ／Ｎ₂
を、２５０／２５０／１００ｓｃｃｍで供給し、温度４
２０℃、圧力１３．３Ｐａで行う。

【００３３】その後、全面エッチバックを行い、ゲート
の側面にサイドウォール６を形成する。

【００３４】このエッチバックは、Ｃ₄ Ｆ₈ ガスを例え
ば流量５０ｓｃｃｍとし、高周波パワー１２００Ｗ、圧
力２Ｐａのドライエッチングによって行う

【００３５】そして、このサイドウォール６、ゲート電
極４、素子分離絶縁層２をマスクとして高濃度のソース
領域ないしはドレイン領域７を不純物のイオン注入によ
って形成する。このイオン注入は、ｎ型領域の形成にお
いては、例えばＡｓイオンを、２０KeV で、５×１０¹⁵
／ｃｍ² のドーズ量で行い、ｐ型領域の形成において
は、例えばＢＦ₂ イオンを、２０KeV で、３×１０¹⁵／
ｃｍ² のドーズ量で行う。

【００３６】図１Ｂに示すように、絶縁層８を全面的に
形成し、配線の接続を行う部分上、図示の例ではトラン
ジスタの高濃度のソース領域ないしはドレイン領域７上
に、フォトリソグラフィを用いた選択的エッチングによ
って接続孔９を穿設する。

【００３７】絶縁層８は、例えばそれぞれＣＶＤによる
ＳｉＯ₂ より成る下層の絶縁層８１と、例えばＢＰＳＧ
（ボロン・リン・シリケートガラス）より成る上層の絶
縁層８２とによって構成し得る。

【００３８】下層絶縁層８１は、ＴＥＯＳ（テトラ・エ
チル・オルト・シリケート）を原料ガスとして用い、こ
れを例えば５０ｓｃｃｍの流量で供給し、圧力４０Ｐ
ａ、温度７２０℃で、膜厚例えば４００ｎｍに形成す
る。

【００３９】上層絶縁層８２は、ＳｉＨ₄ 、ＰＨ₃ 、Ｂ
₂ Ｈ₆ 、Ｏ₂ 、Ｎ₂ を、それぞれ流量ＳｉＨ₄ ／ＰＨ₃
／Ｂ₂ Ｈ₆ ／Ｏ₂ ／Ｎ₂ を、８０／７／７／１０００／
３２０００ｓｃｃｍで供給し、温度４００℃、圧力１．
０１３２５×１０⁵ Ｐａで、膜厚例えば５００ｎｍに形
成する。

【００４０】また、この絶縁層８に対する接続孔９の穿
設は、フォトレジストの塗布、露光、現像によって接続
孔９の穿設位置に開口を形成したエッチングレジストす
なわちマスクを形成し、このマスクの開口を通じて異方
性ドライエッチング、例えばＣ₄ Ｆ₈ ガスを５０ｓｃｃ
ｍ、高周波（ＲＦ）パワー１２００Ｗ、圧力２Ｐａによ
るドライエッチングして形成する。

【００４１】この接続孔９の穿設に際しては、シリコン
基体１の表面すなわちソース領域ないしはドレイン領域
７の表面に、０．０５〜０．１μｍの深さに入り込むオ
ーバーエッチングを行い得る。また、このドライエッチ
ング後に、例えばアンモニア過水に浸してドライエッチ
ングで露呈した表面の荒れをウエットエッチングで除去
することもできる。

【００４２】次に、特に本発明においては、図１Ｃに示
すように、接続孔９を通じてシリコン基体１に対して結
晶学的エッチング、すなわち例えばＫＯＨ等による結晶
方向に異なるエッチング速度を示すエッチングによって
凹部１１を形成する。

【００４３】この結晶学的エッチングは、例えばＫＯＨ
を６０００ｍｌ、ＩＰＡ（イソ・プロピル・アルコー
ル）を１２００ｍｌ、Ｈ₂ Ｏを５００ｇの割合で混合し
たエッチャントを用い、６０℃で、３分間浸漬すること
によって行う。

【００４４】このようにすると、シリコン基体１の表面
のソース領域ないしはドレイン領域７に、凹部１１が形
成されるが、このとき、凹部１１の内面には、（１１
１）結晶面による斜面１１ｓが生じ、凹部１１は断面３
角形状とすることができる。

【００４５】すなわち、この結晶学的エッチングでは、
（１１１）結晶面に対するエッチング速度が、他の例え
ば（１００）結晶面等に比して格段に小さいことによ
り、一旦（１１１）結晶面がエッチングによって生じる
と、見掛け上エッチングが停止するので、その後エッチ
ングを停止するようにすれば、（１１１）結晶面による
斜面１１ｓによって挟まれた凹部１１を形成することが
できる。

【００４６】そして、このように形成された接続孔９及
びその底部の凹部１１を通じて、ソース領域ないしはド
レイン領域７と同導電型の不純物をイオン注入する。例
えばｎ型不純物のイオン注入は、Ａｓを２０ｅＶをもっ
て５×１０¹⁵／ｃｍ² で、ｐ型不純物のイオン注入は、
ＢＦ₂ を２０ｅＶをもって３×１０¹⁵／ｃｍ² で行う。
そして、その後１１００℃、１０秒間の活性化アニール
を行う。

【００４７】このようにして、配線接続部の領域７に、
配線のコンタクト抵抗をより小さくするための低抵抗コ
ンタクト領域１２を形成する。

【００４８】そして、図２Ｂに示すように、低抵抗コン
タクト領域１２に、接続孔９及びその底部の凹部１１を
通じて配線１３を施す。この配線１３は、例えばＳｉを
１％含有するＳｉ−Ａｌ合金によって形成し得る。

【００４９】この例えばＳｉ−Ａｌ合金による配線１３
は、接続孔９及びその底部の凹部１１を通じて、すなわ
ち領域１２に直接的に接触するように形成することもで
きる。このようにしても凹部１１の内面は、殆ど（１１
１）結晶面による斜面１１ｓによって形成されているの
でノジュールの発生は回避される。

【００５０】しかしながら、例えば図２Ａに示すよう
に、先ず接続孔９及びその底部の凹部１１内に、いわゆ
る金属プラグ１４を充填して、これの上に連接して所要
のパターンを有する配線パターン１５を形成し、これら
をもって配線１３とすることもできる。

【００５１】この場合、図２Ａに示すように、凹部１１
及び接続孔９内を含んで例えば下地層１６を介して金属
プラグ１４を充填する。

【００５２】このため、先ず下地層１６を全面的に形成
する。下地層１６は、それぞれ例えばスパッタリングに
よって成膜したＴｉ層とこれの上に形成したＴｉＮ層と
の２層構造を採り得る。

【００５３】Ｔｉのスパッタリングは、Ｔｉターゲット
を用いて例えばパワー４ｋＷ、成膜温度１５０℃、Ａｒ
流量１００ｓｃｃｍ、圧力０．４７Ｐａで行って、厚さ
例えば７０ｎｍに形成する。

【００５４】また、ＴｉＮのスパッタリングは、Ｔｉタ
ーゲットを用いて例えばＡｒとＮとを、その流量Ａｒ／
Ｎを、４０／７０ｓｃｃｍで供給し、圧力０．４７Ｐ
ａ、温度１５０℃、膜厚例えば５０ｎｍに形成する。

【００５５】そして、この下地層１６上に、同様に全面
的に金属ＷをＣＶＤによって形成する。このＷの形成
は、例えば原料ガスのＷＦ₆ とＨ₂ とを、その流量ＷＦ
₆ ／Ｈ ₂ ＷＦ₆ ／Ｈ₂ を、９５／５５０ｓｃｃｍで供給
し、温度４５０℃、圧力１０６４０Ｐａによって厚さ例
えば４００ｎｍに形成し得る。

【００５６】その後、Ｗ層上から全面的に例えばドライ
エッチによるエッチバックを行って絶縁層８の上面上の
Ｗ層と下地層とを除去してその上面がほぼ絶縁層８の上
面と同一平面を形成するようにして、接続孔９内に、下
地層１６を介してＷ層より成る金属プラグ１４を充填す
る。

【００５７】このエッチバックのドライエッチは、例え
ばＳＦ₆ を５０ｓｃｃｍ、マイクロ波パワー８５０Ｗ、
ＲＦパワー１５０Ｗ、圧力１．３３Ｐａで行い得る。

【００５８】また、このＷプラグ１４の形成は、上述し
たような全面的ＣＶＤによらず、例えば下地層１６のみ
を全面的形成とエッチバックによって接続孔９及び凹部
１１内にのみ形成し、その後いわゆる周知のＷの選択的
ＣＶＤによって接続孔９及び凹部１１内にのみ限定的に
Ｗの形成を行って金属プラグ１４を形成することもでき
る。

【００５９】そして、図２Ｂに示すように、これら金属
プラグ１４に連接して配線パターン１５を、例えば下地
層１７を介して形成する。

【００６０】この下地層１７は、例えばＴｉ、ＴｉＯ
Ｎ、Ｔｉの３層構造とする。この下地層１７の上下のＴ
ｉ膜の形成は、前述した下地層１６のＴｉ膜の形成方法
と同様の方法によって厚さ例えば３０ｎｍに形成し、Ｔ
ｉＯＮは、同様にスパッタリングによってＴｉターゲッ
トを用いて例えばＡｒと例えばＯ₂ を６％含むＮとを、
その流量Ａｒ／Ｎ（Ｏ₂ ６％含有）が４０／７０ｓｃｃ
ｍとなるように供給し、パワー５ｋＷ、圧力０．４７Ｐ
ａ、膜厚例えば７０ｎｍに形成する。

【００６１】そして、この下地層１７上に、配線パター
ン１５を形成する金属例えば１％Ｓｉ含有のＡｌ−Ｓｉ
合金層をスパッタリングする。このスパッタリングは、
例えばＡｌ−Ｓｉ合金ターゲットを用いて、パワー２
２．５ｋＷ、成膜温度１５０℃、Ａｒ供給量４０ｓｃｃ
ｍ、圧力０．４７Ｐａをもって厚さ例えば５００ｎｍに
形成する。

【００６２】これら下地層１７及び配線パターン１５を
形成する金属は、それぞれ全面的に形成し、その後これ
らをフォトリソグラフィを用いた選択的ドライエッチン
グによってパターン化し得る。この場合のドライエッチ
ングは、例えばＢＣｌ₃ とＣｌ₂ とを、その流量ＢＣｌ
₃ ／Ｃｌ₂ を、６０／９０ｓｃｃｍで供給し、マイクロ
波パワー１０００Ｗ、ＲＦパワー５０Ｗ、圧力０．０１
６Ｐａで行う。

【００６３】このようにして形成された配線パターン１
５及び金属プラグ１４によって形成された配線１３が、
接続孔９を通じてシリコン基体１の配線接続部、この例
ではソース領域ないしはドレイン領域７の低抵抗コンタ
クト領域１２にオーミックコンタクトされた目的とする
半導体装置、この例ではＭＯＳトランジスタが構成され
る。

【００６４】このようにして形成された半導体装置は、
シリコン基体１の配線接続部すなわちソース領域ないし
はドレイン領域７の接続孔９の底部に、斜面１１ｓを有
する凹部１１を設け、これを通じて配線１３の接続を行
うようにしたことから、接続孔９の面積を充分小さくし
ても、配線１３の領域７との実質的接触面積は大とな
り、電気的、機械的に安定したコンタクト、低抵抗のコ
ンタクトを行うことができると共に、この凹部１１の内
面は殆ど斜面１１ｓによる（１１１）結晶面によって形
成されるので、配線１３の材料としては、Ｓｉを含む例
えばＡｌによって形成してもノジュールの発生が抑制さ
れることから、安定なコンタクトを行うことができ、材
料の選定の自由度と信頼性の向上をはかることができ
る。

【００６５】上述した例では、ＭＯＳトランジスタのソ
ース領域ないしはドレイン領域７、すなわちシリコン基
体１への配線の接続を行った場合であるが、例えばこの
トランジスタのゲート電極４への配線の接続を行う構成
に適用することができる。

【００６６】すなわち、この場合ゲート電極４上に単結
晶シリコン薄膜を形成して、これに対して配線接続を行
う。

【００６７】この場合の一例を、図３〜図５の工程図を
参照して説明する。図３〜図５において、図１及び図２
と対応する部分には同一符号を付して重複説明を省略す
るが、この場合においても、上述の例と同様にシリコン
基体１にＬＤＤ型のＭＯＳトランジスタが形成される場
合で、前述したと同様に、（１００）結晶面を主面とす
るシリコン基体１を用意する。

【００６８】そして、この例においても、図３Ａに示す
ように、シリコン基体１の一主面の素子形成部以外のい
わゆるフィールド部に、素子分離の厚い酸化による素子
分離絶縁層２の形成、いわゆるＬＯＣＯＳを行う。

【００６９】そして、酸化を行って絶縁層２によって囲
まれた素子形成部に、膜厚例えば１０ｎｍのＳｉＯ₂ よ
りなるゲート絶縁層３を形成する。このゲート絶縁層３
の形成は、例えばＯ₂ を６（litter/min) で供給し、８
５０℃の加熱によって形成する。

【００７０】そして、これの上にゲート電極４の形成を
行う。このゲート電極４の形成は、それぞれＣＶＤによ
る例えば不純物例えばＰ（りん）がドープされて低比抵
抗化された多結晶シリコン層と、これの上に形成した金
属シリサイド例えばＷＳｉ₂層によって形成し得る。

【００７１】上述の多結晶シリコン層の形成は、例えば
ＳｉＨ₄ とＰＨ₃ とＨｅとを、その流量ＳｉＨ₄ ／ＰＨ
₃ ／Ｈｅを、５００／２５／３０ｓｃｃｍで供給し、温
度５５０℃、２６６Ｐａで、膜厚例えば３０ｎｍをもっ
て形成しする。

【００７２】また、ＷＳｉ₂ 層の形成は、例えばＷＦ₆
とＳｉＨ₂ Ｃｌ₂ とＡｒとを、その流量ＷＦ₆ ／ＳｉＨ
₂ Ｃｌ₂ ／Ａｒを、２．５／１００／１００ｓｃｃｍで
供給し、温度６８０℃、圧力３９．９Ｐａ、膜厚例えば
７０ｎｍに形成する。

【００７３】そして、これらＷＳｉ₂ 層と多結晶シリコ
ン層とを、フォトリソグラフィを用いたドライエッチン
グによって形成する。

【００７４】このドライエッチングは、例えばＣ₂ Ｃｌ
₂ Ｆ₃ とＳＦ₆ とを、その流量Ｃ₂Ｃｌ₂ Ｆ₃ ／ＳＦ₆
を、６５／５ｓｃｃｍで供給し、マイクロ波パワー７０
０Ｗ、ＲＦパワー１００Ｗ、圧力１．３３Ｐａで行う。

【００７５】このようにして、その両側にシリコン基体
１の（１００）結晶面が露呈した所定のパターンを有す
るゲート絶縁層３とこれの上にゲート電極４が形成され
たゲート部が形成される。

【００７６】次に、このゲート部上を含んで全面的に単
結晶シリコン薄膜３１を形成する。この薄膜３１の形成
は、ゲート部の両側で外部に露呈したシリコン基体１の
（１００）結晶面を結晶成長のいわば種としてその成長
を行う。

【００７７】この単結晶シリコン薄膜３１の形成は、例
えばＳｉＨ₄ とＨ₂ とを、その流量ＳｉＨ₄ ／Ｈ₂ を、
０．２１／１００（litter/min）で、温度１０３０℃、
圧力１．０１３２５×１０⁵ Ｐａ、成長速度０・３μｍ
／ｍｉｎをもって厚さ例えば０．３μｍに形成する。

【００７８】そして、この全面的に形成した単結晶シリ
コン薄膜３１に対してフォトリソグラフィを用いた選択
的ドライエッチングによって図３Ｂに示すように、ゲー
ト電極４の少なくとも配線接続を行う部分を残して他部
を除去する。

【００７９】その後、同様の図３Ｂで示すように、図１
Ａで説明したと同様に、分離絶縁層２及びゲート電極４
をマスクとしてイオン注入を行って基体表面に、低不純
物濃度のソース領域ないしはドレイン領域５を形成し、
ゲートの側面にサイドウォール６を形成し、サイドウォ
ール６、ゲート電極４、素子分離絶縁層２をマスクとし
て高濃度のソース領域ないしはドレイン領域７を不純物
のイオン注入によって形成する。

【００８０】次に、図４Ａに示すように、図１Ｂと同様
の方法を採ってＳｉＯ₂ 等の絶縁層８を全面的に形成
し、配線の接続を行う部分上、図示の例ではトランジス
タの高濃度のソース領域ないしはドレイン領域７と、更
にこの例では、ゲート電極４上の単結晶シリコン薄膜３
１上の所定部にフォトリソグラフィを用いた選択的エッ
チングによって接続孔９を穿設する。

【００８１】この絶縁層８は、前述したと同様の構成及
び方法によって形成した例えばそれぞれＣＶＤによるＳ
ｉＯ₂ より成る下層の絶縁層８１と、例えばＢＰＳＧ
（ボロン・リン・シリケートガラス）より成る上層の絶
縁層８２とによって構成し得る。

【００８２】また、この絶縁層８に対する接続孔９の穿
設は、例えば２回にわたるフォトリソグラフィを用いた
前述したと同様の異方性ドライエッチングを行って高濃
度のソース領域ないしはドレイン領域７上と、シリコン
薄膜３１上とにおいてそれぞれ行う。

【００８３】次に、この実施例においても、図４Ｂに示
すように、図１Ｃで説明したと同様に、各接続孔９を通
じて半導体基体１に対して結晶学的エッチング、すなわ
ち例えばＫＯＨ等による結晶方向に異なるエッチング速
度を示すエッチングによって各接続孔９の底部にソース
領域ないしはドレイン領域７上と、シリコン薄膜３１上
とにそれぞれ凹部１１を形成する。

【００８４】この結晶学的エッチングによって形成した
凹部１１は、前述したと同様に、その内面に、（１１
１）結晶面による斜面１１ｓが生じ、凹部１１は断面３
角形状となる。

【００８５】そして、このように形成された接続孔９及
びその底部の凹部１１を通じて、図１Ｃで説明したと同
様にソース領域ないしはドレイン領域７と同導電型の不
純物をイオン注入して低抵抗コンタクト領域１２を形成
する。

【００８６】そして、図５Ａに示すように、低抵抗コン
タクト領域１２に、接続孔９及びその底部の凹部１１を
通じて配線１３を施す。この配線１３は、例えばＳｉを
１％含有するＳｉ−Ａｌ合金によって形成し得る。

【００８７】この例においても、この例えばＳｉ−Ａｌ
合金による配線１３は、接続孔９及びその底部の凹部１
１を通じて、すなわち領域１２に直接的に接触するよう
に形成することもできる。このようにしても凹部１１の
内面は、殆ど（１１１）結晶面による斜面１１ｓによっ
て形成されているのでノジュールの発生は回避される。

【００８８】しかしながら、この場合においても例えば
図５Ａに示すように、図２Ａで説明したと同様にの方法
及び構成によって、先ず接続孔９及びその底部の凹部１
１内に、いわゆる金属プラグ１４を充填して、これの上
に連接して所要のパターンを有する配線パターン１５を
形成し、これらをもって配線１３とすることもできる。

【００８９】そして、図５Ｂに示すように、図２Ｂで示
したと同様に、これら金属プラグ１４に連接して配線パ
ターン１５を、例えば下地層１７を介して形成する。

【００９０】このようにして形成された配線パターン１
５及び金属プラグ１４によって形成された配線１３が、
接続孔９を通じてシリコン基体１及びシリコン薄膜３１
の配線接続部、この例ではソース領域ないしはドレイン
領域７の低抵抗コンタクト領域１２及びゲート電極４上
の低抵抗コンタクト領域１２にオーミックコンタクトさ
れた目的とする半導体装置、この例ではＭＯＳトランジ
スタが構成される。

【００９１】尚、本発明は、上述したＬＤＤ型ＭＯＳト
ランジスタに限られるものではなく、その他の種々のト
ランジスタ或いはその他の各種の半導体装置に適用でき
ることはいうまでもないところである。

【００９２】

【発明の効果】上述したように、本発明では、（１０
０）結晶面によるシリコン基体ないしは薄膜面を用い、
これの上に形成した絶縁層８に対してその配線接続部上
に接続孔９の穿設を行うものであり、この接続孔の底面
となるシリコン基体ないしは薄膜面の配線接続部に斜面
１１ｓを有する凹部１１を設けたので、この接続孔９を
通じて接続する配線の接続面積が大となるのみならず、
（１００）結晶面以外の結晶面を含むこと、特にこの斜
面を（１１１）結晶面とするときは、配線としてＳｉを
含むＡｌを用いた場合でもノジュールによるコンタクト
抵抗の増大を低減化できる。

【００９３】またこのように、本発明では、コンタクト
面積を大にしたことにより、電気的、機械的に配線の接
続を安定に、したがって高い信頼性をもって行うことが
できる。

【００９４】また、コンタクト抵抗を充分小さくできる
ことから、その接続孔９の面積を充分小さくすることが
でき、また、コンタクト抵抗が大となる場合における接
続孔９の総数を増加させるなどの必要がないので、半導
体素子例えばトランジスタの縮小化をはかることがで
き、例えば集積回路装置においてその集積度の向上をは
かることができる。

【００９５】また、集積回路装置において、その接続孔
数を減少させることによって、例えばゲートアレイにお
いて、その配線のレイアウトに余裕ができて、配線の設
計の自由度が増す。

【００９６】更にまた、本発明方法では、単に結晶学的
エッチングによって行うのみで、（１１１）結晶面の斜
面１１ｓを発生させることができるものであるので、こ
の凹部１１の形成は、量産的に確実に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一例の製造工程図（その１）である。

【図２】本発明の一例の製造工程図（その２）である。

【図３】本発明の他の製造工程図（その１）である。

【図４】本発明の他の製造工程図（その２）である。

【図５】本発明の他の製造工程図（その３）である。

【図６】コンタクト抵抗とコンタクト面積の関係の測定
けっかを示す図である。

【図７】従来方法の製造工程図である。

【符号の説明】

１ シリコン基体 ３ ゲート絶縁層 ４ ゲート電極 ５ 低濃度ソース領域ないしはドレイン領域 ７ 高濃度ソース領域ないしはドレイン領域 ８ 絶縁層 ９ 接続孔 １１ 凹部 １１ｓ斜面 １３ 配線 ３１ シリコン薄膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 （１００）結晶面によるシリコン基体な
   いしは薄膜上に形成された絶縁層の、上記シリコン基体
   ないしは薄膜の配線接続部上に、接続孔が設けられ、 上記シリコン基体ないしは薄膜に、上記接続孔に通じる
   斜面を有する凹部が形成され、 上記シリコン基体ないしは薄膜の上記配線接続部に、上
   記接続孔及び上記凹部を通じて配線接続がなされたこと
   を特徴とする半導体装置。
2. 【請求項２】 上記凹部の斜面が、上記シリコン基体な
   いしは薄膜の（１１１）結晶面よりなることを特徴とす
   る請求項１に記載の半導体装置。
3. 【請求項３】 上記（１００）結晶面によるシリコン薄
   膜が、これより下層の（１００）結晶面によるシリコン
   基体ないしは薄膜に形成された下層トランジスタのゲー
   ト部上に形成されたことを特徴とする請求項１または２
   に記載の半導体装置。
4. 【請求項４】 上記凹部を通じて不純物イオン注入によ
   る低抵抗コンタクト領域が設けられたことを特徴とする
   請求項１、２、または３に記載の半導体装置。
5. 【請求項５】 （１００）結晶面によるシリコン基体な
   いしは薄膜上に形成された絶縁層の、上記シリコン基体
   ないしは薄膜の配線接続部上に接続孔を穿設する工程
   と、 該接続孔を通じて上記シリコン基体ないしは薄膜に、結
   晶学的エッチングにより（１１１）結晶面による斜面を
   有する凹部を形成する工程と、 上記接続孔及び上記凹部を通じて上記シリコン基体ない
   しは薄膜の上記配線接続部に配線を接続する工程とを採
   ることを特徴とする半導体装置の製法。
6. 【請求項６】 異方性ドライエッチングによって上記絶
   縁層の接続孔の穿設を行ったことを特徴とする請求項５
   に記載の半導体装置の製法。