JP2798001B2 - 半導体装置の製造方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
関し、特に半導体デバイスに自己整合型のコンタクト孔
を形成する方法に関する。
形成される半導体集積回路は、高密度化あるいは高集積
化の一途を辿り、SRAMのような集積回路では、製品
レベルで4メガビットから16メガビットあるいはそれ
以上へと集積度が増大してきている。更に、このSRA
Mでは回路動作の高速化と共に低消費電力化も強く要求
されてきている。
Mも含めた大規模の集積回路では、多くの半導体素子を
1チップ上に形成する必要がある一方で、製品のコスト
あるいは歩留りの観点からチップサイズを極力小さくす
る必要がある。ここで、チップサイズの縮小は、メモリ
セルをいかに小さくするかにかかっている。そして、複
雑なメモリセル構造を有し微細な加工を要するSRAM
のメモリセルの縮小では、メモリセル内のコンタクト孔
と他の半導体素子パターンとの間隔を狭める方法の検討
が特に重要になってきている。このために、前述の半導
体素子パターンに自己整合するコンタクト孔すなわち自
己整合コンタクト孔の適用方法の検討が必須となる。こ
こで、半導体素子パターンとはトランジスタのソース・
ドレイン拡散層パターン、ゲート電極パターンあるいは
電源等の配線パターンさらには素子分離絶縁膜パターン
などである。
トランジスタ(以下、MOSトランジスタと呼称する)
で形成されるCMOS型のスタティック型メモリセルに
ついて説明する。
図6および図7はこのメモリセルの製法を説明するため
の製造工程順の断面図である。ここで、この断面図は図
5に記すA’−B’で切断したところを示している。
トランジスタ、駆動MOSトランジスタおよび転送MO
Sトランジスタの形成工程後の平面図である。
Pウェルの形成されたシリコン基板の表面に素子分離絶
縁膜101に囲われたシリコン活性領域102,102
a、103、103aが形成される。そして、駆動MO
Sトランジスタおよび負荷MOSトランジスタの負荷・
駆動用ゲート電極104および104aがそれぞれ設け
られる。さらに、転送MOSトランジスタの転送用ゲー
ト電極ともなるワード線105が形成される。
よび転送MOSトランジスタのソース・ドレイン領域と
なる導電型がN型の拡散層は、先述のシリコン活性領域
102および102aのうち上述のゲート電極の形成さ
れていない領域へのヒ素の不純物のイオン注入で設けら
れる。また、前述のシリコン活性層103および103
aのうちゲート電極の形成されていない領域に、ボロン
不純物がイオン注入で導入され、負荷MOSトランジス
タのソース・ドレイン領域となる導電型がP型の拡散層
が設けられる。
縁膜が形成されこの層間絶縁膜に図5に示すように接地
用コンタクト孔106,106aが形成される。そし
て、これらのコンタクト孔を通して駆動MOSトランジ
スタのソース領域と接地用配線(図示されず)が電気的
に接続される。さらに、駆動MOSトランジスタのドレ
イン領域に接続用コンタクト孔107および107aが
形成される。
aが形成され、これらのコンタクト孔を通して負荷MO
Sトランジスタのソース領域に電源電圧が印加される。
さらに、この負荷MOSトランジスタのドレイン領域に
接続用コンタクト孔109と109aが形成される。そ
して、接続用コンタクト孔107と109間に、配線が
形成され(図示されず)駆動MOSトランジスタのドレ
イン領域および負荷・駆動用ゲート電極104aと負荷
MOSトランジスタのドレイン領域とが電気的に接続さ
れる。同様に、接続用コンタクト孔107aと109a
間にも配線が形成され(図示されず)、負荷MOSトラ
ンジスタのドレイン領域および負荷・駆動用ゲート電極
104と駆動MOSトランジスタのドレイン領域とが電
気的に接続がなされる。
110aが形成されビット線(図示されず)が形成され
て、従来の技術のスタティック型メモリセルの平面構造
はできあがる。
型メモリセル構造では、図5に示すように、少くとも1
0個のコンタクト孔が必要になる。そして、これらのコ
ンタクト孔のうち接続用コンタクト孔107は、シリコ
ン活性領域102に形成された駆動MOSトランジスタ
のドレイン領域と負荷・駆動用ゲート電極104aとに
跨がって形成されている。同様に、接続用コンタクト孔
109aは、シリコン活性領域103aに形成された負
荷MOSトランジスタのドレイン領域と負荷・駆動用ゲ
ート電極104とに跨がって形成されている。
について図6と図7に基づいて説明する。図6(a)に
示すように、シリコン基板201の表面に選択的に素子
分離絶縁膜202が形成される。そして、前述の負荷M
OSトランジスタのゲート絶縁膜203が形成される。
このようにした後、ポリサイド膜204が堆積され、第
1レジストマスク205が形成される。
ッチングのマスクにして、ポリサイド膜204が加工さ
れる。このようにして、図6(b)に示す負荷・駆動用
ゲート電極206および206aが形成される。
れ、さらに、ドライエッチングによる全面の異方性エッ
チングがなされる。このようにして、図6(c)に示す
ように、サイドウォール絶縁膜207が前述の負荷・駆
動用ゲート電極206および206aの側壁に形成され
る。そして、ボロンのイオン注入と熱処理によりP型の
拡散層208が形成される。これが負荷MOSトランジ
スタのソース・ドレイン領域になる。
膜209が形成される。そして、第2レジストマスク2
10が形成され、これをドライエッチングマスクにして
前述層間絶縁膜209が加工されコンタクト孔が設けら
れる。ここで、負荷・駆動用ゲート電極206aと拡散
層208に跨がるコンタクト孔が形成される。これが図
5で説明した接続用コンタクト孔109aである。
211が成膜される。そして、第3レジストマスク21
2が形成される。これをドライエッチングのマスクにし
て、金属薄膜211が加工され、図7(c)に示すよう
に、接続用配線213と213aさらに電源用配線21
4と214aが形成される。この接続用配線213およ
び213aは、それぞれ、図5で説明した接続用コンタ
クト孔107と109間および接続用コンタクト孔10
7aと109a間を接続する。
ク型メモリセルのコンタクト孔および半導体素子は形成
される。
タクト孔の形成方法では、MOSトランジスタのゲート
電極の側壁にサイドウォール絶縁膜を形成しMOSトラ
ンジスタのソース・ドレイン領域とゲート電極上に自己
整合型のコンタクト孔を形成することは難しい。このた
めに、特にコンタクト孔を多量に形成しなければならな
いスタティック型メモリセルの縮小化は困難になる。こ
れは、メモリセルのサイズが、半導体素子パターンの微
細化に反して、このコンタクト孔形成のためのマージン
に制限されるようになるためである。
ート電極上とソース・ドレイン領域上に自己整合型のコ
ンタクト孔を形成する方法を提供し、半導体デバイス特
にスタティック型メモリセル寸法の縮小を容易にするこ
とである。
導体基板上にMOSトランジスタを形成する工程におい
て、前記MOSトランジスタのゲート電極となる導電体
薄膜を前記半導体基板の主面に形成したゲート絶縁膜上
に成膜した後、前記導電体薄膜に積層する第1の絶縁膜
として過剰のシリコン原子を含むシリコン酸化膜を形成
する工程と、前記積層した導電体薄膜と前記第1の絶縁
膜とを同一の前記ゲート電極のパターンに加工する工程
と、前記ゲート電極パターンの所定の領域の前記第1の
絶縁膜をエッチング除去する工程と、前記エッチング除
去後、全体を被覆する第2の絶縁膜として二酸化シリコ
ン膜を堆積させる工程と、前記第2の絶縁膜に異方性の
ドライエッチングを施し前記導電体薄膜のゲート電極パ
ターンの側壁と前記第1の絶縁膜のパターンの側壁とに
前記第2の絶縁膜によるサイドウォール絶縁膜を形成し
前記サイドウォール絶縁膜を前記MOSトランジスタの
コンタクト孔の側壁にする工程とを含む。
ライエッチングを施した後、前記半導体基板の表面、前
記サイドウォール絶縁膜、前記導電体薄膜のゲート電極
表面および前記第1の絶縁膜に被着する第3の絶縁膜を
堆積させ、前記第3の絶縁膜の所定の領域をエッチング
マスクを用いてドライエッチングし前記コンタクト孔を
形成する工程を含む。
されるスタティック型メモリセルの前記MOSトランジ
スタのゲート電極上およびソース・ドレイン領域上に前
記コンタタクト孔を形成する。
る。図1は、本発明の場合のメモリセルの平面図であ
り、図2および図3はこのメモリセルの製法を説明する
ための製造工程順の断面図である。ここで、この断面図
は図1に記すA−Bで切断したところを示している。
モリセルを構成する負荷MOSトランジスタ、駆動MO
Sトランジスタおよび転送MOSトランジスタの形成工
程後の平面図である。
の形成されたシリコン基板の表面に素子分離絶縁膜1に
囲われたシリコン活性領域2,2a、3、3aが形成さ
れる。そして、駆動MOSトランジスタおよび負荷MO
Sトランジスタの負荷・駆動用ゲート電極4および4a
がそれぞれ設けられる。さらに、転送MOSトランジス
タの転送用ゲート電極ともなるワード線5が形成され
る。
よび転送MOSトランジスタのソース・ドレイン領域と
なるN型の拡散層は、先述のシリコン活性領域2および
2aのうち上述のゲート電極の形成されていない領域へ
のヒ素の不純物のイオン注入で設けられる。また、前述
のシリコン活性層3および3aのうちゲート電極の形成
されていない領域に、ボロン不純物がイオン注入で導入
され、負荷MOSトランジスタのソース・ドレイン領域
となるP型の拡散層が設けられる。
ン酸化膜が堆積され、異方性のドライエッチングが行わ
れて、半導体素子パターンである前述の素子分離絶縁膜
1と負荷・駆動用ゲート電極4と4aおよびワード線5
に対し自己整合するコンタクト孔が形成される。なお、
駆動MOSトランジスタのドレイン領域とゲート電極領
域に跨がるコンタクト孔の形成のためには、予め、接続
用コンタクト孔6が設けられる。あるいは、負荷MOS
トランジスタのドレイン領域とゲート電極に跨がるコン
タクト孔の場合も、同様に接続用コンタクト孔6aが設
けられる。
ト孔、電源用コンタクト孔、接続用コンタクト孔、ビッ
ト線用コンタクト孔は全て自己整合型コンタクト孔にな
る。そして、本発明のスタティック型メモリセルの平面
構造はできあがる。
について図2と図3に基づいて説明する。この実施例で
は、半導体デバイスは0.5μm程度の設計基準で構成
されるものとする。図2(a)に示すように、シリコン
基板11の表面に選択的に素子分離絶縁膜12が形成さ
れる。ここで、この素子分離絶縁膜12は膜厚が400
nm程度のシリコン酸化膜である。そして、前述の負荷
MOSトランジスタのゲート絶縁膜13が形成される。
これは、膜厚が10nm程度のシリコン酸化膜である。
・ポリサイド膜14が堆積され、このタングステン・ポ
リサイド膜14を被覆する第1の絶縁膜である絶縁薄膜
15が形成される。この絶縁薄膜15は膜厚が300n
m程度のCVD(化学気相成長)法によリ堆積され過剰
のシリコン原子を含むシリコン酸化膜(以下、SRO膜
と呼称する)である。
簡単に述べる。この膜の形成方法は以下のようである。
すなわち、減圧の可能な石英の反応管をヒーター加熱す
る減圧CVD炉において、炉の温度を700℃〜800
℃に設定し、反応ガスとしてモノシランと亜酸化窒素の
ガスをそれぞれ別のガス導入口を通して炉内に入れる。
ここで雰囲気ガスには窒素ガスを使用し、これらのガス
の全圧力を1Torr程度にする。この成膜方法で二酸
化シリコン膜に過剰のシリコンを含有させる。そのため
にモノシランと亜酸化窒素のガス流量比を変え、モノシ
ランのガス流量を増加させる。ここでモノシランのガス
流量比が増えるに従い過剰のシリコン量は増加する。こ
のようにして過剰シリコンを含有したシリコン酸化物の
薄膜すなわちSRO膜が形成される。このSRO膜は二
酸化シリコン(SiO2 )膜に微小なシリコン集合体の
混入した構造の絶縁物である。
シリコン原子を5〜10at%含有するものが用いられ
るものとする。
る。そして、この第1レジストマスク16をドライエッ
チングのマスクにして、絶縁薄膜15の一部が加工され
る。このようにして、図1で説明した接続用コンタクト
孔6aが形成されるようになる。
トマスク17が形成される。そして、これをドライエッ
チングのマスクにしてタングステン・ポリサイド膜14
が加工される。このようにして、図2(c)に示すよう
に、負荷・駆動用ゲート電極18および18aが形成さ
れ、これらのゲート電極上に保護絶縁膜19および19
aが形成される。ここで、負荷・駆動用ゲート電極18
a上には、このゲート電極の一部を被覆するように保護
絶縁膜19aが形成される。
200nmのシリコン酸化膜がCVD法で堆積され、さ
らに、ドライエッチングによる全面の異方性エッチング
がなされる。ここで、このドライエッチングで用いられ
る反応ガスはC4 F8 とCOの混合ガスである。この反
応ガスでは、SRO膜はほとんどエッチングされずシリ
コン酸化膜が選択的にエッチングされる。
に、サイドウォール絶縁膜20が前述の負荷・駆動用ゲ
ート電極18および18aの側壁あるいは保護絶縁膜1
9および19aの側壁部に形成される。そして、ボロン
のイオン注入と熱処理によりP型の拡散層21が形成さ
れる。このP型の拡散層21が負荷MOSトランジスタ
のソース・ドレイン領域になる。
22が成膜される。ここで、この金属薄膜22は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、図3(c)に示すよう
に、第3レジストマスク23が形成される。これをドラ
イエッチングのマスクにして、金属薄膜22が加工さ
れ、図3(d)に示すように、接続用配線24と24a
さらに電源用配線25と25aが形成される。
孔を有するCMOSのスタティック型メモリセルが形成
される。そして、本発明の自己整合型コンタクト孔を有
するメモリセルのセル面積は、従来の技術で形成される
メモリセルの面積よりも20%程度縮減されるようにな
る。
いて説明する。この第2の実施例は自己整合型のコンタ
クト孔を選択的に形成する場合である。ここで、第1の
実施例で説明した図2(c)の負荷・駆動用ゲート電極
18および18aの形成と保護絶縁膜19および19a
の形成工程までは同一である。図4は、それ以降の工程
の製造工程順の断面図である。ここで、第1の実施例と
同一のものは同一の符号が用いられる。
18および18aが形成され、これらのゲート電極上に
保護絶縁膜19および19aが形成される。ここで、負
荷・駆動用ゲート電極18a上には、このゲート電極の
一部を被覆するように保護絶縁膜19aが形成される。
引続いて、全面に膜厚250nmのシリコン酸化膜が堆
積され、さらに、ドライエッチングによる全面の異方性
エッチングがなされる。このようにして、図4(a)に
示すように、サイドウォール絶縁膜20が前述の負荷・
駆動用ゲート電極18および18aの側壁あるいは保護
絶縁膜19および19aの側壁部に形成される。そし
て、ボロンのイオン注入と熱処理によりP型の拡散層2
1が形成される。このP型の拡散層21が負荷MOSト
ランジスタのソース・ドレイン領域になる。
ある埋込み絶縁膜26が形成される。この埋込み絶縁膜
26は、前述の保護絶縁膜19、19aおよびサイドウ
ォール絶縁膜20よりドライエッチングにおけるエッチ
グ速度の高い絶縁材料である。例えば、塗布法で形成さ
れるSOG(スピン・オン・グラス)膜あるいはCMP
(化学的機械研磨)法で平坦化されたボロンまたはリン
不純物を含有するシリコン酸化膜が用いられる。ここ
で、この埋込み絶縁膜26の下地に膜厚が5nm程度の
シリコン酸化膜が形成されていてもよい。
ストマスク27が形成される。そして、これをドライエ
ッチングのマスクにして、前述の埋込み絶縁膜26が選
択的にエッチングされる。ここで、このドライエッチン
グに用いられる反応ガスはCHF3 とCOの混合ガスで
ある。
22が成膜される。ここで、この金属薄膜22は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、第3レジストマスク2
3が形成される。これをドライエッチングのマスクにし
て、金属薄膜22が加工され、接続用配線24と24a
が形成される。
孔を有するCMOSのスタティック型メモリセルが形成
される。この第2の実施例の場合は、コンタタクトを開
口するところを限定する場合に効果的である。
型メモリセルの形成に適用される場合について示され
た。しかし、これ以外の半導体デバイス例えばSRAM
またはDRAM等の周辺回路部の形成に適用しても同様
の効果は生じるものである。
化膜が、第2の絶縁膜にボロンまたはリン不純物を含む
シリコン酸化膜が、第3の絶縁膜にポリイミド等の有機
系の絶縁膜が用いられてもよい。
Sトランジスタのソース・ドレイン領域に自己整合型コ
ンタクト孔を形成するとともに、MOSトランジスタの
ゲート電極にも同一工程で自己整合型コンタタクト孔を
形成する。あるいは、MOSトランジスタのゲート電極
とソース・ドレイン領域とに跨がった共通のコンタクト
孔を自己整合型に形成する。
孔のためのマージンが不必要になり、このマージン設定
による半導体デバイスの縮小化の制限がなくなる。そし
て、半導体装置の微細化による高集積化あるいは高密度
化が容易になるとともに、半導体装置の高速化さらには
低価格可が促進される。特に、このことはSRAMにお
いて顕著である。
セルの平面図である。
の断面図である。
の断面図である。
の断面図である。
図である。
図である。
図である。
領域 104,104a,206,206a 負荷・駆動用
ゲート電極 106,106a 接地用コンタクト孔 107,107a,109,109a 接続用コンタ
クト孔 110,110a ビット線用コンタクト孔 204 ポリサイド膜 209 層間絶縁膜
Claims (3)
- 【請求項1】 半導体基板上に絶縁ゲート電界効果トラ
ンジスタを形成する工程において、前記絶縁ゲート電界
効果トランジスタのゲート電極となる導電体薄膜を前記
半導体基板の主面に形成したゲート絶縁膜上に成膜した
後、前記導電体薄膜に積層する第1の絶縁膜として過剰
のシリコン原子を含むシリコン酸化膜を形成する工程
と、前記積層した導電体薄膜と前記第1の絶縁膜とを同
一の前記ゲート電極のパターンに加工する工程と、前記
ゲート電極パターンの所定の領域の前記第1の絶縁膜を
エッチング除去する工程と、前記エッチング除去後、全
体を被覆する第2の絶縁膜として二酸化シリコン膜を堆
積させる工程と、前記第2の絶縁膜に異方性のドライエ
ッチングを施し前記導電体薄膜のゲート電極パターンの
側壁と前記第1の絶縁膜のパターンの側壁とに前記第2
の絶縁膜によるサイドウォール絶縁膜を形成し前記サイ
ドウォール絶縁膜を前記絶縁ゲート電界効果トランジス
タのコンタクト孔の側壁にする工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項2】 前記第2の絶縁膜に異方性のドライエッ
チングを施した後、前記半導体基板の表面、前記サイド
ウォール絶縁膜、前記導電体薄膜のゲート電極表面およ
び前記第1の絶縁膜に被着する第3の絶縁膜を堆積さ
せ、前記第3の絶縁膜の所定の領域をエッチングマスク
を用いてドライエッチングし前記コンタクト孔を形成す
る請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記半導体装置が6個の絶縁ゲート電界
効果トランジスタで構成されるスタティック型メモリセ
ルを含み、前記絶縁ゲート電界効果トランジスタのゲー
ト電極上およびソース・ドレイン領域上に前記コンタタ
クト孔を形成することを特徴とする請求項1または請求
項2記載の半導体装置の製造方法。
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