JPH08288506A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08288506A JPH08288506A JP7095257A JP9525795A JPH08288506A JP H08288506 A JPH08288506 A JP H08288506A JP 7095257 A JP7095257 A JP 7095257A JP 9525795 A JP9525795 A JP 9525795A JP H08288506 A JPH08288506 A JP H08288506A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳトランジスタのゲート電極上とソース・
ドレイン領域上に自己整合型のコンタクト孔を同一工程
で形成する。 【構成】ＭＯＳトランジスタのゲート電極となる導電体
薄膜をゲート絶縁膜上に成膜した後、導電体薄膜に積層
する第１の絶縁膜を形成する工程と、導電体薄膜と第１
の絶縁膜とを同一のゲート電極のパターンに加工する工
程と、前記加工後に、ゲート電極パターンの所定の領域
の第１の絶縁膜をエッチング除去する工程と、前記エッ
チング除去後、全体を被覆する第２の絶縁膜を堆積させ
る工程と、異方性のドライエッチングで前記導電体薄膜
のゲート電極パターンの側壁と前記第１の絶縁膜のパタ
ーンの側壁とに第２の絶縁膜でサイドウォール絶縁膜を
形成してＭＯＳトランジスタのコンタクト孔の側壁にす
る工程とを含む。
ドレイン領域上に自己整合型のコンタクト孔を同一工程
で形成する。 【構成】ＭＯＳトランジスタのゲート電極となる導電体
薄膜をゲート絶縁膜上に成膜した後、導電体薄膜に積層
する第１の絶縁膜を形成する工程と、導電体薄膜と第１
の絶縁膜とを同一のゲート電極のパターンに加工する工
程と、前記加工後に、ゲート電極パターンの所定の領域
の第１の絶縁膜をエッチング除去する工程と、前記エッ
チング除去後、全体を被覆する第２の絶縁膜を堆積させ
る工程と、異方性のドライエッチングで前記導電体薄膜
のゲート電極パターンの側壁と前記第１の絶縁膜のパタ
ーンの側壁とに第２の絶縁膜でサイドウォール絶縁膜を
形成してＭＯＳトランジスタのコンタクト孔の側壁にす
る工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体デバイスに自己整合型のコンタクト孔
を形成する方法に関する。
関し、特に半導体デバイスに自己整合型のコンタクト孔
を形成する方法に関する。
【０００２】
【従来の技術】半導体基板、特にシリコン半導体基板に
形成される半導体集積回路は、高密度化あるいは高集積
化の一途を辿り、ＳＲＡＭのような集積回路では、製品
レベルで４メガビットから１６メガビットあるいはそれ
以上へと集積度が増大してきている。更に、このＳＲＡ
Ｍでは回路動作の高速化と共に低消費電力化も強く要求
されてきている。
形成される半導体集積回路は、高密度化あるいは高集積
化の一途を辿り、ＳＲＡＭのような集積回路では、製品
レベルで４メガビットから１６メガビットあるいはそれ
以上へと集積度が増大してきている。更に、このＳＲＡ
Ｍでは回路動作の高速化と共に低消費電力化も強く要求
されてきている。
【０００３】また、このようなＳＲＡＭに限らずＤＲＡ
Ｍも含めた大規模の集積回路では、多くの半導体素子を
１チップ上に形成する必要がある一方で、製品のコスト
あるいは歩留りの観点からチップサイズを極力小さくす
る必要がある。ここで、チップサイズの縮小は、メモリ
セルをいかに小さくするかにかかっている。そして、複
雑なメモリセル構造を有し微細な加工を要するＳＲＡＭ
のメモリセルの縮小では、メモリセル内のコンタクト孔
と他の半導体素子パターンとの間隔を狭める方法の検討
が特に重要になってきている。このために、前述の半導
体素子パターンに自己整合するコンタクト孔すなわち自
己整合コンタクト孔の適用方法の検討が必須となる。こ
こで、半導体素子パターンとはトランジスタのソース・
ドレイン拡散層パターン、ゲート電極パターンあるいは
電源等の配線パターンさらには素子分離絶縁膜パターン
などである。
Ｍも含めた大規模の集積回路では、多くの半導体素子を
１チップ上に形成する必要がある一方で、製品のコスト
あるいは歩留りの観点からチップサイズを極力小さくす
る必要がある。ここで、チップサイズの縮小は、メモリ
セルをいかに小さくするかにかかっている。そして、複
雑なメモリセル構造を有し微細な加工を要するＳＲＡＭ
のメモリセルの縮小では、メモリセル内のコンタクト孔
と他の半導体素子パターンとの間隔を狭める方法の検討
が特に重要になってきている。このために、前述の半導
体素子パターンに自己整合するコンタクト孔すなわち自
己整合コンタクト孔の適用方法の検討が必須となる。こ
こで、半導体素子パターンとはトランジスタのソース・
ドレイン拡散層パターン、ゲート電極パターンあるいは
電源等の配線パターンさらには素子分離絶縁膜パターン
などである。
【０００４】以下に、通常の６個の絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタと呼称する）
で形成されるＣＭＯＳ型のスタティック型メモリセルに
ついて説明する。
トランジスタ（以下、ＭＯＳトランジスタと呼称する）
で形成されるＣＭＯＳ型のスタティック型メモリセルに
ついて説明する。
【０００５】図５は前述のメモリセルの平面図であり、
図６および図７はこのメモリセルの製法を説明するため
の製造工程順の断面図である。ここで、この断面図は図
５に記すＡ’−Ｂ’で切断したところを示している。
図６および図７はこのメモリセルの製法を説明するため
の製造工程順の断面図である。ここで、この断面図は図
５に記すＡ’−Ｂ’で切断したところを示している。
【０００６】図５は、メモリセルを構成する負荷ＭＯＳ
トランジスタ、駆動ＭＯＳトランジスタおよび転送ＭＯ
Ｓトランジスタの形成工程後の平面図である。
トランジスタ、駆動ＭＯＳトランジスタおよび転送ＭＯ
Ｓトランジスタの形成工程後の平面図である。
【０００７】図５に示すように、導電型がＰ型あるいは
Ｐウェルの形成されたシリコン基板の表面に素子分離絶
縁膜１０１に囲われたシリコン活性領域１０２，１０２
ａ、１０３、１０３ａが形成される。そして、駆動ＭＯ
Ｓトランジスタおよび負荷ＭＯＳトランジスタの負荷・
駆動用ゲート電極１０４および１０４ａがそれぞれ設け
られる。さらに、転送ＭＯＳトランジスタの転送用ゲー
ト電極ともなるワード線１０５が形成される。
Ｐウェルの形成されたシリコン基板の表面に素子分離絶
縁膜１０１に囲われたシリコン活性領域１０２，１０２
ａ、１０３、１０３ａが形成される。そして、駆動ＭＯ
Ｓトランジスタおよび負荷ＭＯＳトランジスタの負荷・
駆動用ゲート電極１０４および１０４ａがそれぞれ設け
られる。さらに、転送ＭＯＳトランジスタの転送用ゲー
ト電極ともなるワード線１０５が形成される。
【０００８】そして、前述の駆動ＭＯＳトランジスタお
よび転送ＭＯＳトランジスタのソース・ドレイン領域と
なる導電型がＮ型の拡散層は、先述のシリコン活性領域
１０２および１０２ａのうち上述のゲート電極の形成さ
れていない領域へのヒ素の不純物のイオン注入で設けら
れる。また、前述のシリコン活性層１０３および１０３
ａのうちゲート電極の形成されていない領域に、ボロン
不純物がイオン注入で導入され、負荷ＭＯＳトランジス
タのソース・ドレイン領域となる導電型がＰ型の拡散層
が設けられる。
よび転送ＭＯＳトランジスタのソース・ドレイン領域と
なる導電型がＮ型の拡散層は、先述のシリコン活性領域
１０２および１０２ａのうち上述のゲート電極の形成さ
れていない領域へのヒ素の不純物のイオン注入で設けら
れる。また、前述のシリコン活性層１０３および１０３
ａのうちゲート電極の形成されていない領域に、ボロン
不純物がイオン注入で導入され、負荷ＭＯＳトランジス
タのソース・ドレイン領域となる導電型がＰ型の拡散層
が設けられる。
【０００９】このようにした後、全体を被覆する層間絶
縁膜が形成されこの層間絶縁膜に図５に示すように接地
用コンタクト孔１０６，１０６ａが形成される。そし
て、これらのコンタクト孔を通して駆動ＭＯＳトランジ
スタのソース領域と接地用配線（図示されず）が電気的
に接続される。さらに、駆動ＭＯＳトランジスタのドレ
イン領域に接続用コンタクト孔１０７および１０７ａが
形成される。
縁膜が形成されこの層間絶縁膜に図５に示すように接地
用コンタクト孔１０６，１０６ａが形成される。そし
て、これらのコンタクト孔を通して駆動ＭＯＳトランジ
スタのソース領域と接地用配線（図示されず）が電気的
に接続される。さらに、駆動ＭＯＳトランジスタのドレ
イン領域に接続用コンタクト孔１０７および１０７ａが
形成される。
【００１０】また、電源用コンタクト孔１０８と１０８
ａが形成され、これらのコンタクト孔を通して負荷ＭＯ
Ｓトランジスタのソース領域に電源電圧が印加される。
さらに、この負荷ＭＯＳトランジスタのドレイン領域に
接続用コンタクト孔１０９と１０９ａが形成される。そ
して、接続用コンタクト孔１０７と１０９間に、配線が
形成され（図示されず）駆動ＭＯＳトランジスタのドレ
イン領域および負荷・駆動用ゲート電極１０４ａと負荷
ＭＯＳトランジスタのドレイン領域とが電気的に接続さ
れる。同様に、接続用コンタクト孔１０７ａと１０９ａ
間にも配線が形成され（図示されず）、負荷ＭＯＳトラ
ンジスタのドレイン領域および負荷・駆動用ゲート電極
１０４と駆動ＭＯＳトランジスタのドレイン領域とが電
気的に接続がなされる。
ａが形成され、これらのコンタクト孔を通して負荷ＭＯ
Ｓトランジスタのソース領域に電源電圧が印加される。
さらに、この負荷ＭＯＳトランジスタのドレイン領域に
接続用コンタクト孔１０９と１０９ａが形成される。そ
して、接続用コンタクト孔１０７と１０９間に、配線が
形成され（図示されず）駆動ＭＯＳトランジスタのドレ
イン領域および負荷・駆動用ゲート電極１０４ａと負荷
ＭＯＳトランジスタのドレイン領域とが電気的に接続さ
れる。同様に、接続用コンタクト孔１０７ａと１０９ａ
間にも配線が形成され（図示されず）、負荷ＭＯＳトラ
ンジスタのドレイン領域および負荷・駆動用ゲート電極
１０４と駆動ＭＯＳトランジスタのドレイン領域とが電
気的に接続がなされる。
【００１１】そして、ビット線用コンタクト孔１１０，
１１０ａが形成されビット線（図示されず）が形成され
て、従来の技術のスタティック型メモリセルの平面構造
はできあがる。
１１０ａが形成されビット線（図示されず）が形成され
て、従来の技術のスタティック型メモリセルの平面構造
はできあがる。
【００１２】このような通常のＣＭＯＳのスタティック
型メモリセル構造では、図５に示すように、少くとも１
０個のコンタクト孔が必要になる。そして、これらのコ
ンタクト孔のうち接続用コンタクト孔１０７は、シリコ
ン活性領域１０２に形成された駆動ＭＯＳトランジスタ
のドレイン領域と負荷・駆動用ゲート電極１０４ａとに
跨がって形成されている。同様に、接続用コンタクト孔
１０９ａは、シリコン活性領域１０３ａに形成された負
荷ＭＯＳトランジスタのドレイン領域と負荷・駆動用ゲ
ート電極１０４とに跨がって形成されている。
型メモリセル構造では、図５に示すように、少くとも１
０個のコンタクト孔が必要になる。そして、これらのコ
ンタクト孔のうち接続用コンタクト孔１０７は、シリコ
ン活性領域１０２に形成された駆動ＭＯＳトランジスタ
のドレイン領域と負荷・駆動用ゲート電極１０４ａとに
跨がって形成されている。同様に、接続用コンタクト孔
１０９ａは、シリコン活性領域１０３ａに形成された負
荷ＭＯＳトランジスタのドレイン領域と負荷・駆動用ゲ
ート電極１０４とに跨がって形成されている。
【００１３】次に、このようなコンタクト孔の形成方法
について図６と図７に基づいて説明する。図６（ａ）に
示すように、シリコン基板２０１の表面に選択的に素子
分離絶縁膜２０２が形成される。そして、前述の負荷Ｍ
ＯＳトランジスタのゲート絶縁膜２０３が形成される。
このようにした後、ポリサイド膜２０４が堆積され、第
１レジストマスク２０５が形成される。
について図６と図７に基づいて説明する。図６（ａ）に
示すように、シリコン基板２０１の表面に選択的に素子
分離絶縁膜２０２が形成される。そして、前述の負荷Ｍ
ＯＳトランジスタのゲート絶縁膜２０３が形成される。
このようにした後、ポリサイド膜２０４が堆積され、第
１レジストマスク２０５が形成される。
【００１４】次に、この第１レジストマスクをドライエ
ッチングのマスクにして、ポリサイド膜２０４が加工さ
れる。このようにして、図６（ｂ）に示す負荷・駆動用
ゲート電極２０６および２０６ａが形成される。
ッチングのマスクにして、ポリサイド膜２０４が加工さ
れる。このようにして、図６（ｂ）に示す負荷・駆動用
ゲート電極２０６および２０６ａが形成される。
【００１５】引続いて、全面にシリコン酸化膜が堆積さ
れ、さらに、ドライエッチングによる全面の異方性エッ
チングがなされる。このようにして、図６（ｃ）に示す
ように、サイドウォール絶縁膜２０７が前述の負荷・駆
動用ゲート電極２０６および２０６ａの側壁に形成され
る。そして、ボロンのイオン注入と熱処理によりＰ型の
拡散層２０８が形成される。これが負荷ＭＯＳトランジ
スタのソース・ドレイン領域になる。
れ、さらに、ドライエッチングによる全面の異方性エッ
チングがなされる。このようにして、図６（ｃ）に示す
ように、サイドウォール絶縁膜２０７が前述の負荷・駆
動用ゲート電極２０６および２０６ａの側壁に形成され
る。そして、ボロンのイオン注入と熱処理によりＰ型の
拡散層２０８が形成される。これが負荷ＭＯＳトランジ
スタのソース・ドレイン領域になる。
【００１６】次に、図７（ａ）に示すように、層間絶縁
膜２０９が形成される。そして、第２レジストマスク２
１０が形成され、これをドライエッチングマスクにして
前述層間絶縁膜２０９が加工されコンタクト孔が設けら
れる。ここで、負荷・駆動用ゲート電極２０６ａと拡散
層２０８に跨がるコンタクト孔が形成される。これが図
５で説明した接続用コンタクト孔１０９ａである。
膜２０９が形成される。そして、第２レジストマスク２
１０が形成され、これをドライエッチングマスクにして
前述層間絶縁膜２０９が加工されコンタクト孔が設けら
れる。ここで、負荷・駆動用ゲート電極２０６ａと拡散
層２０８に跨がるコンタクト孔が形成される。これが図
５で説明した接続用コンタクト孔１０９ａである。
【００１７】次に、図７（ｂ）に示すように、金属薄膜
２１１が成膜される。そして、第３レジストマスク２１
２が形成される。これをドライエッチングのマスクにし
て、金属薄膜２１１が加工され、図７（ｃ）に示すよう
に、接続用配線２１３と２１３ａさらに電源用配線２１
４と２１４ａが形成される。この接続用配線２１３およ
び２１３ａは、それぞれ、図５で説明した接続用コンタ
クト孔１０７と１０９間および接続用コンタクト孔１０
７ａと１０９ａ間を接続する。
２１１が成膜される。そして、第３レジストマスク２１
２が形成される。これをドライエッチングのマスクにし
て、金属薄膜２１１が加工され、図７（ｃ）に示すよう
に、接続用配線２１３と２１３ａさらに電源用配線２１
４と２１４ａが形成される。この接続用配線２１３およ
び２１３ａは、それぞれ、図５で説明した接続用コンタ
クト孔１０７と１０９間および接続用コンタクト孔１０
７ａと１０９ａ間を接続する。
【００１８】以上のようにして、ＣＭＯＳのスタティッ
ク型メモリセルのコンタクト孔および半導体素子は形成
される。
ク型メモリセルのコンタクト孔および半導体素子は形成
される。
【００１９】
【発明が解決しようとする課題】このような従来のコン
タクト孔の形成方法では、ＭＯＳトランジスタのゲート
電極の側壁にサイドウォール絶縁膜を形成しＭＯＳトラ
ンジスタのソース・ドレイン領域とゲート電極上に自己
整合型のコンタクト孔を形成することは難しい。このた
めに、特にコンタクト孔を多量に形成しなければならな
いスタティック型メモリセルの縮小化は困難になる。こ
れは、メモリセルのサイズが、半導体素子パターンの微
細化に反して、このコンタクト孔形成のためのマージン
に制限されるようになるためである。
タクト孔の形成方法では、ＭＯＳトランジスタのゲート
電極の側壁にサイドウォール絶縁膜を形成しＭＯＳトラ
ンジスタのソース・ドレイン領域とゲート電極上に自己
整合型のコンタクト孔を形成することは難しい。このた
めに、特にコンタクト孔を多量に形成しなければならな
いスタティック型メモリセルの縮小化は困難になる。こ
れは、メモリセルのサイズが、半導体素子パターンの微
細化に反して、このコンタクト孔形成のためのマージン
に制限されるようになるためである。
【００２０】本発明の目的は、ＭＯＳトランジスタのゲ
ート電極上とソース・ドレイン領域上に自己整合型のコ
ンタクト孔を形成する方法を提供し、半導体デバイス特
にスタティック型メモリセル寸法の縮小を容易にするこ
とである。
ート電極上とソース・ドレイン領域上に自己整合型のコ
ンタクト孔を形成する方法を提供し、半導体デバイス特
にスタティック型メモリセル寸法の縮小を容易にするこ
とである。
【００２１】
【課題を解決するための手段】このために本発明は、半
導体基板上にＭＯＳトランジスタを形成する工程におい
て、前記ＭＯＳトランジスタのゲート電極となる導電体
薄膜を前記半導体基板の主面に形成したゲート絶縁膜上
に成膜した後、前記導電体薄膜に積層する第１の絶縁膜
を形成する工程と、前記積層した導電体薄膜と第１の絶
縁膜とを同一の前記ゲート電極のパターンに加工する工
程と、前記加工後に、前記ゲート電極パターンの所定の
領域の前記第１の絶縁膜をエッチング除去する工程と、
前記エッチング除去後、全体を被覆する第２の絶縁膜を
堆積させる工程と、前記第２の絶縁膜に異方性のドライ
エッチングを施し前記導電体薄膜のゲート電極パターン
の側壁と前記第１の絶縁膜のパターンの側壁とに前記第
２の絶縁膜によるサイドウォール絶縁膜を形成し前記サ
イドウォール絶縁膜を前記ＭＯＳトランジスタのコンタ
クト孔の側壁にする工程とを含む。
導体基板上にＭＯＳトランジスタを形成する工程におい
て、前記ＭＯＳトランジスタのゲート電極となる導電体
薄膜を前記半導体基板の主面に形成したゲート絶縁膜上
に成膜した後、前記導電体薄膜に積層する第１の絶縁膜
を形成する工程と、前記積層した導電体薄膜と第１の絶
縁膜とを同一の前記ゲート電極のパターンに加工する工
程と、前記加工後に、前記ゲート電極パターンの所定の
領域の前記第１の絶縁膜をエッチング除去する工程と、
前記エッチング除去後、全体を被覆する第２の絶縁膜を
堆積させる工程と、前記第２の絶縁膜に異方性のドライ
エッチングを施し前記導電体薄膜のゲート電極パターン
の側壁と前記第１の絶縁膜のパターンの側壁とに前記第
２の絶縁膜によるサイドウォール絶縁膜を形成し前記サ
イドウォール絶縁膜を前記ＭＯＳトランジスタのコンタ
クト孔の側壁にする工程とを含む。
【００２２】あるいは、前記第２の絶縁膜に異方性のド
ライエッチングを施した後、前記半導体基板の表面、前
記サイドウォール絶縁膜、前記導電体薄膜のゲート電極
表面および前記第１の絶縁膜に被着する第３の絶縁膜を
堆積させ、前記第３の絶縁膜の所定の領域をエッチング
マスクを用いてドライエッチングし前記コンタクト孔を
形成する工程を含む。
ライエッチングを施した後、前記半導体基板の表面、前
記サイドウォール絶縁膜、前記導電体薄膜のゲート電極
表面および前記第１の絶縁膜に被着する第３の絶縁膜を
堆積させ、前記第３の絶縁膜の所定の領域をエッチング
マスクを用いてドライエッチングし前記コンタクト孔を
形成する工程を含む。
【００２３】そして、６個のＭＯＳトランジスタで構成
されるスタティック型メモリセルの前記ＭＯＳトランジ
スタのゲート電極上およびソース・ドレイン領域上に前
記コンタタクト孔を形成する。
されるスタティック型メモリセルの前記ＭＯＳトランジ
スタのゲート電極上およびソース・ドレイン領域上に前
記コンタタクト孔を形成する。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の場合のメモリセルの平面図であ
り、図２および図３はこのメモリセルの製法を説明する
ための製造工程順の断面図である。ここで、この断面図
は図１に記すＡ−Ｂで切断したところを示している。
る。図１は、本発明の場合のメモリセルの平面図であ
り、図２および図３はこのメモリセルの製法を説明する
ための製造工程順の断面図である。ここで、この断面図
は図１に記すＡ−Ｂで切断したところを示している。
【００２５】図１は、従来の技術で述べたのと同様にメ
モリセルを構成する負荷ＭＯＳトランジスタ、駆動ＭＯ
Ｓトランジスタおよび転送ＭＯＳトランジスタの形成工
程後の平面図である。
モリセルを構成する負荷ＭＯＳトランジスタ、駆動ＭＯ
Ｓトランジスタおよび転送ＭＯＳトランジスタの形成工
程後の平面図である。
【００２６】図１に示すように、Ｐ型あるいはＰウェル
の形成されたシリコン基板の表面に素子分離絶縁膜１に
囲われたシリコン活性領域２，２ａ、３、３ａが形成さ
れる。そして、駆動ＭＯＳトランジスタおよび負荷ＭＯ
Ｓトランジスタの負荷・駆動用ゲート電極４および４ａ
がそれぞれ設けられる。さらに、転送ＭＯＳトランジス
タの転送用ゲート電極ともなるワード線５が形成され
る。
の形成されたシリコン基板の表面に素子分離絶縁膜１に
囲われたシリコン活性領域２，２ａ、３、３ａが形成さ
れる。そして、駆動ＭＯＳトランジスタおよび負荷ＭＯ
Ｓトランジスタの負荷・駆動用ゲート電極４および４ａ
がそれぞれ設けられる。さらに、転送ＭＯＳトランジス
タの転送用ゲート電極ともなるワード線５が形成され
る。
【００２７】そして、前述の駆動ＭＯＳトランジスタお
よび転送ＭＯＳトランジスタのソース・ドレイン領域と
なるＮ型の拡散層は、先述のシリコン活性領域２および
２ａのうち上述のゲート電極の形成されていない領域へ
のヒ素の不純物のイオン注入で設けられる。また、前述
のシリコン活性層３および３ａのうちゲート電極の形成
されていない領域に、ボロン不純物がイオン注入で導入
され、負荷ＭＯＳトランジスタのソース・ドレイン領域
となるＰ型の拡散層が設けられる。
よび転送ＭＯＳトランジスタのソース・ドレイン領域と
なるＮ型の拡散層は、先述のシリコン活性領域２および
２ａのうち上述のゲート電極の形成されていない領域へ
のヒ素の不純物のイオン注入で設けられる。また、前述
のシリコン活性層３および３ａのうちゲート電極の形成
されていない領域に、ボロン不純物がイオン注入で導入
され、負荷ＭＯＳトランジスタのソース・ドレイン領域
となるＰ型の拡散層が設けられる。
【００２８】このようにした後、全体を被覆するシリコ
ン酸化膜が堆積され、異方性のドライエッチングが行わ
れて、半導体素子パターンである前述の素子分離絶縁膜
１と負荷・駆動用ゲート電極４と４ａおよびワード線５
に対し自己整合するコンタクト孔が形成される。なお、
駆動ＭＯＳトランジスタのドレイン領域とゲート電極領
域に跨がるコンタクト孔の形成のためには、予め、接続
用コンタクト孔６が設けられる。あるいは、負荷ＭＯＳ
トランジスタのドレイン領域とゲート電極に跨がるコン
タクト孔の場合も、同様に接続用コンタクト孔６ａが設
けられる。
ン酸化膜が堆積され、異方性のドライエッチングが行わ
れて、半導体素子パターンである前述の素子分離絶縁膜
１と負荷・駆動用ゲート電極４と４ａおよびワード線５
に対し自己整合するコンタクト孔が形成される。なお、
駆動ＭＯＳトランジスタのドレイン領域とゲート電極領
域に跨がるコンタクト孔の形成のためには、予め、接続
用コンタクト孔６が設けられる。あるいは、負荷ＭＯＳ
トランジスタのドレイン領域とゲート電極に跨がるコン
タクト孔の場合も、同様に接続用コンタクト孔６ａが設
けられる。
【００２９】このようにして、先述した接地用コンタク
ト孔、電源用コンタクト孔、接続用コンタクト孔、ビッ
ト線用コンタクト孔は全て自己整合型コンタクト孔にな
る。そして、本発明のスタティック型メモリセルの平面
構造はできあがる。
ト孔、電源用コンタクト孔、接続用コンタクト孔、ビッ
ト線用コンタクト孔は全て自己整合型コンタクト孔にな
る。そして、本発明のスタティック型メモリセルの平面
構造はできあがる。
【００３０】次に、このようなコンタクト孔の形成方法
について図２と図３に基づいて説明する。この実施例で
は、半導体デバイスは０．５μｍ程度の設計基準で構成
されるものとする。図２（ａ）に示すように、シリコン
基板１１の表面に選択的に素子分離絶縁膜１２が形成さ
れる。ここで、この素子分離絶縁膜１２は膜厚が４００
ｎｍ程度のシリコン酸化膜である。そして、前述の負荷
ＭＯＳトランジスタのゲート絶縁膜１３が形成される。
これは、膜厚が１０ｎｍ程度のシリコン酸化膜である。
について図２と図３に基づいて説明する。この実施例で
は、半導体デバイスは０．５μｍ程度の設計基準で構成
されるものとする。図２（ａ）に示すように、シリコン
基板１１の表面に選択的に素子分離絶縁膜１２が形成さ
れる。ここで、この素子分離絶縁膜１２は膜厚が４００
ｎｍ程度のシリコン酸化膜である。そして、前述の負荷
ＭＯＳトランジスタのゲート絶縁膜１３が形成される。
これは、膜厚が１０ｎｍ程度のシリコン酸化膜である。
【００３１】次に、膜厚が２００ｎｍ程度タングステン
・ポリサイド膜１４が堆積され、このタングステン・ポ
リサイド膜１４を被覆する第１の絶縁膜である絶縁薄膜
１５が形成される。この絶縁薄膜１５は膜厚が３００ｎ
ｍ程度のＣＶＤ（化学気相成長）法によリ堆積され過剰
のシリコン原子を含むシリコン酸化膜（以下、ＳＲＯ膜
と呼称する）である。
・ポリサイド膜１４が堆積され、このタングステン・ポ
リサイド膜１４を被覆する第１の絶縁膜である絶縁薄膜
１５が形成される。この絶縁薄膜１５は膜厚が３００ｎ
ｍ程度のＣＶＤ（化学気相成長）法によリ堆積され過剰
のシリコン原子を含むシリコン酸化膜（以下、ＳＲＯ膜
と呼称する）である。
【００３２】ここで以下、ＳＲＯ膜の形成方法について
簡単に述べる。この膜の形成方法は以下のようである。
すなわち、減圧の可能な石英の反応管をヒーター加熱す
る減圧ＣＶＤ炉において、炉の温度を７００℃〜８００
℃に設定し、反応ガスとしてモノシランと亜酸化窒素の
ガスをそれぞれ別のガス導入口を通して炉内に入れる。
ここで雰囲気ガスには窒素ガスを使用し、これらのガス
の全圧力を１Ｔｏｒｒ程度にする。この成膜方法で二酸
化シリコン膜に過剰のシリコンを含有させる。そのため
にモノシランと亜酸化窒素のガス流量比を変え、モノシ
ランのガス流量を増加させる。ここでモノシランのガス
流量比が増えるに従い過剰のシリコン量は増加する。こ
のようにして過剰シリコンを含有したシリコン酸化物の
薄膜すなわちＳＲＯ膜が形成される。このＳＲＯ膜は二
酸化シリコン（ＳｉＯ2 ）膜に微小なシリコン集合体の
混入した構造の絶縁物である。
簡単に述べる。この膜の形成方法は以下のようである。
すなわち、減圧の可能な石英の反応管をヒーター加熱す
る減圧ＣＶＤ炉において、炉の温度を７００℃〜８００
℃に設定し、反応ガスとしてモノシランと亜酸化窒素の
ガスをそれぞれ別のガス導入口を通して炉内に入れる。
ここで雰囲気ガスには窒素ガスを使用し、これらのガス
の全圧力を１Ｔｏｒｒ程度にする。この成膜方法で二酸
化シリコン膜に過剰のシリコンを含有させる。そのため
にモノシランと亜酸化窒素のガス流量比を変え、モノシ
ランのガス流量を増加させる。ここでモノシランのガス
流量比が増えるに従い過剰のシリコン量は増加する。こ
のようにして過剰シリコンを含有したシリコン酸化物の
薄膜すなわちＳＲＯ膜が形成される。このＳＲＯ膜は二
酸化シリコン（ＳｉＯ2 ）膜に微小なシリコン集合体の
混入した構造の絶縁物である。
【００３３】ここで、この場合のＳＲＯ膜には、過剰の
シリコン原子を５〜１０ａｔ％含有するものが用いられ
るものとする。
シリコン原子を５〜１０ａｔ％含有するものが用いられ
るものとする。
【００３４】次に、第１レジストマスク１６が形成され
る。そして、この第１レジストマスク１６をドライエッ
チングのマスクにして、絶縁薄膜１５の一部が加工され
る。このようにして、図１で説明した接続用コンタクト
孔６ａが形成されるようになる。
る。そして、この第１レジストマスク１６をドライエッ
チングのマスクにして、絶縁薄膜１５の一部が加工され
る。このようにして、図１で説明した接続用コンタクト
孔６ａが形成されるようになる。
【００３５】次に、図２（ｂ）に示すように第２レジス
トマスク１７が形成される。そして、これをドライエッ
チングのマスクにしてタングステン・ポリサイド膜１４
が加工される。このようにして、図２（ｃ）に示すよう
に、負荷・駆動用ゲート電極１８および１８ａが形成さ
れ、これらのゲート電極上に保護絶縁膜１９および１９
ａが形成される。ここで、負荷・駆動用ゲート電極１８
ａ上には、このゲート電極の一部を被覆するように保護
絶縁膜１９ａが形成される。
トマスク１７が形成される。そして、これをドライエッ
チングのマスクにしてタングステン・ポリサイド膜１４
が加工される。このようにして、図２（ｃ）に示すよう
に、負荷・駆動用ゲート電極１８および１８ａが形成さ
れ、これらのゲート電極上に保護絶縁膜１９および１９
ａが形成される。ここで、負荷・駆動用ゲート電極１８
ａ上には、このゲート電極の一部を被覆するように保護
絶縁膜１９ａが形成される。
【００３６】引続いて、全面に第２の絶縁膜である膜厚
２００ｎｍのシリコン酸化膜がＣＶＤ法で堆積され、さ
らに、ドライエッチングによる全面の異方性エッチング
がなされる。ここで、このドライエッチングで用いられ
る反応ガスはＣ4 Ｆ8 とＣＯの混合ガスである。この反
応ガスでは、ＳＲＯ膜はほとんどエッチングされずシリ
コン酸化膜が選択的にエッチングされる。
２００ｎｍのシリコン酸化膜がＣＶＤ法で堆積され、さ
らに、ドライエッチングによる全面の異方性エッチング
がなされる。ここで、このドライエッチングで用いられ
る反応ガスはＣ4 Ｆ8 とＣＯの混合ガスである。この反
応ガスでは、ＳＲＯ膜はほとんどエッチングされずシリ
コン酸化膜が選択的にエッチングされる。
【００３７】このようにして、図３（ａ）に示すよう
に、サイドウォール絶縁膜２０が前述の負荷・駆動用ゲ
ート電極１８および１８ａの側壁あるいは保護絶縁膜１
９および１９ａの側壁部に形成される。そして、ボロン
のイオン注入と熱処理によりＰ型の拡散層２１が形成さ
れる。このＰ型の拡散層２１が負荷ＭＯＳトランジスタ
のソース・ドレイン領域になる。
に、サイドウォール絶縁膜２０が前述の負荷・駆動用ゲ
ート電極１８および１８ａの側壁あるいは保護絶縁膜１
９および１９ａの側壁部に形成される。そして、ボロン
のイオン注入と熱処理によりＰ型の拡散層２１が形成さ
れる。このＰ型の拡散層２１が負荷ＭＯＳトランジスタ
のソース・ドレイン領域になる。
【００３８】次に、図３（ｂ）に示すように、金属薄膜
２２が成膜される。ここで、この金属薄膜２２は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、図３（ｃ）に示すよう
に、第３レジストマスク２３が形成される。これをドラ
イエッチングのマスクにして、金属薄膜２２が加工さ
れ、図３（ｄ）に示すように、接続用配線２４と２４ａ
さらに電源用配線２５と２５ａが形成される。
２２が成膜される。ここで、この金属薄膜２２は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、図３（ｃ）に示すよう
に、第３レジストマスク２３が形成される。これをドラ
イエッチングのマスクにして、金属薄膜２２が加工さ
れ、図３（ｄ）に示すように、接続用配線２４と２４ａ
さらに電源用配線２５と２５ａが形成される。
【００３９】以上のようにして、自己整合型コンタクト
孔を有するＣＭＯＳのスタティック型メモリセルが形成
される。そして、本発明の自己整合型コンタクト孔を有
するメモリセルのセル面積は、従来の技術で形成される
メモリセルの面積よりも２０％程度縮減されるようにな
る。
孔を有するＣＭＯＳのスタティック型メモリセルが形成
される。そして、本発明の自己整合型コンタクト孔を有
するメモリセルのセル面積は、従来の技術で形成される
メモリセルの面積よりも２０％程度縮減されるようにな
る。
【００４０】次に、本発明の第２の実施例を図４に基づ
いて説明する。この第２の実施例は自己整合型のコンタ
クト孔を選択的に形成する場合である。ここで、第１の
実施例で説明した図２（ｃ）の負荷・駆動用ゲート電極
１８および１８ａの形成と保護絶縁膜１９および１９ａ
の形成工程までは同一である。図４は、それ以降の工程
の製造工程順の断面図である。ここで、第１の実施例と
同一のものは同一の符号が用いられる。
いて説明する。この第２の実施例は自己整合型のコンタ
クト孔を選択的に形成する場合である。ここで、第１の
実施例で説明した図２（ｃ）の負荷・駆動用ゲート電極
１８および１８ａの形成と保護絶縁膜１９および１９ａ
の形成工程までは同一である。図４は、それ以降の工程
の製造工程順の断面図である。ここで、第１の実施例と
同一のものは同一の符号が用いられる。
【００４１】先述したように、負荷・駆動用ゲート電極
１８および１８ａが形成され、これらのゲート電極上に
保護絶縁膜１９および１９ａが形成される。ここで、負
荷・駆動用ゲート電極１８ａ上には、このゲート電極の
一部を被覆するように保護絶縁膜１９ａが形成される。
引続いて、全面に膜厚２５０ｎｍのシリコン酸化膜が堆
積され、さらに、ドライエッチングによる全面の異方性
エッチングがなされる。このようにして、図４（ａ）に
示すように、サイドウォール絶縁膜２０が前述の負荷・
駆動用ゲート電極１８および１８ａの側壁あるいは保護
絶縁膜１９および１９ａの側壁部に形成される。そし
て、ボロンのイオン注入と熱処理によりＰ型の拡散層２
１が形成される。このＰ型の拡散層２１が負荷ＭＯＳト
ランジスタのソース・ドレイン領域になる。
１８および１８ａが形成され、これらのゲート電極上に
保護絶縁膜１９および１９ａが形成される。ここで、負
荷・駆動用ゲート電極１８ａ上には、このゲート電極の
一部を被覆するように保護絶縁膜１９ａが形成される。
引続いて、全面に膜厚２５０ｎｍのシリコン酸化膜が堆
積され、さらに、ドライエッチングによる全面の異方性
エッチングがなされる。このようにして、図４（ａ）に
示すように、サイドウォール絶縁膜２０が前述の負荷・
駆動用ゲート電極１８および１８ａの側壁あるいは保護
絶縁膜１９および１９ａの側壁部に形成される。そし
て、ボロンのイオン注入と熱処理によりＰ型の拡散層２
１が形成される。このＰ型の拡散層２１が負荷ＭＯＳト
ランジスタのソース・ドレイン領域になる。
【００４２】このようにした後、全面に第３の絶縁膜で
ある埋込み絶縁膜２６が形成される。この埋込み絶縁膜
２６は、前述の保護絶縁膜１９、１９ａおよびサイドウ
ォール絶縁膜２０よりドライエッチングにおけるエッチ
グ速度の高い絶縁材料である。例えば、塗布法で形成さ
れるＳＯＧ（スピン・オン・グラス）膜あるいはＣＭＰ
（化学的機械研磨）法で平坦化されたボロンまたはリン
不純物を含有するシリコン酸化膜が用いられる。ここ
で、この埋込み絶縁膜２６の下地に膜厚が５ｎｍ程度の
シリコン酸化膜が形成されていてもよい。
ある埋込み絶縁膜２６が形成される。この埋込み絶縁膜
２６は、前述の保護絶縁膜１９、１９ａおよびサイドウ
ォール絶縁膜２０よりドライエッチングにおけるエッチ
グ速度の高い絶縁材料である。例えば、塗布法で形成さ
れるＳＯＧ（スピン・オン・グラス）膜あるいはＣＭＰ
（化学的機械研磨）法で平坦化されたボロンまたはリン
不純物を含有するシリコン酸化膜が用いられる。ここ
で、この埋込み絶縁膜２６の下地に膜厚が５ｎｍ程度の
シリコン酸化膜が形成されていてもよい。
【００４３】次に、図４（ｂ）に示すように、第４レジ
ストマスク２７が形成される。そして、これをドライエ
ッチングのマスクにして、前述の埋込み絶縁膜２６が選
択的にエッチングされる。ここで、このドライエッチン
グに用いられる反応ガスはＣＨＦ3 とＣＯの混合ガスで
ある。
ストマスク２７が形成される。そして、これをドライエ
ッチングのマスクにして、前述の埋込み絶縁膜２６が選
択的にエッチングされる。ここで、このドライエッチン
グに用いられる反応ガスはＣＨＦ3 とＣＯの混合ガスで
ある。
【００４４】次に、図４（ｃ）に示すように、金属薄膜
２２が成膜される。ここで、この金属薄膜２２は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、第３レジストマスク２
３が形成される。これをドライエッチングのマスクにし
て、金属薄膜２２が加工され、接続用配線２４と２４ａ
が形成される。
２２が成膜される。ここで、この金属薄膜２２は、チタ
ン金属層と窒化チタン層とタングステン層の積層して形
成される金属膜である。そして、第３レジストマスク２
３が形成される。これをドライエッチングのマスクにし
て、金属薄膜２２が加工され、接続用配線２４と２４ａ
が形成される。
【００４５】以上のようにして、自己整合型コンタクト
孔を有するＣＭＯＳのスタティック型メモリセルが形成
される。この第２の実施例の場合は、コンタタクトを開
口するところを限定する場合に効果的である。
孔を有するＣＭＯＳのスタティック型メモリセルが形成
される。この第２の実施例の場合は、コンタタクトを開
口するところを限定する場合に効果的である。
【００４６】以上の実施例では、本発明がスタティック
型メモリセルの形成に適用される場合について示され
た。しかし、これ以外の半導体デバイス例えばＳＲＡＭ
またはＤＲＡＭ等の周辺回路部の形成に適用しても同様
の効果は生じるものである。
型メモリセルの形成に適用される場合について示され
た。しかし、これ以外の半導体デバイス例えばＳＲＡＭ
またはＤＲＡＭ等の周辺回路部の形成に適用しても同様
の効果は生じるものである。
【００４７】また、先述した第１の絶縁膜にシリコン窒
化膜が、第２の絶縁膜にボロンまたはリン不純物を含む
シリコン酸化膜が、第３の絶縁膜にポリイミド等の有機
系の絶縁膜が用いられてもよい。
化膜が、第２の絶縁膜にボロンまたはリン不純物を含む
シリコン酸化膜が、第３の絶縁膜にポリイミド等の有機
系の絶縁膜が用いられてもよい。
【００４８】
【発明の効果】以上に説明したように本発明では、ＭＯ
Ｓトランジスタのソース・ドレイン領域に自己整合型コ
ンタクト孔を形成するとともに、ＭＯＳトランジスタの
ゲート電極にも同一工程で自己整合型コンタタクト孔を
形成する。あるいは、ＭＯＳトランジスタのゲート電極
とソース・ドレイン領域とに跨がった共通のコンタクト
孔を自己整合型に形成する。
Ｓトランジスタのソース・ドレイン領域に自己整合型コ
ンタクト孔を形成するとともに、ＭＯＳトランジスタの
ゲート電極にも同一工程で自己整合型コンタタクト孔を
形成する。あるいは、ＭＯＳトランジスタのゲート電極
とソース・ドレイン領域とに跨がった共通のコンタクト
孔を自己整合型に形成する。
【００４９】このために、半導体デバイスのコンタクト
孔のためのマージンが不必要になり、このマージン設定
による半導体デバイスの縮小化の制限がなくなる。そし
て、半導体装置の微細化による高集積化あるいは高密度
化が容易になるとともに、半導体装置の高速化さらには
低価格可が促進される。特に、このことはＳＲＡＭにお
いて顕著である。
孔のためのマージンが不必要になり、このマージン設定
による半導体デバイスの縮小化の制限がなくなる。そし
て、半導体装置の微細化による高集積化あるいは高密度
化が容易になるとともに、半導体装置の高速化さらには
低価格可が促進される。特に、このことはＳＲＡＭにお
いて顕著である。
【図１】本発明を説明するためのスタティック型メモリ
セルの平面図である。
セルの平面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図４】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図５】従来の技術のスタティック型メモリセルの平面
図である。
図である。
【図６】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図７】従来の技術を説明するための製造工程順の断面
図である。
図である。
１，１２，１０１，２０１ 素子分離絶縁膜 ２，２ａ，３，３ａ シリコン活性領域 ４，４ａ，１８，１８ａ 負荷・駆動用ゲート電極 ５，１０５ ワード線 ６，６ａ 接続用コンタクト孔 １１，２０１ シリコン基板 １３，２０３ ゲート絶縁膜 １４ タングステン・ポリサイド膜 １５ 絶縁薄膜 １６，２０５ 第１レジストマスク １７，２１０ 第２レジストマクク １９，１９ａ 保護絶縁膜 ２０，２０７ サイドウォール絶縁膜 ２１，２０８ 拡散層 ２２，２１１ 金属薄膜 ２３，２１２ 第３レジストマスク ２４，２４ａ，２１３，２１３ａ 接続用配線 ２５，２５ａ，２１４，２１４ａ 電源用配線 ２６ 埋込み絶縁膜 ２７ 第４レジストマスク １０２，１０２ａ，１０３，１０３ａ シリコン活性
領域 １０４，１０４ａ，２０６，２０６ａ 負荷・駆動用
ゲート電極 １０６，１０６ａ 接地用コンタクト孔 １０７，１０７ａ，１０９，１０９ａ 接続用コンタ
クト孔 １１０，１１０ａ ビット線用コンタクト孔 ２０４ ポリサイド膜 ２０９ 層間絶縁膜
領域 １０４，１０４ａ，２０６，２０６ａ 負荷・駆動用
ゲート電極 １０６，１０６ａ 接地用コンタクト孔 １０７，１０７ａ，１０９，１０９ａ 接続用コンタ
クト孔 １１０，１１０ａ ビット線用コンタクト孔 ２０４ ポリサイド膜 ２０９ 層間絶縁膜
Claims (3)
- 【請求項１】 半導体基板上に絶縁ゲート電界効果トラ
ンジスタを形成する工程において、前記絶縁ゲート電界
効果トランジスタのゲート電極となる導電体薄膜を前記
半導体基板の主面に形成したゲート絶縁膜上に成膜した
後、前記導電体薄膜に積層する第１の絶縁膜を形成する
工程と、前記積層した導電体薄膜と第１の絶縁膜とを同
一の前記ゲート電極のパターンに加工する工程と、前記
加工後に、前記ゲート電極パターンの所定の領域の前記
第１の絶縁膜をエッチング除去する工程と、前記エッチ
ング除去後、全体を被覆する第２の絶縁膜を堆積させる
工程と、前記第２の絶縁膜に異方性のドライエッチング
を施し前記導電体薄膜のゲート電極パターンの側壁と前
記第１の絶縁膜のパターンの側壁とに前記第２の絶縁膜
によるサイドウォール絶縁膜を形成し前記サイドウォー
ル絶縁膜を前記絶縁ゲート電界効果トランジスタのコン
タクト孔の側壁にする工程と、を含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜に異方性のドライエッ
チングを施した後、前記半導体基板の表面、前記サイド
ウォール絶縁膜、前記導電体薄膜のゲート電極表面およ
び前記第１の絶縁膜に被着する第３の絶縁膜を堆積さ
せ、前記第３の絶縁膜の所定の領域をエッチングマスク
を用いてドライエッチングし前記コンタクト孔を形成す
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体装置が６個の絶縁ゲート電界
効果トランジスタで構成されるスタティック型メモリセ
ルを含み、前記絶縁ゲート電界効果トランジスタのゲー
ト電極上およびソース・ドレイン領域上に前記コンタタ
クト孔を形成することを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095257A JP2798001B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
| US08/634,414 US5989951A (en) | 1995-04-20 | 1996-04-18 | Semiconductor device with contacts formed in self-alignment |
| KR1019960012763A KR100229758B1 (ko) | 1995-04-20 | 1996-04-19 | 자기 정합형으로 형성된 접촉부를 갖춘 반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095257A JP2798001B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288506A true JPH08288506A (ja) | 1996-11-01 |
| JP2798001B2 JP2798001B2 (ja) | 1998-09-17 |
Family
ID=14132718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095257A Expired - Fee Related JP2798001B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5989951A (ja) |
| JP (1) | JP2798001B2 (ja) |
| KR (1) | KR100229758B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW423163B (en) | 1997-07-18 | 2001-02-21 | Sanyo Electric Co | Non volatile semiconductor device and its manufacturing process |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497870B1 (ja) * | 1969-06-06 | 1974-02-22 | ||
| US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
| JPH02163963A (ja) * | 1988-12-17 | 1990-06-25 | Sony Corp | メモリ装置 |
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
| KR930009131B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
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| JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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