JP2001244468A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳトランジスタのＮＭＯＳトランジス
タの駆動能力を低下させることなくＰＭＯＳトランジス
タの駆動能力の向上を図る。 【解決手段】 基板（ＳＯＩ基板１１）のＮＭＯＳ形成
領域３０の半導体領域（ＳＯＩ層１４Ｎ）にＮＭＯＳト
ランジスタ３１が形成されているとともに、ＳＯＩ基板
１１のＰＭＯＳ形成領域５０の半導体領域（ＳＯＩ層１
４Ｐ）にＰＭＯＳトランジスタ５１が形成されてなるＣ
ＭＯＳトランジスタ１を備えた半導体装置において、Ｐ
ＭＯＳ形成領域５０の半導体領域（ＳＯＩ層１４Ｐ）は
圧縮応力を有する状態に形成されていて、ＮＭＯＳ形成
領域３０の半導体領域（ＳＯＩ層１４Ｎ）はＰＭＯＳ形
成領域５０の半導体領域（ＳＯＩ層１４Ｐ）よりも小さ
い応力状態に形成されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはＣＭＯＳトランジスタに
おいて特にはＰＭＯＳトランジスタの電流駆動能力を向
上させ、かつ同一デザインルールにおいて動作速度を向
上させた半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体素子の微細化によって、スケーリ
ング則にしたがって３年で２倍の集積度の向上がなさ
れ、それにともない半導体装置の高速・低消費電力化が
達成され続けている。

【０００３】素子の微細化技術のうちトランジスタにつ
いては、ゲート電極サイズの微細化、ゲート酸化膜の薄
膜化は、トランジスタのチャネル形成領域もしくはこの
近傍における不純物プロファイルを高精度に制御するこ
とによって達成される。そして、素子（トランジスタ）
の微細化によって、トランジスタの駆動能力の向上や寄
生容量の低減が図られていく。

【０００４】一般に、ＣＭＯＳ構成の回路の動作速度
は、次段における論理ゲートの容量性の負荷を自身の論
理ゲートの出力段が駆動する充電（もしくは放電）速度
によって、決定される。よって、負荷容量の逆数および
駆動能力のそれぞれに動作速度が比例することになる。

【０００５】例えばＳＯＩ基板を用いることによる拡散
層容量の削減によって、トランジスタの負荷容量を低減
させ、一定のトランジスタの駆動能力下において、ＬＳ
Ｉの動作速度を向上させる試みが近年盛んに行われてい
る。ＳＯＩ基板を使用することによって、拡散層容量の
面積成分はバルクシリコン基板を使用した場合の１／４
〜１／１０に減少させることが可能であり、トランジス
タ全体の容量もバルクトランジスタに対して、２０％〜
３０％減少させることが可能である。このため、同等の
駆動能力のトランジスタでも負荷容量が減少した分の２
０％〜３０％は高速に動作させることが可能になる。

【０００６】

【発明が解決しようとする課題】しかしながら、図１０
の（１）に示すように、支持基板２１１上に埋め込み酸
化膜２１２を介して形成されたシリコン活性層領域２１
３（２１３Ｎ、２１３Ｐ）のチャネル・プロファイルの
構造が同じであれば、各ＮＭＯＳトランジスタ２０１
Ｎ、ＰＭＯＳトランジスタ２０１Ｐの駆動能力は、本図
に示すＳＯＩ(部分空乏型のＳＯＩ)基板２１０に形成さ
れたＣＭＯＳトランジスタとバルクシリコン基板（図示
せず）に形成されたＣＭＯＳトランジスタ（図示せず）
とで基本的に同じである。またチャネル不純物を比較的
低濃度に設定することが可能でありかつ駆動能力の向上
が見込める完全空乏型のＳＯＩトランジスタにおいて
は、短チャネル効果を抑制するため、より薄膜のＳＯＩ
層が用いられている。そのため、トランジスタの寄生抵
抗が増大しやすく、場合によってはトランジスタの駆動
能力が低下することになる。

【０００７】従来のプロセスでは、ＮＭＯＳ、ＰＭＯＳ
ともに同じ方法もしくは同じ条件によって、素子分離領
域が形成されている。したがってＳＯＩデバイスのよう
に素子分離の方法もしくは条件によっては、シリコン活
性層領域に比較的大きな応力が加えられる。その結果、
キャリアの移動度が変化する。

【０００８】例えば、図１０の（２）に示すように、Ｌ
ＯＣＯＳ法によって、支持基板２１１上に埋め込み酸化
膜２１２を介して形成されたシリコン活性層領域２１３
に素子分離領域２２１を形成した場合には、シリコン活
性層領域２１３（２１３Ｎ、２１３Ｐ）には、圧縮応力
が加えられる。その場合には、ＰＭＯＳ２０１Ｐのキャ
リア（ホール）の移動度は上昇する一方で、ＮＭＯＳ２
０１Ｎのキャリア（電子）の移動度は逆に低下して、Ｐ
ＭＯＳ２０１ＰとＮＭＯＳ２０１Ｎとで構成される全体
的なＣＭＯＳ論理ゲートの駆動能力は大きくは変わらな
かった。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【００１０】半導体装置は、基板のＮＭＯＳ形成領域の
半導体領域にＮＭＯＳトランジスタが形成されていると
ともに、前記基板のＰＭＯＳ形成領域の半導体領域にＰ
ＭＯＳトランジスタが形成されてなるＣＭＯＳトランジ
スタを備えた半導体装置において、前記ＰＭＯＳ形成領
域の半導体領域は圧縮応力を有する状態に形成されてい
て、前記ＮＭＯＳ形成領域の半導体領域は前記ＰＭＯＳ
形成領域の半導体領域よりも小さい応力状態に形成され
ているものである。

【００１１】上記半導体装置では、ＮＭＯＳ形成領域の
半導体領域（例えばＮＭＯＳトランジスタのシリコン活
性層）はＰＭＯＳ形成領域の半導体領域よりも小さい応
力状態（例えば応力がほぼ０の状態）に形成されてい
て、ＰＭＯＳ形成領域の半導体領域（例えばＰＭＯＳト
ランジスタのシリコン活性層）のみに圧縮応力が加えら
れていることから、ＰＭＯＳトランジスタのキャリア
（ホール）の移動度のみが高くなる。したがって、ＰＭ
ＯＳトランジスタの駆動能力の向上に応じてＣＭＯＳ論
理ゲートの駆動能力も高くなる。

【００１２】半導体装置の製造方法は、基板のＮＭＯＳ
形成領域の半導体領域にＮＭＯＳトランジスタを形成す
るとともに、前記基板のＰＭＯＳ形成領域の半導体領域
にＰＭＯＳトランジスタを形成して、ＣＭＯＳトランジ
スタを形成する半導体装置の製造方法において、前記Ｐ
ＭＯＳ形成領域の半導体領域に圧縮応力を生じさせるよ
うに素子分離領域を形成する工程と、前記ＮＭＯＳ形成
領域の半導体領域が前記ＰＭＯＳ形成領域の半導体領域
よりも小さな応力状態になるように該ＮＭＯＳ形成領域
に素子分離領域を形成する工程とを備えている製造方法
である。

【００１３】上記半導体装置の製造方法では、ＮＭＯＳ
形成領域の半導体領域（例えばＮＭＯＳトランジスタの
シリコン活性層）をＰＭＯＳ形成領域の半導体領域より
も小さな応力状態（例えば応力が０の状態）になるよう
に形成し、ＰＭＯＳ形成領域の半導体領域（例えばＰＭ
ＯＳトランジスタのシリコン活性層）のみに圧縮応力が
加えられるように形成することから、ＰＭＯＳ形成領域
の半導体領域は圧縮応力を有する状態に形成される。そ
して圧縮応力を有するＰＭＯＳ形成領域の半導体領域に
ＰＭＯＳトランジスタを形成することから、ＰＭＯＳト
ランジスタのキャリア（ホール）の移動度のみが選択的
に高められる。

【００１４】一方、ＮＭＯＳ形成領域の半導体領域はＰ
ＭＯＳ形成領域の半導体領域よりも小さな応力状態（例
えば応力が０もしくはほぼ０の状態）になっている。そ
して、このＮＭＯＳ形成領域の半導体領域にＮＭＯＳト
ランジスタを形成することから、ＮＭＯＳトランジスタ
の駆動能力は低下しない。この結果、ＮＭＯＳトランジ
スタの駆動能力を低下させることなく、ＰＭＯＳトラン
ジスタの駆動能力のみ選択的に高めることが可能とな
る。よって、ＰＭＯＳトランジスタの駆動能力の向上に
応じてＣＭＯＳ論理ゲートの駆動能力も高められる。

【００１５】上記ＰＭＯＳ形成領域の半導体領域（例え
ばＰＭＯＳトランジスタのシリコン活性層）のみが圧縮
応力を有するものとするには、ＮＭＯＳ形成領域とＰＭ
ＯＳ形成領域とで素子分離の製法を変えて別々に分離領
域を形成する。すなわち、前記ＰＭＯＳ形成領域に素子
分離領域を形成する際に、前記ＰＭＯＳ形成領域の半導
体領域に圧縮応力を生じさせるＬＯＣＯＳ法によって素
子分離酸化膜を形成し、前記ＮＭＯＳ形成領域に素子分
離領域を形成する際に、トレンチ素子分離法によって、
前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形成
領域の半導体領域よりも小さな応力状態になるように該
ＮＭＯＳ形成領域に素子分離領域を形成するという製造
方法（第１の製造方法）である。

【００１６】上記半導体装置の製造方法（第１の製造方
法）では、ＮＭＯＳ形成領域の半導体領域（例えばＮＭ
ＯＳトランジスタのシリコン活性層）がＰＭＯＳ形成領
域の半導体領域よりも小さな応力状態（例えば応力が０
もしくはほぼ０の状態）になるようにトレンチ素子分離
法によって素子分離領域を形成し、ＰＭＯＳ形成領域の
半導体領域（例えばＰＭＯＳトランジスタのシリコン活
性層）のみに大きな圧縮応力が加わるようにＬＯＣＯＳ
法によって酸化膜を生成して素子分離領域を形成するこ
とから、酸化量の多いＰＭＯＳ形成領域の半導体領域は
圧縮応力を有する状態に形成される。そして圧縮応力を
有するＰＭＯＳ形成領域の半導体領域にＰＭＯＳトラン
ジスタを形成することから、ＰＭＯＳトランジスタのキ
ャリア（ホール）の移動度のみが選択的に高められる。

【００１７】一方、ＮＭＯＳ形成領域の半導体領域は、
素子分離を形成する際にトレンチ素子分離法によって、
ＰＭＯＳ形成領域の半導体領域よりも小さな応力状態
（例えば応力が０もしくはほぼ０の状態）に形成され
る。そして、このＮＭＯＳ形成領域の半導体領域にＮＭ
ＯＳトランジスタを形成することから、ＮＭＯＳトラン
ジスタの駆動能力は低下しない。この結果、ＮＭＯＳト
ランジスタの駆動能力を低下させることなく、ＰＭＯＳ
トランジスタの駆動能力のみ選択的に高めることが可能
となる。よって、ＰＭＯＳトランジスタの駆動能力の向
上に応じてＣＭＯＳ論理ゲートの駆動能力も高められ
る。

【００１８】もしくは、同様の素子分離法を用いても、
プロセス条件をそれぞれの伝導タイプの素子分離形成に
応じて変化させる等によって行えばよい。

【００１９】すなわち、ＰＭＯＳ形成領域に素子分離領
域を形成する際に、ＬＯＣＯＳ法によって前記ＰＭＯＳ
形成領域の半導体領域に圧縮応力を生じさせる温度で酸
化膜を生成して素子分離領域を形成し、ＮＭＯＳ形成領
域に素子分離領域を形成する際に、ＬＯＣＯＳ法によっ
て前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形
成領域の半導体領域よりも小さな応力状態になるような
温度で酸化膜を生成して素子分離領域を形成する製造方
法（第２の製造方法）である。

【００２０】上記半導体装置の製造方法（第２の製造方
法）では、ＬＯＣＯＳ法によって、ＮＭＯＳ形成領域の
半導体領域（例えばＮＭＯＳトランジスタのシリコン活
性層）がＰＭＯＳ形成領域の半導体領域よりも小さな応
力状態（例えば応力が０もしくはほぼ０の状態）になる
ような温度で酸化膜を生成して素子分離領域を形成し、
ＰＭＯＳ形成領域の半導体領域（例えばＰＭＯＳトラン
ジスタのシリコン活性層）のみに圧縮応力が加わるよう
な温度で酸化膜を生成して素子分離領域を形成すること
から、ＰＭＯＳ形成領域の半導体領域は圧縮応力を有す
る状態に形成される。そして圧縮応力を有するＰＭＯＳ
形成領域の半導体領域にＰＭＯＳトランジスタを形成す
ることから、ＰＭＯＳトランジスタのキャリア（ホー
ル）の移動度のみが選択的に高められる。

【００２１】一方、ＮＭＯＳ形成領域の半導体領域はＰ
ＭＯＳ形成領域の半導体領域よりも小さな応力状態（例
えば応力が０もしくはほぼ０の状態）に形成される。そ
して、このＮＭＯＳ形成領域の半導体領域にＮＭＯＳト
ランジスタを形成することから、ＮＭＯＳトランジスタ
の駆動能力は低下しない。この結果、ＮＭＯＳトランジ
スタの駆動能力を低下させることなく、ＰＭＯＳトラン
ジスタの駆動能力のみ選択的に高めることが可能とな
る。よって、ＰＭＯＳトランジスタの駆動能力の向上に
応じてＣＭＯＳ論理ゲートの駆動能力も高められる。

【００２２】また別の製造方法（第３の製造方法）とし
ては、ＰＭＯＳ形成領域に素子分離領域を形成する際
に、前記ＰＭＯＳ形成領域にトレンチを形成し、そのト
レンチ内に圧縮応力を生じさせる膜厚の内壁酸化膜を形
成するとともに、ＮＭＯＳ形成領域に素子分離領域を形
成する際に、前記ＮＭＯＳ形成領域にトレンチを形成
し、そのトレンチ内に前記ＰＭＯＳ形成領域よりも小さ
な応力状態になるような膜厚の内壁酸化膜を形成する製
造方法である。

【００２３】上記半導体装置の製造方法（第３の製造方
法）では、トレンチ素子分離法によって、ＮＭＯＳ形成
領域の半導体領域（例えばＮＭＯＳトランジスタのシリ
コン活性層）がＰＭＯＳ形成領域の半導体領域よりも小
さな応力状態（例えば応力が０もしくはほぼ０の状態）
になるような膜厚の内壁酸化膜をトレンチ内に形成し、
ＰＭＯＳ形成領域の半導体領域（例えばＰＭＯＳトラン
ジスタのシリコン活性層）のみに大きな圧縮応力が加え
られるような膜厚の内壁酸化膜をトレンチ内に形成する
ことから、ＰＭＯＳ形成領域の半導体領域は圧縮応力を
有する状態に形成される。そして圧縮応力を有するＰＭ
ＯＳ形成領域の半導体領域にＰＭＯＳトランジスタを形
成することから、ＰＭＯＳトランジスタのキャリア（ホ
ール）の移動度のみが選択的に高められる。

【００２４】一方、ＮＭＯＳ形成領域の半導体領域はＰ
ＭＯＳ形成領域の半導体領域よりも小さな応力状態（例
えば応力が０もしくはほぼ０の状態）に形成される。そ
して、このＮＭＯＳ形成領域の半導体領域にＮＭＯＳト
ランジスタを形成することから、ＮＭＯＳトランジスタ
の駆動能力は低下しない。この結果、ＮＭＯＳトランジ
スタの駆動能力を低下させることなく、ＰＭＯＳトラン
ジスタの駆動能力のみ選択的に高めることが可能とな
る。よって、ＰＭＯＳトランジスタの駆動能力の向上に
応じてＣＭＯＳ論理ゲートの駆動能力も高められる。

【００２５】

【発明の実施の形態】本発明の半導体装置に係る第１の
実施の形態を、図１の概略構成断面図によって説明す
る。

【００２６】図１に示すように、ＳＯＩ（ＳＯＩはSili
con on insulatorの略）基板１１は支持基板１２上に埋
め込み酸化膜１３を介して半導体領域となるＳＯＩ層１
４が形成されているものである。このＳＯＩ基板１１に
は、ＮＭＯＳ形成領域３０のＳＯＩ層１４（１４Ｎ）に
ＮＭＯＳトランジスタ（以下ＮＭＯＳという）３１が形
成され、ＰＭＯＳ形成領域５０のＳＯＩ層１４（１４
Ｐ）にＰＭＯＳトランジスタ（以下ＰＭＯＳという）５
１が形成されていて、ＣＭＯＳトランジスタ構成の半導
体装置１が形成されている。

【００２７】上記埋め込み酸化膜１３は例えば１００ｎ
ｍ程度もしくはそれ以下の膜厚を有し、活性層となる上
記ＳＯＩ層１４はゲート電極直下のできあがりの膜厚で
１２０ｎｍもしくはそれ以下の膜厚を有するものであ
る。

【００２８】上記ＮＭＯＳ３１は、トレンチ素子分離法
によって上記ＳＯＩ層１４に形成したトレンチ３２内に
酸化シリコン膜で形成した素子分離領域３３によって素
子間が絶縁分離されている。上記素子分離領域３３は、
熱酸化法によってトレンチ３２内壁に形成した厚さが例
えば１０ｎｍ程度の内壁酸化膜とトレンチ３２を埋め込
むＣＶＤ酸化膜とからなる。そのため、ＮＭＯＳ形成領
域３０のＳＯＩ層１４Ｎは応力が０もしくは０に近い状
態となっている。

【００２９】また、上記ＰＭＯＳ５１は、ＬＯＣＯＳ
（ＬＯＣＯＳはLocal Oxidation of Siliconの略）法に
よって上記ＳＯＩ層１４に形成した酸化シリコンからな
る素子分離領域５３によって素子間が絶縁分離されてい
る。上記素子分離領域５３は、９５０℃以下の酸化膜生
成が可能なプロセス温度のＬＯＣＯＳ法によって形成し
た熱酸化膜からなる。そのため、熱酸化膜の成長の際に
受けた応力によってＰＭＯＳ形成領域５０のＳＯＩ層１
４Ｐは圧縮応力を有している。

【００３０】上記素子分離領域３３、５３は、いずれも
ＳＯＩ層１４の厚さ方向に埋め込み酸化膜１３に達する
状態に形成されていて、完全に各素子間を絶縁分離して
いる。

【００３１】ＮＭＯＳ形成領域３０のＳＯＩ層１４Ｎ上
にはゲート絶縁膜３４が例えば３．５ｎｍの厚さの酸化
シリコン膜で形成されている。ゲート絶縁膜３４上には
ゲート電極３５が、例えば、ポリシリコン膜３６とタン
グステンシリサイド膜３７との２層構造で形成されてい
る。このポリシリコン膜３６は例えば７０ｎｍの厚さに
形成され、タングステンシリサイド膜３７は例えば７０
ｎｍの厚さに形成されている。

【００３２】さらにゲート電極３５に対して自己整合的
にサイドウォール３８、３９が形成されている。このサ
イドウォール３８、３９のほぼ直下のそれぞれにはエク
ステンション層４０，４１が形成され、エクステンショ
ン層４０に接してチャネル形成領域とは反対側には高濃
度拡散層からなるソース・ドレイン拡散層４２が形成さ
れ、エクステンション層４１に接してチャネル形成領域
とは反対側には高濃度拡散層からなるソース・ドレイン
拡散層４３が形成されている。このソース・ドレイン拡
散層４２、４３の接合深さは例えば０．１μｍもしくは
それ以下の深さになっていて、この直下に形成される空
乏層（図示せず）は埋め込み酸化膜１３と接しているが
チャネル形成時の空乏層は埋め込み酸化膜１３界面には
到達していない（部分空乏型ＳＯＩトランジスタ）構造
となっている。

【００３３】ＳＯＩ層１４上には層間絶縁膜７０がその
機能を果たす膜厚（例えば７００ｎｍ）形成されてい
る。この層間絶縁膜７０には、ソース・ドレイン拡散層
４２、４３に通じる接続孔７１、７２が形成され、また
ゲート電極３５に通じる接続孔（図示せず）も形成され
ている。それらの接続孔７１、７２には例えばタングス
テンが埋め込まれてプラグ７３、７４が形成されてい
る。プラグ７３には層間絶縁膜７０上に形成された第１
層目の配線７５が接続されていて、プラグ７４には層間
絶縁膜７０上に形成された第１層目の配線７６が接続さ
れている。

【００３４】またＰＭＯＳ形成領域５０のＳＯＩ層１４
Ｐ上にはゲート絶縁膜５４が例えば３．５ｎｍの厚さの
酸化シリコン膜で形成されている。ゲート絶縁膜５４上
にはゲート電極５５が、例えばポリシリコン膜５６とタ
ングステンシリサイド膜５７との２層構造で形成されて
いる。このポリシリコン膜５６は例えば７０ｎｍの厚さ
に形成され、タングステンシリサイド膜５７は例えば７
０ｎｍの厚さに形成されている。

【００３５】さらにゲート電極５５に対して自己整合的
にサイドウォール５８、５９が形成されている。このサ
イドウォール５８、５９のほぼ直下のそれぞれにはエク
ステンション層６０，６１が形成され、エクステンショ
ン層６０に接してチャネル形成領域とは反対側には高濃
度拡散層からなるソース・ドレイン拡散層６２が形成さ
れ、エクステンション層６１に接してチャネル形成領域
とは反対側には高濃度拡散層からなるソース・ドレイン
拡散層６３が形成されている。このソース・ドレイン拡
散層６２、６３の接合深さは例えば０．１μｍもしくは
それ以下の深さになっていて、この直下に形成される空
乏層（図示せず）は埋め込み酸化膜１３と接しているが
チャネル形成時の空乏層は埋め込み酸化膜１３界面には
到達していない（部分空乏型ＳＯＩトランジスタ）構造
となっている。

【００３６】ＳＯＩ層１４上には前記ＮＭＯＳ３１が被
覆されているものと同一層の層間絶縁膜７０がその機能
を果たす膜厚（例えば７００ｎｍ）形成されている。こ
の層間絶縁膜７０には、ソース・ドレイン拡散層６２、
６３に通じる接続孔８１、８２が形成され、またゲート
電極５５に通じる接続孔（図示せず）も形成されてい
る。それらの接続孔８１、８２）には例えばタングステ
ンが埋め込まれてプラグ８３、８４が形成されている。
プラグ８３には層間絶縁膜７０上に形成された第１層目
の配線８５が接続されていて、プラグ８４には層間絶縁
膜７０上に形成された第１層目の配線８６が接続されて
いる。

【００３７】上記半導体装置１では、ＮＭＯＳ形成領域
３０はＰＭＯＳ形成領域５０よりも小さい応力状態（例
えば応力がほぼ０の状態）に形成されていて、ＰＭＯＳ
形成領域５０のみに圧縮応力が加えられていることか
ら、ＰＭＯＳトランジスタ５１のキャリア（ホール）の
移動度のみが高くなる。

【００３８】具体的には、ＮＭＯＳ形成領域３０に用い
る素子分離領域３３を、トレンチ素子分離法によって形
成することによって、このＮＭＯＳ形成領域３０のＳＯ
Ｉ層１４Ｎに加えられている圧縮応力は５０ＭＰａ以下
に制御される。このときのＮＭＯＳ形成領域３０に形成
されているＮＭＯＳトランジスタ３１は、ＳＯＩ層１４
Ｎの応力が０の状態を基準として、駆動能力の低下が３
％以下に抑制されている。

【００３９】一方、ＰＭＯＳ形成領域５０に用いる素子
分離領域５３を、ＬＯＣＯＳ法によって形成することに
よって、このＰＭＯＳ形成領域５０のＳＯＩ層１４Ｐに
加えられている圧縮応力は、ＬＯＣＯＳ法による酸化量
に応じて２００ＭＰａ〜１２００ＭＰａ程度に制御され
る。そして圧縮応力の大きさが大きくなるにつれてＰＭ
ＯＳの駆動能力も高くなり、上記範囲の圧縮応力ではＰ
ＭＯＳトランジスタ５１の駆動能力が１０％〜４０％程
度向上される。

【００４０】したがって、ＰＭＯＳトランジスタ５１の
駆動能力の向上に応じてＣＭＯＳ論理ゲートの駆動能力
も高くなる。そして、半導体装置１の動作速度の向上も
しくは動作速度を維持しながら電源電圧を低下させた場
合は、半導体装置１の低消費電力化を図ることが可能に
なる。

【００４１】以上、上記第１の実施の形態によって本発
明の半導体装置を説明したが、ここで示した半導体装置
は、一例であって、本発明は、図１に示した各構造もし
くはそのサイズに制限されるものではない。例えば、Ｓ
ＯＩ基板１１の埋め込み酸化膜１３やＳＯＩ層１４の厚
さは上記した以外の値であってもよい。またＮＭＯＳト
ランジスタ３１、ＰＭＯＳトランジスタ５１は完全空乏
型の構造であってもよい。さらにゲート電極３５，５５
の構造やソース・ドレイン拡散層４２，４３，６２，６
３の構造、層間絶縁膜７０の構造はその一例を示したも
のであり、各種の半導体装置に応じて適時設計変更が可
能である。

【００４２】次に、本発明の半導体装置に係る第２の実
施の形態を図２の概略構成断面図によって説明し、第３
の実施の形態を図３の概略構成断面図によって説明す
る。図２、図３では、前記図１に示した構成部品と同様
のものには同一符号を付与して示す。

【００４３】まず、第２の実施の形態にかかる半導体装
置２を、図２によって説明する。図２に示すように、Ｓ
ＯＩ基板１１は、支持基板１２上に埋め込み酸化膜１３
を介して半導体領域となるＳＯＩ層１４が形成されてい
るものである。このＳＯＩ基板１１には、ＮＭＯＳ形成
領域３０のＳＯＩ層１４（１４Ｎ）にＮＭＯＳトランジ
スタ（以下ＮＭＯＳという）３１が形成され、ＰＭＯＳ
形成領域５０のＳＯＩ層１４（１４Ｐ）にＰＭＯＳトラ
ンジスタ（以下ＰＭＯＳという）５１が形成されてい
て、ＣＭＯＳトランジスタ構成の半導体装置２が形成さ
れている。

【００４４】上記ＮＭＯＳ３１は、ＬＯＣＯＳ法によっ
て上記ＳＯＩ層１４に形成した酸化シリコンからなる素
子分離領域９１によって素子間が絶縁分離されている。
上記素子分離領域９１は、例えば１０００℃以上１２０
０℃以下のプロセス温度のＬＯＣＯＳ法によって形成し
た熱酸化膜からなる。そのため、熱酸化膜の成長の際に
はＮＭＯＳ形成領域３０のＳＯＩ層１４Ｎの圧縮応力は
小さい値（例えば２００ＭＰａ以下）となっている。

【００４５】上記ＰＭＯＳ５１は、ＬＯＣＯＳ法によっ
て上記ＳＯＩ層１４に形成した酸化シリコンからなる素
子分離領域５３によって素子間が絶縁分離されている。
上記素子分離領域５３は、９５０≡以下の酸化膜生成が
可能なプロセス温度のＬＯＣＯＳ法によって形成した熱
酸化膜からなる。そのため、熱酸化膜の成長の際に受け
た応力によってＰＭＯＳ形成領域５０のＳＯＩ層１４Ｐ
は大きな圧縮応力（例えば、４００ＭＰａ以上１２００
ＭＰａ以下）を有しているものとなっている。

【００４６】上記素子分離領域９１、５３は、いずれも
ＳＯＩ層１４の厚さ方向に埋め込み酸化膜１３に達する
状態に形成されていて、完全に各素子間を絶縁分離して
いる。

【００４７】ＮＭＯＳ３１およびＰＭＯＳ５１のその他
の各構成は、前記第１の実施の形態で説明したのと同様
の構成である。よって、ここでの説明は省略し、それら
の構成の説明は前記第１の実施の形態における説明を参
照していただきたい。

【００４８】上記半導体装置２では、前記半導体装置１
と同様の作用効果が得られる。

【００４９】次に、第３の実施の形態にかかる半導体装
置３を、図３によって説明する。図３に示すように、Ｓ
ＯＩ基板１１は、支持基板１２上に埋め込み酸化膜１３
を介して半導体領域となるＳＯＩ層１４が形成されてい
るものである。このＳＯＩ基板１１には、ＮＭＯＳ形成
領域３０のＳＯＩ層１４（１４Ｎ）にＮＭＯＳトランジ
スタ（以下ＮＭＯＳという）３１が形成され、ＰＭＯＳ
形成領域５０のＳＯＩ層１４（１４Ｐ）にＰＭＯＳトラ
ンジスタ（以下ＰＭＯＳという）５１が形成されてい
て、ＣＭＯＳトランジスタ構成の半導体装置３が形成さ
れている。

【００５０】上記ＮＭＯＳ３１は、トレンチ素子分離法
によって上記ＳＯＩ層１４に形成したトレンチ３２内に
酸化シリコン膜で形成した素子分離領域３３によって素
子間が絶縁分離されている。上記素子分離領域３３は、
熱酸化法によってトレンチ３２内壁に形成した厚さが例
えば１０ｎｍ程度の内壁酸化膜とトレンチ３２を埋め込
むＣＶＤ酸化膜とからなる。そのため、ＮＭＯＳ形成領
域３０のＳＯＩ層１４Ｎは応力が０もしくは０に近い状
態(例えば、圧縮応力値が５０ＭＰａ以下)となってい
る。

【００５１】上記ＰＭＯＳ５１は、トレンチ素子分離法
によって上記ＳＯＩ層１４に形成したトレンチ９２内に
酸化シリコン膜で形成した素子分離領域９３によって素
子間が絶縁分離されている。上記素子分離領域９３は、
熱酸化法によってトレンチ９２内壁に形成した厚さが例
えば３０ｎｍ程度の内壁酸化膜とトレンチ９２を埋め込
むＣＶＤ酸化膜とからなる。そのため、ＰＭＯＳ形成領
域５０のＳＯＩ層１４ＰはＮＭＯＳ形成領域３０よりも
大きな圧縮応力（例えば、１００ＭＰａ程度）を有して
いるものとなっている。

【００５２】上記素子分離領域３３、９３は、いずれも
ＳＯＩ層１４の厚さ方向に埋め込み酸化膜１３に達する
状態に形成されていて、完全に各素子間を絶縁分離して
いる。

【００５３】ＮＭＯＳ３１およびＰＭＯＳ５１のその他
の各構成は、前記第１の実施の形態で説明したのと同様
の構成である。よって、ここでの説明は省略し、それら
の構成は前記第１の実施の形態における説明を参照して
いただきたい。

【００５４】上記半導体装置３では、前記半導体装置１
と同様の作用効果が得られる。

【００５５】次に、本発明の半導体装置の製造方法に係
る第１の実施の形態を、図４〜図６の製造工程断面図に
よって説明する。図４〜図６に示す各構成部品のうち前
記図１によって説明したのと同様のものには同一符号を
付与して示す。

【００５６】図４の（１）に示すように、ＳＯＩ基板１
１には、例えば、支持基板１２上に例えば１００ｎｍの
厚さの埋め込み酸化膜１３を介して半導体領域となるＳ
ＯＩ層１４が形成されているものを用いる。まず、ＬＯ
ＣＯＳ法によって、ＰＭＯＳ形成領域５０に素子分離領
域５３を形成する。

【００５７】具体的には、熱酸化法によって、ＳＯＩ層
１４上に第１のパッド酸化膜１１１を例えば１０ｎｍの
厚さに形成する。さらに化学的気相成長（以下ＣＶＤと
いう、ＣＶＤはChemical Vapor Deposition の略）法に
よって、第１のパッド酸化膜１１１上に酸化防止膜を例
えば窒化シリコンで２００ｎｍの厚さに形成し、これを
パターニングして、酸化防止膜パターン１１２を形成す
る。このパターニングでは、ＰＭＯＳ形成領域５０のフ
ィールド部分Ｆのみ酸化防止膜が除去されるようにパタ
ーニングを行う。

【００５８】次いで、酸化防止膜パターン１１２をマス
クに用いた熱酸化（例えば熱酸化温度を１０００℃とす
る）によって、ＰＭＯＳ形成領域５０のフィールド部分
ＦとなるＳＯＩ層１４Ｐ上に、例えば酸化シリコン膜を
２７０ｎｍの厚さに成長させて素子分離領域５３を形成
する。したがって、素子分離領域５３の酸化シリコン膜
はＳＯＩ層１４の厚さ方向全域に成長し埋め込み酸化膜
１３に接続する。このとき、ＮＭＯＳ形成領域３０は全
面が酸化防止膜パターン１１２に被覆されているので、
ＬＯＣＯＳ法による素子分離領域となる酸化シリコン膜
は成長しない。

【００５９】その後、熱リン酸溶液を用いたウエットエ
ッチングによって上記酸化防止膜パターン１１２を選択
的に除去する。このときのエッチング条件の一例として
は、エッチング液に熱リン酸を用い、エッチング液温度
を１５５℃、エッチング処理時間を８０分とした。さら
に、フッ酸（ＨＦ）系の溶液を用いたウエットエッチン
グによって、第１のパッド酸化膜１１１を除去する。そ
の結果、図４の（２）に示すように、ＮＭＯＳ形成領域
３０のＳＯＩ層１４（１４Ｎ）および素子分離領域５３
が形成されたＰＭＯＳ形成領域５０のＳＯＩ層１４（１
４Ｐ）が露出される。

【００６０】次に、図４の（３）に示すように、熱酸化
法によって、ＳＯＩ層１４上に第２のパッド酸化膜１１
３を例えば１０ｎｍの厚さに形成する。さらにＣＶＤ法
によって、第２のパッド酸化膜１１３上に研磨ストッパ
層１１４を例えば窒化シリコンを１５０ｎｍの厚さに堆
積して形成する。

【００６１】次いで図４の（４）に示すように、レジス
ト塗布技術によって、上記研磨ストッパ層１１４上にレ
ジスト膜１１５を形成した後、リソグラフィー技術によ
って、ＮＭＯＳ形成領域３０のフィールド部分Ｆ上が開
口されるようにレジスト膜１１５をパターニングする。
そして、このパターニングしたレジスト膜１１５をマス
クに用いたエッチングによって、研磨ストッパ層１１４
をパターニングする。このパターニングでは、ＮＭＯＳ
形成領域のフィールド部分のみ研磨ストッパ層１１４が
除去される。続いて上記レジスト膜１１５をマスクに用
いた反応性イオンエッチングによって、ＮＭＯＳ形成領
域におけるフィールド部分の第２のパッド酸化膜１１３
およびＳＯＩ層１４をエッチングして埋め込み酸化膜１
３に達するトレンチ３２を形成する。このとき、ＰＭＯ
Ｓ形成領域５０の全面がレジスト膜１１５に被覆されて
いるので、研磨ストッパ層１１４はエッチングされな
い。

【００６２】次いで、上記レジスト膜１１５を除去した
後、図５の（５）に示すように、酸化技術(例えば、熱
酸化法)によって、上記トレンチ３２内に内壁酸化膜
（図示せず）を成長させる内壁酸化を行う。この内壁酸
化条件の一例としては、酸化雰囲気を１０００℃のドラ
イ酸素雰囲気とし、酸化雰囲気の圧力を１０１．３ｋＰ
ａ、酸化シリコン膜の成長速度を１０ｎｍ／ｍｉｎ以下
となるように設定する。その後、プラズマＣＶＤ法によ
って、絶縁膜１１６を、トレンチ３２内を埋め込む状態
に例えば酸化シリコン膜で形成する。

【００６３】次いで、図５の（６）に示すように、研磨
ストッパ層１１４を研磨ストッパに用いたＣＭＰによっ
て、上記絶縁膜１１６を研磨してトレンチ３２内に絶縁
膜１１６を残して素子分離領域３３を形成するととも
に、その他の領域に形成された絶縁膜１１６を除去す
る。

【００６４】次いで、熱リン酸溶液を用いたウエットエ
ッチングによって上記研磨ストッパ層１１４を選択的に
除去する。このときのエッチング条件の一例としては、
エッチング液に熱リン酸を用い、エッチング液温度を１
５５℃、エッチング処理時間を８０分とした。さらに、
フッ酸（ＨＦ）系の溶液を用いたウエットエッチングに
よって、第２のパッド酸化膜１１３を除去する。その結
果、図５の（７）に示すように、ＮＭＯＳ形成領域３０
のＳＯＩ層１４Ｎが素子分離領域３３によって電気的に
分離され、ＰＭＯＳ形成領域５０のＳＯＩ層１４Ｐが素
子分離領域５３によって電気的に分離される。

【００６５】次いで、図６の（８）に示すように、例え
ば熱酸化法によって、ＳＯＩ層１４上に酸化シリコン膜
を成長させてゲート絶縁膜３４、５４を形成する．次い
で、タングステンポリサイド構造のゲート電極膜を形成
した後、イオン注入によって、ＮＭＯＳ形成領域３０の
ゲート電極膜にＮ型不純物（例えばリンイオン）を導入
し、ＰＭＯＳ形成領域５０のゲート電極膜にＰ型不純物
（例えばホウ素イオン）を導入する。次いで、通常のレ
ジスト塗布、リソグラフィー技術によるレジストマスク
（図示せず）の形成、そのレジストマスクを用いたゲー
ト電極膜のエッチングによって、ＮＭＯＳ形成領域３０
のゲート絶縁膜３４上にゲート電極３５を形成するとと
もに、ＰＭＯＳ形成領域５０のゲート絶縁膜５４上にゲ
ート電極５５を形成する。

【００６６】次に、図６の（９）に示すように、エクス
テンションを形成するための不純物を、レジストマスク
によってＮＭＯＳ形成領域３０とＰＭＯＳ形成領域５０
とに打ち分けて導入する。その後、不純物の活性化のた
めの熱処理を施す。その結果、ゲート電極３５の両側に
おけるＳＯＩ層１４Ｎの上層にＮ型不純物を導入したＮ
型のエクステンション４０、４１を形成し、ゲート電極
５５の両側におけるＳＯＩ層１４Ｐの上層にＰ型不純物
を導入したＰ型のエクステンション６０、６１を形成す
る。

【００６７】続いてサイドウォールを形成するための絶
縁膜として例えば酸化シリコン膜を全面に形成した後、
その絶縁膜を全面エッチバック(例えば異方性エッチン
グ)して、ゲート電極３５の側壁にその絶縁膜を残して
サイドウォール３８、３９を形成し、ゲート電極５５の
側壁にその絶縁膜を残してサイドウォール５８、５９を
形成する。

【００６８】その後、ゲート電極３５、５５、サイドウ
ォール３８、３９、５８、５９等をエッチングマスクに
して、ソース・ドレイン拡散層の形成のための不純物
を、レジストマスク（図示せず）によってＮＭＯＳ形成
領域３０とＰＭＯＳ形成領域５０とに打ち分けて導入す
る。すなわち、ＮＭＯＳ形成領域３０には、Ｎ型不純物
(例えば、ヒ素イオン、リンイオン等)を導入して、エク
ステンション３８、３９のそれぞれに対してゲート電極
３５側とは反対側のＳＯＩ層１４Ｎにソース・ドレイン
拡散層４２、４３を形成する。またＰＭＯＳ形成領域５
０には、Ｐ型不純物(例えば、ホウ素イオン)を導入し
て、エクステンション５８、５９のそれぞれに対してゲ
ート電極５５側とは反対側のＳＯＩ層１４Ｐにソース・
ドレイン拡散層６２、６３を形成する。その後、不純物
の活性化のための熱処理を施す。

【００６９】その後通常のＣＭＯＳプロセスによって、
図６の（１０）に示すように、ＳＯＩ基板１１上に各ト
ランジスタを覆う層間絶縁膜７０を形成する。さらに層
間絶縁膜７０に各ソース・ドレイン拡散層４２、４３、
６２、６３に対応して通じる接続孔７１、７２、８１、
８２を形成した後、各接続孔７１、７２、８１、８２の
内部に対応させてプラグ７３、７４、８３、８４を形成
し、さらに配線形成プロセスによって、層間絶縁膜７０
上にプラグ７３、７４、８３、８４に対応して接続する
配線７５、７６、８５、８６を形成する。

【００７０】以上、上記実施の形態によって本発明の半
導体装置の製造方法を説明したが、本発明は図４〜図６
によって説明した各種プロセス条件は限定されるもので
はない。ＰＭＯＳ領域に形成するＬＯＣＯＳ素子分離の
プロセス条件やＮＭＯＳ領域に形成するトレンチ素子分
離のプロセス条件は、一例であって、適時設計変更が可
能である。

【００７１】上記半導体装置の製造方法に係る第１の実
施の形態では、ＮＭＯＳ形成領域３０（ＳＯＩ層１４
Ｎ）をＰＭＯＳ形成領域５０（ＳＯＩ層１４Ｐ）よりも
小さな応力状態（例えば応力が０の状態）になるように
形成し、ＰＭＯＳ形成領域５０のみに圧縮応力が加えら
れるように形成することから、ＰＭＯＳ形成領域５０は
圧縮応力を有する状態に形成される。そして圧縮応力を
有するＰＭＯＳ形成領域５０にＰＭＯＳトランジスタ５
１を形成することから、ＰＭＯＳトランジスタ５１のキ
ャリア（ホール）の移動度のみが選択的に高められる。

【００７２】一方、ＮＭＯＳ形成領域３０はＰＭＯＳ形
成領域５０よりも小さな応力状態（例えば応力が０もし
くはほぼ０の状態）になっている。そして、このＮＭＯ
Ｓ形成領域３０にＮＭＯＳトランジスタ３１を形成する
ことから、ＮＭＯＳトランジスタ３１の駆動能力は低下
しない。この結果、ＮＭＯＳトランジスタ３１の駆動能
力を低下させることなく、ＰＭＯＳトランジスタ５１の
駆動能力のみ選択的に高めることが可能となる。よっ
て、ＰＭＯＳトランジスタ５１の駆動能力の向上に応じ
てＣＭＯＳ論理ゲート（ＣＭＯＳトランジスタ１）の駆
動能力も高められる。

【００７３】また、本発明の半導体装置は、ＰＭＯＳ形
成領域、ＮＭＯＳ形成領域ともにトレンチ素子分離法も
しくはＬＯＣＯＳ法によって素子分離を行っても作製す
ることが可能である。

【００７４】まず、本発明の半導体装置の製造方法に係
る第２の実施の形態として、ＰＭＯＳ形成領域、ＮＭＯ
Ｓ形成領域ともにＬＯＣＯＳ法によって素子分離領域を
形成する製造方法を説明する。

【００７５】この製造方法では、ＰＭＯＳ形成領域、Ｎ
ＭＯＳ形成領域とでＬＯＣＯＳ法における熱酸化温度
（酸化シリコン膜を形成する温度）を、ＮＭＯＳ形成領
域では例えば１０００℃以上プロセス上使用可能な温度
（例えば１２００℃）以下とし、ＰＭＯＳ形成領域では
例えば９５０℃以下の熱酸化可能な温度として、素子分
離領域を形成する。これによって、応力量を独立に制御
することが可能となる。

【００７６】具体的には、上記製造方法は、前記図４の
(３)〜図５によって説明したトレンチ素子分離法によっ
てＰＭＯＳ形成領域に素子分離領域を形成する工程を、
ＬＯＣＯＳ法によって素子分離領域を形成する工程に置
きかえればよい。

【００７７】すなわち、前記図４の（１）、（２）によ
って説明したのと同様の製造方法によって、図７の
（１）に示すように、酸化防止膜パターン１１２を用い
たＬＯＣＯＳ法によって、ＰＭＯＳ形成領域５０のＳＯ
Ｉ層１４（１４Ｐ）のフィールド部分Ｆに素子分離領域
５３を形成する。なお、ＳＯＩ基板１１には、例えば、
支持基板１２上に例えば１００ｎｍの厚さの埋め込み酸
化膜１３を介して半導体領域となるＳＯＩ層１４が形成
されているものを用いる。その後、酸化防止膜パターン
１１２、第１のパッド酸化膜１１１等を除去する。

【００７８】次に、ＰＭＯＳ形成領域に素子分離領域を
形成する工程を、ＬＯＣＯＳ法によって素子分離領域を
形成する。

【００７９】具体的には、図７の（２）に示すように、
熱酸化法によって、ＳＯＩ層１４上に第２のパッド酸化
膜１２１を例えば１０ｎｍの厚さに形成する。さらにＣ
ＶＤ法によって、第２のパッド酸化膜１２１上に酸化防
止膜を例えば窒化シリコンで２００ｎｍの厚さに形成
し、これをパターニングして酸化防止膜パターン１２２
を形成する。このパターニングでは、ＮＭＯＳ形成領域
３０のフィールド部分Ｆのみ酸化防止膜が除去されるよ
うにパターニングを行う。

【００８０】次いで、酸化防止膜パターン１２２をマス
クに用いた熱酸化（例えば熱酸化温度を１０００℃とす
る）によって、ＮＭＯＳ形成領域３０のフィールド部分
ＦとなるＳＯＩ層１４Ｎ上に、素子分離領域９１を、例
えば酸化シリコン膜を２７０ｎｍの厚さに成長させて形
成する。したがって、素子分離領域９１の酸化シリコン
膜はＳＯＩ層１４Ｎの厚さ方向全域に成長し埋め込み酸
化膜１３に接続する。このとき、ＰＭＯＳ形成領域５０
は全面が酸化防止膜パターン１１２に被覆されているの
で、ＬＯＣＯＳ法による酸化シリコン膜は成長しない。

【００８１】次いで、熱リン酸溶液を用いたウエットエ
ッチングによって上記酸化防止膜パターン１２２を選択
的に除去する。このときのエッチング条件の一例として
は、エッチング液に熱リン酸を用い、エッチング液温度
を１５５℃、エッチング処理時間を８０分とした。さら
に、フッ酸（ＨＦ）系の溶液を用いたウエットエッチン
グによって、第２のパッド酸化膜１２１を除去する。そ
の結果、図７の（３）に示すように、素子分離領域９１
が形成されたＮＭＯＳ形成領域３０のＳＯＩ層１４Ｎお
よび素子分離領域５３が形成されたＰＭＯＳ形成領域５
０のＳＯＩ層１４Ｐが露出される。

【００８２】その後は、図６によって説明した製造方法
と同様に、ゲート絶縁膜、ゲート電極、ソース・ドレイ
ン拡散層等の製造工程を行えば、前記図２によって説明
した本発明の半導体装置２を作製することができる。

【００８３】この半導体装置２の製造方法（第２の製造
方法）では、ＬＯＣＯＳ法によって、ＮＭＯＳ形成領域
３０のＳＯＩ層１４ＮがＰＭＯＳ形成領域５０のＳＯＩ
層１４Ｐよりも小さな応力状態（例えば応力が０もしく
はほぼ０の状態）になるような温度で酸化膜を生成して
素子分離領域９１を形成し、ＰＭＯＳ形成領域５０のＳ
ＯＩ層１４Ｐのみに圧縮応力が加わるような温度で酸化
膜を生成して素子分離領域５３を形成することから、Ｐ
ＭＯＳ形成領域５０のＳＯＩ層１４Ｐは圧縮応力を有す
る状態に形成される。そして圧縮応力を有するＰＭＯＳ
形成領域５０のＳＯＩ層１４ＰにＰＭＯＳトランジスタ
５１を形成することから、ＰＭＯＳトランジスタ５１の
キャリア（ホール）の移動度のみが選択的に高められ
る。

【００８４】一方、ＮＭＯＳ形成領域３０のＳＯＩ層１
４ＮはＰＭＯＳ形成領域５０のＳＯＩ層１４Ｐよりも小
さな応力状態（例えば応力が０もしくはほぼ０の状態）
に形成される。そして、このＮＭＯＳ形成領域３０のＳ
ＯＩ層１４ＮにＮＭＯＳトランジスタ３１を形成するこ
とから、ＮＭＯＳトランジスタ３１の駆動能力は低下し
ない。この結果、ＮＭＯＳトランジスタ３１の駆動能力
を低下させることなく、ＰＭＯＳトランジスタ５１の駆
動能力のみ選択的に高めることが可能となる。よって、
ＰＭＯＳトランジスタ５１の駆動能力の向上に応じてＣ
ＭＯＳ論理ゲート（ＣＭＯＳトランジスタ１）の駆動能
力も高められる。

【００８５】次に、本発明に半導体装置の製造方法に係
る第３の実施の形態を以下に説明する。すなわち、ＰＭ
ＯＳ形成領域、ＮＭＯＳ形成領域ともにトレンチ素子分
離法によって素子分離領域を形成する製造方法では、Ｐ
ＭＯＳ形成領域、ＮＭＯＳ形成領域とでトレンチ内面に
形成する内壁酸化膜の厚さを、ＮＭＯＳ形成領域では例
えば１０ｎｍとし、ＰＭＯＳ形成領域では例えば３０ｎ
ｍとして、各内壁酸化膜を形成し、さらに素子分離領域
を形成する。これによって、応力量を独立に制御するこ
とが可能となる。

【００８６】具体的には、上記製造方法は、前記図４の
（１）、（２）によって説明したＬＯＣＯＳ法によって
ＰＭＯＳ形成領域に素子分離領域を形成する工程を、ト
レンチ素子分離法によって素子分離領域を形成する工程
に置きかえればよい。

【００８７】すなわち、前記図４の（３）〜図５によっ
て説明したのと同様の製造方法によって、ＰＭＯＳ形成
領域に素子分離領域を形成する。その製造方法を図８の
製造工程断面図によって説明する。

【００８８】図８の（１）に示すように、ＳＯＩ基板１
１には、例えば、支持基板１２上に例えば１００ｎｍの
厚さの埋め込み酸化膜１３を介してＳＯＩ層１４が形成
されているものを用いる。このＳＯＩ層１４上に第１の
パッド酸化膜１１１を例えば１０ｎｍの厚さに形成す
る。さらにＣＶＤ法によって、第１のパッド酸化膜１１
１上に研磨ストッパ層１３１を例えば窒化シリコンを１
５０ｎｍの厚さに堆積して形成する。

【００８９】次いで図８の（２）に示すように、レジス
ト塗布技術によって、上記研磨ストッパ層１３１上にレ
ジスト膜１３２を形成した後、リソグラフィー技術によ
って、ＰＭＯＳ形成領域５０のフィールド部分Ｆ上が開
口されるようにレジスト膜１３２をパターニングする。
そして、このパターニングしたレジスト膜１３２をマス
クに用いたエッチングによって、研磨ストッパ層１３１
をパターニングする。このパターニングでは、ＰＭＯＳ
形成領域５０のフィールド部分Ｆのみ研磨ストッパ層１
３１が除去される。

【００９０】続いて上記レジスト膜１３２をマスクに用
いた反応性イオンエッチングによって、ＰＭＯＳ形成領
域５０におけるフィールド部分Ｆの第１のパッド酸化膜
１１１およびＳＯＩ層１４をエッチングして埋め込み酸
化膜１３に達するトレンチ９２を形成する。このとき、
ＮＭＯＳ形成領域３０の全面がレジスト膜１３２に被覆
されているので、研磨ストッパ層１３１はエッチングさ
れない。

【００９１】次いで、上記レジスト膜１３２を除去した
後、図８の（３）に示すように、酸化技術(例えば、熱
酸化法)によって、上記トレンチ９２内に内壁酸化膜
（図示せず）を例えば３０ｎｍの厚さに成長させる内壁
酸化を行う。この内壁酸化条件の一例としては、酸化雰
囲気を１０００℃のドライ酸素雰囲気とし、酸化雰囲気
の圧力を１０１．３ｋＰａ、酸化シリコン膜の成長速度
を１０ｎｍ以下となるように設定する。その後、プラズ
マＣＶＤ法によって、絶縁膜１３３を、トレンチ９２内
を埋め込む状態に例えば酸化シリコン膜で形成する。

【００９２】次いで、図８の（４）に示すように、研磨
ストッパ層１３１を研磨ストッパに用いたＣＭＰによっ
て、上記絶縁膜１３３を研磨してトレンチ９２内に絶縁
膜１３３を残して素子分離領域９３を形成するととも
に、その他の領域に形成された絶縁膜１３１を除去す
る。

【００９３】次いで、熱リン酸溶液を用いたウエットエ
ッチングによって上記研磨ストッパ層１３１を選択的に
除去する。このときのエッチング条件の一例としては、
エッチング液に熱リン酸を用い、エッチング液温度を１
５５℃、エッチング処理時間を８０分とした。さらに、
フッ酸（ＨＦ）系の溶液を用いたウエットエッチングに
よって、第１のパッド酸化膜１１１を除去する。

【００９４】次に、ＮＭＯＳ形成領域３０に素子分離領
域３３を形成する工程を、前記図４の（３）〜図５によ
って説明したトレンチ素子分離法によって行う。その結
果、図９に示すように、ＮＭＯＳ形成領域３０のＳＯＩ
層１４Ｎが素子分離領域３３によって電気的に分離さ
れ、ＰＭＯＳ形成領域５０のＳＯＩ層１４Ｐが素子分離
領域９３によって電気的に分離される。

【００９５】その後は、図６によって説明した製造方法
と同様に、ゲート絶縁膜、ゲート電極、ソース・ドレイ
ン拡散層等の製造工程を行えば、前記図３によって説明
した本発明の半導体装置３を作製することができる。

【００９６】この半導体装置３の製造方法（第３の製造
方法）では、トレンチ素子分離法によって、ＮＭＯＳ形
成領域３０（ＳＯＩ層１４Ｎ）がＰＭＯＳ形成領域５０
よりも小さな応力状態（例えば応力が０もしくはほぼ０
の状態）になるような膜厚の内壁酸化膜をトレンチ３２
内に形成し、ＰＭＯＳ形成領域５０（ＳＯＩ層１４Ｐ）
のみに大きな圧縮応力が加えられるような膜厚の内壁酸
化膜をトレンチ９２内に形成することから、ＰＭＯＳ形
成領域５０は圧縮応力を有する状態に形成される。そし
て圧縮応力を有するＰＭＯＳ形成領域５０にＰＭＯＳト
ランジスタ５１を形成することから、ＰＭＯＳトランジ
スタ５１のキャリア（ホール）の移動度のみが選択的に
高められる。

【００９７】一方、ＮＭＯＳ形成領域３０はＰＭＯＳ形
成領域５０よりも小さな応力状態（例えば応力が０もし
くはほぼ０の状態）に形成される。そして、このＮＭＯ
Ｓ形成領域３０にＮＭＯＳトランジスタ３１を形成する
ことから、ＮＭＯＳトランジスタ３１の駆動能力は低下
しない。この結果、ＮＭＯＳトランジスタ３１の駆動能
力を低下させることなく、ＰＭＯＳトランジスタ５１の
駆動能力のみ選択的に高めることが可能となる。よっ
て、ＰＭＯＳトランジスタ５１の駆動能力の向上に応じ
てＣＭＯＳ論理ゲート（ＣＭＯＳトランジスタ１）の駆
動能力も高められる。

【００９８】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、ＮＭＯＳ形成領域の半導体領域はＰＭＯＳ
形成領域の半導体領域よりも小さい応力状態に形成され
ていて、ＰＭＯＳ形成領域の半導体領域のみに圧縮応力
が加えられているので、ＮＭＯＳトランジスタの駆動能
力を低下させることなくＰＭＯＳトランジスタの駆動能
力を高めることができる。したがって、ＰＭＯＳトラン
ジスタの駆動能力の向上に応じてＣＭＯＳ論理ゲートの
駆動能力も高めることができる。よって、半導体装置の
高速化、低消費電力化が図れる。

【００９９】また、半導体装置の微細化を伴わずトラン
ジスタの駆動能力の向上が図られるので、スケーリング
則以上の性能を有する半導体装置になる。

【０１００】本発明に係る半導体装置の製造方法によれ
ば、ＮＭＯＳ形成領域の半導体領域をＰＭＯＳ形成領域
の半導体領域よりも小さな応力状態になるように形成
し、ＰＭＯＳ形成領域の半導体領域のみに圧縮応力が加
えられるように形成するので、圧縮応力が有する状態に
ＰＭＯＳ形成領域の半導体領域を形成することができ
る。そして圧縮応力を有するＰＭＯＳ形成領域の半導体
領域にＰＭＯＳトランジスタを形成するので、ＮＭＯＳ
トランジスタの駆動能力を低下させることなく、駆動能
力の高いＰＭＯＳトランジスタを形成することができ
る。よって、ＰＭＯＳトランジスタの駆動能力の向上に
応じた駆動能力の高いＣＭＯＳ論理ゲートを形成するこ
とが可能になる。

【０１０１】また、素子分離の工数は増加するが、すべ
て従来のプロセスの組み合わせによって、トランジスタ
の駆動能力の向上を図ることができるとともに、高速
化、低消費電力化を図った半導体装置の製造が可能にな
る。特に、半導体装置の微細化を伴わずトランジスタの
駆動能力の向上を図ることができるので、スケーリング
則以上の性能を有する半導体装置の製造が可能になる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係る第１の実施の形態を
示す概略構成断面図である。

【図２】本発明の半導体装置に係る第２の実施の形態を
示す概略構成断面図である。

【図３】本発明の半導体装置に係る第３の実施の形態を
示す概略構成断面図である。

【図４】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す製造工程断面図である。

【図５】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す製造工程断面図である。

【図６】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す製造工程断面図である。

【図７】本発明の半導体装置の製造方法に係る第２の実
施の形態を示す製造工程断面図である。

【図８】本発明の半導体装置の製造方法に係る第３の実
施の形態を示す製造工程断面図である。

【図９】本発明の半導体装置の製造方法に係る第３の実
施の形態を示す製造工程断面図である。

【図１０】課題を説明する概略構成断面図である。

【符号の説明】

１１…ＳＯＩ基板、１４…ＳＯＩ層、３０…ＮＭＯＳ形
成領域、３１…ＮＭＯＳトランジスタ、５０…ＰＭＯＳ
形成領域、５１…ＰＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｄ 21/94 Ａ 29/78 ６２１ Ｆターム(参考） 4M108 AA07 AB05 AB14 AB27 AC55 AD13 5F032 AA01 AA35 AA44 AA45 AA77 BA01 BB01 CA17 CA20 DA02 DA24 DA33 DA78 5F048 AA00 AC03 BA01 BA16 BB05 BB08 BC06 BD00 BD09 BF07 BG12 BG13 BG14 DA25 5F110 AA01 AA02 AA30 BB04 CC02 DD01 DD05 EE05 EE09 EE14 EE32 FF02 GG02 GG12 GG39 GG60 HJ01 HJ12 HJ30 HL04 NN02 NN65 NN66 QQ05 QQ11 QQ30

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板のＮＭＯＳ形成領域の半導体領域に
   ＮＭＯＳトランジスタが形成されているとともに、前記
   基板のＰＭＯＳ形成領域の半導体領域にＰＭＯＳトラン
   ジスタが形成されてなるＣＭＯＳトランジスタを備えた
   半導体装置において、 前記ＰＭＯＳ形成領域の半導体領域は圧縮応力を有する
   状態に形成されていて、 前記ＮＭＯＳ形成領域の半導体領域は前記ＰＭＯＳ形成
   領域の半導体領域よりも小さい応力状態に形成されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 基板のＮＭＯＳ形成領域の半導体領域に
   ＮＭＯＳトランジスタを形成するとともに、前記基板の
   ＰＭＯＳ形成領域の半導体領域にＰＭＯＳトランジスタ
   を形成して、ＣＭＯＳトランジスタを形成する半導体装
   置の製造方法において、 前記ＰＭＯＳ形成領域の半導体領域に圧縮応力を生じさ
   せるように素子分離領域を形成する工程と、 前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形成
   領域の半導体領域よりも小さな応力状態になるように該
   ＮＭＯＳ形成領域に素子分離領域を形成する工程とを備
   えたことを特徴とする半導体装置の製造方法。
3. 【請求項３】 前記ＰＭＯＳ形成領域の半導体領域に圧
   縮応力を生じさせるように素子分離領域を形成する工程
   は、前記ＰＭＯＳ形成領域の半導体領域に圧縮応力を生
   じさせるＬＯＣＯＳ法によって行い、 前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形成
   領域の半導体領域よりも小さな応力状態になるように該
   ＮＭＯＳ形成領域に素子分離領域を形成する工程は、ト
   レンチ素子分離法によって行うことを特徴とする請求項
   ２記載の半導体装置の製造方法。
4. 【請求項４】 前記ＰＭＯＳ形成領域の半導体領域に圧
   縮応力を生じさせるように素子分離領域を形成する工程
   は、ＬＯＣＯＳ法によって前記ＰＭＯＳ形成領域の半導
   体領域に圧縮応力を生じさせる温度で酸化膜を生成して
   素子分離領域を形成し、 前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形成
   領域の半導体領域よりも小さな応力状態になるように該
   ＮＭＯＳ形成領域に素子分離領域を形成する工程は、Ｌ
   ＯＣＯＳ法によって前記ＮＭＯＳ形成領域の半導体領域
   が前記ＰＭＯＳ形成領域の半導体領域よりも小さな応力
   状態になるような温度で酸化膜を生成して素子分離領域
   を形成することを特徴とする請求項２記載の半導体装置
   の製造方法。
5. 【請求項５】 前記ＰＭＯＳ形成領域の半導体領域に圧
   縮応力を生じさせるように素子分離領域を形成する工程
   は、トレンチ素子分離法によって前記ＰＭＯＳ形成領域
   の半導体領域に圧縮応力を生じさせる膜厚の内壁酸化膜
   をトレンチ内に形成し、 前記ＮＭＯＳ形成領域の半導体領域が前記ＰＭＯＳ形成
   領域の半導体領域よりも小さな応力状態になるように該
   ＮＭＯＳ形成領域に素子分離領域を形成する工程は、ト
   レンチ素子分離法によって前記ＮＭＯＳ形成領域の半導
   体領域が前記ＰＭＯＳ形成領域の半導体領域よりも小さ
   な応力状態になるような膜厚の内壁酸化膜をトレンチ内
   に形成することを特徴とする請求項２記載の半導体装置
   の製造方法。