KR100229758B1 - 자기 정합형으로 형성된 접촉부를 갖춘 반도체장치제조방법 - Google Patents

자기 정합형으로 형성된 접촉부를 갖춘 반도체장치제조방법 Download PDF

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Abstract

반도체 장치 제조 방법에 있어서, 제 1절연막을 상단 막으로서 갖는 적층 구조물은 제 1 전도형의 반도체 영역상에 형성된다. 적중 구조물중의 한 구조물은 상기 반도체 영역상에 형성된 게이트 절연막으로서의 제 2절연막, 상기 게이트 절연막상에 형성된 게이트 전극으로서의 도전체 박막층, 및, 상기 게이트 전극상에 형성된 제 1절연막을 포함하는 게이트 전극 구조물이 있다. 다음에, 측벽 절연막은 게이트 전극 구조물의 측벽 및 상기 게이트 전극 구조물에 인접한 적층 구조물상에 형성된다. 제 1전도형이 아닌 다른 제 2전도형의 분순물 이온 주입은 측변 절연막을 이용하여 자기 정합형으로 실행되며 금속 산화물 반도체(MOS)트랜지스터용의 소스/드레인 영역을 형성한다. 접촉부는 게이트 전극 구조물과 인접 적층 구조물간에 형성된 소스/드레인 영역을 위해 자기 정합형으로 측벽을 이용하여 형성된다.

Description

자기 정합형으로 형성된 접촉부를 갖춘 반도체 장치 제조 방법
제1도는 종래의 스태틱 랜덤 액세스 메모리(SRAM)의 메모리 셀을 도시한 평면도.
제2a도 내지 2f도는 라인 A-A'를 따라 절취한 종래의 SRAM 메모리 셀을 제조 공정에 따라 도시한 횡단면도.
제3도는 본 발명에 따라 제조된 스태틱 랜덤 액세스 메모리(SRAM)의 메모리 셀을 도시한 평면도.
제4a도 내지 4g도는 본 발명의 제 1 실시예에 따른 제조 공정에서 라인 B-B'를 따라 절취한 종래의 SRAM 메모리 셀을 도시한 횡단면도.
제5a도 내지 5d도는 본 발명의 제 2 실시예에 따른 제조 공정에서 라인 B-B'를 따라 절취한 종래의 SRAM 메모리 셀을 도시한 횡단면도.
＜도면의 주요부분에 대한 부호의 설명＞
5 : 워드 라인 12 : 소자 분리 절연막
19 : 보호용 절연막
[발명의 분야]
본 발명은 반도체 장치를 제조하는 방법에 관한 것이며, 보다 구체적으로, 자기 정합형(self-alignment)으로 형성된 접촉부를 갖춘 반도체 장치를 제조하는 방법에 관한 것이다.
[종래 기술의 설명]
실리콘 기판등의 반도체 기판상에 형성된 반도체 집적 회로는 고밀도로 집적되도록 개발되어 왔다. 이러한 집적 회로로서의 스태틱 랜덤 액세스 메모리(SRAM)에 있어서, 메모리 용량은 4Mbit에서 16Mbit로, 16Mbit에서 더 큰 비트로 증가된다. 고집적도외에도, 고속 동작 및 저전력 소모가 SRAM에 요구된다.
SRAM 뿐만아니라 랜덤 액세스 메모리(DRAM)를 포함하는 대규모 집적 회로에 있어서, 다수의 반도체 소자가 한개의 칩상에 형성되도록 요구된다. 칩 크기는 장치 비용 및 생산량면에서 가능한한 작게 감소될 필요가 있다. 복잡한 메모리 셀 구조 및 정교한 처리 공정이 필요한 SRAM에서, 칩 크기는 메모리 셀의 크기에 달려 있다. 따라서 칩 크기를 감소시키기 위해, 메모리 셀의 크기를 감소시키는 것이 필수적이다. 구체적으로, 메모리 셀에서의 반도체 회로 패턴에 대한 접촉 홀의 마진(margin)을 줄이는 것이 매우 중요하다. 왜냐하면, 트랜지스터의 확산층 패턴, 게이트 전극 패턴, 전원용 배선 패턴, 및 소자 분리 절연막 패턴등의 다수의 패턴이 메모리 셀내에 형성되고 이들 패턴들간에 다수의 접촉부가 있기 때문이다.
이러한 이유로 하여, 반도체 회로 패턴내에 접촉 홀을 자기 정합형으로 형성하는 것이 바람직하다.
제1도는 종래의 SRAM 메모리 셀의 평면도이다. CMOS형 메모리 셀은 6개의 MOS 트랜지스터로 구성된다. 제2a 내지 2f도는 제조 공정에 따라 제1도의 SRAM메모리 셀의 라인 A-A'에서 절취한 횡단면도이다.
제1도에 있어서, 소자 분리 절연막(101-1)에 의해 둘러싸인 활성 영역(102-1, 102-2, 103-1, 103-2)은 P형 반도체(실리콘) 기판 또는 P형 웰상에 형성된다. 그후, 구동 MOS 트랜지스터용 게이트 전극(104-1)및 부하 MOS 트랜지스터용 게이트 전극(104-2)이 제공되며, 전송 MOS 트랜지수터용 게이트 전극으로서 기능하는 워드 라인(105-1)이 제공된다. N형 확산층은 상기 게이트 전극이 형성되지 않은 실리콘 활성 영역(102-1, 102-2)에 비소 원자등의 불순물 이온 주입을 실행함으로써, 구동 MOS 트랜지스터 및 부하 전송 MOS 트랜지스터의 소스/드레인으로서 형성된다. 불순물로서의 붕소 원자는 게이트 전극이 형성되지 않은 실리콘 활성 영역(103-1, 103-2)에 이온 주입에 의해 주입되어, p형 확산층은 부하 MOS 트랜지스터의 소스/드레인 영역으로서 형성되게 된다. 이후, 층간 절연막이 전체 표면을 커버하도록 형성된다. 접지 전위에 접속하기 위한 접촉홀(106-1, 106-2)은 층간 절연막을 통해 형성된다. 구동 MOS 트랜지스터의 소스 영역은 접촉 홀(106-1, 106-2)을 통해 접지용 배선(도시않됨)에 접속된다. 전원용 배선에 접속시키기 위해 접촉 홀(108-1, 108-2)이 형성되며 접촉 홀(108-1, 108-2)을 통해 부하 MOS 트랜지스터에 전력이 공급된다. 계속하여, 접촉홀(107-1, 107-2, 109-1, 109-2)이 형성되며 접촉부(107-1, 109-1)는 패턴(도시않됨)에 의해 접속된다. 결과적으로, 구동 MOS 트랜지스터의 드레인 영역, 부하/구동 게이트 전극(104-2) 및 부하 MOS 트랜지스터의 드레인 영역은 전기적으로 접속된다. 유사하게, 접속 접촉 홀(107-2)과 (109-2)사이에 패턴(도시않됨)이 형성된다. 결과적으로, 부하 MOS 트랜지스터의 드레인 영역, 부하/구동 게이트 전극(104-1), 및 구동 MOS 트랜지스터의 드레인 영역은 전기적으로 접속된다. 또한, 비트 라인용 접촉 홀(110-1, 110-2)이 형성된다.
상기 방식에서, 제1도에 도시된 종래의 CMOS형 스태틱 메모리 셀내에 최소한 10개의 접촉홀이 요구된다. 접속용 접촉홀(107-1)은 실리콘 활성 영역(102-1) 및 게이트 전극(104-2)내에 형성된 구동 MOS 트랜지스터의 드레인 영역상에 형성된다. 유사하게, 접속용 접촉홀(109-2)은 실리콘 활성 영역(103-2) 및 게이트 전극(104-1)내에 형성된 부하 MOS 트랜지스터의 영역상에 형성된다.
다음에, 접촉 홀을 형성하는 방법은 제2a도 내지 2f도를 참조하여 설명될 것이다. 제2a도에 있어서, 소자 분리 절연막(202)은 실리콘 기판(201)의 표면상에 선택적으로 형성된다. 계속하여, 게이트 절연막(203)은 부하 MOS 트랜지스터용으로 형성된다. 그후, 폴리사이드막(204)이 피착되며, 제 1 레지스트마스크(205)가 형성된다. 다음에, 폴리사이드막(204)은 제 1 레지스트 마스크(205)가 형성된다. 다음에, 폴리사이드막(204)은 제 1 레지스트 마스크(205)를 사용하여 건식 에칭법에 의해 에칭된다. 이와 같이, 부하/구동 게이트 전극(206, 206a)은 제2b도에 도시된 바와 같이 형성된다.
다음에, 산화 실리콘막은 전체 표면상에 피착되며, 그후 건식 에칭법에 의해 비등방 에칭이 전체적으로 실행된다. 결과적으로, 측벽 절연막(207)은 제4c도에 도시된 바와 같이 부하/구동 게이트 전극(206, 206a)의 측벽상에 형성된다, 그후, P형 확산층(208)은 붕소 이온 주입 및 열처리에 의해 형성된다. P형 확산층(208)은 부하 MOS 트랜지스터의 소스/드레인 영역으로서 기능한다.
다음에, 제2d도에 도시된 바와 같이 층간 절연막 (209)이 형성된다.
그후, 제 2 레지스트 마스크(210)가 형성된다. 층간 절연막(209)은 제 2 레지스트 마스크(210)를 이용하여 건식 에칭법에 의해 에칭되어 접촉 홀을 형성한다.
부하/구동 게이트 전극(206a) 및 확산층(208)상의 접촉 홀이 또한 형성된다.
이러한 접촉 홀은 제1도에서의 접속용 접촉 홀(109-2)에 해당된다.
다음에, 제2e도에 도시된 바와 같이, 금속 박막(211) 형성되며 제 3 레지스트 마스크(212)가 형성된다. 금속 박막(211)은 제 3 레지스트 마스크(212)를 사용하여 건식 에칭법에 의해 에칭된다. 결과적으로, 접속용패턴(108-2, 109-2, 109-1, 108-1)은 제2f도에 도시된 바와 같이 형성된다.
접촉부를 형성하는 종래의 방법에서, 상기 설명된 대로, MOS 트랜지스터의 게이트 전극의 측벽상에 측벽 절연막을 형성하는 것과 MOS 트랜지스터의 게이트 전극의 소스/드레인 영역상에 접촉 홀을 형성하는 것은 어렵다. 이러한 이유로 하여, 다수의 접촉 홀이 형성되어 있는 고밀도 SRAM의 경우, 메모리 셀의 크기를 줄이는 것이 어렵다.
[발명의 개요]
본 발명은 반도체 장치에 자기 정합형으로 접촉부를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 또다른 목적은 축소된 칩 크기를 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예를 실현하기 위해, 반도체 장치를 제조하는 방법은 다음 단계를 포함한다. 즉, 반도체 기판상에 절연 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극으로 이루어진 도전체 박막을 상기 반도체 기판의 주면에 형성된 게이트 절연막상에 형성한후, 상기 도전체 박막에 적층하는 제 1 절연막으로서의 과잉 실리콘 원자를 포함하는 실리콘 산화막을 형성하는 단계와; 상기 적층된 도전체 박막과 상기 제 1 절연막을 동일한 상기 게이트 전극의 패턴으로 가공하는 단계와; 상기 게이트 전극 패턴의 소정 영역의 상기 제 1 절연막을 에칭하여 제거하는 단계와; 상기 에칭하여 제거하는 단계후에, 전체를 피복하는 제 2 절연막으로서 이산화실리콘 막을 피착시키는 단계; 및 상기 제 2 절연막에 이방성 건식 에칭을 실시하여 상기 도전체 박막의 게이트 전극 패턴의 측벽과 상기 제 1 절연막 패턴의 측벽에 상기 제 2 절연막에 의한 측벽 절연막을 형성하여, 상기 측벽 절연막을 상기 절연 게이트 전계 효과 트랜지스터의 접촉 홀의 측벽으로 하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에서는, 상기 제 2 절연막에 이방성 건식 에칭을 실시한 후에, 상기 반도체 기판의 표면, 상기 측벽 절연막, 상기 도전체 박막의 게이트 전극 표면 및 상기 제 1 절연막에 피복하는 제 3 절연막을 피착하고, 상기 제 3 절연막의 소정의 영역을 에칭 마스크를 이용하여 건식 에칭하고, 상기 접촉 홀을 형성한다. 상기 경우, 측벽 절연막은 소스/드레인 영역과 접촉부를 자기 정합형으로 형성하는데 사용된다. 또, 상기 반도체 장치는 6개의 절연 게이트 전계 효과 트랜지스터로 구성되는 스태틱(static)형 메모리 셀을 포함하고, 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극 및 소스/드레인 영역 상에 상기 접촉 홀을 형성하는 것을 특징으로 한다. 적층 구조물은 제 2 절연막을 형성하고, 도전체 박막을 피착시키고, 제 1 절연막을 피착시키며, 상기 제 2 절연막, 상기 도전체 박막층, 및 상기 제 1 절연막을 패턴화하여 적층 구조물을 형성하는데 사용된다.
상기 반도체 장치가 두개의 MOS 트랜지스터를 포함하고, 두 MOS 트랜지스터들중의 한 트랜지스터의 게이트가 또다른 MOS 트랜지스터의 소스/드레인 영역에 접속될 때, 상기 반도체 장치 제조 방법은 상기 두 MOS 트랜지스터간의 상기 반도체 영역상에 소자 분리 절연막을 형성하는 단계를 더 포함한다. 이러한 경우, 상기 적층 구조물중의 한 구조물은 상기 한 개의 MOS 트랜지스터의 상기 게이트 전극 구조물의 도전체 박막층에 그 도전체 박막층이 접속되는 상기 소자 분리 절연막상에 형성되며, 상기 한개의 적층 구조물은 상기 소자 분리 절연막상에 상기 적층 구조물의 도전체 박막층의 일부를 커버하는 상기 제 1 절연막을 포함한다.
또, 상기 두 MOS 트랜지스터의 상기 소스/드레인 영역용의 접촉부는 상기 또다른 MOS 트랜지스터의 상기 소스/드레인 영역용의 접촉부가 상기 제 1 절연막이 커버되지 않은 도전체 박막층 부분을 통해 상기 소자 분리 절연막상의 상기 적층 구조물의 도전체 박막층에 접속되도록 자기 정합형으로 측벽을 이용하여 형성된다.
본 발명의 방법은 상기 제 1 절연막 및 측벽 절연막의 에칭률 보다 높은 에칭률을 갖는 제 3 절연막을 형성하는 단계 및, 상기 접촉부용 접촉 홀을 형성하기 위해 상기 제 3 절연막을 선택적으로 에칭하는 단계를 더 포함한다. 상기 제 3 절연막 형성 단계는 스핀 온 글래스(SOG) 붕소 또는 인 불순물을 함유한 상기 제 3 절연막을 피착시키는 단계 및, 상기 제 3 절연막에 대해 화학적 기계 연마를 실행하는 단계에 의해 형성된다.
측벽 절연막을 형성하기 위해, 측벽 절연막용의 절연막이 우선 형성되며 그후 선택적으로 건식 에칭된다. 이 경우, 측벽 절연막용의 절연막이 상기 제 1 절연막보다 에칭률이 높기 때문에, 제 1 절연막은 에칭되지 않는다. 제 1 절연막은 접촉부용의 금속 막이 상기 게이트 전극 구조물의 도전체 박막층에 접속되지 않게 한다. 제 1 절연막은 과잉 실리콘 원자를 5 내지10 원자 % 함유한 산화 실리콘막으로 형성될 수 있으며, 측벽 절연막은 산화 실리콘막으로 형성된다. 제 1 절연막은 질화 실리콘 막으로 형성되고 측벽 절연막은 붕소 또는 인 불순물을 함유한 산화 실리콘막으로 형성된다.
본 발명의 또다른 실시예를 실현하기 위해, 반도체 장치 제조 방법은 다음의 단계를 포함한다. 즉, 제 1 전도형의 반도체 영역상에 제 1 절연막을 상단막으로서 갖는 적층 구조물을 형성하는 단계로서, 상기 적층 구조물중의 한 구조물은 상기 반도체 영역상에 형성된 게이트 절연막으로서의 제 2 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극으로서의 도전체 박막층 및, 상기 게이트 전극상에 형성된 상기 제 1 절연막을 포함하는 게이트 전극 구조물이 되는 적층 구조물 형성 단계와, 상기 게이트 전극 구조물에 인접한 적층 구조물 및 상기 게이트 전극 구조물의 측벽상에 측벽 절연막을 형성하는 단계와, 금속 산화물 반도체(MOS) 트랜지스터용의 소스/드레인 영역을 형성하기 위해, 상기 제 1 전도형이 아닌 다른 제 2 전도형의 불순물 이온 주입을 상기 측벽 절연막을 이용하여 자기 정합형으로 실행하는 단계 및, 상기 게이트 전극 구조물과 상기 인접한 적층 구조물간에 형성된 소스/드레인 영역용 접촉부를 자기 정합형으로 상기 측벽을 사용하여 형성하는 단계를 포함하는 것을 특징으로 한다.
[양호한 실시예의 설명]
본 발명에 따른 반도체 장치는 첨부된 도면을 참조하여 후술될 것이다.
제3도는 본 발명의 제 1 실시예에 따른 반도체 장치의 평면도이다. 제4a 내지 4g도는 제3도에 도시된 반도체 장치의 제조 공정을 라인 B-B'를 따른 횡단면도로 도시한 것이다.
제3도에 있어서, 소자 분리 절연막(1)에 의해 둘러싸인 실리콘 활성 영역(2-1, 2-2, 3-1, 3-2)은 P형 반도체(실리콘) 기판 또는 P형 웰의 표면상에 형성된다. 그후, 구동 MOS 트랜지스터용 게이트 전극(4-1) 및 부하 MOS 트랜지스터용 게이트 전극(4-2)이 제공된다. 또한, 워드 라인(5)은 전송 MOS 트랜지스터의 게이트 전극을 활성시키도록 형성된다. 구동 MOS 트랜지스터 및 전송 MOS 트랜지스터의 소스/드레인 영역의 N형 확산층은 게이트 전극이 형성된 영역이 아닌 실리콘 활성 영역(2-1, 2-2)으로 비소(As) 이온 주입을 실행함으로써 형성된다. 또한 부하 MOS 트랜지스터의 소스/드레인 영역용 P형 확산층은 실리콘 활성 영역(3-1, 3-2)에 붕소(B) 이온을 주입함으로써 형성된다.
다음, 산화 실리콘막은 전체 표면상에 피착되며, 그후, 소자 분리 절연막(1), 게이트 전극(4-1, 4-2), 및 워드 라인(5)의 자기 정합체(self-alignment)를 반도체 소자 패턴으로서 그 내부에 접촉 홀을 형성하도록 비등방 건식 에칭이 실행된다. 구동 MOS 트랜지스터의 드레인 영역 및 게이트 전극 영역상에 접촉 홀을 형성하기 위해, 접속용 접촉 홀이 미리 제공된다. 유사하게, 접속용 접촉 홀(30-2)은 부하 MOS 트랜지스터의 드레인 영역 및 게이트 전극 영역상의 접촉 홀을 위해 제공된다. 상기 방식으로, 본 발명의 스태틱 메모리 셀의 평면 구조는 접지용 접촉 홀, 전원용 접촉 홀 및 비트 라인용 접촉 홀이 자기 정합 방식으로 형성된다.
다음, 접촉 홀을 갖는 반도체 장치의 제조 방법은 제4a 내지 4g도를 참조하여 후술될 것이다. 상기 실시예에서, 반도체 장치는 0.5nm 설계 기준으로 형성된다.
제4a도에 있어서, 우선, 소자 분리 절연막(12)은 실리콘 기판(11)의 표면상에 선택적으로 형성된다. 소자 분리 절연막(12)은 40nm 정도의 두께를 갖는 산화 실리콘막이다. 그후, 게이트 절연막(13)은 10nm 정도의 두께를 갖도록 MOS 트랜지스터에 대해 형성된다.
다음, 텅스텐 폴리사이드 막(14)은 약 200nm의 두께를 갖도록 피착되며, 그후, 얇은 절연막(15)이 제 1 절연막으로서 형성되어 텅스텐 폴리사이드 막(14)을 커버한다. 얇은 절연막(15)은 화학 증착법(CVD)에 의해 약 300nm의 두께를 갖도록 피착된다. 얇은 절연막(15)은 과잉 실리콘 원자를 포함하는 산화 실리콘막(이후 SRO 막이라 함)이다.
SRO 막의 형성 방법을 간단히 설명하겠다. 감압 가능한 석영 반응관을 가열하는 감압 CVD 노(furnace)에 있어서, 이 노는 700℃ 내지 800℃로 가열된다. 반응 가스로서의 모노실란 가스 및 일산화이질소 가스가 별도의 가스 도입구로부터 노내에 주입된다. 질소 가스가 주위(ambient) 가스로서 사용된다. 이러한 가스들의 전체 압력은 약 1토르이다. 상기 형성 방법에 의해, 과잉 실리콘 원자는 이산화 실리콘막내에 포함된다. 이러한 목적을 위해, 모노실란 가스의 가스 유동률과 일산화 이질소의 가스 유동률의 비가 변경된다. 과잉 실리콘 원자량은 모노실란 가스 유동률이 증가하면 증가한다. 이와 같이, 과잉 실리콘 원자를 포함한 얇은 실리콘 막, 즉, SRO 막(15)이 형성된다. SRO 막(15)은 이산화실리콘(Sio2)내에 미소한 실리콘 집합체를 확산하여 혼합시킨 절연물이다.
상기 실시예에서, 약 5 내지 10 원자 %의 과잉 실리콘 원자를 포함한 SRO 막이 사용된다.
다음, 제 1 레지스트 마스크(16)가 형성된다. 얇은 절연막(15)의 일부가 제 1 레지스트 마스크(16)를 사용하여 에칭된다. 이러한 방식으로, 제3도를 참조하여 설명된 접속용 접촉 홀이 형성된다.
다음, 제4b도에 도시된 바와 같이, 제 2 레지스트 마스크(17)가 형성된다.
계속하여, 제 1 절연막(15), 텅스텐 폴리사이드 막(14), 및 게이트 절연막(13)이 제 2 레지스트 마스크(17)를 사용하여 건식 에칭된다. 이와 같이, 게이트 전극(4-1, 4-2)을 포함하는 게이트 전극 구조물이 제 4c도에 도시된 바와 같이 형성된다. 각각의 게이트 전극 구조물은 게이트 전극(4-1, 4-2)상에 보호용 절연막(19)으로서의 제 1 절연막을 갖는다. 보호용 절연막(19a)은 소자 분리 절연막상의 게이트 전극(4-1)상에 형성되어 게이트 전극(4-1)의 일부를 커버한다. 다음, 산화 실리콘막은 CVD 법에 의해 200nm의 두께를 갖는 제 2 절연막으로서 전체 표면상에 피착되며, 그후, 비등방 에칭이 건식 에칭법에 의해 전체적으로 실행된다. 건식 에칭에서 사용된 반응 가스는 C4F8과 CO의 혼합체이다.
반응 가스에 의해, SRO 막은 거의 에칭되지 않으며 산화 실리콘막은 선택적으로 에칭된다. 이러한 방식으로 측벽 절연막(20)은 제4d도에 도시된 대로 게이트 전극(4-1, 4-2)의 측벽 및 보호용 절연막(19,19a)의 측벽상에 형성된다. 계속하여, P형 확산층(21)은 붕소 이온 주입 및 열처리를 통해 형성된다. P형 확산층(21)은 MOS 트랜지스터의 소스/드레인 영역으로서 기능한다.
다음, 제4e도에 도시된 바와 같이, 금속 박막(22)이 형성된다. 금속 박막(22)은 티타늄층, 질화 티타늄층, 및 텅스텐층을 적층하여 형성된 금속막이다. 그리고, 제 3 레지스트 마스크(23)는 제4f도에 도시된 대로 형성된다. 금속 박막(22)은 접촉부(8-1, 8-2, 9-1, 30-2)가 접속용 배선 및 전원용 배선을 형성하도록 제 3 레지스트 마스크(23)를 사용하여 에칭된다.
상기 공저에 의해, CMOS 구조를 갖는 스태틱 메모리 셀의 접촉부가 자기 정합형으로 형성된다. 자기 정합형 접촉 홀을 갖는 메모리 셀의 칩 면적은 종래 기술을 이용하여 형성된 메모리 셀의 칩 면적에 비해 20% 이상 감소된다.
다음, 본 발명의 제 2 실시예에 따른 스태틱 RAM은 제5a 내지 5b도를 참조하여 설명된다. 제 2 실시예에서, 자기 정합형 접촉 홀은 선택적으로 형성된다. 게이트 전극 구조가 형성되고 보호용 절연막(19, 19a)이 형성되기 까지의 공정은 제4c도에 도시된 바와 같이, 제 1 실시예의 공정과 동일하다. 제5a 내지 5d도는 그후의 공정을 도시한 것이다.
상술된 바와 같이, 게이트 전극(4-1, 4-2)이 형성되며, 보호용 절연막(19, 19a)이 상기 게이트 전극상에 형성된다. 보호용 절연막(19a)은 게이트 전극(4-1)상에 형성되어 게이트 전극의 일부를 커버한다. 계속하여, 산화 실리콘막은 250nm 두께의 전체 표면상에 피착되며 비등방 건식 에칭이 실행된다.
이와 같이, 측벽 절연막(20)은 게이트 전극(4-1, 4-2)의 게이트 전극 구조물의 측벽 및 보호용 절연막(19a)을 갖는 적층 구조물의 측벽상에 형성되고 소자 분리 절연막상에 형성된다. 그후, P형 확산층(21)은 붕소 이온 주입 및 열처리를 통해 형성된다. P형 확산층(21)은 MOS 트랜지스터의 소스/드레인 영역으로서 기능한다.
다음, 매립 절연막(26)은 제 3 절연막으로서 전체 표면상에 형성된다. 매립 절연막(26)은 보호용 절연막(19, 19a) 및 측벽 절연막(20)보다 높은 건식 에칭율을 갖는 재료로 형성된다. 예를 들어, 붕소 또는 인을 불순물로서 포함하며 화학적 기계 연마법에 의해 편형화된 산화 실리콘막 또는 코팅법에 의해 형성된 스핀 온글래스(SOG)막은 매립 절연막(26)으로서 사용된다. 5nm보다 큰 두께를 갖는 산화 실리콘막은 매립 절연막(26)하에 형성될 수도 있다.
다음, 제 4 레지스트 마스크(27)는 제5b도에 도시된 바와 같이 형성된다.
매립 절연막(26)은 제 4 레지스트 마스크(27)를 사용하는 건식 에칭법에 의해 선택적으로 에칭된다. 건식 에칭에서 사용된 반응 가스는 CHF3, CO의 혼합체이다.
다음, 금속 박막(22)은 제 5C도에 도시된 바와 같이 형성된다. 금속 박막(22)은 티타늄 층, 질화 티타늄층 및 텅스텐 층을 적층한 금속 박막이다. 계속하여, 제 3 레지스트 마스크(23)가 형성된다. 금속 박막(22)은 제 3 레지스트마스크(23)를 사용하여 건식 에칭법에 의해 에칭되며 접속용 배선(30-2, 9-1)을 형성한다.
상술된 바와 같이, 자기 정합형 홀을 갖는 CMOS 구조의 스태틱형 메모리셀이 형성된다. 절연막(26)의 에칭율에 비해 낮은 에칭율을 갖는 측벽 절연막 및 보호용 절연막으로 인하여, 접촉 홀이 형성되는 정확한 위치가 보호용 절연막 및 측벽 절연막에 의해 결정될 수 있다. 제 2 실시예는 접촉 홀이 형성되는 위치가 엄밀히 결정되는 경우에 유리하다.
상기 실시예에서, 본 발명이 스태틱형 메모리 셀에 적용되는 경우가 설명된다. 그러나, 본 발명은 이 경우에 한정되는 것이 아니며, 스태틱 형 메모리셀 이외의 다른 반도체 장치, 즉, SRAM 또는 DRAM의 주변 회로부에 적용될 때 동일한 장점이 얻어진다.
또한, 붕소 또는 인을 불순물로서 포함하는 산화 실리콘막, 질화 실리콘 막, 및 폴리이미드와 같은 유기 절연막은 각각 제 1 절연막, 제 2 절연막, 및 제 3 절연막으로서 사용될 수도 있다.
상기 설명된 바와 같이, 본 발명에 따라, 자기 정합형 접촉 홀은 MOS 트랜지스터의 소스/드레인 영역상에 형성된다. 또한, 또다른 자기 정합형 접촉 홀은 MOS 트랜지스터의 게이트 전극상에 동일한 공정으로 형성된다. 더욱이, 게이트 전극상의 공통 접촉홀 및 MOS 트랜지수터의 소스/드레인 영역은 자기 정합형으로 형성된다. 상기 이유로 하여, 접촉 홀에 대한 마진이 불필요하게 되며 마진으로 인한 반도체 장치의 크기 축소면의 한정이 제거된다. 따라서, 반도체 장치의 고집적도는 반도체 장치의 동작 속도가 증가되고 반도체 장치의 가격이 감소되도록 용이하게 실현된다. 이것은 SRAM에서 특히 두드러진다.

Claims (3)

  1. 반도체 기판상에 절연 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극으로 이루어진 도전체 박막을 상기 반도체 기판의 주면에 형성된 게이트 절연막상에 형성한후, 상기 도전체 박막에 적층하는 제 1 절연막으로서의 과잉 실리콘 원자를 포함하는 실리콘 산화막을 형성하는 단계와; 상기 적층된 도전체 박막과 상기 제 1 절연막을 동일한 상기 게이트 전극의 패턴으로 가공하는 단계와; 상기 게이트 전극 패턴의 소정 영역의 상기 제 1 절연막을 에칭하여 제거하는 단계와; 상기 에칭하여 제거하는 단계후에, 전체를 피복하는 제 2 절연막으로서 이산화실리콘 막을 피착시키는 단계; 및 상기 제 2 절연막에 이방성 건식 에칭을 실시하여 상기 도전체 박막의 게이트 전극 패턴의 측벽과 상기 제 1 절연막 패턴의 측벽에 상기 제 2 절연막에 의한 측벽 절연막을 형성하여, 상기 측벽 절연막을 상기 절연 게이트 전계 효과 트랜지스터의 접촉 홀의 측벽으로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제 2 절연막에 이방성 건식 에칭을 실시한 후에, 상기 반도체 기판의 표면, 상기 측벽 절연막, 상기 도전체 박막의 게이트 전극 표면 및 상기 제 1 절연막에 피복하는 제 3 절연막을 피착하고, 상기 제 3 절연막의 소정의 영역을 에칭 마스크를 이용하여 건식 에칭하고, 상기 접촉 홀을 형성하는 반도체 장치 제조 방법.
  3. 제1항 또는 2항에 있어서, 상기 반도체 장치가 6개의 절연 게이트 전계 효과 트랜지스터로 그성되는 스태틱(static)형 메모리 셀을 포함하고, 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극 및 소스/드레인 영역 상에 상기 접촉 홀을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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