JP2002319682A - トランジスタ及び半導体装置 - Google Patents
トランジスタ及び半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Abstract
(57)【要約】
【課題】 酸化亜鉛等の透明チャネル層を用いた一部又
は全部が透明なトランジスタを提供する。 【解決手段】 チャネル層11は、例えば、酸化亜鉛Z
nO等の透明な半導体で形成される。ソース12、ドレ
イン13又はゲート14は、各々の内、全部又は一部に
透明電極が用いられる。透明電極としては、例えば、II
I族元素等をドープした導電性ZnO等の透明導電性材
料が用いられる。ゲート絶縁層15としては、例えば、
1価の価数を取りうる元素又はV族元素をドープした絶
縁性ZnO等の透明絶縁性材料が用いられる。基板16
は、透明とする場合、透明な材料としては、例えば、ガ
ラス、サファイア、プラスティック等を用いることがで
きる。
は全部が透明なトランジスタを提供する。 【解決手段】 チャネル層11は、例えば、酸化亜鉛Z
nO等の透明な半導体で形成される。ソース12、ドレ
イン13又はゲート14は、各々の内、全部又は一部に
透明電極が用いられる。透明電極としては、例えば、II
I族元素等をドープした導電性ZnO等の透明導電性材
料が用いられる。ゲート絶縁層15としては、例えば、
1価の価数を取りうる元素又はV族元素をドープした絶
縁性ZnO等の透明絶縁性材料が用いられる。基板16
は、透明とする場合、透明な材料としては、例えば、ガ
ラス、サファイア、プラスティック等を用いることがで
きる。
Description
【0001】
【発明の属する技術分野】本発明は、トランジスタ及び
半導体装置に係り、特に、透明トランジスタと、透明ト
ランジスタを積層した半導体装置、及び、透明トランジ
スタを発光素子の駆動用又はメモリの読み書き用等に応
用した半導体装置に関する。なお、本発明において、説
明の簡略上、「透明」という概念には、「透明又は透光
性を有する」という概念が含まれるものとする。
半導体装置に係り、特に、透明トランジスタと、透明ト
ランジスタを積層した半導体装置、及び、透明トランジ
スタを発光素子の駆動用又はメモリの読み書き用等に応
用した半導体装置に関する。なお、本発明において、説
明の簡略上、「透明」という概念には、「透明又は透光
性を有する」という概念が含まれるものとする。
【0002】
【従来の技術】一般に、液晶表示デバイスの駆動用等の
トランジスタとしては、アモルファスシリコンや多結晶
シリコン等を用いた薄膜トランジスタが用いられてい
る。これらの材料は、可視光領域に光感度を有している
ので、光によりキャリアが生成されて抵抗が低下する。
そのため、光が照射されると、トランジスタが、オフ状
態に制御されているはずなのに、オン状態となってしま
う場合がある。そこで、トランジスタをオフ状態に持続
するために、従来では、金属被膜等の光の遮断層を用い
て、光によるキャリア抵抗の低下を防止している。
トランジスタとしては、アモルファスシリコンや多結晶
シリコン等を用いた薄膜トランジスタが用いられてい
る。これらの材料は、可視光領域に光感度を有している
ので、光によりキャリアが生成されて抵抗が低下する。
そのため、光が照射されると、トランジスタが、オフ状
態に制御されているはずなのに、オン状態となってしま
う場合がある。そこで、トランジスタをオフ状態に持続
するために、従来では、金属被膜等の光の遮断層を用い
て、光によるキャリア抵抗の低下を防止している。
【0003】
【発明が解決しようとする課題】一般に、液晶表示デバ
イスは、ノード型パソコン等に多く使用されており、省
エネルギー化、高輝度化及び小型化が求められている。
そのためには、単位画素に占める有効な表示部面積の割
合を向上させることが有効である。しかしながら、上述
のように、駆動用等のトランジスタでは、金属薄膜等の
光の遮断層が形成されるため、画素の面積割合(開口
率)が減少する。よって、輝度の明るい表示素子の開発
には、トランジスタの高性能化によるトランジスタ面積
の縮小、又は、バックライトの高輝度化が必要であっ
た。しかしながら、トランジスタの高性能化による対策
では、歩留まりの限界があり、コストが上昇することに
なる。また、バックライトを明るくすることによる対策
では、エネルギー消費量が多くなってしまう。
イスは、ノード型パソコン等に多く使用されており、省
エネルギー化、高輝度化及び小型化が求められている。
そのためには、単位画素に占める有効な表示部面積の割
合を向上させることが有効である。しかしながら、上述
のように、駆動用等のトランジスタでは、金属薄膜等の
光の遮断層が形成されるため、画素の面積割合(開口
率)が減少する。よって、輝度の明るい表示素子の開発
には、トランジスタの高性能化によるトランジスタ面積
の縮小、又は、バックライトの高輝度化が必要であっ
た。しかしながら、トランジスタの高性能化による対策
では、歩留まりの限界があり、コストが上昇することに
なる。また、バックライトを明るくすることによる対策
では、エネルギー消費量が多くなってしまう。
【0004】本発明は、以上の点に鑑み、従来困難であ
った酸化亜鉛の配向制御や価電子制御が現在可能となっ
たため、酸化亜鉛等の透明チャネル層を用いた一部又は
全部が透明なトランジスタを提供することを目的とす
る。すなわち、本発明は、チャネル層(導電層)に透明
な酸化亜鉛等の材料を用いることにより、可視光領域に
光感度を有しないようにし、遮光層を形成する必要を無
くし、液晶表示デバイス等の表示部の面積割合を向上さ
せるようにしたトランジスタを提供することを目的とす
る。
った酸化亜鉛の配向制御や価電子制御が現在可能となっ
たため、酸化亜鉛等の透明チャネル層を用いた一部又は
全部が透明なトランジスタを提供することを目的とす
る。すなわち、本発明は、チャネル層(導電層)に透明
な酸化亜鉛等の材料を用いることにより、可視光領域に
光感度を有しないようにし、遮光層を形成する必要を無
くし、液晶表示デバイス等の表示部の面積割合を向上さ
せるようにしたトランジスタを提供することを目的とす
る。
【0005】また、本発明は、透明トランジスタを、面
発光レーザやエレクトロルミネセンス素子等の発光素子
の駆動用、メモリ用等のように光デバイス分野での多様
な応用に用いることを目的とする。さらに、本発明は、
光遮断層を必要としない駆動回路だけでなく、透明な電
子素子として、各種の幅広い応用に用いた半導体装置を
提供することを目的とする。さらに、一般に、所定量よ
り多く不純物を半導体にドープすると「縮退」となり、
一方、不純物をドープしないと「非縮退」となる。フィ
リップス他の特許出願(特表平11−505377号公
報、米国特許第5744864号)では、チャネル層に
不純物をドープすることで、電流が流れる特性の半導体
とする、すなわち、チャネル層は「縮退半導体」である
半導体についての技術が記載されている。この場合、通
常はZnOをチャネル層とすると、縮退では動作しない
と考えられる。本発明は、以上の点に鑑み、特に、チャ
ネル層に不純物をドープしない、すなわち、チャネル層
は「非縮退半導体」であるトランジスタ及び半導体装置
を提供することを目的とする。本発明は、このような構
成上の差異により、次のような目的を達成することがで
きる。 ・不純物をドープしないことにより、トランジスタの安
定度特性(切り替え動作、経年変化等)を良くする。 ・不純物がドープされていない(非縮退)半導体によ
り、オンオフ比を増加する。それにより、スイッチング
素子としてオフ状態を良くする。なお、従来のような縮
退の場合はオフ電流が幾分漏れる傾向が大である。 ・不純物がドープされていない(非縮退)半導体を用い
た受動素子(リード線、電極等)は従来から存在した
が、本発明のような能動素子(透明トランジスタ)は存
在しなかったので、そのようなトランジスタ及び半導体
装置を提供する。
発光レーザやエレクトロルミネセンス素子等の発光素子
の駆動用、メモリ用等のように光デバイス分野での多様
な応用に用いることを目的とする。さらに、本発明は、
光遮断層を必要としない駆動回路だけでなく、透明な電
子素子として、各種の幅広い応用に用いた半導体装置を
提供することを目的とする。さらに、一般に、所定量よ
り多く不純物を半導体にドープすると「縮退」となり、
一方、不純物をドープしないと「非縮退」となる。フィ
リップス他の特許出願(特表平11−505377号公
報、米国特許第5744864号)では、チャネル層に
不純物をドープすることで、電流が流れる特性の半導体
とする、すなわち、チャネル層は「縮退半導体」である
半導体についての技術が記載されている。この場合、通
常はZnOをチャネル層とすると、縮退では動作しない
と考えられる。本発明は、以上の点に鑑み、特に、チャ
ネル層に不純物をドープしない、すなわち、チャネル層
は「非縮退半導体」であるトランジスタ及び半導体装置
を提供することを目的とする。本発明は、このような構
成上の差異により、次のような目的を達成することがで
きる。 ・不純物をドープしないことにより、トランジスタの安
定度特性(切り替え動作、経年変化等)を良くする。 ・不純物がドープされていない(非縮退)半導体によ
り、オンオフ比を増加する。それにより、スイッチング
素子としてオフ状態を良くする。なお、従来のような縮
退の場合はオフ電流が幾分漏れる傾向が大である。 ・不純物がドープされていない(非縮退)半導体を用い
た受動素子(リード線、電極等)は従来から存在した
が、本発明のような能動素子(透明トランジスタ)は存
在しなかったので、そのようなトランジスタ及び半導体
装置を提供する。
【0006】
【課題を解決するための手段】本発明の第1の解決手段
によると、酸化亜鉛ZnO、酸化マグネシウム亜鉛Mg
xZn1−xO、酸化カドミウム亜鉛CdxZn1−x
O、酸化カドミウムCdOの内いずれかを用い、不純物
をドープしない非縮退半導体の透明チャネル層と、III
族元素若しくはVII族元素若しくはI族元素若しくはV
族元素のいずれかをドープした若しくはドープしない導
電性ZnO等の透明導電性材料、In2O3若しくはS
nO2若しくは(In−Sn)Oxなどの透明導電体、
又は、透明でない電極材料を、その全部又は一部に用い
た、ソース及びドレイン及びゲートを備えたトランジス
タを提供する。
によると、酸化亜鉛ZnO、酸化マグネシウム亜鉛Mg
xZn1−xO、酸化カドミウム亜鉛CdxZn1−x
O、酸化カドミウムCdOの内いずれかを用い、不純物
をドープしない非縮退半導体の透明チャネル層と、III
族元素若しくはVII族元素若しくはI族元素若しくはV
族元素のいずれかをドープした若しくはドープしない導
電性ZnO等の透明導電性材料、In2O3若しくはS
nO2若しくは(In−Sn)Oxなどの透明導電体、
又は、透明でない電極材料を、その全部又は一部に用い
た、ソース及びドレイン及びゲートを備えたトランジス
タを提供する。
【0007】また、本発明は、上述に記載のトランジス
タと、前記トランジスタの前記ドレイン若しくはソース
と連続した領域、又は、前記ドレイン若しくはソースと
接続された他の半導体の領域と、前記領域に接合された
半導体層とにより形成される発光部を備えた半導体装置
を提供することができる。さらに、本発明は、上述に記
載のトランジスタと、前記トランジスタの前記ドレイン
若しくはソースと連続した領域、又は、前記ドレイン若
しくはソースと接続された他の半導体若しくは導体の領
域と、前記領域上の前記ゲート絶縁層若しくは他の絶縁
層と、前記ゲート絶縁層若しくは前記他の絶縁層上の半
導体層又は導体層とにより形成されるコンデンサを備え
た半導体装置を提供することができる。
タと、前記トランジスタの前記ドレイン若しくはソース
と連続した領域、又は、前記ドレイン若しくはソースと
接続された他の半導体の領域と、前記領域に接合された
半導体層とにより形成される発光部を備えた半導体装置
を提供することができる。さらに、本発明は、上述に記
載のトランジスタと、前記トランジスタの前記ドレイン
若しくはソースと連続した領域、又は、前記ドレイン若
しくはソースと接続された他の半導体若しくは導体の領
域と、前記領域上の前記ゲート絶縁層若しくは他の絶縁
層と、前記ゲート絶縁層若しくは前記他の絶縁層上の半
導体層又は導体層とにより形成されるコンデンサを備え
た半導体装置を提供することができる。
【0008】さらに、本発明は、透明トランジスタを積
層とした半導体装置、発光素子及びメモリ等へ応用した
半導体装置を提供する。
層とした半導体装置、発光素子及びメモリ等へ応用した
半導体装置を提供する。
【0009】
【発明の実施の形態】(1)電解効果トランジスタ(Fi
eld Effect Transistor、FET) 図1に、本発明に係るトランジスタの第1の実施の形態
の断面図を示す。図1(A)に示されるように、第1の
実施の形態のトランジスタは、FETに関するものあ
り、チャネル層11、ソース12、ドレイン13、ゲー
ト14、ゲート絶縁層15、基板16を備える。基板1
6の上には、チャネル層11が形成される。チャネル層
11には、ゲート絶縁層15、ソース12及びドレイン
13が形成される。ゲート絶縁層15の上には、ゲート
14が形成される。
eld Effect Transistor、FET) 図1に、本発明に係るトランジスタの第1の実施の形態
の断面図を示す。図1(A)に示されるように、第1の
実施の形態のトランジスタは、FETに関するものあ
り、チャネル層11、ソース12、ドレイン13、ゲー
ト14、ゲート絶縁層15、基板16を備える。基板1
6の上には、チャネル層11が形成される。チャネル層
11には、ゲート絶縁層15、ソース12及びドレイン
13が形成される。ゲート絶縁層15の上には、ゲート
14が形成される。
【0010】図1(B)には、第1の実施の形態の変形
例が示される。このトランジスタは、基板16の上に、
チャネル層11が形成される。さらに、チャネル層11
には、ソース12及びドレイン13がオーミック接合に
より、ゲート14がショットキー接合により、それぞれ
形成される。この例では、図1(A)と比べてゲート絶
縁層15がないため、ソース12及びドレイン13とゲ
ート14との間は適当な隙間が設けられる。
例が示される。このトランジスタは、基板16の上に、
チャネル層11が形成される。さらに、チャネル層11
には、ソース12及びドレイン13がオーミック接合に
より、ゲート14がショットキー接合により、それぞれ
形成される。この例では、図1(A)と比べてゲート絶
縁層15がないため、ソース12及びドレイン13とゲ
ート14との間は適当な隙間が設けられる。
【0011】以下に各構成要素の材料について説明す
る。第1に、チャネル層11は、透明な半導体で形成さ
れる。透明なチャネル層の材料としては、例えば、酸化
亜鉛ZnO、酸化マグネシウム亜鉛MgxZn
1− xO、酸化カドミウム亜鉛CdxZn1−xO、酸
化カドミウムCdO等のいずれかを用いることができ
る。これらの材料は、n形、p形、ドープ有り又はドー
プ無しのいずれのものでも良い。本実施の形態では、透
明チャネル層は、酸化亜鉛ZnO、酸化マグネシウム亜
鉛MgxZn1−xO、酸化カドミウム亜鉛Cd xZn
1−xO、酸化カドミウムCdOの内いずれかを用い、
不純物をドープしない非縮退半導体とした。
る。第1に、チャネル層11は、透明な半導体で形成さ
れる。透明なチャネル層の材料としては、例えば、酸化
亜鉛ZnO、酸化マグネシウム亜鉛MgxZn
1− xO、酸化カドミウム亜鉛CdxZn1−xO、酸
化カドミウムCdO等のいずれかを用いることができ
る。これらの材料は、n形、p形、ドープ有り又はドー
プ無しのいずれのものでも良い。本実施の形態では、透
明チャネル層は、酸化亜鉛ZnO、酸化マグネシウム亜
鉛MgxZn1−xO、酸化カドミウム亜鉛Cd xZn
1−xO、酸化カドミウムCdOの内いずれかを用い、
不純物をドープしない非縮退半導体とした。
【0012】第2に、ソース12、ドレイン13又はゲ
ート14は、各々の内、全部又は一部に透明電極が用い
られる。透明電極としては、例えば、III族元素(B,
Al,Ga,In,Tl)、VII族元素(F,Cl,B
r,I)、I族元素(Li,Na,K,Rb,Cs)、
V族元素(N,P,As,Sb,Bi)のいずれかをド
ープした導電性ZnO、又は各種元素をドープしない導
電性ZnO等の透明導電性材料が用いられる。ここで、
これらの元素をドープする場合、ドープ量は適宜設定す
ることができる(例えば、高濃度にn形をドープしたn
++−ZnO等を用いることができるが、これに限定さ
れない)。さらに、ソース12、ドレイン13又はゲー
ト14としては、その他に、In2O3、SnO2、
(In−Sn)Oxなどの透明導電体を用いることがで
きる。また、透明な材料以外にも、Al、Cu等の金属
や、高ドープした半導体ポリシリコン等の透明でない電
極材料を用いても良い。さらに、一部透明な材料を採用
し、一部透明でない材料を採用することもできる。
ート14は、各々の内、全部又は一部に透明電極が用い
られる。透明電極としては、例えば、III族元素(B,
Al,Ga,In,Tl)、VII族元素(F,Cl,B
r,I)、I族元素(Li,Na,K,Rb,Cs)、
V族元素(N,P,As,Sb,Bi)のいずれかをド
ープした導電性ZnO、又は各種元素をドープしない導
電性ZnO等の透明導電性材料が用いられる。ここで、
これらの元素をドープする場合、ドープ量は適宜設定す
ることができる(例えば、高濃度にn形をドープしたn
++−ZnO等を用いることができるが、これに限定さ
れない)。さらに、ソース12、ドレイン13又はゲー
ト14としては、その他に、In2O3、SnO2、
(In−Sn)Oxなどの透明導電体を用いることがで
きる。また、透明な材料以外にも、Al、Cu等の金属
や、高ドープした半導体ポリシリコン等の透明でない電
極材料を用いても良い。さらに、一部透明な材料を採用
し、一部透明でない材料を採用することもできる。
【0013】第3に、ゲート絶縁層15としては、例え
ば、1価の価数を取りうる元素又はV族元素をドープし
た絶縁性ZnO等の透明絶縁性材料が用いられる。1価
の価数を取りうる元素としては、例えば、I族元素(L
i,Na,K,Rb,Cs)、Cu,Ag,Au等があ
る。V族元素としては、N,P,As,Sb,Bi等が
ある。ゲート絶縁層15としては、その他にも、Al2
O3,MgO,CeO 2,ScAlMgO4,Si
O2、等の透明絶縁性酸化物を用いることができる。さ
らに、ビニール、プラスティック等の透明な絶縁体を用
いても良い。なお、ゲート絶縁層15は、チャネル層1
1の材料と格子マッチングの良い高絶縁性の材料が好ま
しい。酸化亜鉛をチャネル層とした場合、例えば、Sc
AlMgO4等が用いられる。これらは、全ての面内の
格子定数が1%以内で一致しており、相互にエピタキシ
ャル成長が可能である。また、ゲート絶縁層15に、強
誘電性の材料を用いることにより、トランジスタ自体が
メモリ機能を有するようにすることもできる。強誘電性
の材料として、例えば、Zn1−xLixO、Zn1−
x(LiyMgx−y)O等を用いることができる。
ば、1価の価数を取りうる元素又はV族元素をドープし
た絶縁性ZnO等の透明絶縁性材料が用いられる。1価
の価数を取りうる元素としては、例えば、I族元素(L
i,Na,K,Rb,Cs)、Cu,Ag,Au等があ
る。V族元素としては、N,P,As,Sb,Bi等が
ある。ゲート絶縁層15としては、その他にも、Al2
O3,MgO,CeO 2,ScAlMgO4,Si
O2、等の透明絶縁性酸化物を用いることができる。さ
らに、ビニール、プラスティック等の透明な絶縁体を用
いても良い。なお、ゲート絶縁層15は、チャネル層1
1の材料と格子マッチングの良い高絶縁性の材料が好ま
しい。酸化亜鉛をチャネル層とした場合、例えば、Sc
AlMgO4等が用いられる。これらは、全ての面内の
格子定数が1%以内で一致しており、相互にエピタキシ
ャル成長が可能である。また、ゲート絶縁層15に、強
誘電性の材料を用いることにより、トランジスタ自体が
メモリ機能を有するようにすることもできる。強誘電性
の材料として、例えば、Zn1−xLixO、Zn1−
x(LiyMgx−y)O等を用いることができる。
【0014】第4に、基板16は、主に、絶縁性の材料
が用いられる。基板を透明とする場合、透明な材料とし
ては、例えば、ガラス、サファイア、プラスティック等
を用いることができる。また、基板は、用途によって
は、透明でない材料を用いても良い。例えば、液晶表示
画面等のように透明性が要求されるような用途には、透
明の基板を用いると良い。基板16として、最も高性能
な材料のひとつとして、例えば、酸化亜鉛単結晶又はS
cAlMgO4単結晶を用いると、その基板上に透明チ
ャネル層11又はソース12並びにドレイン13等をエ
ピタキシャル成長させることが可能である。サファイア
単結晶の基板上にも、若干の粒界は存在するものの、チ
ャネル層11等をエピタキシャル成長が可能である。ま
た、ガラス基板上でも、面内の配向方位に任意性がある
ものの、膜厚方向には、配向制御が可能であり、表示素
子の駆動回路としては、十分な特性を示すことができ
る。
が用いられる。基板を透明とする場合、透明な材料とし
ては、例えば、ガラス、サファイア、プラスティック等
を用いることができる。また、基板は、用途によって
は、透明でない材料を用いても良い。例えば、液晶表示
画面等のように透明性が要求されるような用途には、透
明の基板を用いると良い。基板16として、最も高性能
な材料のひとつとして、例えば、酸化亜鉛単結晶又はS
cAlMgO4単結晶を用いると、その基板上に透明チ
ャネル層11又はソース12並びにドレイン13等をエ
ピタキシャル成長させることが可能である。サファイア
単結晶の基板上にも、若干の粒界は存在するものの、チ
ャネル層11等をエピタキシャル成長が可能である。ま
た、ガラス基板上でも、面内の配向方位に任意性がある
ものの、膜厚方向には、配向制御が可能であり、表示素
子の駆動回路としては、十分な特性を示すことができ
る。
【0015】図2に、本発明に係るトランジスタの第2
及び第3の実施の形態の断面図を示す。図2(A)に示
される第2の実施の形態のトランジスタは、FETに関
するもので、チャネル層21、ソース22、ドレイン2
3、ゲート24、ゲート絶縁層25、基板26を備え
る。基板26の上にソース22及びドレイン23が形成
される。これらを覆うように、チャネル層21が形成さ
れる。チャネル層21には、さらに、ゲート絶縁層25
が形成される。ゲート絶縁層25の上には、ゲート24
が形成される。ここでは、ゲート24、ゲート絶縁層2
5及びチャネル層21が、MIS構造となっている。
及び第3の実施の形態の断面図を示す。図2(A)に示
される第2の実施の形態のトランジスタは、FETに関
するもので、チャネル層21、ソース22、ドレイン2
3、ゲート24、ゲート絶縁層25、基板26を備え
る。基板26の上にソース22及びドレイン23が形成
される。これらを覆うように、チャネル層21が形成さ
れる。チャネル層21には、さらに、ゲート絶縁層25
が形成される。ゲート絶縁層25の上には、ゲート24
が形成される。ここでは、ゲート24、ゲート絶縁層2
5及びチャネル層21が、MIS構造となっている。
【0016】図2(B)に、本発明に係るトランジスタ
の第3の実施の形態の断面図を示す。このトランジスタ
は、第2の実施の形態の変形であり、図2(A)に示さ
れたトランジスタとは、ゲート絶縁層25が形成されて
おらず、ゲート24とチャネル層21とがショットキー
接合の構造となっている。図2(A)のようにゲート絶
縁層25を有する場合は、ゲートの印加電圧の制限が少
ない。これに対し、図2(B)のようにゲート絶縁層2
5を有しない場合は、ゲート−ソース間及びゲート−ド
レイン間の絶縁耐圧が低くなる。また、この場合は、製
造プロセスは簡単となる。
の第3の実施の形態の断面図を示す。このトランジスタ
は、第2の実施の形態の変形であり、図2(A)に示さ
れたトランジスタとは、ゲート絶縁層25が形成されて
おらず、ゲート24とチャネル層21とがショットキー
接合の構造となっている。図2(A)のようにゲート絶
縁層25を有する場合は、ゲートの印加電圧の制限が少
ない。これに対し、図2(B)のようにゲート絶縁層2
5を有しない場合は、ゲート−ソース間及びゲート−ド
レイン間の絶縁耐圧が低くなる。また、この場合は、製
造プロセスは簡単となる。
【0017】図3に、本発明に係るトランジスタの第4
の実施の形態の断面図を示す。第4の実施の形態のトラ
ンジスタは、FETに関するものであり、チャネル層3
1、ソース32、ドレイン33、ゲート34、ゲート絶
縁層35、基板36を備える。基板36の上にチャネル
層31が形成される。チャネル層31には、ゲート絶縁
層35が形成され、ゲート絶縁層35の上には、ゲート
34が形成される。ソース32及びドレイン33は、例
えば、ゲート絶縁層35をマスクとする拡散又はイオン
注入等により、形成されることができる。また、この実
施例の変形としてゲート34のサイズを適宜設定するこ
とにより、ゲート絶縁層35を省略することもできる。
の実施の形態の断面図を示す。第4の実施の形態のトラ
ンジスタは、FETに関するものであり、チャネル層3
1、ソース32、ドレイン33、ゲート34、ゲート絶
縁層35、基板36を備える。基板36の上にチャネル
層31が形成される。チャネル層31には、ゲート絶縁
層35が形成され、ゲート絶縁層35の上には、ゲート
34が形成される。ソース32及びドレイン33は、例
えば、ゲート絶縁層35をマスクとする拡散又はイオン
注入等により、形成されることができる。また、この実
施例の変形としてゲート34のサイズを適宜設定するこ
とにより、ゲート絶縁層35を省略することもできる。
【0018】なお、上述の第2〜第4の実施の形態にお
いて、各構成要素の材料は、第1の実施の形態で説明し
たものと同様である。
いて、各構成要素の材料は、第1の実施の形態で説明し
たものと同様である。
【0019】(2)バイポーラトランジスタ 図4に、本発明に係るトランジスタの第5の実施の形態
の断面図を示す。第5の実施の形態のトランジスタは、
バイポーラトランジスタに関するもので、ベース41、
エミッタ42及びコレクタ43、ベース電極44、エミ
ッタ電極45及びコレクタ電極46、基板47を備え
る。
の断面図を示す。第5の実施の形態のトランジスタは、
バイポーラトランジスタに関するもので、ベース41、
エミッタ42及びコレクタ43、ベース電極44、エミ
ッタ電極45及びコレクタ電極46、基板47を備え
る。
【0020】npn形トランジスタでは、エミッタ42
及びコレクタ43は、n形透明半導体により形成され、
ベース41はp形透明半導体により形成される。ベース
電極44、エミッタ電極45及びコレクタ電極46は、
ベース41、エミッタ42及びコレクタ43上にそれぞ
れ形成される。同様に、pnp形トランジスタでは、括
弧内で示したように、エミッタ42及びコレクタ43
は、p形透明半導体により形成され、ベース41は、n
形透明半導体により形成される。バイポーラトランジス
タは、FETと比較して、大電流を流すことができるの
で、レーザ駆動等の大電流を必要とする場合等に、特に
有利である。
及びコレクタ43は、n形透明半導体により形成され、
ベース41はp形透明半導体により形成される。ベース
電極44、エミッタ電極45及びコレクタ電極46は、
ベース41、エミッタ42及びコレクタ43上にそれぞ
れ形成される。同様に、pnp形トランジスタでは、括
弧内で示したように、エミッタ42及びコレクタ43
は、p形透明半導体により形成され、ベース41は、n
形透明半導体により形成される。バイポーラトランジス
タは、FETと比較して、大電流を流すことができるの
で、レーザ駆動等の大電流を必要とする場合等に、特に
有利である。
【0021】以下に、各構成要素の材料について説明す
る。n形透明半導体としては、例えばn形ZnOが使用
される。n形ZnOは、例えば、III族元素(B,A
l,Ga,In,Tl)、VII族元素(F,Cl,B
r,I)をドープしたZnOである。p形透明半導体と
しては、例えばp形ZnOが使用される。p形ZnO
は、例えば、I族元素(Li,Na,K,Rb,C
s)、V族元素(N,P,As,Sb,Bi)をドープ
したZnOである。これらの各元素のドープ量は、素子
の寸法、厚さ、集積度、性能等に応じて適宜の量とする
ことができる。
る。n形透明半導体としては、例えばn形ZnOが使用
される。n形ZnOは、例えば、III族元素(B,A
l,Ga,In,Tl)、VII族元素(F,Cl,B
r,I)をドープしたZnOである。p形透明半導体と
しては、例えばp形ZnOが使用される。p形ZnO
は、例えば、I族元素(Li,Na,K,Rb,C
s)、V族元素(N,P,As,Sb,Bi)をドープ
したZnOである。これらの各元素のドープ量は、素子
の寸法、厚さ、集積度、性能等に応じて適宜の量とする
ことができる。
【0022】ベース電極44、エミッタ電極45及びコ
レクタ電極46の材料は、第1の実施の形態で説明した
ソース12、ドレイン13又はゲート14の材料と同様
である。すなわち、透明電極としては、例えば、III族
元素(B,Al,Ga,In,Tl)、VII族元素
(F,Cl,Br,I)、I族元素(Li,Na,K,
Rb,Cs)のいずれかをドープした導電性ZnO、又
は各種元素をドープしない導電性ZnO等の透明導電性
材料が用いられる。ここで、これらの元素をドープする
場合、ドープ量は適宜設定することができる(例えば、
高濃度にn形をドープしたn++−ZnO等を用いるこ
とができるが、これに限定されない)。さらに、ベース
電極44、エミッタ電極45及びコレクタ電極46とし
ては、その他に、In2O3、SnO2、(In−S
n)Oxなどの透明導電体を用いることができる。ま
た、透明な材料以外にも、Al、Cu等の金属や、高ド
ープした半導体ポリシリコン等の透明でない電極材料を
用いても良い。さらに、透明又は透明でない材料を、こ
れら電極の全部又は一部に適宜選択して用いることがで
きる。
レクタ電極46の材料は、第1の実施の形態で説明した
ソース12、ドレイン13又はゲート14の材料と同様
である。すなわち、透明電極としては、例えば、III族
元素(B,Al,Ga,In,Tl)、VII族元素
(F,Cl,Br,I)、I族元素(Li,Na,K,
Rb,Cs)のいずれかをドープした導電性ZnO、又
は各種元素をドープしない導電性ZnO等の透明導電性
材料が用いられる。ここで、これらの元素をドープする
場合、ドープ量は適宜設定することができる(例えば、
高濃度にn形をドープしたn++−ZnO等を用いるこ
とができるが、これに限定されない)。さらに、ベース
電極44、エミッタ電極45及びコレクタ電極46とし
ては、その他に、In2O3、SnO2、(In−S
n)Oxなどの透明導電体を用いることができる。ま
た、透明な材料以外にも、Al、Cu等の金属や、高ド
ープした半導体ポリシリコン等の透明でない電極材料を
用いても良い。さらに、透明又は透明でない材料を、こ
れら電極の全部又は一部に適宜選択して用いることがで
きる。
【0023】(3)積層形半導体装置 図5に、積層形半導体装置の断面図を示す。これは、一
例として、第1の実施の形態のトランジスタを積層した
場合を示す。すなわち、チャネル層11、ソース12、
ドレイン13、ゲート14、ゲート絶縁層15及び基板
16を備えたトランジスタの上に、さらに、第2のトラ
ンジスタが形成される。その際、第1のトランジスタと
第2のトランジスタの間には、絶縁層57及び導電遮蔽
層58が形成される。導電遮蔽層58は、第1と第2の
トランジスタを電気的に遮蔽するものである。第2のト
ランジスタとしては、基板となる絶縁層59が形成さ
れ、その上に、第2のソース52、第2のドレイン53
が形成される。さらに、これらを覆うように第2のチャ
ネル層51が形成され、その上に、第2のゲート絶縁層
55及び第2のゲート54が形成される。
例として、第1の実施の形態のトランジスタを積層した
場合を示す。すなわち、チャネル層11、ソース12、
ドレイン13、ゲート14、ゲート絶縁層15及び基板
16を備えたトランジスタの上に、さらに、第2のトラ
ンジスタが形成される。その際、第1のトランジスタと
第2のトランジスタの間には、絶縁層57及び導電遮蔽
層58が形成される。導電遮蔽層58は、第1と第2の
トランジスタを電気的に遮蔽するものである。第2のト
ランジスタとしては、基板となる絶縁層59が形成さ
れ、その上に、第2のソース52、第2のドレイン53
が形成される。さらに、これらを覆うように第2のチャ
ネル層51が形成され、その上に、第2のゲート絶縁層
55及び第2のゲート54が形成される。
【0024】絶縁層57、59の材料は、ゲート絶縁層
15と同様のものでも良いし、透明基板16と同様の他
の絶縁材料を用いても良い。導電遮蔽層58の材料は、
ソース12、ドレイン13及びゲート14等と同様のも
のを使用することができる。なお、絶縁層57(又は5
9)を、チャネル層11(又は、チャネル層11とゲー
ト絶縁層15)の厚さより十分厚くすることにより、導
電遮蔽層58及び絶縁層59(又は57)を省略するこ
ともできる。トランジスタを積層する際は、チャネル層
11、第2のチャネル層51又は絶縁層57等は、必要
に応じ適宜平坦化されると良い。なお、平坦化プロセス
が加わるとコスト増加の可能性があるので、これらの内
適宜の層のみを平坦化するようにしても良い。また、積
層するトランジスタの数は、必要に応じて適宜の個数重
ねることができる。また、上述の第1〜第5の実施の形
態のトランジスタを適宜選択して積層することができ
る。さらに、複数の種類のトランジスタを選択して混合
して積層しても良い。
15と同様のものでも良いし、透明基板16と同様の他
の絶縁材料を用いても良い。導電遮蔽層58の材料は、
ソース12、ドレイン13及びゲート14等と同様のも
のを使用することができる。なお、絶縁層57(又は5
9)を、チャネル層11(又は、チャネル層11とゲー
ト絶縁層15)の厚さより十分厚くすることにより、導
電遮蔽層58及び絶縁層59(又は57)を省略するこ
ともできる。トランジスタを積層する際は、チャネル層
11、第2のチャネル層51又は絶縁層57等は、必要
に応じ適宜平坦化されると良い。なお、平坦化プロセス
が加わるとコスト増加の可能性があるので、これらの内
適宜の層のみを平坦化するようにしても良い。また、積
層するトランジスタの数は、必要に応じて適宜の個数重
ねることができる。また、上述の第1〜第5の実施の形
態のトランジスタを適宜選択して積層することができ
る。さらに、複数の種類のトランジスタを選択して混合
して積層しても良い。
【0025】(4)発光素子への適用 図6(A)及び(B)に、本発明に係るFETを発光素
子の駆動に適用した半導体装置の断面図及び回路図を示
す。図6(A)の断面図のa、b及びcは、図6(B)
の回路図のa、b及びcに対応する。このデバイスで
は、チャネル層61、ソース62、ドレイン63、ゲー
ト64、ゲート絶縁層65及び基板66によりトランジ
スタが形成される。さらに、ドレイン63の領域の上
に、半導体層67が形成されることにより、ドレイン6
3と半導体層67で発光部が形成される。また、ソース
電極68、ゲート電極69及び発光部電極60が設けら
れている。発光部としては、ドレイン63としてn形半
導体を使用した場合は、半導体層67はp形半導体を用
いる。一方、ドレイン63としてp形半導体を用いた場
合は、半導体層67はn形半導体を用いる。
子の駆動に適用した半導体装置の断面図及び回路図を示
す。図6(A)の断面図のa、b及びcは、図6(B)
の回路図のa、b及びcに対応する。このデバイスで
は、チャネル層61、ソース62、ドレイン63、ゲー
ト64、ゲート絶縁層65及び基板66によりトランジ
スタが形成される。さらに、ドレイン63の領域の上
に、半導体層67が形成されることにより、ドレイン6
3と半導体層67で発光部が形成される。また、ソース
電極68、ゲート電極69及び発光部電極60が設けら
れている。発光部としては、ドレイン63としてn形半
導体を使用した場合は、半導体層67はp形半導体を用
いる。一方、ドレイン63としてp形半導体を用いた場
合は、半導体層67はn形半導体を用いる。
【0026】半導体層67に、ゲート64と同様の透明
な半導体材料を用い、発光部電極60に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板66を透明な材料とする
ことにより、発光部は、図において下方向に面発光が可
能となる。さらに、発光領域が紫外線領域等であれば、
蛍光体を発光部の上又は下(すなわち、半導体層67や
発光部電極60の上、又は、基板66の下)等に配置す
ることにより、可視光に変換することもできる。
な半導体材料を用い、発光部電極60に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板66を透明な材料とする
ことにより、発光部は、図において下方向に面発光が可
能となる。さらに、発光領域が紫外線領域等であれば、
蛍光体を発光部の上又は下(すなわち、半導体層67や
発光部電極60の上、又は、基板66の下)等に配置す
ることにより、可視光に変換することもできる。
【0027】図7(A)及び(B)に、本発明に係るバ
イポーラトランジスタを発光素子の駆動に適用した半導
体装置の断面図及び回路図を示す。図7(A)の断面図
のa、b及びcは、図7(B)の回路図のa、b及びc
に対応する。このデバイスでは、ベース71、エミッタ
72及びコレクタ73、ベース電極74及びコレクタ電
極76、基板77により、トランジスタが形成される。
さらに、エミッタ72の領域の上に、半導体層78が形
成されることにより、エミック72と半導体層78で発
光部が形成される。また、半導体層78には、発光部電
極79が形成される。エミッタ72としてn形半導体を
使用した場合は、半導体層78はp形半導体を用いる。
一方、エミッタ72としてp形半導体を用いた場合は、
半導体層78はn形半導体を用いる。
イポーラトランジスタを発光素子の駆動に適用した半導
体装置の断面図及び回路図を示す。図7(A)の断面図
のa、b及びcは、図7(B)の回路図のa、b及びc
に対応する。このデバイスでは、ベース71、エミッタ
72及びコレクタ73、ベース電極74及びコレクタ電
極76、基板77により、トランジスタが形成される。
さらに、エミッタ72の領域の上に、半導体層78が形
成されることにより、エミック72と半導体層78で発
光部が形成される。また、半導体層78には、発光部電
極79が形成される。エミッタ72としてn形半導体を
使用した場合は、半導体層78はp形半導体を用いる。
一方、エミッタ72としてp形半導体を用いた場合は、
半導体層78はn形半導体を用いる。
【0028】半導体層78に、ベース71と同様の透明
な半導体材料を用い、発光部電極79に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板77等を透明な材料とす
ることにより、発光部は、図において下方向に面発光が
可能となる。さらに、発光領域が紫外線領域等であれ
ば、蛍光体を発光部の上又は下(すなわち、半導体層7
8や発光部電極79の上、又は、基板77の下)等に配
置することにより、可視光に変換することもできる。
な半導体材料を用い、発光部電極79に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板77等を透明な材料とす
ることにより、発光部は、図において下方向に面発光が
可能となる。さらに、発光領域が紫外線領域等であれ
ば、蛍光体を発光部の上又は下(すなわち、半導体層7
8や発光部電極79の上、又は、基板77の下)等に配
置することにより、可視光に変換することもできる。
【0029】なお、第1〜第3の実施の形態のトランジ
スタについても、同様に、発光部を形成して駆動用とし
て組み合わせることができる。また、上述の説明では、
発光部の一部にソース若しくはドレイン(コレクタ若し
くはエミッタ)と連続した領域を使用したが、これに限
られず、ソース若しくはドレイン(コレクタ若しくはエ
ミッタ)と接続された他の半導体の領域を形成して、こ
れを発光部の一部として使用しても良い。また、発光部
は、発光ダイオードでもレーザダイオードでもよく、適
宜の発光デバイスを形成することができる。さらに、本
発明を適用すると、透明なトランジスタにより透明なZ
nO発光素子を駆動することにより、全て透明な半導体
装置を作成することもできる。また、一部を透明とする
こともできる。
スタについても、同様に、発光部を形成して駆動用とし
て組み合わせることができる。また、上述の説明では、
発光部の一部にソース若しくはドレイン(コレクタ若し
くはエミッタ)と連続した領域を使用したが、これに限
られず、ソース若しくはドレイン(コレクタ若しくはエ
ミッタ)と接続された他の半導体の領域を形成して、こ
れを発光部の一部として使用しても良い。また、発光部
は、発光ダイオードでもレーザダイオードでもよく、適
宜の発光デバイスを形成することができる。さらに、本
発明を適用すると、透明なトランジスタにより透明なZ
nO発光素子を駆動することにより、全て透明な半導体
装置を作成することもできる。また、一部を透明とする
こともできる。
【0030】さらに、発光部としては、多層反射膜や、
ダブルへテロ構造、面発光レーザ構造など、適宜の構成
を採用して組み合わせることができる。また、発光部及
びトランジスタを複数個マトリクス状に配列し、各発光
部を各々透明なトランジスタで駆動することにより、デ
ィスプレー、照明パネル、部分調光照明パネル等に適宜
応用することができる。
ダブルへテロ構造、面発光レーザ構造など、適宜の構成
を採用して組み合わせることができる。また、発光部及
びトランジスタを複数個マトリクス状に配列し、各発光
部を各々透明なトランジスタで駆動することにより、デ
ィスプレー、照明パネル、部分調光照明パネル等に適宜
応用することができる。
【0031】(5)メモリへの適用 図8(A)及び(B)に、本発明に係るFETをメモリ
素子の制御に適用したデバイスの断面図及び回路図を示
す。図8(A)の断面図のa、b及びcは、図8(B)
の回路図のa、b及びcに対応する。このデバイスで
は、チャネル層81、ソース82、ドレイン83、ゲー
ト84、ゲート絶縁層85及び基板86によりトランジ
スタが形成される。ソース82上には、これと同様の透
明導電性材料による導電層88が形成される。さらに、
ドレイン83の領域の上に、ゲート絶縁層85を介して
半導体層又は導体層87が形成され、これら構成要素に
より、コンデンサが形成される。ここでは、コンデンサ
の電極間絶縁体としてゲート絶縁層85を用いている
が、これとは別の絶縁層を形成して使用しても良い。ま
た、コンデンサの電極としては、ドレイン又はソースと
連続した領域を用いても良いし、ドレイン又はソースと
接続されたその他の半導体領域又は導体領域を用いても
良い。コンデンサを形成する電極材料としては、透明材
料でも透明でない材料でもよく、一部透明材料を用いて
も良い。これら各層又は領域に対して適宜透明な材料を
用いることにより、全体又は一部が透明なメモリを作成
することができる。
素子の制御に適用したデバイスの断面図及び回路図を示
す。図8(A)の断面図のa、b及びcは、図8(B)
の回路図のa、b及びcに対応する。このデバイスで
は、チャネル層81、ソース82、ドレイン83、ゲー
ト84、ゲート絶縁層85及び基板86によりトランジ
スタが形成される。ソース82上には、これと同様の透
明導電性材料による導電層88が形成される。さらに、
ドレイン83の領域の上に、ゲート絶縁層85を介して
半導体層又は導体層87が形成され、これら構成要素に
より、コンデンサが形成される。ここでは、コンデンサ
の電極間絶縁体としてゲート絶縁層85を用いている
が、これとは別の絶縁層を形成して使用しても良い。ま
た、コンデンサの電極としては、ドレイン又はソースと
連続した領域を用いても良いし、ドレイン又はソースと
接続されたその他の半導体領域又は導体領域を用いても
良い。コンデンサを形成する電極材料としては、透明材
料でも透明でない材料でもよく、一部透明材料を用いて
も良い。これら各層又は領域に対して適宜透明な材料を
用いることにより、全体又は一部が透明なメモリを作成
することができる。
【0032】また、本発明に係るバイポーラトランジス
タを用いた場合にも、基板上に適宜コンデンサを形成す
ることにより、メモリへ応用することができる。すなわ
ち、例えば、上述の実施の形態のようなバイポーラトラ
ンジスタにおいて、コレクタ若しくはエミッタと連続し
た領域、又は、コレクタ若しくはエミッタと接続された
他の半導体若しくは導体の領域と、この領域上の絶縁層
と、絶縁層上の半導体層又は導体層とによりコンデンサ
を形成することができる。
タを用いた場合にも、基板上に適宜コンデンサを形成す
ることにより、メモリへ応用することができる。すなわ
ち、例えば、上述の実施の形態のようなバイポーラトラ
ンジスタにおいて、コレクタ若しくはエミッタと連続し
た領域、又は、コレクタ若しくはエミッタと接続された
他の半導体若しくは導体の領域と、この領域上の絶縁層
と、絶縁層上の半導体層又は導体層とによりコンデンサ
を形成することができる。
【0033】なお、メモリに応用する際は、トランジス
タ及びコンデンサをマトリクス状に配列し、各コンデン
サを各トランジスタで駆動することにより、メモリデバ
イスを実現することができる。
タ及びコンデンサをマトリクス状に配列し、各コンデン
サを各トランジスタで駆動することにより、メモリデバ
イスを実現することができる。
【0034】(6)特性 図9に、本発明のトランジスタの特性図の一例を示す。
この図は、本発明の第1の実施の形態において、チャネ
ル層にZnOを用いたFETについて、ドレイン電圧
(横軸)を変化させたときのドレイン電流(縦軸)の変
化の一例を示している。ここで、ZnOチャネル層の厚
さ200nm、ゲート絶縁層の厚さ100nm、ゲート
長600μm、ゲート幅200μmとした。ゲート電圧
VGは、0V、−2V〜−8Vとした。
この図は、本発明の第1の実施の形態において、チャネ
ル層にZnOを用いたFETについて、ドレイン電圧
(横軸)を変化させたときのドレイン電流(縦軸)の変
化の一例を示している。ここで、ZnOチャネル層の厚
さ200nm、ゲート絶縁層の厚さ100nm、ゲート
長600μm、ゲート幅200μmとした。ゲート電圧
VGは、0V、−2V〜−8Vとした。
【0035】(7)その他の応用 本発明のトランジスタは、発光素子、コンデンサ等の他
の素子と同一基板に作成することができる。また、本発
明のトランジスタを、同一種類又は違う種類にて複数形
成し、それらトランジスタ間の配線に透明材料を用いる
こともできる。トランジスタ又はこのトランジスタで駆
動される素子は、その一部又は全部を、適宜透明とする
ことができる。また、トランジスタの大きさ、厚さ、寸
法、などは、用途やプロセス等に応じて適宜設計するこ
とができる。ドープ量は、製造プロセス、デバイス性能
等、必要に応じて適宜設定することができる。
の素子と同一基板に作成することができる。また、本発
明のトランジスタを、同一種類又は違う種類にて複数形
成し、それらトランジスタ間の配線に透明材料を用いる
こともできる。トランジスタ又はこのトランジスタで駆
動される素子は、その一部又は全部を、適宜透明とする
ことができる。また、トランジスタの大きさ、厚さ、寸
法、などは、用途やプロセス等に応じて適宜設計するこ
とができる。ドープ量は、製造プロセス、デバイス性能
等、必要に応じて適宜設定することができる。
【0036】また、透明n形半導体、透明p形半導体、
透明導電性材料及び透明絶縁性材料として、半導体をZ
nOをベースとして各元素をドープする例を述べたが、
これに限られるものではない。例えば、酸化亜鉛ZnO
以外にも、酸化マグネシウム亜鉛MgxZn1−xO、
酸化カドミウム亜鉛CdxZn1−xO、酸化カドミウ
ムCdO等適宜の透明材料をベースとして各元素をドー
プするようにしても良い。
透明導電性材料及び透明絶縁性材料として、半導体をZ
nOをベースとして各元素をドープする例を述べたが、
これに限られるものではない。例えば、酸化亜鉛ZnO
以外にも、酸化マグネシウム亜鉛MgxZn1−xO、
酸化カドミウム亜鉛CdxZn1−xO、酸化カドミウ
ムCdO等適宜の透明材料をベースとして各元素をドー
プするようにしても良い。
【0037】以上述べた他にも、本発明は、紫外光〜X
線領域の検出器を駆動して信号処理するトランジスタ、
酸素センサ、そのほか、音波、SAW(Surface Acousti
c Wave)、圧電性を組み合わせたデバイスに応用するこ
とにより、一部又は全部が透明な半導体装置を実現する
ことができる。さらに、本発明は、自動車や家屋等の窓
ガラスや透明プラスティック板等に電子回路を作りつけ
ることができる。また、本発明は、コンピュータ周辺機
器、例えば、キーボード、タッチパネル、ポインティン
グデバイスに、透明にすることができる。透明であるこ
とにより、密かに作成したり、他から見にくいように作
成したり、また、デザイン面で斬新なものを提供したり
することができる。その他にも、本発明の応用範囲は、
非常に広範である。
線領域の検出器を駆動して信号処理するトランジスタ、
酸素センサ、そのほか、音波、SAW(Surface Acousti
c Wave)、圧電性を組み合わせたデバイスに応用するこ
とにより、一部又は全部が透明な半導体装置を実現する
ことができる。さらに、本発明は、自動車や家屋等の窓
ガラスや透明プラスティック板等に電子回路を作りつけ
ることができる。また、本発明は、コンピュータ周辺機
器、例えば、キーボード、タッチパネル、ポインティン
グデバイスに、透明にすることができる。透明であるこ
とにより、密かに作成したり、他から見にくいように作
成したり、また、デザイン面で斬新なものを提供したり
することができる。その他にも、本発明の応用範囲は、
非常に広範である。
【0038】
【発明の効果】本発明によると、以上のように、酸化亜
鉛等の透明チャネル層を用いた一部又は全部が透明なト
ランジスタを提供することができる。すなわち、本発明
によると、チャネル層(導電層)に透明な酸化亜鉛等の
材料を用いることにより、可視光領域に光感度を有しな
いようになり、遮光層を形成する必要が無くなり、液晶
表示デバイス等の表示部の面積割合が向上するようにし
たトランジスタを提供することができる。
鉛等の透明チャネル層を用いた一部又は全部が透明なト
ランジスタを提供することができる。すなわち、本発明
によると、チャネル層(導電層)に透明な酸化亜鉛等の
材料を用いることにより、可視光領域に光感度を有しな
いようになり、遮光層を形成する必要が無くなり、液晶
表示デバイス等の表示部の面積割合が向上するようにし
たトランジスタを提供することができる。
【0039】また、本発明によると、透明トランジスタ
を、面発光レーザやエレクトロルミネセンス素子等の発
光素子の駆動用、メモリ用等のように光デバイス分野で
の多様な応用に用いることができる。さらに、本発明に
よると、光遮断層を必要としない駆動回路だけでなく、
透明な電子素子として、各種の幅広い応用に用いた半導
体装置を提供することができる。本発明によると、以上
のように、特に、チャネル層に不純物をドープしない、
すなわち、チャネル層は「非縮退半導体」であるトラン
ジスタ及び半導体装置を提供することができる。本発明
は、このような構成上の差異により、次のような顕著な
効果を奏することができる。 ・不純物がドープされていないので、トランジスタの安
定度特性(切り替え動作、経年変化等)が良くなる。 ・不純物がドープされていない(非縮退)半導体なの
で、オンオフ比が増加する。そのため、スイッチング素
子としてオフ状態が良くなる。一方、縮退の場合はオフ
電流が幾分漏れる傾向が大である。 ・不純物がドープされていない(非縮退)半導体を用い
た受動素子(リード線、電極等)は従来から存在した
が、本発明のような能動素子(透明トランジスタ)は存
在しなかったので、そのようなトランジスタ及び半導体
装置を提供することができる。
を、面発光レーザやエレクトロルミネセンス素子等の発
光素子の駆動用、メモリ用等のように光デバイス分野で
の多様な応用に用いることができる。さらに、本発明に
よると、光遮断層を必要としない駆動回路だけでなく、
透明な電子素子として、各種の幅広い応用に用いた半導
体装置を提供することができる。本発明によると、以上
のように、特に、チャネル層に不純物をドープしない、
すなわち、チャネル層は「非縮退半導体」であるトラン
ジスタ及び半導体装置を提供することができる。本発明
は、このような構成上の差異により、次のような顕著な
効果を奏することができる。 ・不純物がドープされていないので、トランジスタの安
定度特性(切り替え動作、経年変化等)が良くなる。 ・不純物がドープされていない(非縮退)半導体なの
で、オンオフ比が増加する。そのため、スイッチング素
子としてオフ状態が良くなる。一方、縮退の場合はオフ
電流が幾分漏れる傾向が大である。 ・不純物がドープされていない(非縮退)半導体を用い
た受動素子(リード線、電極等)は従来から存在した
が、本発明のような能動素子(透明トランジスタ)は存
在しなかったので、そのようなトランジスタ及び半導体
装置を提供することができる。
【図1】本発明に係るトランジスタの第1の実施の形態
の断面図。
の断面図。
【図2】本発明に係るトランジスタの第2及び第3の実
施の形態の断面図。
施の形態の断面図。
【図3】本発明に係るトランジスタの第4の実施の形態
の断面図。
の断面図。
【図4】本発明に係るトランジスタの第5の実施の形態
の断面図。
の断面図。
【図5】積層形半導体装置の断面図。
【図6】本発明に係るFETを発光素子の駆動に適用し
た半導体装置の断面図及び回路図。
た半導体装置の断面図及び回路図。
【図7】本発明に係るバイポーラトランジスタを発光素
子の駆動に適用した半導体装置の断面図及び回路図。
子の駆動に適用した半導体装置の断面図及び回路図。
【図8】本発明に係るFETをメモリ素子の制御に適用
したデバイスの断面図及び回路図。
したデバイスの断面図及び回路図。
【図9】本発明のトランジスタの特性図。
11 チャネル層 12 ソース 13 ドレイン 14 ゲート 15 ゲート絶縁層 16 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/338 H01L 29/72 Z 5F101 21/8247 27/10 444A 5F102 27/105 29/78 371 5F110 29/73 29/80 B 29/788 29/78 616V 29/792 617T 29/812 613B 33/00 613Z (72)発明者 大野 英男 宮城県仙台市泉区桂3−33−10 Fターム(参考) 2H092 GA18 HA06 HA07 JA21 JA28 JA34 JB56 JB63 JB66 KA07 KA10 KA12 KA22 NA07 PA01 4M104 AA03 AA09 BB36 BB40 CC01 CC03 CC05 GG04 GG06 GG09 GG12 GG13 GG16 5F003 AZ00 BH05 BM04 5F041 BB26 CA02 CA12 CA13 CA41 5F083 AD02 AD14 AD70 FR05 JA60 5F101 BA62 BD02 BD30 5F102 GB01 GC01 GD01 GL10 5F110 AA30 BB01 BB05 BB11 CC01 CC02 CC05 DD01 DD02 DD04 EE02 EE03 EE07 FF01 FF02 FF05 FF07 GG01 GG06 GG41 HJ13 HJ15 HK02 HK03 HK07 NN71 NN72
Claims (11)
- 【請求項1】酸化亜鉛ZnO、酸化マグネシウム亜鉛M
gxZn1−xO、酸化カドミウム亜鉛CdxZn
1−xO、酸化カドミウムCdOの内いずれかを用い、
不純物をドープしない非縮退半導体の透明チャネル層
と、 III族元素若しくはVII族元素若しくはI族元素若しくは
V族元素のいずれかをドープした若しくはドープしない
導電性ZnO等の透明導電性材料、In2O3若しくは
SnO2若しくは(In−Sn)Oxなどの透明導電
体、又は、透明でない電極材料を、その全部又は一部に
用いた、ソース及びドレイン及びゲートを備えたトラン
ジスタ。 - 【請求項2】前記透明チャネル層と前記ゲートとの間
に、1価の価数を取りうる元素若しくはV族元素をドー
プした絶縁性ZnO等の透明絶縁性材料、透明絶縁性酸
化物、又は、透明絶縁体を用いたゲート絶縁層をさらに
備えた請求項1に記載のトランジスタ。 - 【請求項3】前記透明チャネル層と前記ゲートとの間
に、Zn1−xLixO又はZn1− x(LiyMg
x−y)O等の強誘電性の透明絶縁材料を用いたゲート
絶縁層をさらに備え、前記ゲート絶縁層がメモリ機能を
有することを特徴とする請求項1に記載のトランジス
タ。 - 【請求項4】前記透明チャネル層が形成されるための透
明な絶縁性基板をさらに備えた請求項1乃至3のいずれ
かに記載のトランジスタ。 - 【請求項5】請求項1乃至4のいずれかに記載のトラン
ジスタと、 前記トランジスタの前記ドレイン若しくはソースと連続
した領域、又は、前記ドレイン若しくはソースと接続さ
れた他の半導体の領域と、前記領域に接合された半導体
層とにより形成される発光部を備えた半導体装置。 - 【請求項6】請求項1乃至4のいずれかに記載のトラン
ジスタと、 前記トランジスタの前記ドレイン若しくはソースと連続
した領域、又は、前記ドレイン若しくはソースと接続さ
れた他の半導体若しくは導体の領域と、前記領域上の前
記ゲート絶縁層若しくは他の絶縁層と、前記ゲート絶縁
層若しくは前記他の絶縁層上の半導体層又は導体層とに
より形成されるコンデンサを備えた半導体装置。 - 【請求項7】請求項1乃至4のいずれかに記載のトラン
ジスタを、1価の価数を取りうる元素若しくはV族元素
をドープした絶縁性ZnO等の透明絶縁性材料、透明絶
縁性酸化物、又は、透明絶縁体を用いた絶縁層を介し
て、複数個積層したことを特徴とする半導体装置。 - 【請求項8】請求項1乃至4のいずれかに記載のトラン
ジスタを複数備え、複数の前記トランジスタ間の配線の
全部又は一部に、III族元素若しくはVII族元素若しくは
I族元素若しくはV族元素のいずれかをドープした若し
くはドープしない導電性ZnO等の透明導電性材料、I
n2O3若しくはSnO2若しくは(In−Sn)O x
などの透明導電体、又は、透明でない電極材料を用いた
ことを特徴とする半導体装置。 - 【請求項9】請求項1乃至4のいずれかに記載のトラン
ジスタと、 III族元素若しくはVII族元素若しくはI族元素若しくは
V族元素のいずれかをドープした若しくはドープしない
導電性ZnO等の透明導電性材料、In2O3若しくは
SnO2若しくは(In−Sn)Oxなどの透明導電体
により形成されるインダクタを備えた半導体装置。 - 【請求項10】請求項5に記載の半導体装置を複数マト
リクス状に配列し、各トランジスタにより発光部が駆動
されるようにしたことを特徴とする半導体装置。 - 【請求項11】請求項6に記載の半導体装置を複数マト
リクス状に配列し、各トランジスタによりコンデンサが
駆動されるようにしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002000047A JP2002319682A (ja) | 2002-01-04 | 2002-01-04 | トランジスタ及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002000047A JP2002319682A (ja) | 2002-01-04 | 2002-01-04 | トランジスタ及び半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32688998A Division JP3276930B2 (ja) | 1998-11-17 | 1998-11-17 | トランジスタ及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002319682A true JP2002319682A (ja) | 2002-10-31 |
Family
ID=19190436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002000047A Pending JP2002319682A (ja) | 2002-01-04 | 2002-01-04 | トランジスタ及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002319682A (ja) |
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---|---|---|---|---|
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