KR20100054448A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 제1 영역 및 제2 영역으로 구분되는 기판 상에 형성된다. 기판의 제1 영역에는 제1 체적을 갖는 제1 채널막 패턴이 구비된다. 기판의 제2 영역에는 상기 제1 체적과 다른 제2 체적을 갖는 제2 채널막 패턴이 구비된다. 상기 제1 채널막 패턴에는 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 소오스/드레인을 포함하는 제1 트랜지스터가 구비된다. 또한, 상기 제2 채널막 패턴에는 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 소오스/드레인을 포함하는 제2 트랜지스터가 구비된다. 상기 반도체 소자는 상기 제1 및 제2 트랜지스터의 문턱 전압 특성을 서로 다르게 조절할 수 있어, 상기 반도체 소자를 다양한 전자 제품에 적용할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 하나의 도전형을 갖는 채널막에 형성되는 서로 다른 특성의 트랜지스터들을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 무선 주파수 식별(radio frequency identification: RFID), 전자 상품 감시(electronic articlesurveillance: EAS) 태그 및 감지기들의 분야 및 상기 제품들에서의 칩들은 낮은 비용으로 제조되어야 한다. 때문에, 상기 칩들을 제조함에 있어 제조 단가가 낮은 프린팅 공정이 적용되고 있다.
상기 프린팅 공정에 의해 형성할 수 있는 채널막으로써 유기 반도체 물질을 들 수 있다. 그러나, 상기 유기 반도체 물질은 낮은 전하 이동도를 가지므로, 상기 유기 반도체 물질을 사용하여 고성능의 트랜지스터를 형성하는 것이 어렵다. 때문에, 상대적으로 높은 전하 이동도를 가지는 산화물 반도체를 채널막으로 사용하는 트랜지스터들이 개발되고 있다.
상기 산화물 반도체는 대부분 열역학적 불안정성 때문에 반도체 타입 중 상 대적으로 안정한 한가지 타입의 도전형을 갖도록 제조되는 것이 일반적이다. 한편, 채널막의 일부 영역을 불안정한 타입의 도전형을 갖는 산화물 반도체를 제조하기 위해서는 고가의 설비 또는 복잡한 공정이 필요하다. 따라서, 일반적인 MOS 트랜지스터와 같이, 채널 영역과 소오스/드레인 영역이 서로 다른 타입의 도전형을 갖도록 형성하는 것이 용이하지 않다.
그러므로, 상기 산화물 반도체를 채널막으로 사용하는 트랜지스터는 상기 소오스/드레인을 금속 콘택을 이용하여 형성한다. 또한, 반전 모드(Inversion mode)에서 동작하는 반도체 기판에 형성되는 MOS 트랜지스터와는 달리, 상기 산화물 반도체에 형성되는 트랜지스터들은 채널 및 케리어가 동일한 도전형을 갖는 다수 케리어 소자(Majority carrier device)로써 제조된다. 상기 다수 케리어 소자의 트랜지스터는 주로 축적 모드(Accumulation mode)에서 동작하게 된다. 상기 축적 모드에서 동작되는 트랜지스터의 경우, 반전 모드에서 동작하는 트랜지스터에 비해 소오스 및 게이트 간의 장벽(barrier)이 낮으므로 쉽게 턴 온되어 매우 낮은 문턱 전압을 가지며, 상기 문턱 전압의 산포도 상대적으로 더 심하다.
따라서, 공정이 간단하고, 저비용으로 제조할 수 있으면서도 사용자가 원하는 수준의 문턱 전압을 갖는 트랜지스터 및 이를 포함하는 소자들이 요구되고 있다.
본 발명의 목적은 저비용으로 제조되면서 문턱 전압 조절이 가능한 트랜지스 터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역으로 구분되는 기판을 포함한다. 상기 기판의 제1 영역에는 제1 체적을 갖는 제1 채널막 패턴이 구비된다. 기판의 제2 영역에는 상기 제1 체적과 다른 제2 체적을 갖는 제2 채널막 패턴이 구비된다. 상기 제1 채널막 패턴에는 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 소오스/드레인을 포함하는 제1 트랜지스터가 구비된다. 또한, 상기 상기 제2 채널막 패턴에는 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 소오스/드레인을 포함하는 제2 트랜지스터가 구비된다.
본 발명의 일 실시예로, 상기 제1 및 제2 채널막 패턴은 산화물 반도체를 포함한다.
본 발명의 일 실시예로, 상기 제1 트랜지스터가 상기 제2 트랜지스터보다 높은 문턱전압을 갖도록, 상기 제2 체적은 상기 제1 체적보다 높다. 일 예로, 상기 제1 트랜지스터는 양 전압의 문턱 전압을 갖고, 상기 제2 트랜지스터는 음 전압의 문턱전압을 갖는다.
본 발명의 일 실시예로, 상기 제1 및 제2 채널막 패턴 중 적어도 하나의 패턴에는 수소 중화를 위한 이온이 주입되어 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제 조 방법으로, 기판의 제1 영역에 제1 체적을 갖는 제1 채널막 패턴을 형성한다. 기판의 제2 영역에 상기 제1 체적과 다른 제2 체적을 갖는 제2 채널막 패턴을 형성한다. 상기 제1 채널막 패턴에, 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 소오스/드레인을 포함하는 제1 트랜지스터를 형성한다. 다음에, 상기 제2 채널막 패턴에, 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 소오스/드레인을 포함하는 제2 트랜지스터를 형성한다.
본 발명의 일 실시예로, 상기 제1 및 제2 채널막 패턴은 각각의 프린팅 공정을 통해 형성될 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 트랜지스터가 각각 목표한 문턱 전압을 가질 수 있도록, 상기 제1 및 제2 체적을 각각 조절할 수 있다. 일 예로, 상기 제1 및 제2 트랜지스터 중 낮은 문턱 전압을 갖는 트랜지스터가 형성되는 채널막 패턴은 높은 문턱 전압을 갖는 트랜지스터가 형성되는 채널막 패턴보다 높은 체적을 갖도록 조절할 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 채널막 패턴 중 적어도 하나의 채널막 패턴에는 수소 중화를 위한 이온을 주입하는 공정을 더 포함할 수 있다.
본 발명에 의하면, 상기 트랜지스터에 포함된 문턱 전압을 조절하여 사용자가 원하는 문턱전압을 갖는 트랜지스터를 형성할 수 있다. 이로인해 상기 트랜지스터들을 포함하는 반도체 소자의 전기적 특성이 우수해진다. 또한, 동일한 전기적 타입의 채널막에 서로 다른 전기적 타입을 갖는 트랜지스터들을 구현할 수 있어, 다양한 집적회로에 적용할 수 있다. 더구나, 공정 단가가 낮은 프린팅 공정을 수행하면서도 우수한 특성의 소자를 제조할 수 있어서, 낮은 비용으로 반도체 소자를 생산할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 트랜지스터의 단면도이다.
도 1을 참조하면, 제1 및 제2 영역이 구분된 기판(100)이 마련된다. 상기 제1 영역은 상대적으로 높은 문턱전압을 갖는 제1 트랜지스터들이 구비되는 영역이고, 제2 영역은 상대적으로 낮은 문턱전압을 갖는 제2 트랜지스터들이 구비되는 영 역이다.
상기 제1 영역의 기판(100) 상에는 제1 체적을 갖는 제1 채널막 패턴(102)이 구비된다. 상기 제2 영역의 기판(100) 상에는 상기 제1 체적보다 큰 제2 체적을 갖는 제2 채널막 패턴(108)이 구비된다.
상기 제1 및 제2 채널막 패턴(102, 108)은 산화물 반도체를 포함한다. 또한, 상기 제1 및 제2 채널막 패턴(102, 108)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 제1 및 제2 채널막 패턴(102, 108)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
상기 제1 및 제2 채널막 패턴(102, 108)의 체적에 따라, 상기 제1 및 제2 채널막 패턴(102, 108) 상에 형성되는 각 트랜지스터의 문턱 전압 특성이 변화된다. 즉, 체적이 작은 상기 제1 채널막 패턴(102) 상에 형성되는 제1 트랜지스터의 문턱전압은 체적이 큰 상기 제2 채널막 패턴(108) 상에 형성되는 제2 트랜지스터의 문턱전압보다 더 높다.
구체적으로, 상기 제1 및 제2 채널막 패턴(102, 108)이 박막 형상을 갖는 경우에는, 상기 제1 채널막 패턴(102)의 두께는 상기 제2 채널막 패턴(108)의 두께보다 더 얇다. 상기 제1 및 제2 채널막 패턴(102, 108)이 원형의 나노 반도체 물질인 경우, 상기 제1 채널막 패턴(102)의 나노 반도체 물질의 지름은 상기 제2 채널막 패턴(108)의 나노 반도체 물질의 지름보다 작다. 이와는 달리, 상기 제1 및 제2 채 널막 패턴(102, 108)이 정다면체 나노 반도체 물질인 경우, 상기 제1 채널막 패턴(102)의 나노 반도체 물질의 한 변의 길이는 상기 제2 채널막 패턴(108)의 나노 반도체 물질의 한 변의 길이보다 작다.
상기 제1 채널막 패턴(102) 상에 제1 게이트 절연막 패턴(114a) 및 제1 게이트 전극(120a)이 구비된다. 상기 제1 게이트 절연막 패턴(114a)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다.
상기 제2 채널막 패턴(108) 상에 제2 게이트 절연막 패턴(114b) 및 제2 게이트 전극(120b)이 구비된다. 상기 제2 게이트 절연막(114b)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다. 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)은 동일한 물질로 이루어질 수 있다. 또한, 상기 제1 및 제2 게이트 전극(120a, 120b)은 동일한 물질로 이루어질 수 있다.
상기 제1 채널막 패턴(102) 양측벽과 접하면서, 상기 제1 게이트 전극(120a)과 이격되도록 제1 금속 패턴들(126)이 구비된다. 상기 제1 금속 패턴들(126)은 상기 제1 채널막 패턴(102) 상에 구비되는 제1 트랜지스터의 제1 소오스/드레인으로 제공된다.
상기 제2 채널막 패턴(108) 양측벽과 접하면서, 상기 제2 게이트 전극(120b)과 이격되도록 제2 금속 패턴들(128)이 구비된다. 상기 제2 금속 패턴들(128)은 상기 제2 채널막 패턴(108) 상에 구비되는 제2 트랜지스터의 제2 소오스/드레인으로 제공된다. 상기 제1 및 제2 금속 패턴(126, 128)은 동일한 물질로 이루어질 수 있다.
도시된 것과 같이, 상기 기판의 제1 및 제2 영역에 구비되는 제1 및 제2 트랜지스터는 각 채널막 패턴의 체적을 제외하고는 동일한 구성을 갖는다. 즉, 다양한 체적을 갖는 채널막 패턴들을 포함하도록 각 채널막 패턴의 체적을 조절함으로써, 동일한 기판에 다양한 문턱 전압 특성을 갖는 트랜지스터들을 구현할 수 있다. 또한, 상기 채널막 패턴의 체적을 조절하여 사용자가 원하는 높은 문턱 전압 특성을 갖는 한 종류의 트랜지스터를 구현할 수도 있다.
이하에서는, 채널막 패턴의 체적과 트랜지스터의 문턱 전압간의 관계를 보다 상세하게 설명한다. 채널막 패턴으로 사용되는 산화물 반도체의 경우, N형 또는 P형 중 어느 하나의 도전성을 갖는다. 그러므로, 상기 N형 도전성을 갖는 산화물 반도체로 이루어진 채널막 패턴에 형성된 트랜지스터를 설명한다.
도 2a는 채널막 패턴의 체적이 상대적으로 작을 때 트랜지스터의 밴드 다이어그램을 나타낸다. 도 2b는 채널막 패턴의 체적이 상대적으로 클 때 트랜지스터의 밴드 다이어그램을 나타낸다.
상기 트랜지스터를 동작시키면, 상기 산화물 반도체로 이루어진 채널막 패턴에서 게이트 절연막과 접촉되는 표면 부위는 표면 전하에 의해 공핍된다.
그런데, 도 2a에 도시된 것과 같이, 상기 채널막 패턴의 체적이 감소하게 되면, 상기 표면의 음전하의 영향이 상기 채널막 패턴 전체에 미치게 되어 상기 채널막 패턴 전체가 공핍된다. 때문에, 상기 채널막 패턴의 체적이 감소되면 문턱 전압이 상승하게 된다.
이와 반대로, 도 2b에 도시된 것과 같이, 상기 채널막 패턴의 체적이 증가하면, 상기 표면의 음전하의 영향이 상기 채널막 패턴 전체에 미치지 않고 상기 게이트 절연막과 접촉되는 부위에 한정된다. 그러므로, 상기 채널막 패턴의 일부분만 공핍되고 나머지 벌크 영역에서는 도전성 채널 영역(10)이 생성된다. 때문에, 상기 채널막 패턴의 체적이 증가되면 문턱 전압이 감소하게 된다. 또한, 상기 트랜지스터의 문턱 전압이 0V 이하가 된다.
도 3 내지 도 7은 도 1에 도시된 트랜지스터의 형성하기 위한 하나의 방법을 나타내는 단면도들이다.
도 3을 참조하면, 제1 및 제2 영역이 구분된 기판(100)을 마련한다. 상기 제1 영역의 기판(100)에 프린팅 방식으로 제1 채널막 패턴(102)을 형성한다. 이를 위하여, 먼저 상기 제1 채널막 패턴(102)을 형성하기 위한 제1 몰드 툴(104)에 채널 물질(106)을 도포한다. 상기 제1 몰드 툴(104)은 상기 제1 채널막 패턴(102)이 형성되어야 할 부위가 선택적으로 돌출된 형상을 갖는다. 다음에, 상기 채널 물질(106)이 도포된 제1 몰드 툴(104)을 상기 기판에 접촉 및 압착시킴으로써 제1 채널막 패턴(102)을 형성한다. 상기 제1 채널막 패턴(102)은 제1 체적을 갖는다.
도 4를 참조하면, 상기 제2 영역의 기판(100)에 프린팅 방식으로 상기 제1 체적보다 큰 제2 체적을 갖는 제2 채널막 패턴(108)을 형성한다. 이를 위하여, 먼저 상기 제2 채널막 패턴(108)을 형성하기 위한 제2 몰드 툴(110)에 채널 물질(112)을 도포한다. 상기 제2 몰드 툴(110)은 상기 제2 채널막 패턴(108)이 형성 되어야 할 부위가 선택적으로 돌출된 형상을 갖는다. 다음에, 상기 채널 물질(112)이 도포된 제2 몰드 툴(110)을 상기 기판(100)에 접촉 및 압착시킴으로써 제2 채널막 패턴(108)을 형성한다.
도 5를 참조하면, 상기 제1 및 제2 채널막 패턴(102, 108) 상부면에 각각 제1 게이트 절연막 패턴(114a) 및 제2 게이트 절연막 패턴(114b)을 형성한다. 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)은 1회의 프린팅 공정을 통해 형성될 수 있다.
구체적으로, 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b) 형성 부위가 돌출되어 있는 제3 몰드 툴(116)에 게이트 절연 물질(118)을 도포한다. 상기 돌출 부위와 상기 제1 및 제2 채널막 패턴(102, 108)이 얼라인되도록 한 다음, 상기 제3 몰드 툴(116)을 상기 기판(100)에 접촉 및 압착시킨다. 설명한 것과 같이, 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)은 1회의 공정을 통해 형성되므로, 동일한 물질로 이루어지게 된다. 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다. 예를들어, 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)은 실리콘 산화물로 형성될 수 있다.
도 6을 참조하면, 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b) 상부면에 각각 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)을 형성한다. 상기 제1 및 제2 게이트 전극(120a, 120b)은 1회의 프린팅 공정을 통해 형성될 수 있다.
구체적으로, 상기 제1 및 제2 게이트 전극(120a, 120b) 형성 부위가 선택적으로 돌출되어 있는 제4 몰드 툴(122)에 게이트 전극 물질(124)을 도포한다. 상기 돌출 부위와 상기 제1 및 제2 게이트 절연막 패턴(114a, 114b)이 얼라인되도록 한 다음, 상기 제4 몰드 툴(122)을 상기 기판(100)에 접촉 및 압착시킨다. 설명한 것과 같이, 상기 제1 및 제2 게이트 전극(120a, 120b)은 1회의 공정을 통해 형성되므로, 동일한 물질로 이루어지게 된다. 상기 게이트 전극 물질은 금속 물질을 포함한다.
도 7을 참조하면, 상기 제1 채널막 패턴(102)의 양 측벽과 접촉되는 제1 금속 패턴들(126)을 형성한다. 또한, 상기 제2 채널막 패턴(108)의 양 측벽과 접촉되는 제2 금속 패턴들(128)을 형성한다. 상기 제1 금속 패턴들(126)은 상기 제1 채널막 패턴(102)에 형성되는 제1 트랜지스터의 소오스/드레인으로 제공된다. 또한, 상기 제2 금속 패턴들(128)은 상기 제2 채널막 패턴(108)에 형성되는 제2 트랜지스터의 소오스/드레인으로 제공된다.
도 8 내지 도 9는 도 1에 도시된 트랜지스터를 형성하기 위한 다른 방법을 나타내는 단면도들이다.
도 8을 참조하면, 제1 및 제2 영역이 구분된 기판(100)을 마련한다. 상기 제1 영역의 기판(100)에 프린팅 방식으로 제1 채널막 패턴(102)을 형성한다. 상기 제1 채널막 패턴(102)은 산화물 반도체를 포함한다. 또한, 상기 제1 채널막 패턴(102)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 제1 채널막 패턴(102)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다. 본 실시예의 방법은, 상기 제1 채널막 패턴(102)이 금속 산화물 반도체로 이루어지는 경우에 더욱 효과적이다.
도 9를 참조하면, 상기 제1 채널막 패턴(102)에 형성되는 트랜지스터의 문턱전압을 상승시키기 위하여, 상기 제1 채널막 패턴(102)에 포함된 수소를 중화시키기 위한 원소들을 이온 주입한다. 상기 원소들은 할로겐 원소, 전기 음성도가 높은 비금속 원소등을 포함한다. 구체적으로, 상기 원소들은 F, Cl, Br, I, O, S, Se, Te 등을 포함한다. 이들은 단독으로 도핑될 수도 있고, 2 이상이 도핑될 수도 있다. 상기 이온 주입은 플라즈마 도핑, 가스 기상 노출, 용해 방법 등을 통해서 수행될 수 있다.
상기 이온 주입 공정을 수행한 후, 상기 주입된 원소들을 활성화시킨다. 상기 활성화 공정은 열처리 공정을 포함한다.
상기 프린팅 방식에 의해 형성된 상기 제1 채널막 패턴(102)에는 원하지 않은 수소가 포함되어 있다. 상기 수소는 전자의 도우너 역할을 하기 때문에 NMOS 트랜지스터의 전도도를 증가시켜 문턱 전압이 낮아지게 한다. 그러므로, 상기에서 설명한 것과 같이 수소를 중화시키기 위한 원소들을 상기 제1 채널막 패턴(102)으로 주입시킴으로써 상기 문턱 전압을 상승시킬 수 있다. 특히, 상기 원소들을 주입함으로써 문턱 전압이 0V 이상인 축적 모드 트랜지스터를 형성할 수 있다.
이 후, 도 4 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행하여, 도 1에 도시된 트랜지스터들을 완성한다. 상기한 방법에 의하면, NMOS 트랜지스터로 기 능하는 제1 트랜지스터의 문턱 전압이 더욱 상승하게 되어, 상기 제1 트랜지스터의 성능이 더욱 양호해진다.
상기 설명한 것과는 다른 실시예로, 상기 수소를 중화시키기 위한 원소의 이온 주입 공정을 상기 제1 및 제2 채널막 패턴을 형성한 이 후에 수행할 수도 있다. 즉, 도 2 내지 도 4를 참조로 설명한 공정들을 수행하여 기판 상에 제1 및 제2 채널막 패턴(102, 108)을 형성한 다음, 상기 수소를 중화시키기 위한 원소를 이온 주입한다. 이 경우, 상기 제1 채널막 패턴(102) 뿐 아니라 상기 제2 채널막 패턴(108)에도 수소를 중화시키기 위한 원소들이 주입된다.
상기에서 설명한 것과 같이, 수소를 중화시키기 위한 원소들을 채널막 패턴에 주입하는 공정은 높은 문턱 전압을 요구하는 다수 케리어 트랜지스터에 모두 적용할 수 있다. 또한, 상기 수소를 중화시키는 원소들을 도핑함으로써 사용자가 원하는 문턱 전압을 갖는 NMOS 트랜지스터를 형성할 수 있다.
도 10은 도 1에 도시된 트랜지스터들을 포함하는 인버터 소자를 나타내는 단면도이다. 도 11은 도 10에 도시된 인버터 소자의 등가 회로도이다.
도 10 및 11을 참조하면, 인버터 소자는 제1 체적을 갖는 제1 채널막 패턴(102) 상에 구비되는 제1 트랜지스터와 상기 제1 체적보다 큰 제2 체적을 갖는 제2 채널막 패턴(108) 상에 구비되는 제2 트랜지스터를 포함한다. 상기 제1 및 제2 트랜지스터는 각각 도 1에 도시된 것과 동일한 구조를 갖는다.
이 때, 상기 제1 채널막 패턴(102)은 트랜지스터의 동작 시에 전체가 공핍되 어야 한다. 따라서, 상기 제1 트랜지스터는 축적 트랜지스터이나, 상기 제1 채널막 패턴의 체적이 작으므로 표면 전하의 영향이 크고 공핍 영역이 많아서 0V 이상의 높은 문턱 전압을 갖는다. 또한, 상기 제2 채널막 패턴은 상기 제2 트랜지스터가 0V 이하의 문턱 전압을 갖도록 상대적으로 큰 체적을 가져야 한다.
상기 제1 및 제2 트랜지스터를 포함하는 기판(100)을 덮는 층간 절연막(130)이 구비된다. 상기 층간 절연막(130)은 실리콘 산화물로 이루어질 수 있다.
상기 층간 절연막(130)을 관통하여 콘택 플러그들이 구비된다. 구체적으로, 상기 제1 트랜지스터의 제1 게이트 전극(120a)과 연결되는 제1 콘택 플러그(132a), 상기 제1 트랜지스터의 소오스와 연결되는 제2 콘택 플러그(132b) 및 상기 제1 트랜지스터의 드레인과 연결되는 제3 콘택 플러그(132c)가 구비된다. 또한, 상기 제2 트랜지스터의 제2 게이트 전극(120b)과 연결되는 제4 콘택 플러그(134a), 상기 제2 트랜지스터의 드레인과 연결되는 제5 콘택 플러그(134b) 및 상기 제2 트랜지스터의 소오스와 연결되는 제6 콘택 플러그(134c)가 구비된다.
상기 제3 콘택 플러그(134c) 및 상기 제4 콘택 플러그(134a)는 서로 전기적으로 연결된다. 또한, 상기 제2 트랜지스터는 제2 게이트 전극(120b) 및 드레인에 동일한 전압이 인가된다.
또한, 상기 제5 콘택 플러그(134b) 및 제3 콘택 플러그(132c)는 서로 전기적으로 연결된다. 그러므로, 상기 제2 트랜지스터의 드레인과 상기 제1 트랜지스터의 드레인이 동일한 전압 레벨을 갖게된다. 상기 제1 및 제2 트랜지스터의 드레인들은 인버터의 출력단이 된다.
상기 제1 콘택 플러그(132a)는 인버터의 입력단이 되며, 입력 전압이 인가된다. 상기 제2 콘택 플러그(132b)는 접지된다.
도시된 것과 같이, 상기 제1 및 제2 트랜지스터가 전기적으로 연결된 인버터 소자는 상기 입력단에 문턱 전압 이상의 하이 레벨 신호가 입력되는 경우에 제1 트랜지스터가 턴 온됨으로써 로우 레벨 신호가 출력된다. 반면에, 상기 입력단에 문턱 전압 이하의 로우 레벨 신호가 입력되는 경우에 제1 트랜지스터가 턴 오프 됨으로써 하이 레벨 신호가 출력된다.
이와같이, 동일한 기판 상에 채널막 패턴의 두께를 달리함으로써, 하나의 도전형을 갖는 채널막을 사용하더라도 서로 다른 도전형의 트랜지스터로 기능하는 다양한 트랜지스터들을 구현할 수 있다. 또한, 서로 다른 도전형의 트랜지스터들을 요구하는 인버터 소자를 구현할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 12를 참조하면, 제1 및 제2 영역이 구분된 기판(150)이 마련된다. 상기 제1 영역은 상대적으로 높은 문턱전압을 갖는 제1 트랜지스터들이 구비되는 영역이고, 제2 영역은 상대적으로 낮은 문턱전압을 갖는 제2 트랜지스터들이 구비되는 영역이다.
상기 제1 영역의 기판(150) 상에 제1 게이트 전극(152a)이 구비된다. 또한, 상기 제2 영역의 기판(150) 상에 제2 게이트 전극(152b)이 구비된다.
상기 제1 게이트 전극(152a) 표면에 제1 게이트 절연막(154a)이 구비된다. 또한, 상기 제2 게이트 전극(152b) 표면에 제2 게이트 절연막(154b)이 구비된다.
상기 제1 게이트 절연막(152a) 상에 제1 체적을 갖는 제1 채널막 패턴(156)을 형성한다. 상기 제1 채널막 패턴(156)은 상기 제1 게이트 전극(152a)의 상부면과 서로 대향하게 배치된다.
상기 제2 게이트 절연막(152b) 상에 상기 제1 체적보다 큰 제2 체적을 갖는 제2 채널막 패턴(162)을 형성한다. 상기 제2 채널막 패턴(162)은 상기 제1 게이트 전극(152a)의 상부면과 서로 대향하게 배치된다.
상기 제1 채널막 패턴(156) 양측벽과 접하면서, 상기 제1 게이트 전극(152a)과 이격되도록 제1 금속 패턴들(168)이 구비된다. 상기 제1 금속 패턴들(168)은 상기 제1 채널막 패턴(156) 상에 구비되는 제1 트랜지스터의 제1 소오스/드레인으로 제공된다.
상기 제2 채널막 패턴(162) 양측벽과 접하면서, 상기 제2 게이트 전극(152b)과 이격되도록 제2 금속 패턴들(170)이 구비된다. 상기 제2 금속 패턴들(170)은 상기 제2 채널막 패턴(162) 상에 구비되는 제2 트랜지스터의 제2 소오스/드레인으로 제공된다. 상기 제1 및 제2 금속 패턴들(168, 170)은 동일한 물질로 이루어질 수 있다.
설명한 것과 같이, 바텀 게이트 구조를 가지면서 사용자가 원하는 문턱 전압을 갖는 트랜지스터들을 구현할 수 있다.
도 13 내지 도 16은 도 12에 도시된 트랜지스터의 형성하기 위한 하나의 방 법을 나타내는 단면도들이다.
도 13을 참조하면, 제1 및 제2 영역이 구분된 기판(150)을 마련한다. 상기 제1 영역의 기판(150)에 제1 게이트 전극(152a)을 형성하고, 상기 제2 영역의 기판(150)에 제2 게이트 전극(152b)을 형성한다. 상기 제1 및 제2 게이트 전극(152a, 152b)은 1회의 프린팅 공정을 통해 형성될 수 있다.
상기 제1 게이트 전극(152a) 표면에 제1 게이트 절연막(154a)을 형성한다. 또한, 상기 제2 게이트 전극(152b) 표면에 제2 게이트 절연막(154b)을 형성한다.
상기 제1 및 제2 게이트 절연막(154a, 154b)은 스핀 코팅 공정을 통해 형성할 수 있다. 상기와 같이, 스핀 코팅 공정을 통해 상기 제1 및 제2 게이트 절연막(154a, 154b)을 형성하면, 상기 제1 및 제2 게이트 절연막(154a, 154b)은 동일한 물질로 형성되며 동일한 두께를 갖는다.
이와는 달리, 상기 제1 및 제2 게이트 절연막(154a, 154b)은 프린팅 공정을 통해 형성할 수도 있다. 상기 제1 및 제2 게이트 절연막(154a, 154b)은 1회의 프린팅 공정을 통해 형성할 수도 있고, 서로 다른 프린팅 공정을 수행하여 각각 형성할 수도 있다.
도 14를 참조하면, 상기 제1 게이트 절연막(154a) 상에 상기 제1 게이트 전극(152a)과 대향하도록 제1 채널막 패턴(156)을 형성한다. 상기 제1 채널막 패턴(156)은 제1 체적을 갖는다. 상기 제1 채널막 패턴(156)은 프린팅 공정을 통해 형성된다.
이를 위하여, 먼저 상기 제1 채널막 패턴(156)을 형성하기 위한 제1 몰드 툴(158)에 채널 물질(160)을 도포한다. 상기 제1 몰드 툴(158)은 상기 제1 채널막 패턴(156)이 형성되어야 할 부위가 선택적으로 돌출된 형상을 갖는다. 다음에, 상기 채널 물질(160)이 도포된 제1 몰드 툴(158)을 상기 기판(100)에 접촉 및 압착시킴으로써 제1 채널막 패턴(156)을 형성한다.
도 15를 참조하면, 상기 제2 게이트 절연막(154b) 상에 상기 제2 게이트 전극(152b)과 대향하도록 제2 채널막 패턴(162)을 형성한다. 상기 제2 채널막 패턴(162)은 상기 제1 체적보다 큰 제2 체적을 갖는다. 상기 제2 채널막 패턴(162)은 프린팅 공정을 통해 형성된다.
이를 위하여, 먼저 상기 제2 채널막 패턴(162)을 형성하기 위한 제2 몰드 툴(164)에 채널 물질(166)을 도포한다. 상기 제2 몰드 툴(164)은 상기 제2 채널막 패턴(162)이 형성되어야 할 부위가 선택적으로 돌출된 형상을 갖는다. 다음에, 상기 채널 물질이 도포된 제2 몰드 툴(164)을 상기 기판(150)에 접촉 및 압착시킴으로써 제2 채널막 패턴(162)을 형성한다.
도 16을 참조하면, 상기 제1 채널막 패턴(156)의 양 측벽과 접촉되는 제1 금속 패턴들(168)을 형성한다. 또한, 상기 제2 채널막 패턴(162)의 양 측벽과 접촉되는 제2 금속 패턴들(170)을 형성한다. 상기 제1 금속 패턴들(168)은 상기 제1 채널막 패턴(156)에 형성되는 제1 트랜지스터의 소오스/드레인으로 제공된다. 또한, 상기 제2 금속 패턴들(170)은 상기 제2 채널막 패턴(162)에 형성되는 제2 트랜지스터의 소오스/드레인으로 제공된다.
도 17은 도 12에 도시된 트랜지스터를 형성하기 위한 다른 방법을 나타내는 단면도이다.
먼저 도 13 및 도 15를 참조로 설명한 것과 동일한 공정을 수행하여, 도 15에 도시된 구조를 형성한다.
도 17을 참조하면, 상기 제1 채널막 패턴(156) 및 제2 채널막 패턴(162)에 포함된 수소를 중화시키기 위한 원소들을 이온 주입한다. 상기 원소들은 할로겐 원소, 전기 음성도가 높은 비금속 원소등을 포함한다. 구체적으로, 상기 문턱 전압 상승을 위한 원소들은 F, Cl, Br, I, O, S, Se, Te 등을 포함한다. 이들은 단독으로 도핑될 수도 있고, 2 이상이 도핑될 수도 있다. 상기 이온 주입은 플라즈마 도핑, 가스 기상 노출, 용해 방법 등을 통해서 수행될 수 있다.
상기 이온 주입 공정을 수행한 후, 상기 주입된 원소들을 활성화시킨다. 상기 활성화 공정은 열처리 공정을 포함한다.
다음에, 도 16에 도시된 것과 같이, 상기 제1 채널막 패턴(156)의 양 측벽과 접촉되는 제1 금속 패턴들(168)을 형성한다. 또한, 상기 제2 채널막 패턴(162)의 양 측벽과 접촉되는 제2 금속 패턴들(170)을 형성한다.
상기에서 설명한 것과 같이, 상기 원소들을 이온 주입하는 공정은 전체 채널막 패턴에 대해 수행될 수 있다. 그러나, 이와는 달리, 상기 원소들을 이온 주입하는 공정은 높은 문턱 전압을 갖는 트랜지스터들이 형성되는 채널막 패턴에 한하여 수행될 수도 있다.
상기 설명한 것과 같이, 본 발명의 트랜지스터는 저비용으로 구현되는 다양한 소자에 적용될 수 있다. 구체적으로, 본 발명의 트랜지스터는 무선 주파수 식별(radio frequency identification: RFID), 전자 상품 감시(electronic articlesurveillance: EAS) 태그 및 감지기들의 분야 및 상기 제품들의 칩 에 사용될 수 있다. 특히, 서로 다른 문턱 전압을 갖는 트랜지스터들을 요구하는 소자에 사용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 트랜지스터의 단면도이다.
도 2a는 채널막 패턴의 체적이 상대적으로 작을 때 트랜지스터의 밴드 다이어그램을 나타낸다.
도 2b는 채널막 패턴의 체적이 상대적으로 클 때 트랜지스터의 밴드 다이어그램을 나타낸다.
도 3 내지 도 7은 도 1에 도시된 트랜지스터의 형성하기 위한 하나의 방법을 나타내는 단면도들이다.
도 8 내지 도 9는 도 1에 도시된 트랜지스터를 형성하기 위한 다른 방법을 나타내는 단면도들이다.
도 10은 도 1에 도시된 트랜지스터들을 포함하는 인버터 소자를 나타내는 단면도이다.
도 11은 도 10에 도시된 인버터 소자의 등가 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 13 내지 도 16은 도 12에 도시된 트랜지스터의 형성하기 위한 하나의 방법을 나타내는 단면도들이다.
도 17은 도 12에 도시된 트랜지스터를 형성하기 위한 다른 방법을 나타내는 단면도이다.

Claims (10)

  1. 제1 영역 및 제2 영역으로 구분되는 기판;
    기판의 제1 영역에 구비되고, 제1 체적을 갖는 제1 채널막 패턴;
    기판의 제2 영역에 구비되고, 상기 제1 체적과 다른 제2 체적을 갖는 제2 채널막 패턴;
    상기 제1 채널막 패턴에 구비되고, 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 채널막 패턴에 구비되고, 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 채널막 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 트랜지스터가 상기 제2 트랜지스터보다 높은 문턱전압을 갖도록, 상기 제2 체적은 상기 제1 체적보다 높은 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 트랜지스터는 양 전압의 문턱 전압을 갖고, 상기 제2 트랜지스터는 음 전압의 문턱전압을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 채널막 패턴 중 적어도 하나의 패턴에는 수소 중화를 위한 이온이 주입된 것을 특징으로 하는 반도체 소자.
  6. 기판의 제1 영역에 제1 체적을 갖는 제1 채널막 패턴을 형성하는 단계;
    기판의 제2 영역에 상기 제1 체적과 다른 제2 체적을 갖는 제2 채널막 패턴을 형성하는 단계;
    상기 제1 채널막 패턴에, 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 소오스/드레인을 포함하는 제1 트랜지스터를 형성하는 단계; 및
    상기 제2 채널막 패턴에, 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 소오스/드레인을 포함하는 제2 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제1 및 제2 채널막 패턴은 각각의 프린팅 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 제1 및 제2 트랜지스터가 각각 목표한 문턱 전압을 가질 수 있도록, 상기 제1 및 제2 체적을 각각 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 트랜지스터 중 낮은 문턱 전압을 갖는 트랜지스터가 형성되는 채널막 패턴은 높은 문턱 전압을 갖는 트랜지스터가 형성되는 채널막 패턴보다 높은 체적을 갖도록 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서, 상기 제1 및 제2 채널막 패턴 중 적어도 하나의 채널막 패턴에는 수소 중화를 위한 이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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