KR101385464B1 - 박막 트랜지스터 어레이와 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 특히 진공 증착 공정 수를 줄이고 재료비를 줄이도록 한 박막 트랜지스터 어레이와 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조방법은 기판을 노출시키는 개구홀을 정의하는 제1 게이트 절연패턴들을 상기 기판 상에 형성하는 단계; 상기 제1 게이트 절연패턴들에 의해 정의된 개구홀에 게이트 도전 패턴을 충진하는 단계; 홈을 포함하는 제2 게이트 절연패턴들을 상기 게이트 도전 패턴과 상기 제1 게이트 절연패턴 상에 형성하는 단계; 상기 제2 게이트 절연패턴의 홈에 반도체 패턴 및 소스/드레인 도전 패턴을 충진하는 단계; 상기 제2 게이트 절연패턴을 노출시키는 개구홀을 정의하는 보호패턴들을 상기 제2 게이트 절연패턴 상에 형성하는 단계; 및 상기 보호패턴들에 의해 정의된 개구홀에 투명 도전 패턴을 충진하는 단계를 포함한다.

Description

박막 트랜지스터 어레이와 그 제조방법{Thin Film Transistor Array and Fabrcating method thereof}
도 1은 액정표시패널을 개략적으로 보여주는 사시도.
도 2는 박막 트랜지스터 어레이의 단면을 보여주는 도면.
도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이를 나타내는 평면도.
도 4는 도 3에서 선"I-I'", 선"Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"를 따라 절취하여 박막 트랜지스터 어레이의 단면을 보여주는 도면.
도 5a는 본 발명의 실시 예에 따른 게이트 도전 패턴을 나타내는 평면도.
도 5b는 도 5a에서 선"I-I'", 선"Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"를 따라 절취하여 게이트 도전 패턴의 단면을 보여주는 도면.
도 6a 내지 도 6d는 도 5a 및 도 5b에 도시된 게이트 도전 패턴 형성공정을 단계적으로 나타내는 단면도들.
도 7a는 본 발명의 실시 예에 따른 게이트 도전 패턴, 반도체 패턴 및 소스/드레인 도전 패턴을 나타내는 평면도.
도 7b는 도 7a에서 선"I-I'", 선"Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"를 따라 절취하여 게이 트 도전 패턴의 단면, 반도체 패턴의 단면 및 소스/드레인 도전 패턴의 단면을 보여주는 도면.
도 8a 내지 도 8f는 도 7a 및 도 7b에 도시된 반도체 패턴 및 소스/드레인 도전 패턴 형성공정을 단계적으로 나타내는 단면도들.
도 9a는 게이트 도전 패턴, 반도체 패턴, 소스/드레인 도전 패턴 및 투명 도전 패턴을 보여주는 평면도.
도 9b는 도 9a에서 선"I-I'", 선"Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"를 따라 절취하여 게이트 도전 패턴의 단면, 반도체 패턴의 단면, 소스/드레인 도전 패턴의 단면 및 투명 도전 패턴의 단면을 보여주는 도면.
도 10a 내지 도 10d는 도 9a 및 도 9b에 도시된 투명 도전 패턴 형성공정을 단계적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
45a : 제1 게이트 절연패턴
141a, 141b, 141c : 제1 게이트 절연패턴에 의해 정의된 개구홀들
32 : 게이트 라인 32a : 게이트 전극
32b : 게이트 패드 하부 전극 45b : 제2 게이트 절연패턴
143a, 143b : 제2 게이트 절연패턴의 홈들
145 : 제2 게이트 절연패턴에 의해 정의된 개구홀
46 : 반도체 패턴 34 : 데이터 라인
34a : 소스 전극 34b : 드레인 전극
34c : 데이터 패드 하부 전극 47 : 보호패턴
147a, 147b, 147c : 보호패턴에 의해 정의된 개구홀들
39 : 화소 전극 48 : 게이트 패드 상부 전극
49 : 데이터 패드 상부 전극
본 발명은 액정표시장치에 관한 것으로, 특히 진공 증착 공정 수를 줄이고 재료비를 줄이도록 한 박막 트랜지스터 어레이와 그 제조방법에 관한 것이다.
액정표시장치(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널에 비디오신호에 해당하는 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 액티브 매트릭스(Active Matrix) 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로들을 포함한다.
액정표시패널은 도 1에 도시된 바와 같이 액정(8)을 사이에 두고 합착된 상부 기판(1) 및 하부 기판(11)을 포함한다. 상부 기판(1) 위에는 칼라 필터 어레이(10)가 형성되고, 하부 기판(11) 위에는 박막 트랜지스터 어레이(20)가 형성된다. 상부 기판(1)과 하부 기판(11)은 상기 칼라 필터 어레이(10)와 박막 트랜지스 터 어레이(20)가 대향되도록 합착된다.
칼라 필터 어레이(10)는 빛 샘 방지를 위한 블랙 매트릭스(2), 칼라 구현을 위한 칼라 필터(4), 화소 전극(19)과 수직 전계를 이루는 공통전극(6)을 포함한다.
박막 트랜지스터 어레이(20)는 서로 교차하여 화소 영역을 정의하는 게이트 라인(12) 및 데이터 라인(14)과, 이 신호 라인들(12,14)에 접속된 박막 트랜지스터(16)와, 박막 트랜지스터(16)에 접속된 화소 전극(19)과, 화소 전극(19)에 접속된 스토리지 캐패시터(18)와, 게이트 라인(12)에 접속된 게이트 패드(22)와, 데이터 라인(14)에 접속된 데이터 패드(24)를 포함한다.
상술한 칼라 필터 어레이(10) 상부와 박막 트랜지스터 어레이(20) 상부에는 액정(8)을 배향하기 위한 배향막이 형성된다.
배향막에 배향된 액정(8)은 공통 전극(6)과 화소 전극(19) 사이의 전위차에 따라 회전하여 광 투과율을 조절함으로써 액정표시패널에 화상을 표시한다. 액정(8)은 공통 전극(6)과 화소 전극(19) 사이에 형성된 전위차에 따라 그 회전 정도가 달라지므로 광 투과율을 조절할 수 있다. 공통 전극(6)과 화소 전극(19) 사이의 전위차는 화소 전극(19)에 충전된 비디오 신호에 따라 달라진다.
이하, 박막 트랜지스터 어레이(20)를 상세히 나타낸 도 2를 참조하여 화소 전극(19)에 비디오 신호를 충전하는 방법에 대해 설명한다.
화소 전극(19)에 비디오 신호를 충전하기 위해 화소 전극(19)은 박막 트랜지스터(16)에 접속된다.
박막 트랜지스터(16)는 게이트 라인(12)으로부터의 스캔 신호에 응답하여, 데이터 라인(14)으로부터의 비디오 신호가 화소 전극(19)에 충전되게 한다. 이를 위하여 박막 트랜지스터(16)는 게이트 라인(12)에 연결된 게이트 전극(12a), 데이터 라인(14)에 연결된 소스 전극(14a), 반도체 채널을 사이에 두고 소스 전극(14a)에 마주하는 드레인 전극(14b)과, 소스 전극(14a) 및 드레인 전극(14b) 각각에 오믹 접촉된 반도체 패턴(26)으로 구성된다. 반도체 패턴(26)은 활성층(26a) 및 오믹 접촉층(26b)을 포함한다. 활성층(26a)은 게이트 절연막(25)을 사이에 두고 게이트 전극(12a)에 중첩되며, 소스 전극(14a)과 드레인 전극(14b) 사이에서 노출되어 반도체 채널을 형성한다. 오믹 접촉층(26b)은 소스 전극(14a)과 드레인 전극(14b)이 활성층(26a)에 오믹 접촉되도록 소스 전극(14a)과 활성층(26a) 사이, 및 드레인 전극(14b)과 활성층(26a) 사이에서 중첩된다. 이러한 박막 트랜지스터(16)는 보호막(27)을 통해 보호된다. 화소 전극(19)은 보호막(27)을 관통하는 제1 접촉홀(121)을 통해 드레인 전극(14b)에 접촉됨으로써 박막 트랜지스터(16)에 접속된다.
화소 전극(19)에 충전된 비디오 신호는 스토리지 캐패시터(18)에 의해 유지된다. 이를 위하여 스토리지 캐패시터(18)는 게이트 절연막(25) 및 보호막(27)을 사이에 두고 중첩된 게이트 라인(12)과 화소 전극(19)으로 구성된다.
게이트 라인(12)은 게이트 패드(22)를 통해 게이트 드라이버에 접속되어 박막 트랜지스터(16)에 스캔 신호를 공급한다. 게이트 패드(22)는 게이트 라인(12)에 연결된 게이트 패드 하부 전극(12b)과, 게이트 패드 하부 전극(12b)에 접속된 게이트 패드 상부 전극(28)으로 구성된다. 게이트 패드 상부 전극(28)은 게이트 절연막(25) 및 보호막(27)을 관통하여 게이트 패드 하부 전극(12b)을 노출시키는 제2 접촉홀(122)을 통해 게이트 패드 하부 전극(12b)에 접속된다.
데이터 라인(14)은 데이터 패드(24)를 통해 데이터 드라이버에 접속되어 박막 트랜지스터(16)에 비디오 신호를 공급한다. 데이터 패드(24)는 데이터 라인(14)에 연결된 데이터 패드 하부 전극(14c)과, 이(14c)에 접속된 데이터 패드 상부 전극(29)으로 구성된다. 데이터 패드 상부 전극(29)은 게이트 절연막(25) 및 보호막(27)을 관통하여 데이터 패드 하부 전극(14c)을 노출시키는 제3 접촉홀(123)을 통해 데이터 패드 하부 전극(14c)에 접속된다.
박막 트랜지스터 어레이(20)는 다수의 마스크 공정에 의해 형성된다. 하나의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 스트립 공정, 검사 공정 등과 같은 많은 공정을 포함한다. 포토리쏘그래피 공정은 포토레지스트의 도포공정, 노광공정, ,현상공정, 및 포토레지스트의 스트립 공정을 포함하여 고가의 장비들을 필요할 뿐만 아니라 공정 수가 많고 포토레지스트의 낭비가 심하다. 박막 증착 공정은 고가의 진공 장비를 필요로 하여 액정표시패널의 제조 단가를 상승시킨다.
본 발명의 목적은 진공 증착 공정 수를 줄이고 재료비를 줄이도록 한 박막 트랜지스터 어레이와 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 기판 상에 형성되어 상기 기판을 노출시키는 개구홀을 정의하는 제1 게이트 절연패턴들; 상기 제1 게이트 절연패턴들에 의해 정의된 개구홀에 충진된 게이트 도전 패턴; 상기 게이트 도전 패턴과 상기 제1 게이트 절연패턴 상에 형성되고 홈을 포함하는 제2 게이트 절연패턴들; 상기 제2 게이트 절연패턴의 홈에 충진된 반도체 패턴 및 소스/드레인 도전 패턴; 상기 제2 게이트 절연패턴 상에 형성되어 상기 제2 게이트 절연패턴을 노출시키는 개구홀을 정의하는 보호패턴들; 및 상기 보호패턴들에 의해 정의된 개구홀에 충진된 투명 도전 패턴을 구비하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조방법은 기판을 노출시키는 개구홀을 정의하는 제1 게이트 절연패턴들을 상기 기판 상에 형성하는 단계; 상기 제1 게이트 절연패턴들에 의해 정의된 개구홀에 게이트 도전 패턴을 충진하는 단계; 홈을 포함하는 제2 게이트 절연패턴들을 상기 게이트 도전 패턴과 상기 제1 게이트 절연패턴 상에 형성하는 단계; 상기 제2 게이트 절연패턴의 홈에 반도체 패턴 및 소스/드레인 도전 패턴을 충진하는 단계; 상기 제2 게이트 절연패턴을 노출시키는 개구홀을 정의하는 보호패턴들을 상기 제2 게이트 절연패턴 상에 형성하는 단계; 및 상기 보호패턴들에 의해 정의된 개구홀에 투명 도전 패턴을 충진하는 단계를 포함한다.
상기 게이트 도전 패턴은 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극과 상기 게이트 라인에 연결된 게이트 패드 하부 전극을 포함한다.
상기 투명 도전 패턴은 상기 제2 절연패턴들에 의해 정의된 개구홀과 상기 보호패턴에 의해 정의된 개구홀을 통해 상기 게이트 패드 하부 전극에 접속되는 게이트 패드 상부 전극을 포함한다.
상기 소스/드레인 도전 패턴은 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 상기 소스 전극과 분리된 드레인 전극과, 상기 데이터 라인에 연결된 데이터 패드 하부 전극을 포함한다.
상기 투명 도전 패턴은 상기 보호패턴에 의해 정의된 개구홀을 통해 상기 데이터 패드 하부 전극에 접속되는 데이터 패드 상부 전극을 포함한다.
상기 투명 도전 패턴은 상기 보호패턴에 의해 정의된 개구홀을 통해 상기 드레인 전극에 접속되는 화소 전극을 포함한다.
상기 제1 게이트 절연패턴들을 형성하는 단계는 상기 기판 상에 액상의 게이트 절연물질을 도포하는 단계; 상기 액상의 게이트 절연물질 상에 음각패턴과 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 양각패턴을 기판에 접촉시키는 단계; 상기 액상의 게이트 절연물질을 큐어링하는 단계를 포함한다.
상기 게이트 도전 패턴을 충진하는 단계는 게이트 도전 파우더 용액을 상기 제1 게이트 절연패턴들에 의해 정의된 개구홀 내부에 도포하는 단계; 및 상기 게이트 도전 파우더 용액을 큐어링하는 단계를 포함한다.
상기 게이트 도전 파우더 용액을 도포하는 단계 이전에 상기 제1 게이트 절 연패턴들 상면을 소수성 처리하는 단계를 더 포함한다.
상기 제1 게이트 절연패턴의 상면을 소수성 처리하는 단계는 소수성 물질을 포함하는 평판 몰드를 상기 제1 게이트 절연패턴의 상면에 접촉시키는 단계; 및 상기 평판 몰드의 소수성 물질을 상기 평판 몰드와 접촉된 상기 제1 게이트 절연패턴 상면에 전사하는 단계를 포함한다.
상기 게이트 도전 파우더 용액은 친수성 용매를 포함한다.
상기 제2 게이트 절연패턴들을 형성하는 단계는 상기 게이트 도전 패턴 및 상기 제1 게이트 절연패턴 상에 액상의 게이트 절연물질을 도포하는 단계; 상기 액상의 게이트 절연물질 상에 제1 음각패턴, 상기 제1 음각패턴보다 더 깊은 깊이의 제2 음각패턴과, 양각패턴을 구비하는 소프트 몰드를 정렬하는 단계; 상기 액상의 게이트 절연물질을 큐어링하여 상기 제1 음각패턴의 형상에 반전된 형상의 상기 제2 게이트 절연패턴의 홈과, 상기 제2 음각패턴의 형상에 반전된 형상의 상기 제2 게이트 절연패턴에 의해 정의되는 개구홀을 형성하는 단계를 포함한다.
상기 반도체 패턴 및 소스/드레인 도전 패턴을 충진하는 단계는 상기 제2 게이트 절연패턴의 홈에 액상의 반도체 물질을 도포하는 단계; 상기 액상의 반도체 물질을 큐어링하여 활성층을 형성하는 단계; 상기 소스 전극과 드레인 전극 사이의 반도체 채널부에 대응하는 상기 활성층 표면을 우회하여 상기 개구홀에 소스/드레인 도전 파우더 용액을 도포하는 단계; 및 상기 소스/드레인 도전 파우더 용액을 도포하는 단계를 포함한다.
상기 소스/드레인 도전 파우더 용액을 도포하는 단계 이전에 상기 반도체 물 질에 도펀트를 포함시킨 용액을 상기 반도체 채널부를 우회하여 상기 제2 게이트 절연패턴의 홈에 도포하는 단계; 및 상기 반도체 물질에 도펀트를 포함시킨 용액을 큐어링하여 오믹 접촉층을 형성하는 단계를 포함한다.
소수성 물질을 포함하고, 평탄부 및 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 양각패턴을 상기 반도체 채널부에 접촉시키는 단계; 및 상기 소프트 몰드의 소수성 물질을 상기 반도체 채널부에 전사하는 단계를 더 포함한다.
상기 소스/드레인 도전 파우더 용액 또는 상기 반도체 물질에 도펀트를 포함시킨 용액 중 어느 하나는 친수성 용매를 포함한다.
상기 보호패턴들을 형성하는 단계는 상기 제2 게이트 절연패턴 및 상기 소스/드레인 도전 패턴 상에 액상의 절연물질을 도포하는 단계; 상기 액상의 절연물질 상에 음각패턴, 제1 양각패턴과, 제1 양각패턴보다 높은 높이의 제2 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 제1 양각패턴을 상기 화소 영역에 대응하는 상기 제2 게이트 절연패턴에 접촉시키고, 제2 양각패턴을 상기 게이트 패드 하부 전극에 접촉시키는 단계; 및 상기 액상의 절연물질을 큐어링하는 단계를 포함한다.
상기 투명 도전 패턴을 충진하는 단계는 투명 도전 파우더 용액을 상기 보호패턴들에 의해 정의된 개구홀 내부에 도포하는 단계; 및 상기 투명 도전 파우더 용액을 큐어링하는 단계를 포함한다.
상기 투명 도전 파우더 용액을 도포하는 단계 이전에 상기 보호패턴들 상면을 소수성 처리하는 단계를 더 포함한다.
상기 보호패턴의 상면을 소수성 처리하는 단계는 소수성 물질을 포함하는 평 판 몰드를 상기 보호패턴의 상면에 접촉시키는 단계; 및 상기 평판 몰드의 소수성 물질을 상기 평판 몰드와 접촉된 상기 보호패턴 상면에 전사하는 단계를 포함한다.
상기 투명 도전 파우더 용액은 친수성 용매를 포함한다.
상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 본 발명의 바람직한 실시 예들을 도 3 내지 도 10d를 참조하여 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이를 나타내는 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 어레이를 선"I-I'", 선"Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"를 따라 절취하여 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 서로 교차하여 화소 영역을 정의하는 게이트 라인(32) 및 데이터 라인(34)과, 그 신호 라인들(32,34)에 접속된 박막 트랜지스터(36)와, 박막 트랜지스터(36)에 접속된 화소 전극(39)과, 화소 전극(39)에 접속된 스토리지 캐패시터(38)와, 게이트 라인(32)에 접속된 게이트 패드(42)와, 데이터 라인(34)에 접속된 데이터 패드(44)를 포함한다.
박막 트랜지스터(36)는 게이트 라인(32)으로부터의 스캔 신호에 응답하여, 데이터 라인(34)으로부터의 비디오 신호를 화소 전극(39)에 공급한다. 이를 위하여 박막 트랜지스터(36)는 게이트 라인(32)에 연결된 게이트 전극(32a), 데이터 라인(34)에 연결된 소스 전극(34a), 반도체 채널을 사이에 두고 소스 전극(34a)에 마 주하는 드레인 전극(34b)과, 소스 전극(34a) 및 드레인 전극(34b) 각각에 오믹 접촉된 반도체 패턴(46)으로 구성된다. 반도체 패턴(46)은 반도체 패턴(46)을 구성하는 물질의 특성에 따라 활성층(46a)의 단일층으로 이루어지거나, 활성층(46a) 및 오믹 접촉층(46b)으로 구성된 이중층으로 이루어진다. 이하에서 반도체 패턴(46)은 활성층(46a)과 오믹 접촉층(46b)을 포함하는 예를 중심으로 설명하기로 한다. 활성층(46a)은 제2 게이트 절연패턴(45b)을 사이에 두고 게이트 전극(32a)에 중첩되며, 소스 전극(34a)과 드레인 전극(34b) 사이에서 노출되어 반도체 채널을 형성한다. 오믹 접촉층(46b)은 소스 전극(34a)과 드레인 전극(34b)이 활성층(36a)에 오믹 접촉되도록 소스 전극(34a)과 활성층(46a) 사이,그리고 드레인 전극(34b)과 활성층(46a) 사이에 중첩된다. 이러한 박막 트랜지스터(36) 위에는 보호패턴(47)이 형성된다. 화소 전극(39)은 드레인 전극(34b)을 노출시키는 제5 개구홀(147a)에 충진되어 박막 트랜지스터(36)의 드레인 전극(34b)에 접속된다.
화소 전극(39)에 충전된 비디오 신호는 스토리지 캐패시터(38)에 의해 유지된다. 이를 위하여, 스토리지 캐패시터(38)는 제2 게이트 절연패턴(45b), 그 제2 게이트 절연패턴(45b)을 사이에 두고 중첩된 게이트 라인(32)과 화소 전극(39)으로 구성된다.
게이트 라인(32)은 게이트 패드(42)를 통해 게이트 드라이버에 접속됨과 아울러 한 화소행에 포함된 박막 트랜지스터(36)의 게이트 전극(32a)들에 접속되어 게이트 드라이버부터의 스캔 신호를 박막 트랜지스터(36)의 게이트 전극(32a)에 공급한다. 게이트 패드(42)는 게이트 라인(32)에 연결된 게이트 패드 하부 전 극(32b)과, 게이트 패드 하부 전극(32b)에 접속된 게이트 패드 상부 전극(48)으로 구성된다. 게이트 패드 상부 전극(48)은 게이트 패드 하부 전극(42b)을 노출시키는 제4 개구홀(145)과, 제4 개구홀(145)에 중첩되는 제6 개구홀(147b)에 충진되어 게이트 패드 하부 전극(32b)에 접속된다.
데이터 라인(34)은 데이터 패드(44)를 통해 데이터 드라이버에 접속되어 박막 트랜지스터(36)에 비디오 신호를 공급한다. 데이터 패드(44)는 데이터 라인(34)에 연결된 데이터 패드 하부 전극(34c)과, 데이터 패드 하부 전극(34c)에 접속된 데이터 패드 상부 전극(49)으로 구성된다. 데이터 패드 상부 전극(49)은 데이터 패드 하부 전극(34c)을 노출시키는 제7 개구홀(147c)에 충진되어 데이터 패드 하부 전극(34c)에 접속된다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 다수의 도전 패턴 및 절연패턴을 포함한다. 본 발명에 따른 절연패턴은 홈을 포함하거나 개구홀을 정의하고, 도전 패턴이 개구홀 또는 홈에 충진된다. 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 표면은 개구홀 또는 홈에 충진되는 도전 패턴의 표면이 절연패턴의 표면과 평탄하므로 전반적으로 평탄화된 표면을 가질 수 있다.
본 발명의 실시 예에 따른 절연패턴들은 제1 게이트 절연패턴(45a), 제1 게이트 절연패턴(45a) 상에 형성된 제2 게이트 절연패턴(45b), 및 제2 게이트 절연패턴(45b) 상에 형성된 보호패턴(47)으로 구성된다. 제1 게이트 절연패턴(45a)은 게이트 라인(32), 게이트 전극(32a) 및 게이트 패드 하부 전극(32b)을 포함하는 게이트 도전 패턴이 충진될 제1 내지 제3 개구홀(141a, 141b, 141c)을 정의한다. 제2 게이트 절연패턴(45b)은 게이트 패드 하부 전극(32b)을 노출시키며 게이트 패드 상부 전극(48)이 충진될 제4 개구홀(145)을 정의한다. 보호패턴(47)은 화소 전극(39), 게이트 패드 상부 전극(48) 및 데이터 패드 상부 전극(49)을 포함하는 투명도전 패턴이 충진될 제5 내지 제7 개구홀(147a, 147b, 147c)을 정의한다. 제5 개구홀(147a)은 드레인 전극(34b)을 노출시키고, 제6 개구홀(147b)은 제4 개구홀(145)과 중첩되어 게이트 패드 하부 전극(32b)을 노출시키고, 제7 개구홀(147c)은 데이터 패드 하부 전극(34c)을 노출시킨다.
제2 게이트 절연패턴(45b)은 반도체 패턴(46)과 소스/드레인 도전 패턴이 충진될 제1 및 제2 홈(143a, 143b)을 더 포함한다. 소스/드레인 도전 패턴은 데이터 라인(34), 소스 전극(34a), 드레인 전극(34b) 및 데이터 패드 상부 전극(34c)을 포함한다. 제1 홈(143a)에는 데이터 라인(34), 소스 전극(34a) 및 드레인 전극(34b)과, 데이터 라인(34), 소스 전극(34a) 및 드레인 전극(34b) 각각의 하부에 중첩된 반도체 패턴(46)이 충진된다. 제2 홈(143b)에는 데이터 패드 상부 전극(34c)과, 데이터 패드 상부 전극(34c) 하부에 중첩된 반도체 패턴(46)이 충진된다.
상술한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 포토리쏘그래피 공정을 포함한 마스크 공정을 배제하고 소프트 몰드 공정에 의해 제조된다. 이하, 도 5a 내지 도 10d를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조공정을 상세히 설명한다.
도 5a 및 도 5b에 도시된 바와 같이 소프트 몰드 공정을 통해 기판(31) 상에 제1 내지 제3 개구홀(141a,141b,141c)을 정의하는 제1 게이트 절연패턴(45a)이 형 성되고, 제1 내지 제3 개구홀(141a,141b,141c)에는 게이트 라인(32), 게이트 전극(32a) 및 게이트 패드 하부 전극(32b)을 포함하는 게이트 도전 패턴이 형성된다.
이하, 도 6a 내지 도 6d를 참조하여 게이트 도전 패턴 형성공정을 단계적으로 설명한다.
도 6a에 도시된 바와 같이 기판(31) 상에 게이트 절연물질(61)을 도포한다. 게이트 절연물질(61)은 무기 절연물 또는 유기 절연물 중 어느 하나가 솔벤트(solvent)에 녹아 있는 용액상태의 물질이다. 무기 절연물은 산화실리콘(SiOx), 질화 실리콘(SiNx), 산화실리콘(SiOx) 및 산화티타늄(TiOx)의 혼합물을 포함하고, 유기 절연물은 아크릴계 유기 화합물, BCB(benzo cyclobutene), PFBC(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop)를 포함한다.
이 후, 도 6b에 도시된 바와 같이 게이트 절연물질(61) 상에 음각패턴(63a)과 양각패턴(63b)을 구비하는 제1 소프트 몰드(63)가 정렬된다. 제1 소프트 몰드의 음각패턴(63a)은 제1 게이트 절연패턴이 형성될 영역에 대응된다. 이러한 소프트 몰드(63)는 탄성이 큰 고무재료, 예를 들어 폴리디메틸실록세인(Poly dimethyl siloxane ; PDMS), 폴리 우레탄(Polyurethane), 크로스 링크드 노볼락 수지(Cross-linked Novolac Resin)로 이루어진다.
제1 소프트 몰드(63)의 음각패턴(63a)에 대응하여 게이트 절연물질(61)이 성형되고, 성형된 게이트 절연물질(61)에 자외선(이하 "UV"라 함)을 조사하거나 열을 가하여 큐어링(curing)한다. 게이트 절연물질(61)은 모세관 힘(Capillary force)에 의해 제1 소프트 몰드의 음각패턴(63a)으로 이동하고, 제1 소프트 몰드(63)의 양각패턴(63b)은 기판(31)에 접촉된다. 이에 따라, 도 6c에 도시된 바와 같이 제1 소프트 몰드(63)의 형상과 반전된 형상의 제1 게이트 절연패턴(45a)이 형성된다. 제1 게이트 절연패턴(45a) 형성 후, 제1 소프트 몰드(63)를 기판(31)으로부터 분리한다. 서로 이웃하는 제1 게이트 절연패턴(45a)은 제1 내지 제3 개구홀(141a, 141b, 141c)을 정의한다.
이 후, 제1 게이트 절연패턴(45a) 상면은 도 6c에 도시된 바와 같이 평탄한 제2 소프트 몰드(65)의 표면과 접촉하여 소수성으로 개질(reforming)된다.
제2 소프트 몰드(65)는 상술한 제1 소프트 몰드(63)와 같이 폴리디메틸실록세인, 폴리 우레탄, 크로스 링크드 노볼락 수지 등의 소수성을 띄는 물질로 이루어진다. 소수성 물질은 제2 소프트 몰드(65)에 올리고머(oligomer) 형태로 존재한다. 이러한 제2 소프트 몰드(65)가 제1 게이트 절연패턴(45a) 상면에 접촉한 후 열을 가하거나 UV를 조사하면, 제2 소프트 몰드(65)에 포함된 올리고머 형태의 소수성 물질이 제1 게이트 절연패턴(45a) 상면에 전이된다. 이에 따라 제1 게이트 절연패턴(45a) 상면은 소수성을 띈다.
제1 게이트 절연패턴(45a) 상면을 소수성 처리하는 다른 방법으로는 자기 조립 단분자막(Self Assembly Monolayer ; 이하, "SAM"이라 함)을 이용하는 방법이 있다. SAM을 이용한 소수성 처리는 소수성 SAM을 제2 소프트 몰드(65)의 표면에 코팅한 후, 제2 소프트 몰드(65)를 순간적으로 제1 게이트 절연패턴(45a) 상면에 접촉시켜 소수성 SAM을 제1 게이트 절연패턴(45a)에 전사시킴으로써 이루어진다. 제1 게이트 절연패턴(45a) 상면을 소수성 처리하기 위한 소수성 SAM으로는 OTS(Octadecyltrichlorosilane) 등이 있다.
제1 게이트 절연패턴(45a) 상면이 개질된 후, 제2 소프트 몰드(65)는 기판(31)으로부터 분리된다.
제1 내지 제3 개구홀(141a,141b,141c)에는 제1 게이트 절연패턴(45a) 상면과 상반된 특성을 가지는 용매에 게이트 금속 파우더가 분산된 금속 파우더 용액이 도포된다. 제1 게이트 절연패턴(45a)의 상면이 소수성 처리되므로 게이트 금속 파우더를 분산시키기 위한 용매는 친수성이다. 친수성 용매로는 EGBEA(Ethylene glycol n-butyl ether acetate), CA(Carbitol acetate), PGMEA(Propylene glycol methyl ether acetate), PC(Propylene carbonate), NMP(N-methyl pyrrolidone), AMP(2-Amino2-methyl-1-propanol), 4-HMP(4-hydroxy-4-methyl-2-pentanone), PM(Propylene glycol methyl ether), IPA(Isopropyl alcohol), DPM(Dipropylene glycol methyl ether) 등이 있다.
게이트 금속 파우더 용액은 에어로졸-젯 방식, 잉크-젯 방식, DPN(dip-pen) 방식 등으로 제1 내지 제3 게이트 도전 패턴홀(141a,141b,141c) 내부에 도포될 수 있다. 또한 제1 게이트 절연패턴(45a)의 상면과 게이트 금속 파우더 용액 간의 반발력(즉, 친수성 물질과 소수성 물질 사이의 반발력)으로 게이트 금속 파우더 용액은 더욱 안정적으로 제1 내지 제3 게이트 도전 패턴홀(141a,141b,141c) 내부에 도포될 수 있다. 더 나아가 제1 게이트 절연패턴(45a) 전면에 게이트 금속 파우더 용액을 분사하더라도 제1 게이트 절연패턴(45a)의 상면과 게이트 금속 파우더 용액 간의 반발력으로 게이트 금속 파우더 용액은 제1 내지 제3 게이트 도전 패턴홀(141a,141b,141c) 내부에만 남을 수 있다.
게이트 금속 파우더는 Mo, Ti, Cu, AlNd, Al, Cr, Ni, Ag, Au, Pt, Mo 합금, Cu 합금, Al 합금 등의 금속들 중에서 1종 이상의 금속을 포함한다.
게이트 금속 파우더 용액은 코팅 후 경화됨으로써 도 6d에 도시된 바와 같이 제1 개구홀(141a)에 충진된 게이트 전극(32a), 제2 개구홀(141b)에 충진된 게이트 라인(32), 제3 개구홀(141c)에 충진된 게이트 패드 하부 전극(32c)이 형성된다.
이 후, 도 7a 및 도 7b에 도시된 바와 같이 소프트 몰드 공정을 통해 제4 개구홀(145)을 정의함과 아울러 제1 및 제2 홈(143a, 143b)을 포함하는 제2 게이트 절연패턴(45b)을 제1 게이트 절연패턴(45a) 상에 형성한다. 제1 및 제2 홈(143a, 143b)에는 반도체 패턴(46)과, 데이터 라인(34), 소스 전극(34a), 드레인 전극(34b), 및 데이터 패드 하부 전극(34c)을 포함하는 소스/드레인 도전 패턴이 형성된다.
이하, 도 8a 내지 도 8f를 참조하여 반도체 패턴(46) 및 소스/드레인 도전 패턴의 형성공정을 단계적으로 설명한다.
도 8a에 도시된 바와 같이 제1 게이트 절연막 패턴(45a) 상에 게이트 도전 패턴을 덮도록 게이트 절연물질(61)을 도포한다. 게이트 절연물질(61)에 대한 상세한 설명은 상술한 도 6a에서와 동일하다.
이 후, 도 8b에 도시된 바와 같이 게이트 절연물질(61) 상에 제1 음각패턴(81a), 제2 음각패턴(81b), 및 양각패턴(81c)을 구비하는 제3 소프트 몰드(81)가 정렬된다. 제3 소프트 몰드(81)의 제1 및 제2 음각패턴(81a, 81b)은 제2 게이트 절연패턴(45b)이 형성될 영역에 대응된다. 제1 음각패턴(81a)의 깊이(d1)는 제2 음각패턴(81b)의 깊이(d2)보다 얕으며, 제1 음각패턴(81a)은 제1 및 제2 홈(143a, 143b)이 형성될 영역에 대응된다.
제3 소프트 몰드(81)의 형상을 통해 게이트 절연물질(61)이 성형되고, 성형된 게이트 절연물질(61)을 경화시킨다. 게이트 절연물질(61)은 모세관 힘에 의해 제3 소프트 몰드의 제1 및 제2 음각패턴(81a, 81b) 내부로 이동하고, 양각패턴(81c)은 제1 게이트 절연패턴(45a)에 접촉된다. 이에 따라, 도 8c에 도시된 바와 같이 제2 소프트 몰드(81)의 제1 및 제2 음각패턴(81a, 81b)의 형상과 반전된 형상의 제2 게이트 절연패턴(45b)이 형성된다. 제2 게이트 절연패턴(45b) 형성 후, 제2 소프트 몰드(81)를 기판(31)으로부터 분리한다. 서로 이웃하는 제2 게이트 절연패턴(45b)은 제4 개구홀(145)을 정의한다. 또한 제2 게이트 절연패턴(45b)은 다른 부분보다 낮은 높이로 형성된 제1 및 제2 홈(143a, 143b)을 포함한다. 제1 및 제2 홈(143a, 143b)은 후속공정에서 반도체 패턴 및 소스/드레인 도전패턴이 충진될 부분으로서 반도체 패턴과 소스/드레인 패턴의 높이와 동일하도록 형성된다.
이어서, 제1 및 제2 홈(143a, 143b)에는 도 8d에 도시된 바와 같이 활성층(46a)이 형성된다. 활성층(46a)은 액상 실리콘(Si), 액상 산화아연(ZnO), 액상 산화아연의 혼합물, 액상 유기 반도체, 액상 유-무기 하이브리드 반도체 등을 포함하는 액상의 반도체 물질을 제1 및 제2 홈(143a, 143b)에 코팅한 후 큐어링함으로 써 형성된다.
이어서, 도 8e에 도시된 바와 같이 평탄부(83a) 및 양각패턴(83b)을 구비하는 제4 소프트 몰드(83)를 이용하여 반도체 채널이 형성될 제1 홈(143a)의 표면을 소수성 처리한다. 이를 위하여, 제4 소프트 몰드(83)의 평탄부(83a)는 제2 게이트 절연패턴(45b)의 상면과 접촉되고, 양각패턴(83b)은 제1 홈(143a)의 표면 중 게이트 전극(32a)과 중첩되는 부분에 접촉된다. 제4 소프트 몰드(83)와 접촉된 면은 도 6c에서 상술한 바와 같이 제4 소프트 몰드(83)에 포함된 소수성 물질이 전사되어 소수성을 띈다. 소수성 처리 후, 게4 소프트 몰드(83)는 기판(31)으로부터 분리된다.
이 후, 도 8f에 도시된 바와 같이 소수성 처리되지 않은 제2 게이트 절연패턴(45b)의 제1 홈(143a)과 제2 홈(143b)에 오믹 접촉층(46b)과 소스/드레인 도전 패턴이 형성된다. 오믹 접촉층(46b)은 활성층(46a)을 구성하는 반도체 물질의 특성에 따라 형성되지 않을 수 있다. 제1 홈(143a)에는 반도체 채널부를 사이에 두고 마주하는 소스 전극(34a) 및 드레인 전극(34b)과, 소스 전극(34a)에 연결되어 게이트 라인(32)과 교차하는 데이터 라인(34)이 형성된다. 제2 홈(143b)에는 데이터 패드 하부 전극(34c)이 형성된다. 오믹 접촉층(46b)은 소스/드레인 도전 패턴 하부에 형성된다. 오믹 접촉층(46b)은 도펀트(n+ 또는 p+)가 포함된 액상의 실리콘 등을 코팅하여 큐어링함으로써 형성되고, 소스/드레인 도전 패턴은 소스/드레인 금속 파우더 용액을 코팅하여 큐어링함으로써 형성된다. 오믹 접촉층(46b) 형성물질 및 소스/드레인 금속 파우더는 친수성 용매에 분산되어 코팅된다. 이와 같이 친수성인 오믹 접촉층(46b) 형성물질 및 소스/드레인 금속 파우더는 친수성 및 소수성 사이의 반발력으로 소수성 처리된 면에는 코팅되지 않는다.
소스/드레인 금속 파우더는 Mo, Ti, Cu, AlNd, Al, Cr, Ni, Ag, Au, Pt, Mo 합금, Cu 합금, Al 합금 등의 금속들 중에서 1종 이상의 금속을 포함한다.
이 후, 도 9a 및 도 9b에 도시된 바와 같이 소프트 몰드 공정을 통해 제5 내지 제7 개구홀(147a, 147b, 147c)을 정의하는 보호 패턴(47)이 형성되고, 제4 내지 제7 개구홀(145, 147a, 147b, 147c)에는 화소 전극(39), 게이트 패드 상부 전극(48) 및 데이터 패드 상부 전극(49)을 포함하는 투명 도전 패턴이 형성된다.
이하, 도 10a 내지 도 10d를 참조하여, 투명 도전 패턴 형성공정을 단계적으로 설명한다.
도 10a에 도시된 바와 같이 반도체 채널부 및 소스/드레인 도전 패턴을 덮도록 제2 게이트 절연패턴(45b) 상에 절연물질(91)을 도포한다. 절연물질(91)은 무기 절연물 또는 유기 절연물 중 어느 하나가 솔벤트(solvent)에 녹아 있는 용액상태의 물질이다. 무기 절연물은 산화실리콘(SiOx), 질화 실리콘(SiNx), 산화실리콘(SiOx) 및 산화티타늄(TiOx)의 혼합물을 포함하고, 유기 절연물은 아크릴계 유기 화합물, BCB(benzo cyclobutene), PFBC(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop)를 포함한다.
이 후, 도 10b에 도시된 바와 같이 절연물질(91) 상에 음각패턴(93a), 제1 양각패턴(93b), 및 제2 양각패턴(93c)을 구비하는 제5 소프트 몰드(93)가 정렬된다. 제5 소프트 몰드(93)의 음각패턴(93a)은 보호패턴(47)이 형성될 영역에 대응된다.
제5 소프트 몰드(93)의 형상을 통해 절연물질(91)이 성형되고, 성형된 절연물질(91)에 UV을 조사하거나 열을 가하여 큐어링한다. 절연물질(91)은 모세관 힘에 의해 제5 소프트 몰드(93)의 음각패턴(93a) 내부로 이동하고, 제5 소프트 몰드(93)의 제1 양각패턴(93b)은 드레인 전극(34b), 데이터 패드 상부 전극(34c) 및 화소 영역의 제2 게이트 절연패턴(45b)에 접촉된다. 또한 제5 소프트 몰드(93)의 제2 양각패턴(93c)은 게이트 패드 하부 전극(32b)에 접촉된다. 이에 따라 도 10c에 도시된 바와 같이 제5 소프트 몰드(93)의 음각패턴(93a) 형상과 반전된 형상의 보호패턴(47)이 형성된다. 보호패턴(47) 형성 후, 제5 소프트 몰드(93)를 기판(31)으로부터 분리한다. 서로 이웃하는 보호패턴(47)은 제5 내지 제7 개구홀(147a, 147b, 147c)을 정의한다. 특히 제6 개구홀(147b)은 제5 소프트 몰드(93)의 제1 및 제2 양각패턴(93a, 93b)의 형상에 의해 제4 개구홀(145)에 중첩되도록 형성된다. 이러한 제4 및 제6 개구홀(145, 147b)을 통해 게이트 패드 하부 전극(32b)이 노출된다.
이어서, 보호패턴(47)의 상면은 도 10c에 도시된 바와 같이 평탄한 제6 소프트 몰드(95)의 표면과 접촉하여 소수성으로 개질된다. 보호패턴(47) 상면을 개질하는 방법은 도 6c에서 상술한 바와 동일하므로 생략한다. 보호패턴(47)의 상면을 개질한 후, 제6 소프트 몰드(95)는 기판(31)으로부터 분리된다.
제4 내지 제7 개구홀(145,147a,147b,147c)에는 보호막 패턴(47) 상면과 상반된 특성을 가지는 용매에 투명 금속 파우더가 분산된 금속 파우더 용액이 도포된다. 보호막 패턴(47)의 상면이 소수성이므로 투명 금속 파우더를 분산시키기 위한 용매는 친수성이다.
투명 금속 파우더 용액은 도 6c 및 도 6d에서 상술한 바와 동일한 방법으로 제4 내지 제7 개구홀(145,147a,147b,147c)에만 도포될 수 있다.
투명 금속 파우더는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 등을 포함한다.
이 후, 투명 금속 파우더 용액을 경화시키면 도 10d에 도시된 바와 같이 제5 개구홀(147a)에 화소 전극(39), 제4 및 제6 개구홀(145, 147b)에 게이트 패드 상부 전극(48), 제5 개구홀(147c)에 데이터 패드 상부 전극(147c)이 형성된다.
상술한 바와 같이 본 발명의 실시 예에 따른 박막 트랜지스터 어레이와 그 제조방법은 소프트 몰드 공정을 이용하여 절연패턴 사이에 개구홀을 정의하거나, 절연패턴에 소정 깊이의 홈을 형성하여 공정 수가 많고 재료비 낭비가 큰 포토리쏘그래피 공정을 배제할 수 있고, 상기 홈과 개구홀에 박막 물질을 충진시키므로 다수의 도전 패턴들이 코팅 및 경화공정을 통해 홈 또는 개구홀에 충진되도록 진공 증착 공정을 배제할 수 있다.
또한, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 홈 또는 개구홀에 충진되는 박막 패턴의 표면이 절연패턴의 상면과 평탄하도록 조절하여 전반적인 박막 트랜지스터 어레이의 표면을 평탄화시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (27)

  1. 기판 상에 형성되어 상기 기판을 노출시키는 개구홀을 정의하는 제1 게이트 절연패턴들;
    상기 제1 게이트 절연패턴들에 의해 정의된 개구홀에 충진된 게이트 도전 패턴;
    상기 게이트 도전 패턴과 상기 제1 게이트 절연패턴 상에 형성되고 홈을 포함하는 제2 게이트 절연패턴들;
    상기 제2 게이트 절연패턴의 홈에 충진된 반도체 패턴 및 소스/드레인 도전 패턴;
    상기 제2 게이트 절연패턴 상에 형성되어 상기 제2 게이트 절연패턴을 노출시키는 개구홀을 정의하는 보호패턴들; 및
    상기 보호패턴들에 의해 정의된 개구홀에 충진된 투명 도전 패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  2. 제 1 항에 있어서,
    상기 게이트 도전 패턴은 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극과 상기 게이트 라인에 연결된 게이트 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  3. 제 2 항에 있어서,
    상기 투명 도전 패턴은
    상기 제2 절연패턴들에 의해 정의된 개구홀과 상기 보호패턴에 의해 정의된 개구홀을 통해 상기 게이트 패드 하부 전극에 접속되는 게이트 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  4. 제 2 항에 있어서,
    상기 소스/드레인 도전 패턴은 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 상기 소스 전극과 분리된 드레인 전극과, 상기 데이터 라인에 연결된 데이터 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  5. 제 4 항에 있어서,
    상기 투명 도전 패턴은
    상기 보호패턴에 의해 정의된 개구홀을 통해 상기 데이터 패드 하부 전극에 접속되는 데이터 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  6. 제 4 항에 있어서,
    상기 투명 도전 패턴은
    상기 보호패턴에 의해 정의된 개구홀을 통해 상기 드레인 전극에 접속되는 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.
  7. 기판을 노출시키는 개구홀을 정의하는 제1 게이트 절연패턴들을 상기 기판 상에 형성하는 단계;
    상기 제1 게이트 절연패턴들에 의해 정의된 개구홀에 게이트 도전 패턴을 충진하는 단계;
    홈을 포함하는 제2 게이트 절연패턴들을 상기 게이트 도전 패턴과 상기 제1 게이트 절연패턴 상에 형성하는 단계;
    상기 제2 게이트 절연패턴의 홈에 반도체 패턴 및 소스/드레인 도전 패턴을 충진하는 단계;
    상기 제2 게이트 절연패턴을 노출시키는 개구홀을 정의하는 보호패턴들을 상기 제2 게이트 절연패턴 상에 형성하는 단계; 및
    상기 보호패턴들에 의해 정의된 개구홀에 투명 도전 패턴을 충진하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 도전 패턴은 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극과 상기 게이트 라인에 연결된 게이트 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  9. 제 8 항에 있어서,
    상기 투명 도전 패턴은
    상기 제2 절연패턴들에 의해 정의된 개구홀과 상기 보호패턴에 의해 정의된 개구홀을 통해 상기 게이트 패드 하부 전극에 접속되는 게이트 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  10. 제 8 항에 있어서,
    상기 소스/드레인 도전 패턴은 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 상기 소스 전극과 분리된 드레인 전극과, 상기 데이터 라인에 연결된 데이터 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  11. 제 10 항에 있어서,
    상기 투명 도전 패턴은
    상기 보호패턴에 의해 정의된 개구홀을 통해 상기 데이터 패드 하부 전극에 접속되는 데이터 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  12. 제 10 항에 있어서,
    상기 투명 도전 패턴은
    상기 보호패턴에 의해 정의된 개구홀을 통해 상기 드레인 전극에 접속되는 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  13. 제 7 항에 있어서,
    상기 제1 게이트 절연패턴들을 형성하는 단계는
    상기 기판 상에 액상의 게이트 절연물질을 도포하는 단계;
    상기 액상의 게이트 절연물질 상에 음각패턴과 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 양각패턴을 기판에 접촉시키는 단계;
    상기 액상의 게이트 절연물질을 큐어링하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  14. 제 7 항에 있어서,
    상기 게이트 도전 패턴을 충진하는 단계는
    게이트 도전 파우더 용액을 상기 제1 게이트 절연패턴들에 의해 정의된 개구홀 내부에 도포하는 단계; 및
    상기 게이트 도전 파우더 용액을 큐어링하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 도전 파우더 용액을 도포하는 단계 이전에 상기 제1 게이트 절연패턴들 상면을 소수성 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 게이트 절연패턴의 상면을 소수성 처리하는 단계는
    소수성 물질을 포함하는 평판 몰드를 상기 제1 게이트 절연패턴의 상면에 접촉시키는 단계; 및
    상기 평판 몰드의 소수성 물질을 상기 평판 몰드와 접촉된 상기 제1 게이트 절연패턴 상면에 전사하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  17. 제 15 항에 있어서,
    상기 게이트 도전 파우더 용액은 친수성 용매를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  18. 제 9 항에 있어서,
    상기 제2 게이트 절연패턴들을 형성하는 단계는
    상기 게이트 도전 패턴 및 상기 제1 게이트 절연패턴 상에 액상의 게이트 절연물질을 도포하는 단계;
    상기 액상의 게이트 절연물질 상에 제1 음각패턴, 상기 제1 음각패턴보다 더 깊은 깊이의 제2 음각패턴과, 양각패턴을 구비하는 소프트 몰드를 정렬하는 단계;
    상기 액상의 게이트 절연물질을 큐어링하여 상기 제1 음각패턴의 형상에 반전된 형상의 상기 제2 게이트 절연패턴의 홈과, 상기 제2 음각패턴의 형상에 반전된 형상의 상기 제2 게이트 절연패턴에 의해 정의되는 개구홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  19. 제 10 항에 있어서,
    상기 반도체 패턴 및 소스/드레인 도전 패턴을 충진하는 단계는
    상기 제2 게이트 절연패턴의 홈에 액상의 반도체 물질을 도포하는 단계;
    상기 액상의 반도체 물질을 큐어링하여 활성층을 형성하는 단계;
    상기 소스 전극과 드레인 전극 사이의 반도체 채널부에 대응하는 상기 활성층 표면을 우회하여 상기 홈에 소스/드레인 도전 파우더 용액을 도포하는 단계; 및
    상기 소스/드레인 도전 파우더 용액을 큐어링 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  20. 제 19 항에 있어서,
    상기 소스/드레인 도전 파우더 용액을 도포하는 단계 이전에
    상기 반도체 물질에 도펀트를 포함시킨 용액을 상기 반도체 채널부를 우회하 여 상기 제2 게이트 절연패턴의 홈에 도포하는 단계; 및
    상기 반도체 물질에 도펀트를 포함시킨 용액을 큐어링하여 오믹 접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  21. 제 20 항에 있어서,
    소수성 물질을 포함하고, 평탄부 및 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 양각패턴을 상기 반도체 채널부에 접촉시키는 단계; 및
    상기 소프트 몰드의 소수성 물질을 상기 반도체 채널부에 전사하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  22. 제 21 항에 있어서,
    상기 소스/드레인 도전 파우더 용액 또는 상기 반도체 물질에 도펀트를 포함시킨 용액 중 어느 하나는 친수성 용매를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  23. 제 9 항에 있어서,
    상기 보호패턴들을 형성하는 단계는
    상기 제2 게이트 절연패턴 및 상기 소스/드레인 도전 패턴 상에 액상의 절연물질을 도포하는 단계;
    상기 액상의 절연물질 상에 음각패턴, 제1 양각패턴과, 제1 양각패턴보다 높 은 높이의 제2 양각패턴을 구비하는 소프트 몰드를 정렬하여 상기 제1 양각패턴을 상기 화소 영역에 대응하는 상기 제2 게이트 절연패턴에 접촉시키고, 제2 양각패턴을 상기 게이트 패드 하부 전극에 접촉시키는 단계; 및
    상기 액상의 절연물질을 큐어링하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  24. 제 7 항에 있어서,
    상기 투명 도전 패턴을 충진하는 단계는
    투명 도전 파우더 용액을 상기 보호패턴들에 의해 정의된 개구홀 내부에 도포하는 단계; 및
    상기 투명 도전 파우더 용액을 큐어링하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  25. 제 24 항에 있어서,
    상기 투명 도전 파우더 용액을 도포하는 단계 이전에 상기 보호패턴들 상면을 소수성 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  26. 제 25 항에 있어서,
    상기 보호패턴의 상면을 소수성 처리하는 단계는
    소수성 물질을 포함하는 평판 몰드를 상기 보호패턴의 상면에 접촉시키는 단계; 및
    상기 평판 몰드의 소수성 물질을 상기 평판 몰드와 접촉된 상기 보호패턴 상면에 전사하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
  27. 제 25 항에 있어서,
    상기 투명 도전 파우더 용액은 친수성 용매를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.
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