KR101074947B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 포토리소그래피공정을 사용하지 않고 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군과; 상기 박막트랜지스터의 채널을 형성하는 반도체패턴과; 상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인을 포함하는 제2 도전패턴군과; 상기 박막트랜지스터와 접속된 화소전극을 포함하는 제3 도전패턴군과; 이웃하는 상기 제1 내지 제3 도전패턴군과 반도체패턴들 중 적어도 어느 하나들 사이에 형성된 적어도 하나의 더미패턴을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array Substrate And Fabricating Method Thereof}
도 1은 종래의 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선 "Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.
도 3a 내지 도 3j는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 단계적으로 나타내는 단면도이다.
도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 5는 도 4에서 선 "Ⅱ1-Ⅱ1'", "Ⅱ2-Ⅱ2'", "Ⅱ3-Ⅱ3'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6a 내지 도 6e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 평면도이다.
도 7a 내지 도 7c는 도 6a 내지 도 6d에 도시된 각 소프트 몰드 공정을 상세히 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 도 7의 공정 중 소프트 몰드와 기판의 접촉시 에치 레지스트 용액의 이동을 나타내는 도면이다.
도 9는 도 7의 공정 중에 발생되는 기포와 그 기포로 인하여 발생되는 에치 레지스트의 패턴 불량을 나타내는 단면도이다.
도 10은 본 발명의 제2 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 11은 도 10에서 선 "Ⅲ1-Ⅲ1'", "Ⅲ2-Ⅲ2'", "Ⅲ3-Ⅲ3'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 12a 및 도 12b는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정에 의해 형성된 반도체패턴을 나타내는 평면도 및 단면도이다.
도 13a 내지 도 13c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 14a 및 도 14b는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정에 의해 형성된 반도체패턴을 나타내는 평면도 및 단면도이다.
도 15a 내지 도 15c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 16a 및 도 16b는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정에 의해 형성된 제2 도전패턴군을 나타내 는 평면도 및 단면도이다.
도 17a 내지 도 17c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 18a 및 도 18b는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정에 의해 형성된 콘택홀을 가지는 보호막을 나타내는 평면도 및 단면도이다.
도 19a 내지 도 19c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 20은 본 발명의 제3 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 21은 도 20에서 선 "Ⅳ1-Ⅳ1'", "Ⅳ2-Ⅳ2'", "Ⅳ3-Ⅳ3'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 22는 도 20에서 선 "Ⅳ4-Ⅳ4'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 23a 및 도 23b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 소프트 몰드 공정에 의해 형성된 제1 도전패턴군을 나타내는 평면도 및 단면도이다.
도 24a 및 도 24b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정에 의해 형성된 반도체패턴을 나타내는 평면도 및 단면도이다.
도 25a 및 도 25b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정에 의해 형성된 제2 도전패턴군을 나타내는 평면도 및 단면도이다.
도 26a 및 도 26b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정에 의해 형성된 콘택홀을 가지는 보호막을 나타내는 평면도 및 단면도이다.
도 27a 및 도 27b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제5 소프트 몰드 공정에 의해 형성된 제3 도전패턴군을 나타내는 평면도 및 단면도이다.
도 28은 본 발명의 제4 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 29는 도 28에서 선 "Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'", "Ⅴ3-Ⅴ3'", "Ⅴ4-Ⅴ4'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 30a 및 도 30b는 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 소프트 몰드 공정에 의해 형성된 제1 도전패턴군을 나타내는 평면도 및 단면도이다.
도 31a 및 도 31b는 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정에 의해 형성된 반도체패턴을 나타내는 평면도 및 단면도이다.
도 32a 및 도 32b는 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정에 의해 형성된 제2 도전패턴군을 나타내는 평면도 및 단면도이다.
도 33a 및 도 33b는 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정에 의해 형성된 콘택홀을 가지는 보호막을 나타내는 평면도 및 단면도이다.
도 34a 및 도 34b는 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제5 소프트 몰드 공정에 의해 형성된 제3 도전패턴군을 나타내는 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트라인 4,104 : 데이터라인
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 14,114 : 활성층
16,116 : 오믹접촉층 18,118 : 보호막
22,122,192 : 화소전극 24,124,194 : 공통전극
26,126,196 : 공통라인 30,130 : 박막트랜지스터
32,54,64,84,132,154,164,174,184 : 콘택홀
40,140 : 스토리지캐패시터 50,150 : 게이트패드
60,160 : 데이터패드 80,180 : 공통패드
200,220,230,240,250 : 소프트 몰드
본 발명은 수평 전계를 이용하는 액정 표시 패널의 박막트랜지스터 어레이 기판에 관한 것으로, 특히 포토리소그래피공정을 사용하지 않고 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판 및 칼러 필터 어레이 기판과, 두 어레이 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래 수평 전계형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 종래 수평 전계형 액정표시장치의 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(24)과, 공통 전극(24)과 접속된 공통 라인(26)을 구비한다. 또한, 종래 박막 트랜지스터 어레이 기판은 화소 전극(22)과 공통 라인(26)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)와, 공통 라인(26)과 접속된 공통 패드(80)를 추가로 구비 한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 제1 콘택홀(32)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 드레인 전극(10)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(22a)와, 공통 라인(26)과 중첩되게 형성된 제2 수평부(22b)와, 제1 및 제2 수평부(22a, 22b) 사이에 공통전극(24)과 나란하게 형성된 핑거부(22c)를 구비한다.
공통 전극(24)은 공통 라인(26)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(24)은 화소 영역에서 화소 전극(22)의 핑거부(22c)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(26)을 통해 기준 전압이 공급된 공통 전극(24) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(22)의 핑거부(22c)와 공통 전극(24) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)과, 그 스토리지 전극(28)과 보호막(18)에 형성된 제2 콘택홀(34)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(50)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(50)는 게이트 라인(2)으로부터 신장된 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 콘택홀(54)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(58)으로 구성된다.
데이터 라인(4)은 데이터 패드(60)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 콘택홀(64)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(68)으로 구성된다.
공통 라인(26)은 공통 패드(80)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(80)는 공통 라인(26)으로부터 연장되는 공통 패드 하부 전극(82)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제5 콘택홀(84)을 통해 공통 패드 하부 전극(82)과 접속된 공통 패드 상부 전극(88)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 도 3a 내지 도 3j를 결부하여 설명하기로 한다.
먼저, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 도 3a에 도시된 바와 같이 게이트금속층(5)이 형성된다. 이어서, 차단영역(S2)과 노광영역(S1)을 정의하는 제1 마스크(70)를 이용한 노광 및 현상공정을 포함하는 포토리소그래피 공정으로 포토레지스트패턴(72)이 형성된다. 이 포토레지스트패턴(72)을 이용한 식각공정으로 게이트금속층(5)이 패터닝됨으로써 도 3b에 도시된 바와 같이 하부기판(1) 상에 게이트 라인(2), 게이트 전극(6), 게이트 패드 하부 전극(52), 공통라인(26), 공통전극(24) 및 공통 패드 하부 전극(82)을 포함하는 제1 도전 패턴군이 형성된다.
제1 도전 패턴군이 형성된 하부기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 3c에 도시된 바와 같이 게이트 절연막(12), 비정질 실리콘층(13), n+ 비정질 실리콘층(15)이 순차적으로 형성된다. 이어서, 차단영역(S2)과 노광영역(S1)을 정의하는 제2 마스크(74)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트패턴(76)이 형성된다. 이 포토레지스트패턴(76)을 이용한 식각공정으로 비정질 실리콘층(13)과 n+비정질 실리콘층(15)이 패터닝됨으로써 도 3d에 도시된 바와 같이 하부기판(1) 상에 활성층(14)과 오믹접촉층(16)을 포함하는 반도체패턴이 형성된다.
반도체패턴이 형성된 게이트절연막(12) 상에 스퍼터링 등의 증착방법을 통해 도 3e에 도시된 바와 같이 데이터금속층(9)이 형성된다. 이어서, 차단영역(S2)과 노광영역(S1)을 정의하는 제3 마스크(78)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트패턴(90)이 형성된다. 이 포토레지스트패턴(90)을 이용한 식각공정으로 데이터금속층(9)이 패터닝됨으로써 도 3f에 도시된 바와 같이 하부기판(1) 상에 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 스토리지 전극(28) 및 데이터 패드 하부 전극(62)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 소스전극(8) 및 드레인전극(10) 사이의 노출된 오믹접촉층(16)이 소스 전극(8) 및 드레인전극(10)을 마스크로 식각된다. 이에 따라, 박막트랜지스터(30)의 채널부의 활성층(14)이 노출된다.
제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 도 3g에 도시된 바와 같이 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18) 상에 노광영역(S1)과 차단영역(S2)을 정의하는 제4 마스크(92)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트패턴(94)이 형성된다. 이 포토레지스트패턴(94)을 이용한 식각공정으로 보호막(18)이 패터닝됨으로써 도 3h에 도시된 바와 같이 제1 내지 제5 콘택홀들(32,34,54,64,84)이 형성된다.
제1 내지 제5 콘택홀(32,34,54,64,84)을 가지는 보호막(18) 상에 스퍼터링 등의 증착 방법으로 도 3i에 도시된 바와 같이 투명 도전막(21)이 도포된다. 이어서, 노광영역(S1)과 차단영역(S2)을 정의하는 제5 마스크(96)를 이용한 노광 및 현상공정을 포함하는 포토리소그래피 공정으로 포토레지스트패턴(98)이 형성된다. 이 포토레지스트패턴(98)을 이용한 식각 공정으로 투명 도전막(21)이 패터닝됨으로써 도 3j에 도시된 바와 같이 화소 전극(22), 게이트 패드 상부 전극(58), 데이터 패드 상부 전극(68) 및 공통 패드 상부 전극(88)을 포함하는 제3 도전 패턴군이 형성된다.
이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법에 있어서, 포토리소그래피공정은 포토레지스트의 도포, 마스크 정렬, 노광, 현상 및 스트립을 포함하는 일렬의 사진공정이다. 이 포토리소그래피공정은 공정 소요시간이 길고 포토레지스트와, 포토레지스트패턴을 제거하기 위한 스트립용액의 낭비가 크며, 노광장비 등의 고가장비가 필요한 문제점이 있다. 특히, 기판의 크기가 대형화되고 패턴사이즈가 작아짐에 따라 노광장비의 가격이 상승된다.
따라서, 본 발명의 목적은 포토리소그래피공정을 사용하지 않고 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군과; 상기 박막트랜지스터의 채널을 형성하는 반도체패턴과; 상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인을 포함하는 제2 도전패턴군과; 상기 박막트랜지스터와 접속된 화소전극을 포함하는 제3 도전패턴군과; 이웃하는 상기 제1 내지 제3 도전패턴군과 반도체패턴들 중 적어도 어느 하나들 사이에 형성된 적어도 하나의 더미패턴을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 동일 기판에서 한 화소셀마다 나란하게 형성된 다수의 화소전극과 공통전극을 구비하고, 상기 화소전극과 상기 공통전극 중 적어도 어느 하나는 제1 수평부를 경유하여 상단부가 공통으로 접속됨과 아울러 제2 수평부를 경유하여 하단부가 공통으로 접속되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 박막트랜지스터의 채널을 이루는 반도체패턴과 이웃하는 반도체패턴들 사이에 위치하는 적어도 하나 이상의 더미패턴을 형성하는 단계와; 상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인, 상기 드레인전극과 접속된 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하며, 상기 제1 도전패턴군, 반도체패턴, 더미패턴, 제2 도전패턴군 및 제3 도전패턴군 중 적어도 어느 하나는 에치 레지스트와 소프트몰드를 이용하여 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 박막트랜지스터의 채널을 이루는 반도체패턴과 이웃하는 반도체패턴들 사이에 위치하는 적어도 하나 이상의 더미패턴을 형성하는 단계와; 상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인, 이웃하는 데이터라인들 사이에 위치하는 적어도 하나의 제1 화소전극을 포함하는 제2 도전패턴군을 형성하는 단계와; 상기 드레인전극과 접속된 제2 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하며, 상기 제1 도전패턴군, 반도체패턴과 더미패턴, 제2 도전패턴군 및 제3 도전패턴군 중 적어도 어느 하나는 에치 레지스트와 소프트몰드를 이용하여 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 동일 기판에서 한 화소셀마다 화소전극과 공통전극을 나란하게 형성하는 단계를 포함하며, 상기 화소전극과 상기 공통전극 중 적어도 어느 하나는 제1 수평부를 경유하여 상단부가 공통으로 접속됨과 아울러 제2 수평부를 경유하여 하단부가 공통으로 접속되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 34를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정표시장치의 박막트랜지스터 어레이기판을 나타내는 평면도이며, 도 5는 도 4에서 선"Ⅱ1-Ⅱ1'", "Ⅱ2-Ⅱ2'", "Ⅱ3-Ⅱ3'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 액정표시패널의 박막트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)에 기준전압을 공급하는 공통 라인(126)을 구비한다. 또한, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판은 화소 전극(122)과 공통 라인(126)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(126)에서 연장된 공통 패드(180)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 화소 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(126)은 게이트라인(102)과 나란한 방향으로 화소영역을 가르지르도록 형성된다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 포함된 게이트 전극(106)과, 데이터 라인(104)에 접속되며 적어도 두 개의 돌출부를 가지는 소스 전극(108)과, 화소 전극(122)과 접속된 드레인 전극(110)을 구비한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 데이터라인(104)과도 중첩되게 형성된다. 이러한 활성층(114) 위에는 드레인 전극(110), 데이터라인(104)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 제1 콘택홀(132)을 통해 접속되어 화소 영역에 형성된다. 이러한 화소 전극(122)은 데이터라인(104)과 나란하게 형성된 수직부(122a)와, 각 수직부(122a)와 접속되며 게이트라인(102)과 나란하게 형성된 수평부(122b)를 구비한다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 공통전극은 공통전극(124)은 화소전극의 수직부들(122a) 사이에 그들과 나란하게 형성된 수직부(124a)를 구비한다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 공통라인(126)과, 그 공통라인(126)과 게이트절연막(112)을 사이에 두고 중첩되는 드레인전극(110)과, 그 드레인전극(110)과 보호막(118)에 형성된 제1 콘택홀(132)을 통해 접속된 화소 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트 라인(102)으로부터 신장된 게이트 패드 하부 전극(152)과, 게이트 절연막(112) 및 보호막(118)을 관통하는 제3 콘택홀(154)을 통해 게이트 패드 하부 전극(152)과 접속된 게이트 패드 상부 전극(158)으로 구성된다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터 패드(160)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부 전극(162)과, 보호막(118)을 관통하는 제4 콘택홀(164)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(168)으로 구성된다.
공통패드(180)는 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받아 공통라인(126)에 공급한다. 이러한 공통 패드(180)는 공통 라인(126)으로부터 연장되는 공통 패드 하부 전극(182)과, 게이트 절연막(112) 및 보호막(118)을 관통하는 제4 콘택홀(184)을 통해 공통 패드 하부 전극(182)과 접속된 공통 패드 상부 전극(188)으로 구성된다.
도 6a 내지 도 6e는 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도이다.
먼저, 기판 상에 게이트금속층을 증착한 후 제1 소프트 몰드를 이용한 가압공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 도 6a에 도시된 바와 같이 기판 상에 게이트전극(106), 게이트라인(102), 게이트 패드 하부 전극(152), 공통전극(124), 공통라인(126) 및 공통 패드 하부 전극(182)을 포함하는 제1 도전패턴군이 형성된다.
제1 도전 패턴군이 형성된 하부기판(1) 상에 PECVD 등의 증착 방법을 통해 게이트 절연막, 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서, 비정질 실리콘층과 n+ 비정질 실리콘층이 제2 소프트 몰드를 이용한 가압공정과 식각공정에 의해 패터닝됨으로써 도 6b에 도시된 바와 같이 게이트절연막 상에 활성층(114)과 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
반도체패턴이 형성된 게이트절연막 상에 스퍼터링 등의 증착방법을 통해 데이터금속층이 형성된다. 이어서, 데이터금속층이 제3 소프트 몰드를 이용한 가압공정과 식각공정에 의해 패터닝됨으로써 도 6c에 도시된 바와 같이 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 소스전극(108) 및 드레인전극(110) 사이의 노출된 오믹접촉층(116)이 소스 전극(108) 및 드레인전극(110)을 마스크로 식각된다. 이에 따라, 박막트랜지스터의 채널부의 활성층(114)이 노출된다.
제2 도전 패턴군이 형성된 게이트 절연막 상에 PECVD 등의 증착 방법으로 보호막이 전면 형성된다. 이어서, 보호막이 제4 소프트 몰드를 이용한 가압공정과 식각공정에 의해 패터닝됨으로써 도 6d에 도시된 바와 같이 제1 내지 제4 콘택홀들(132,154,164,184)이 형성된다.
제1 내지 제4 콘택홀(132,154,164,184)을 가지는 보호막 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서, 투명도전막이 제5 소프트 몰드를 이용한 가압공정과 식각공정에 의해 패터닝됨으로써 도 6e에 도시된 바와 같이 화소 전극(122), 게이트 패드 상부 전극(158), 데이터 패드 상부 전극(168) 및 공통 패드 상부전극(188)을 포함하는 제3 도전 패턴군이 형성된다.
한편, 도 6a 내지 도 6e에 도시된 각 소프트 몰드 공정을 도 7a 내지 도 7c를 결부하여 설명하기로 한다.
먼저, 기판(101) 상에 도 7a에 도시된 바와 같이 도전층, 반도체층 및 절연층 중 적어도 어느 하나의 박막(202)을 형성한다. 여기서, 도전층은 제1 내지 제3 도전패턴군 중 적어도 어느 하나를 형성하기 위한 게이트금속층, 데이터금속층 및 투명도전막 중 적어도 어느 하나이며, 반도체층은 활성층과 오믹접촉층 중 적어도 어느 하나를 형성하기 위한 비정질 실리콘 및 n+ 비정질 실리콘 중 적어도 어느 하나이며, 절연층은 보호막 및 게이트절연막 중 적어도 어느 하나를 형성하기 위한 무기절연물질 및 유기절연물질 중 적어도 어느 하나이다.
이 박막(202) 상에 에치 레지스트(204)를 도포한 후 소프트 몰드(200)의 돌출부(200b) 표면과 박막(202)이 접촉하도록 에치 레지스트(204) 상에 소프트몰드(200)를 가압하여 도 7b에 도시된 바와 같이 에치 레지스트 패턴(206)을 형성한다. 에치 레지스트 패턴(206)은 소프트 몰드의 홈(200a)과 반전 전사된 패턴 형태로 형성된다.
그 에치 레지스트 패턴(206)을 마스크로 박막(202)이 식각됨으로써 도 7c에 도시된 바와 같이 도전패턴, 반도체패턴 및 절연패턴 중 적어도 어느 하나의 박막패턴이(208) 형성된다.
한편, 에치 레지스트(204) 상에 소프트 몰드(200)를 가압하게 되면 모세관힘과 소프트 몰드(200)와 에치 레지스트(204) 사이의 반발력에 의해 에치 레지스트(204)는 소프트 몰드의 홈(200a)으로 이동하게 된다. 그러나, 기판(101) 상에 형성될 박막패턴들 간의 거리가 에치 레지스트의 이동능력 한계를 넘어 상대적으로 먼 경우, 소프트 몰드의 홈들(200a) 간의 거리(d)가 먼 경우 에치 레지스트(204)는 소프트 몰드의 홈(200a)까지 이동하지 못하고 도 8a 및 도 8b에 도시된 바와 같이 에치 레지스트패턴들(206) 사이에 불량 에치 레지스트 패턴(211)으로 남게 된다. 이 에치 레지스트패턴들(206)을 마스크로 박막을 식각함으로써 도 8c에 도시된 바와 같이 박막패턴들(208)이 형성되며, 이와 동시에 불량 에치 레 지스트 패턴(211)에 의해 박막패턴들(208) 사이에 잔막(213)이 형성되어 패턴불량이 발생된다. 특히, 이러한 잔막(213)은 도 6b 및 도 6c에 도시된 바와 같이 패턴들 간의 거리(d)가 상대적으로 먼 반도체패턴과 제2 도전패턴군들 사이에서 두드러지게 나타나며 대면적 패널로 갈수록 화소당 피치가 커져 주로 발생된다.
또한, 박막(202) 상에 도포된 에치 레지스트 용액(204) 내의 휘발성 용매(volatile solvent)에 의해 발생되는 아웃개싱(out-gasing)과 에치 레지스트 용액(204) 내로 유입되는 외부 공기에 의해 에치 레지스트 용액(204) 내에는 기포가 발생될 수 있다. 즉, 도 9에 도시된 바와 같이 에치 레지스트 용액(204) 내에 미세한 기포들(201)이 존재하고 있고 소프트 몰드(200)와 에치 레지스트 용액(204)의 접촉시 대기 중의 공기가 에치 레지스트 용액(204) 내에 혼입된다. 에치 레지스트 용액(204) 내의 기포들은 소프트 몰드(200)의 가압에 따른 압력과 베이킹 공정에서 증가되고 그 기포들은 에치 레지스트 패턴(206)의 함몰이나 유실의 원인으로 작용한다.
에치 레지스트 패턴 공정 중에 발생되는 기포들은 소프트 몰드(200)가 에치 레지스트 용액(204) 내의 용매를 흡수하면서 고화시키는 능력보다 그 용매의 기화속도가 빠르기 때문에 에치 레지스트 용액(204) 내에 잔류하게 되며 에치 레지스트 패턴(206)의 패턴 불량, 예를 들어 단선불량을 일으키게 된다. 특히, 박막 패턴이 폭이 좁은 화소전극 및 공통전극인 경우 에치 레지스트 패턴(206)의 패턴 불량으로 인하여 원치 않는 오픈(open)이 존재하게 된다.
도 10은 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타 내는 평면도이며, 도 11은 도 10에서 선"Ⅲ1-Ⅲ1'", "Ⅲ2-Ⅲ2'", "Ⅲ3-Ⅲ3'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 9 및 도 10에 도시된 박트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)에 기준전압을 공급하는 공통 라인(126)을 구비한다. 또한, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판은 화소 전극(122)과 공통 라인(126)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(126)에서 연장된 공통 패드(180)를 추가로 구비한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 포함된 게이트 전극(106)과, 데이터 라인(104)에 접속되며 적어도 두 개의 돌출부를 가지는 소스 전극(108)과, 화소 전극(122)과 접속된 드레인 전극(110)을 구비한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 데이터라인(104), 데이터패드(160)와도 중첩되게 형성된다. 이 활성층(114) 위에는 데이터라인(104), 소 스전극(108), 드레인 전극(110), 스토리지 전극(128), 데이터 패드(160)와 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
더미 반도체패턴은 활성층(114) 및 오믹접촉층(116) 각각과 동일물질이 순차적으로 형성되는 제1 및 제2 반도체층(134a,134b)으로 이루어진다. 이 더미 반도체패턴(134)은 화소영역 내에 화소전극(122) 중 적어도 어느 하나와 중첩되며 중첩된 화소전극(122)보다 폭이 좁거나 같게 형성된다. 이러한 더미 반도체패턴(134)에 의해 종래 활성층 및 오믹접촉층을 포함하는 반도체패턴들보다 반도체패턴들 간의 간격이 좁게 형성되므로 종래 반도체패턴들 간의 이격거리가 멀어 발생되는 잔막현상을 방지할 수 있다.
화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 일체화되어 드레인전극(110)과 동일금속으로 화소 영역에 형성된다. 이 화소 전극(122)은 데이터라인(104)과 나란하게 형성된 수직부(122a)와, 각 수직부(122a)와 접속되며 게이트라인(102)과 나란하게 형성된 수평부(122b)를 구비한다. 이러한 화소전극(122)은 데이터라인(104)과 동일금속으로 동시에 형성됨으로써 화소전극(122), 데이터라인(104) 등을 포함하는 제2 도전패턴군 간의 간격이 좁아짐으로써 종래 제2 도전패턴군 간격이 멀어 발생되는 잔막현상을 방지할 수 있다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 공통전극(124)은 화소전극의 수직부들(122a) 사이에 그들과 나란하게 형성된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 공통라인(126)과, 그 공통라인(126)과 게이트절연막(112)을 사이에 두고 중첩되는 화소 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)으로부터 연장되며 게이트 절연막(112) 및 보호막(118)을 관통하는 제3 콘택홀(154)을 통해 노출된다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터 패드(160)는 데이터 라인(104)으로부터 연장되며 보호막(118)을 관통하는 제4 콘택홀(164)을 통해 노출된다.
공통패드(180)는 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받아 공통라인(126)에 공급한다. 이러한 공통 패드(180)는 공통 라인(126)으로부터 연장되며 게이트 절연막(112) 및 보호막(118)을 관통하는 제4 콘택홀(184)을 통해 노출된다.
도 12a 및 도 12b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b에 도시된 바와 같이 기판(101) 상에 게이트전극(106), 게이트라인(102), 게이트패드(150), 공통전극(124), 공통라인(126) 및 공통패드(180)를 포함하는 제1 도전패턴군이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 도 13a에 도시된 바와 같이 게이트금속막(203)과, 게이트금속막(203) 상에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(222)이 형성된다. 여기서, 게이트금속막(203)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 에치 레지스트 용액(222)은 내열성과 내약품성을 가지는 재료, 예를 들어 에탄올(Ethanol)용액에 노볼락 수지(Novolac resin)가 약 5~30wt% 첨가된 용액이 이용된다.
이어서, 에치 레지스트 용액(222) 상부에 홈(220a)과 돌출부(220b)를 가지는 제1 소프트 몰드(220)가 정렬된다. 제1 소프트 몰드의 홈(220a)은 제1 도전패턴군이 형성될 영역과 대응된다. 이러한 제1 소프트 몰드(220)는 탄성이 큰 고무 재료, 예를 들어 폴리디메틸실록세인(Polydimethylsiloxane ; PDMS), 폴리 우레탄(Polyurethane), 크로스 링크드 노볼락 수지(Cross-linked Novolac Resin) 등이 이용된다.
이러한 제1 소프트 몰드(220)는 자신의 자중 정도의 무게로 제1 소프트 몰드 의 돌출부(220b) 표면과 게이트금속막(203)이 접촉되도록 에치 레지스트 용액(222)에 소정시간동안, 예를 들어 약 10분~2시간 동안 가압된다. 이 때, 기판(101)은 약 130℃이하의 온도로 베이킹된다. 그러면, 제1 소프트 몰드(220)와 기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)와 제1 소프트 몰드(220)와 에치 레지스트 용액(222) 사이의 반발력에 의해 에치 레지스트 용액(222)이 제1 소프트 몰드의 홈(220a) 내로 이동한다. 그 결과, 도 13b에 도시된 바와 같이 제1 소프트 몰드의 홈(220a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(224)이 형성된다.
그런 다음, 제1 소프트 몰드(220)와 기판(101)이 분리된 후 에치 레지스트 패턴(224)을 마스크로 이용한 식각공정으로 게이트금속층(203)이 패터닝됨으로써 도 13c에 도시된 바와 같이 게이트 라인(102), 게이트 전극(106), 게이트 패드(150), 공통라인(126), 공통전극(124) 및 공통패드(180)를 포함하는 제1 도전패턴군이 형성된다.
이어서, 제1 도전패턴군 상에 잔존하는 에치 레지스트패턴(224)은 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
도 14a 및 도 14b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b에 도시된 바와 같이 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과, 화소영역의 공통전극(124) 사이에 위치하는 더미 반도체패턴(134)이 형성된다.
이를 상세히 설명하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 도 15a에 도시된 바와 같이 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112)과 제1 및 제2 반도체층(215,217)이 순차적으로 형성된다. 여기서, 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(215)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(217)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제2 반도체층(217) 상에 내열성과 내약품성을 가지는 재료, 예를 들어 에탄올(Ethanol)용액에 노볼락 수지(Novolac resin)가 약 5~30wt% 첨가된 용액을 포함하는 에치 레지스트 용액(232)이 도포된다. 이 에치 레지스트 용액(232) 상부에 홈(230a)과 돌출부(230b)를 가지는 제2 소프트 몰드(230)가 정렬된다. 제2 소프트 몰드(230)는 자신의 자중 정도의 무게로 제2 소프트 몰드의 돌출부(230b) 표면과 제2 반도체층(217)이 접촉되도록 에치 레지스트 용액(232)에 소정시간 소정온도에서 가압된다. 그러면, 에치 레지스트 용액(232)이 제2 소프트 몰드의 홈(230a) 내로 이동하여 도 15b에 도시된 바와 같이 제2 소프트 몰드의 홈(230a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(234)이 형성된다.
그런 다음, 제2 소프트 몰드(230)와 기판(101)이 분리된 후 에치 레지스트 패턴(234)을 마스크로 이용한 식각공정으로 제1 및 제2 반도체층(215,217)이 패터닝됨으로써 도 15c에 도시된 바와 같이 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴과, 더미활성층(134a) 및 더미 오믹접촉층(134b)을 포함하는 더미 반도체 패턴(134)이 형성된다.
이어서, 반도체패턴(114,116)과 더미 반도체패턴(134) 상에 잔존하는 에치 레지스트패턴(234)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
이와 같이, 더미 반도체패턴(134)이 화소영역 내에 공통전극들(124) 사이에 형성됨으로써 반도체패턴들(114,116)과 더미 반도체패턴(134)들을 형성하기 위한 제2 소프트 몰드(230)의 홈들(230a)간의 간격이 좁아져 에치 레지스트 용액의 이동거리가 짧아진다. 이에 따라, 에치 레지스트 용액의 이동이 원활해져 반도체패턴들 사이에 발생되는 잔막현상을 방지할 수 있다.
도 16a 및 도 16b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 16a 및 도 16b에 도시된 바와 같이 반도체패턴(114,116)과 더미 반도체패턴(134)이 형성된 게이트절연막(112) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 데이터패드(180) 및 화소전극(122)을 포함하는 제2 도전패턴군이 형성된다.
이를 상세히 설명하면, 반도체패턴(114,116)과 더미 반도체패턴(134)이 형성된 게이트절연막(112) 상에 도 17a에 도시된 바와 같이 PECVD, 스퍼터링 등의 증착 방법을 통해 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진 데이터금속층(209)이 형성된다. 이어서, 데이터금속층(209) 위에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(242)이 도포된다. 이 에치 레지스트 용액(242) 상에 제1 소프트 몰드와 동일 재질의 제3 소프트 몰드(240) 가 정렬된다. 제3 소프트 몰드(240)는 자신의 자중 정도의 무게로 제3 소프트 몰드의 돌출부(240b) 표면과 데이터금속층(209)이 접촉되도록 에치 레지스트 용액(242)에 소정시간 소정온도에서 가압된다. 그러면, 에치 레지스트 용액(242)이 제3 소프트 몰드의 홈(240a) 내로 이동하여 도 17b에 도시된 바와 같이 제2 소프트 몰드의 홈(240a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(244)이 형성된다.
그런 다음, 제3 소프트 몰드(240)와 기판(101)이 분리된 후 에치 레지스트 패턴(244)을 마스크로 이용한 식각공정으로 데이터금속층(209)이 패터닝됨으로써 도 17c에 도시된 바와 같이 데이터라인(104), 소스전극(108), 드레인전극(110), 데이터패드(160)을 포함하는 제2 도전패턴군과 화소전극(122)이 형성된다.
그리고, 제2 도전패턴군과 화소전극(122) 상에 잔존하는 에치 레지스트 패턴(244)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
이와 같이, 화소전극(122)이 제2 도전패턴군과 동일한 데이터금속층으로 동시에 형성됨으로써 화소전극(122)과 제2 도전패턴군을 형성하기 위한 제3 소프트 몰드(240)의 홈들(240a)간의 간격이 좁아져 에치 레지스트 용액의 이동거리가 짧아진다. 이에 따라, 에치 레지스트 용액의 이동이 원활해져 제2 도전패턴들 사이에 발생되는 잔막현상을 방지할 수 있다.
도 18a 및 도 18b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 18a 및 도 18b에 도시된 바와 같이 제2 도전패턴군과 화소전극(122)이 형성된 게이트절연막(112) 상에 제1 내지 제3 콘택홀(154,164,184)을 가지는 보호막(118)이 형성된다.
이를 위해, 게이트절연막(112) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 도 19a에 도시된 바와 같이 보호막(118)과, 보호막(118) 상에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(252)이 형성된다. 여기서, 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 이어서, 에치 레지스트 용액(252) 상에 제1 소프트 몰드와 동일 재질의 제4 소프트 몰드(250)가 정렬된다. 제4 소프트 몰드(250)는 자신의 자중 정도의 무게로 제4 소프트 몰드의 돌출부(250b) 표면과 보호막(118)이 접촉되도록 에치 레지스트 용액(252)에 소정시간 소정온도에서 가압된다. 그러면, 에치 레지스트 용액(252)이 제4 소프트 몰드의 홈(250a) 내로 이동하여 도 19b에 도시된 바와 같이 제4 소프트 몰드의 홈(250a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(254)이 형성된다.
그런 다음, 제4 소프트 몰드(250)와 기판(101)이 분리된 후 에치 레지스트 패턴(254)을 마스크로 이용한 식각공정으로 보호막(118)이 패터닝됨으로써 도 19c에 도시된 바와 같이 제1 내지 제3 콘택홀(154,164,184)이 형성된다.
그리고, 보호막(118) 상에 잔존하는 에치 레지스트 패턴(254)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
한편, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판 중 제4 소프트 몰드공정 대신에 패드 오픈 공정을 이용하여 제1 내지 제3 콘택홀(154,164,184)을 형성할 수 있다. 즉, 보호막(118)이 전면에 형성된 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판이 합착된다. 그런 다음, 컬러필터 어레이 기판을 마스크로 노출된 패드영역의 보호막(118)과 게이트절연막(112)을 제거함으로써 게이트패드(150), 데이터패드(160) 및 공통패드(180)가 노출된다. 이에 따라, 전체 소프트 몰드 공정수를 줄일 수 있다.
한편, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판은 데이터라인(104)과 인접한 공통전극(124)과 화소전극(122) 사이의 영역에 위치하는 액정의 배열이 데이터신호에 영향을 받아 그 영역에서 투과율이 변하게 되면서 수직 크로스토크가 발생된다. 이를 방지하기 위해 데이터라인(104)과 인접한 공통전극(124)의 폭을 넓게 형성하여 화소전극(122)과 공통전극(124) 사이의 전계에 영향을 주는 데이터신호를 차폐하게 된다. 여기서, 공통전극(124)의 폭이 넓어지는 만큼 개구율이 감소된다.
도 20은 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 21은 도 9에서 선"Ⅳ1-Ⅳ1'", "Ⅳ2-Ⅳ2'", "Ⅳ3-Ⅳ3'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 20 및 도 21에 도시된 박트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판과 비교하여 화소영역에 형성되는 더미 반도체패턴들(134)을 추가로 구비하며, 화소전극(122)과 공통전극(124) 각각이 서로 다른 금 속으로 다른 평면 상에 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 포함된 게이트 전극(106)과, 데이터 라인(104)에 접속되며 적어도 두 개의 돌출부를 가지는 소스 전극(108)과, 제1 화소 전극(122)과 접속된 드레인 전극(110)을 구비한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 데이터라인(104)과도 중첩되게 형성된다. 이 활성층(114) 위에는 데이터라인(104), 소스전극(108), 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴은 화소영역 내에 위치하는 더미 반도체패턴(134)과 인접되게 형성된다. 이 더미 반도체패턴(134)은 활성층(114) 및 오믹접촉층(116) 각각과 동일물질이 순차적으로 형성된 제1 및 제2 반도체층(134a,134b)으로 이루어진다. 이러한 더미 반도체패턴(134)은 화소영역에서 화소전극(122) 및 투명전극패턴(192) 중 적어도 어느 하나와 중첩되며 중첩된 화소전극(122) 및 투명전극패턴(192)보다 폭이 좁거나 같게 형성된다. 이 더미 반도체패턴(134)에 의해 종래 활성층 및 오믹접촉층을 포함하는 반도체패턴들보다 반도체패턴들 간의 간격이 좁게 형성되므로 종래 반도체패턴들 간의 이격거리가 멀어 발생되는 잔막현상을 방지할 수 있다.
박막트랜지스터(130)를 보호하기 위해 하부기판(101) 상에 유전상수가 낮은 유기절연물질로 형성된 보호막(118)이 형성된다. 이 경우, 데이터라인(104)과 제1 공통전극(124)은 도 22에 도시된 바와 같이 게이트절연막(112)을 사이에 두고 중첩되며, 데이터라인(104)과 제2 공통전극(194)은 보호막(118)을 사이에 두고 중첩되게 형성된다. 게이트절연막(112) 및 보호막(118)을 사이에 두고 데이터라인(게이트라인)과 중첩되는 제1 및 제2 공통전극(124,194)과 제1 및 제2 공통라인(126,196)으로 인해 화소영역 내에 위치하는 공통전극(124,194)과 화소전극(122,192) 사이의 전계에 영향을 주는 게이트신호 및 데이터신호가 차폐된다. 이에 따라, 데이터라인(104)과 인접한 공통전극(124)이 데이터라인(104)과 중첩되게 형성됨으로써 종래 그 공통전극(124)이 화소영역 내에 차지했던영역 만큼 개구율이 향상되며, 제2 공통전극(194)과 제2 화소전극(192)이 투명도전성물질로 형성됨으로써 개구율이 향상된다.
화소 전극은 박막 트랜지스터(130)의 드레인 전극(110)과 일체화된 제1 화소전극(122)과, 제1 화소전극(122)과 접속된 제2 화소전극(192)을 포함한다.
제1 화소전극(122)은 박막트랜지스터의 드레인전극(110)과 동일한 데이터금속으로 게이트절연막(112) 상에 형성된다. 이러한 제1 화소 전극(122)은 데이터라인(104)과 나란하게 형성된 제1 수직부(122a)와, 각 제1 수직부(122a)와 접속되며 게이트라인(102)과 나란하게 형성된 제1 수평부(122b)를 구비한다.
제2 화소전극(192)은 제1 화소전극(122)과 제1 콘택홀(132)을 통해 접속되며 유기절연물질로 형성된 보호막(118) 상에 투명도전성물질로 형성된다. 이러한 제2 화소 전극(192)은 데이터라인(104)과 나란하게 형성된 제2 수직부(192a)와, 각 제2 수직부(192a)와 접속되며 게이트라인(102)과 나란하게 형성된 제2 수평부(192b)를 구비한다. 제2 수평부(192b)와 제1 수평부(122b)는 서로 중첩되게 형성되며, 제2 수직부(192a)와 제2 수직부(122a)는 서로 비중첩되게 형성된다.
공통 전극(124)은 제1 공통라인(126)에 접속된 제1 공통전극(124)과, 제1 공통라인(126)과 제5 콘택홀(174)을 통해 접촉되는 제2 공통라인(196)에 접속된 제2 공통전극(194)을 포함한다.
제1 공통전극(124)은 게이트라인(102)과 나란한 방향으로 화소영역을 가르지르도록 형성된 제1 공통라인(126)에서 데이터라인(104)과 나란한 방향으로 돌출되어 형성된다. 제1 공통전극(124) 및 제1 공통라인(126)은 게이트라인(102)과 동일금속으로 동일평면 상에 형성된다.
제2 공통전극(194)은 게이트라인(102)과 중첩되는 제2 공통라인(196)에서 데이터라인(104)과 나란한 방향으로 돌출되어 형성된다. 제2 공통전극(194) 및 제2 공통라인(196)은 제2 화소전극(192)과 동일금속으로 동일평면 상에 형성된다.
이러한 제1 및 제2 공통전극(124,194)은 제1 및 제2 화소전극의 제1 및 제2 수직부들(122a,192a) 사이에 그들과 나란하게 형성된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 제1 및 제2 화소 전극(122a,192a)과 제1 및 제2 공통 라인(126,196)을 통해 기준 전압이 공급된 제1 및 제2 공통 전극(124,194) 사이에는 수평 전계가 형성된다. 이러한 수평 전 계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 제1 공통라인(126)과, 그 공통라인(126)과 게이트절연막(112)을 사이에 두고 중첩되는 제1 화소 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
도 23a 내지 도 27b는 도 19 및 도 20에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
먼저, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속막이 형성된다. 이 게이트금속막 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제1 소프트 몰드를 가압하여 에치 레지스트패턴을 형성한다. 이 에치 레지스트 패턴을 마스크로 게이트금속막이 식각됨으로써 도 23a 및 도 23b에 도시된 바와 같이 하부기판(101) 상에 게이트라인(102), 게이트전극(106), 게이트 패드 하부 전극(152), 제1 공통라인(126), 제1 공통전극(124) 및 공통 패드 하부 전극(182)을 포함하는 제1 도전패턴군이 형성된다.
제1 도전 패턴군이 형성된 하부기판(101) 상에 PECVD 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서, n+비정질 실리콘층 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제2 소프트 몰드를 가압하여 에치 레지스트패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 비정질 실리콘층과 n+비정질 실리콘층이 식각됨으로써 도 24a 및 도 24b에 도시된 바와 같이 게이트절연막(112) 상에 활성층(114)과 오믹접촉층(116)을 포함하는 반도체패턴과, 화소영역 내에 위치하는 더미 반도체패턴(134)이 형성된다. 이와 같이, 더미 반도체패턴(134)이 화소영역 내에 제1 공통전극들(124) 사이에 형성됨으로써 반도체패턴들(114,116)과 더미 반도체패턴들(134)을 형성하기 위한 제2 소프트 몰드의 홈들간의 간격이 좁아져 에치 레지스트 용액의 이동거리가 짧아진다. 이에 따라, 에치 레지스트 용액의 이동이 원활해져 반도체패턴들 사이에 발생되는 잔막현상을 방지할 수 있다.
반도체패턴(114,116)과 더미 반도체패턴(134)이 형성된 게이트절연막(112) 상에 스퍼터링 등의 증착방법을 통해 데이터금속층이 형성된다. 이어서, 데이터금속층 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제3 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 데이터금속층이 식각됨으로써 도 25a 및 도 25b에 도시된 바와 같이 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162) 및 제1 화소전극(122)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 소스전극(108) 및 드레인전극(110) 사이의 노출된 오믹접촉층(116)이 소스 전극(108) 및 드레인전극(110)을 마스크로 식각된다. 이에 따라, 박막트랜지스터의 채널부의 활성층(114)이 노출된다. 이와 같이, 제1 화소전극(122)이 데이터금속층으로 형성됨으로써 제1 화소전극(122)을 포함하는 제2 도전패턴군을 형성하기 위한 제3 소프 트 몰드의 홈들간의 간격이 좁아져 에치 레지스트 용액의 이동거리가 짧아진다. 이에 따라, 에치 레지스트 용액의 이동이 원활해져 제2 도전패턴들 사이에 발생되는 잔막현상을 방지할 수 있다.
제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 유기절연물질로 이루어진 보호막(118)이 전면 형성된다. 이어서, 보호막(118) 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제4 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 보호막(118)이 식각됨으로써 도 26a 및 도 26b에 도시된 바와 같이 제1 내지 제5 콘택홀들(132,154,164,184,174)이 형성된다.
제1 내지 제5 콘택홀(132,154,164,184,174)을 가지는 보호막(118) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서, 투명도전막 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제5 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 투명도전막이 식각됨으로써 도 27a 및 도 27b에 도시된 바와 같이 제2 화소 전극(192), 제2 공통전극(194), 제2 공통라인(196), 게이트 패드 상부 전극(158), 데이터 패드 상부 전극(168) 및 공통패드 상부전극(188)을 포함하는 제3 도전 패턴군이 형성된다.
도 28은 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 29는 도 28에서 선 "Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'", "Ⅴ3-Ⅴ3'", "Ⅴ4-Ⅴ4'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 28 및 도 29에 도시된 박막트랜지스터 어레이 기판은 하부 기판(101) 위 에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(184)과, 공통 전극(184)에 기준전압을 공급하는 공통 라인(186)을 구비한다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 화소 전극(122)과 공통 라인(공통전극)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(126)에서 연장된 공통 패드(180)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 화소 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인은 현재단 게이트라인과 인접되게 형성되는 제1 공통라인(126)과, 이전단 게이트라인과 인접되게 형성되는 제2 공통라인(196)을 포함한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 포함된 게이트 전극(106)과, 데이터 라인(104)에 접속되며 적어도 두 개의 돌출부를 가지는 소스 전극(108)과, 화소 전극(122)과 제1 콘택홀(132)을 통해 접속된 드레인 전극(110)을 구비한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하 는 활성층(114)을 더 구비한다. 이러한 활성층(114) 위에는 드레인 전극(110) 및 스토리지 전극(128)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 제1 콘택홀(132)을 통해 접속되어 화소 영역에 메쉬형태로 형성된다. 이를 위해, 화소 전극(122)은 제1 공통라인(126)과 중첩되며 드레인전극(110)과 접속되는 제1 수평부(122a)와, 제2 공통라인(196)과 중첩되는 제2 수평부(122b)와, 제1 및 제2 수평부(122a,122b) 사이에 위치하는 제3 수평부(122c)와, 제1 및 제2 수평부(122a,122b) 사이에 형성되며 제3 수평부(122c)를 가르지르도록 형성되는 핑거부(122d)를 구비한다.
공통 전극(124)은 제1 및 제2 공통 라인(126,196)과 접속되어 화소 영역에 메쉬형태로 형성된다. 이를 위해, 공통전극(124)은 제1 및 제2 공통라인(126,196) 사이에 화소전극의 핑거부(122d)와 나란하게 형성되는 수직부(124a)와, 각 수직부(124a)와 접속되며 화소전극의 제3 수평부(122c)와 중첩되는 수평부(124b)를 구비한다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 제1 및 제2 공통 라인(126,196)을 통해 기준 전압이 공급된 공통 전극(124) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 이를 위해, 스토리지캐패시터는 제1 내지 제3 스토리지 캐패시터(140a,140b,140c)를 포함한다.
제1 스토리지 캐패시터(140a)는 제1 공통라인(126)과, 그 공통라인(126)과 게이트절연막(112)을 사이에 두고 중첩되는 드레인전극(110)과, 그 드레인전극(110)과 보호막(118)을 관통하는 제1 콘택홀(132)을 통해 접속된 화소 전극(122)으로 구성된다.
제2 스토리지 캐패시터(140b)는 제2 공통라인(126b)과, 그 공통라인(126b)과 게이트절연막(112) 및 보호막(118)을 사이에 두고 중첩되는 화소 전극의 제2 수평부(122b)로 구성된다.
제3 스토리지 캐패시터(140c)는 공통전극의 수평부(124b)와, 그 공통전극의 수평부(124b)와 게이트절연막(112) 및 보호막(118)을 사이에 두고 중첩되는 화소전극의 제3 수평부(122c)로 구성된다.
게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트 라인(102)으로부터 신장된 게이트 패드 하부 전극(152)과, 게이트 절연막(112) 및 보호막(118)을 관통하는 제3 콘택홀(154)을 통해 게이트 패드 하부 전극(152)과 접속된 게이트 패드 상부 전극(158)으로 구성된다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터 패드(160)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부 전극(162)과, 보호막(118)을 관통하는 제4 콘택홀(164)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(168)으로 구성된다.
공통패드(180)는 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받아 공통라인(126)에 공급한다. 이러한 공통 패드(180)는 제1 및 제2 공통 라인(126,196)으로부터 연장되는 공통 패드 하부 전극(182)과, 게이트 절연막(112) 및 보호막(118)을 관통하는 제4 콘택홀(184)을 통해 공통 패드 하부 전극(182)과 접속된 공통 패드 상부 전극(188)으로 구성된다.
제1 및 제2 투명전극패턴(170,172)은 데이터라인(104)의 양측에 형성되며 제5 및 제6 콘택홀(176,178)을 통해 공통전극(124)과 접속된다. 공통전극(124)을 통해 공통전압이 공급되는 제1 및 제2 투명전극패턴(170,172)은 화소영역 내에 위치하는 공통전극(124)과 화소전극(122) 사이의 수평전계에 영향을 주는 데이터신호를 차폐한다.
이와 같이, 본 발명의 제4 실시 예에 따른 박막트랜지스터 어레이 기판은 폭이 좁은 화소전극(122) 및 공통전극(124) 중 적어도 어느 하나를 메쉬형태로 형성한다. 이에 따라, 에치 레지스트 패턴 공정 중에 발생되는 기포들에 의해 화소전극(122) 및 공통전극(124) 중 적어도 어느 하나에 국부적으로 단선이 발생되더라도 화소전극에 화소전압신호를 공통전극에 공통전압신호를 인가할 수 있다.
도 30a 내지 도 34b는 도 28 및 도 29에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
먼저, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속막이 형성된다. 이 게이트금속막 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제1 소프트 몰드를 가압하여 에치 레지스트패턴을 형성한다. 이 에치 레지스트 패턴을 마스크로 게이트금속막이 식각됨으로써 도 30a 및 도 30b에 도시된 바와 같이 하부기판(101) 상에 게이트라인(102), 게이트전극(106), 게이트 패드 하부 전극(152), 제1 및 제2 공통라인(126,196), 공통전극(124) 및 공통 패드 하부 전극(182)을 포함하는 제1 도전패턴군이 형성된다.
제1 도전 패턴군이 형성된 하부기판(101) 상에 PECVD 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서, n+비정질 실리콘층 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제2 소프트 몰드를 가압하여 에치 레지스트패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 비정질 실리콘층과 n+비정질 실리콘층이 식각됨으로써 도 31a 및 도 31b에 도시된 바와 같이 게이트절연막(112) 상에 활성층(114)과 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
반도체패턴이 형성된 게이트절연막(112) 상에 스퍼터링 등의 증착방법을 통해 데이터금속층이 형성된다. 이어서, 데이터금속층 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제3 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 데이터금속층이 식각됨으로써 도 32a 및 도 32b에 도시된 바와 같이 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 소스전극(108) 및 드레인전극(110) 사이의 노출된 오믹접촉층(116)이 소스 전극(108) 및 드레인전극(110)을 마스크로 식각된다. 이에 따라, 박막트랜지스터의 채널부의 활성층(114)이 노출된다.
제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 PECVD 등의 증착 방법으로 보호막(118)이 전면 형성된다. 이어서, 보호막(118) 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제4 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 보호막(118)이 식각됨으로써 도 33a 및 도 33b에 도시된 바와 같이 제1 내지 제6 콘택홀들(132,154,164,184,176,178)이 형성된다.
제1 내지 제6 콘택홀(132,154,164,184,176,178)을 가지는 보호막(118) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서, 투명도전막 상에 에치 레지스트를 도포하고 그 에치 레지스트 상에 제5 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성한다. 그 에치 레지스트 패턴을 마스크로 투명도전막이 식각됨으로써 도 34a 및 도 34b에 도시된 바와 같이 화소 전극(122), 게이트 패드 상부 전극(158), 데이터 패드 상부 전극(168), 공통패드 상부 전극(188), 제1 및 제2 투명전극패턴(170,172)을 포함하는 제3 도전 패턴군이 형성된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 포토공정을 사용하지 않고 소프트 몰드와 에치 레지스트를 이용하여 박막트 랜지스터 어레이 기판의 박막을 패터닝할 수 있다. 이에 따라, 고가의 노광장비가 필요없게 되며, 공정이 간단하면서 정밀도가 높아 공정시간을 줄일 수 있어 제조수율이 향상된다.
또한, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 인접한 패턴들간의 간격이 넓은 경우 패턴들 사이에 더미 패턴을 형성하거나 다른 패턴을 형성하여 잔사 발생을 방지한다.
또한, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 폭이 좁은 패턴들을 메쉬형태로 형성되어 국부적으로 단선이 발생하더라도 폭이 좁은 패턴들에 신호공급을 용이하게 한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (43)

  1. 기판 상에 형성된 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군과;
    상기 박막트랜지스터의 채널을 형성하는 반도체패턴과;
    상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인을 포함하는 제2 도전패턴군과;
    상기 박막트랜지스터와 접속된 화소전극을 포함하는 제3 도전패턴군과;
    이웃하는 상기 제1 도전패턴군들 사이, 이웃하는 상기 제2 도전패턴군들 사이, 이웃하는 상기 제3 도전패턴군들 사이 및 이웃하는 상기 반도체 패턴 사이 중 적어도 어느 하나에 형성된 적어도 하나의 더미패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 기판 상에서 상기 화소전극과 함께 형성되는 다수의 공통전극과,
    상기 공통전극과 접속되며 상기 게이트라인과 나란하게 형성된 공통라인을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 화소전극과 상기 공통전극 사이에는 수평전계가 인가되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 더미패턴은 이웃하는 상기 반도체패턴들 사이에 상기 반도체패턴과 동일물질로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 화소전극은 상기 박막트랜지스터의 드레인전극과 동일금속으로 동일평면 상에 형성되어 상기 드레인전극과 직접 접속되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 더미패턴은 상기 화소전극의 폭이하로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 제 4 항에 있어서,
    상기 더미패턴들은 이웃하는 더미패턴과 동일 간격으로 이격되어 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 제 1 항에 있어서,
    상기 화소전극은
    상기 박막트랜지스터의 드레인전극과 동일금속으로 동일평면 상에 형성되어 상기 드레인전극과 직접 접속되는 제1 화소전극과;
    상기 제1 화소전극과 콘택홀을 통해 접속되며 상기 제1 화소전극과 비중첩되게 형성된 제2 화소전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  9. 제 8 항에 있어서,
    상기 더미패턴은 상기 제2 도전패턴군들 사이에 형성된 상기 제1 화소전극인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  10. 제 8 항에 있어서,
    상기 더미패턴은 상기 반도체패턴들 사이에 상기 반도체패턴과 동일금속으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  11. 제 8 항에 있어서,
    상기 더미패턴은 상기 반도체패턴들 사이에서 서로 다른 이격거리를 가지도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  12. 제 1 항에 있어서,
    상기 제2 도전패턴군과 상기 제3 도전패턴군 사이에 유기절연물질로 형성된 보호막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  13. 제 12 항에 있어서,
    상기 박막트랜지스터의 게이트라인과 동일평면 상에 상기 게이트라인과 나란하게 형성된 제1 공통라인과;
    상기 보호막 상에 상기 게이트라인과 중첩되게 형성된 제2 공통라인을 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  14. 제 13 항에 있어서,
    상기 제1 공통라인과 접속되며 상기 제1 공통라인과 동일금속으로 형성된 제1 공통전극과;
    상기 보호막 상에 상기 데이터라인과 중첩되게 형성된 제2 공통전극을 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  15. 동일 기판에서 한 화소셀마다 나란하게 형성된 다수의 화소전극과 공통전극을 구비하고,
    상기 화소전극과 상기 공통전극 중 적어도 어느 하나는 제1 수평부, 상기 제 1 수평부와 이격되어 나란하게 형성된 제 2 수평부, 상기 제 1 및 제 2 수평부 사이에 배치되며 상기 제 1 및 제 2 수평부를 서로 연결하는 핑거부를 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  16. 제 15 항에 있어서,
    상기 화소전극과 접속된 박막트랜지스터와;
    상기 박막트랜지스터의 게이트전극과 접속된 게이트라인과;
    상기 박막트랜지스터의 소스전극과 접속된 데이터라인을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  17. 제 16 항에 있어서,
    상기 데이터라인의 일측에 상기 데이터라인과 나란하게 형성되며 상기 공통전극과 접속된 제1 투명도전패턴과;
    상기 데이터라인의 타측에 상기 데이터라인과 나란하게 형성되며 상기 공통전극과 접속된 제2 투명도전패턴을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  18. 기판 상에 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와;
    상기 박막트랜지스터의 채널을 이루는 반도체패턴과 이웃하는 반도체패턴들 사이에 위치하는 적어도 하나의 더미패턴을 형성하는 단계와;
    상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화 소영역을 마련하는 데이터라인, 상기 드레인전극과 접속된 화소전극을 포함하는 제2 도전패턴군을 형성하는 단계를 포함하며,
    상기 제1 도전패턴군, 반도체패턴, 더미패턴 및 제2 도전패턴군 중 적어도 어느 하나는 에치 레지스트와 소프트몰드를 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  19. 제 18 항에 있어서,
    상기 화소전극과 수평전계를 이루도록 상기 화소전극과 나란한 공통전극을 형성하는 단계와;
    상기 공통전극과 접속되며 상기 게이트라인과 나란한 공통라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  20. 제 18 항에 있어서,
    상기 제1 도전패턴군을 형성하는 단계는
    상기 기판 상에 게이트금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제1 도전패턴군과 대응하는 홈을 가지는 제1 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  21. 제 18 항에 있어서,
    상기 반도체패턴과 더미패턴을 형성하는 단계는
    상기 기판 상에 제1 및 제2 반도체물질과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 반도체패턴 및 더미패턴과 대응하는 홈을 가지는 제2 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 제1 및 제2 반도체물질을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  22. 제 18 항에 있어서,
    상기 제2 도전패턴군을 형성하는 단계는
    상기 기판 상에 데이터금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제2 도전패턴군과 대응하는 홈을 가지는 제2 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 데이터금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  23. 제 18 항에 있어서,
    상기 제1 도전패턴군에 포함되며 상기 게이트라인과 접속된 게이트패드를 형성하는 단계와;
    상기 제2 도전패턴군에 포함되며 상기 데이터라인과 접속된 데이터패드를 형 성하는 단계와;
    상기 제2 도전패턴군을 덮도록 보호막을 형성하는 단계와;
    상기 보호막을 관통하여 상기 게이트패드 및 데이터패드를 노출시키는 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  24. 제 18 항에 있어서,
    상기 더미패턴은 상기 화소전극의 폭이하로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  25. 제 18 항에 있어서,
    상기 더미패턴들은 이웃하는 더미패턴과 동일 간격으로 이격되어 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  26. 기판 상에 박막트랜지스터의 게이트전극, 상기 게이트전극과 접속된 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와;
    상기 박막트랜지스터의 채널을 이루는 반도체패턴과 이웃하는 반도체패턴들 사이에 위치하는 적어도 하나 이상의 더미패턴을 형성하는 단계와;
    상기 박막트랜지스터의 소스 및 드레인전극, 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인, 이웃하는 데이터라인들 사이에 위치하는 적어도 하 나의 제1 화소전극을 포함하는 제2 도전패턴군을 형성하는 단계와;
    상기 드레인전극과 접속된 제2 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하며,
    상기 제1 도전패턴군, 반도체패턴과 더미패턴, 제2 도전패턴군 및 제3 도전패턴군 중 적어도 어느 하나는 에치 레지스트와 소프트몰드를 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  27. 제 26 항에 있어서,
    상기 화소전극과 수평전계를 이루도록 상기 화소전극과 나란한 공통전극을 형성하는 단계와;
    상기 공통전극과 접속되며 상기 게이트라인과 나란한 공통라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  28. 제 26 항에 있어서,
    상기 제1 도전패턴군을 형성하는 단계는
    상기 기판 상에 게이트금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제1 도전패턴군과 대응하는 홈을 가지는 제1 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  29. 제 26 항에 있어서,
    상기 반도체패턴과 더미패턴을 형성하는 단계는
    상기 기판 상에 제1 및 제2 반도체물질과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 반도체패턴 및 더미패턴과 대응하는 홈을 가지는 제2 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 제1 및 제2 반도체물질을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  30. 제 26 항에 있어서,
    상기 제2 도전패턴군을 형성하는 단계는
    상기 기판 상에 데이터금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제2 도전패턴군과 대응하는 홈을 가지는 제2 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 데이터금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  31. 제 26 항에 있어서,
    상기 제3 도전패턴군을 형성하는 단계는
    상기 기판 상에 투명금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제3 도전패턴군과 대응하는 홈을 가지는 제3 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 투명금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  32. 제 26 항에 있어서,
    상기 더미패턴은 상기 반도체패턴들 사이에서 서로 다른 이격거리를 가지도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  33. 제 26 항에 있어서,
    상기 제2 도전패턴군과 상기 제3 도전패턴군 사이에 유기절연물질과 에치레지스트를 형성한 후 소프트몰드를 이용한 가압공정으로 유기절연물질을 패터닝함으로써 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  34. 제 33 항에 있어서,
    상기 드레인전극과 접속된 제2 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계는
    상기 보호막 상에 상기 게이트라인과 중첩되는 제2 공통라인과 상기 데이터 라인과 중첩되는 제2 공통전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  35. 동일 기판에서 한 화소셀마다 화소전극과 공통전극을 나란하게 형성하는 단계를 포함하며,
    상기 화소전극과 상기 공통전극 중 적어도 어느 하나는 제1 수평부, 상기 제 1 수평부와 이격되어 나란하게 형성된 제 2 수평부, 상기 제 1 및 제 2 수평부 사이에 배치되며 상기 제 1 및 제 2 수평부를 서로 연결하는 핑거부를 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  36. 제 35 항에 있어서,
    상기 화소전극과 접속된 박막트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터의 게이트전극과 접속된 게이트라인을 형성하는 단계와;
    상기 박막트랜지스터의 소스전극과 접속된 데이터라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  37. 제 36 항에 있어서,
    상기 공통전극과 접속되며 상기 데이터라인의 일측에 상기 데이터라인과 나란하게 제1 투명도전패턴을 형성하는 단계와;
    상기 공통전극과 접속되며 상기 데이터라인의 타측에 상기 데이터라인과 나란하게 제2 투명도전패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  38. 제 18 항 및 제 26 항 중 어느 한 항에 있어서,
    상기 에치 레지스트는 에탄올용액에 노볼락 수지가 5~30wt% 첨가된 용액을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  39. 제 18 항 및 제 26 항 중 어느 한 항에 있어서,
    상기 소프트 몰드는 폴리디메틸실록세인, 폴리 우레탄 및 크로스 링크드 노볼락 수지 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  40. 제 20 항, 제 21 항, 제 22 항, 제 28 항, 제 29 항, 제 30 항 및 제31항 중 어느 한 항에 있어서,
    상기 에치 레지스트 패턴을 형성하는 단계는
    상기 소프트 몰드 자체의 무게로 상기 에치 레지스트를 10분~2시간 동안 130℃이하의 온도에서 가압하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  41. 제 20 항, 제 21 항, 제 22 항, 제 28 항, 제 29 항, 제 30 항 및 제31항 중 어느 한 항에 있어서,
    상기 식각공정 후 상기 에치 레지스트패턴을 알코올계열의 스트립액을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  42. 제 15 항에 있어서,
    상기 제 1 및 제 2 수평부 사이에 상기 제 1 및 제 2 수평부와 나란하게 형성되며 상기 핑거부가 가로지르도록 형성되는 제 3 수평부를 더 구비하는 박막트랜지스터 어레이 기판.
  43. 제 35 항에 있어서,
    상기 제 1 및 제 2 수평부 사이에 상기 제 1 및 제 2 수평부와 나란하게 형성되며 상기 핑거부가 가로지르도록 형성되는 제 3 수평부를 더 구비하는 박막트랜지스터 어레이 기판의 제조 방법.
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