KR20070078472A - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

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KR20070078472A
KR20070078472A KR1020060008708A KR20060008708A KR20070078472A KR 20070078472 A KR20070078472 A KR 20070078472A KR 1020060008708 A KR1020060008708 A KR 1020060008708A KR 20060008708 A KR20060008708 A KR 20060008708A KR 20070078472 A KR20070078472 A KR 20070078472A
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김수풀
오재영
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 무기 보호막 및 유기 게이트 절연막 사이에 언더 컷이 발생하는 것을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공함에 있다.
이 박막트랜지스터 어레이 기판은 하부 기판상에 형성된 게이트 라인과; 상기 게이트 라인을 덮는 유기 게이트 절연막과; 상기 유기 게이트 절연막을 덮는 무기 보호막과; 상기 게이트 라인과 연결된 게이트 패드 하부 전극과; 상기 무기 보호막 및 상기 유기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀과; 상기 제1 접촉홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하고, 상기 제1 접촉홀은 상기 유기 게이트 절연막을 관통하는 제1 접촉홀 하부와, 상기 무기 보호막을 관통하고 상기 제1 접촉홀 하부의 직경 이상의 직경을 가지는 제1 접촉홀 상부를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{Thin Film Transistor Array Sbustrate And Fabricating Method Thereof}
도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅰ-Ⅰ'"를 따라 절취하여 도시한 단면도.
도 3a 내지 도 3c는 도 2에 도시된 박막 트랜지스터 어레이 기판의 게이트 패드부 제조 방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 패드부를 도시한 단면도.
도 5a 내지 도 5g는 도 4에 도시된 패드부 제조 방법을 단계적으로 도시한 단면도들.
도 6a 및 도 6b는 도 4에 도시된 패드부를 포함하는 수직 전계 인가형 박막 트랜지스터 어레이 기판의 일례를 도시한 평면도 및 단면도.
도 7a 및 도 7b는 도 6a 및 도 6b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 도 6a 및 도 6b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 및 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 도 6a 및 도 6b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 내지 도 10e는 도 6a 및 도 6b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 11a 및 도 11b는 도 6a 및 도 6b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 12a 및 도 12b는 도 4에 도시된 패드부를 포함하는 수평 전계 인가형 박막 트랜지스터 어레이 기판을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 202, 302 : 게이트 라인 4, 204, 304 : 데이터 라인
6, 206, 306 : 박막 트랜지스터 8, 208, 308 : 게이트 전극
10, 210, 310 : 소스 전극 12, 212, 312 : 드레인 전극
13,27,33,39,127,213,227,233,239,313,321,327,333,339 : 접촉홀
127a, 227a, 327a, 339a : 접촉홀 하부
127b, 227b, 327b, 339b : 접촉홀 상부
14, 214, 314 : 화소 전극 318 : 공통 전극
46, 146, 246, 346 : 유기 게이트 절연막
52, 152, 252, 352 : 무기 보호막
24, 124, 224, 230, 330, 324, 336 : 패드부
26, 32, 126, 226, 232, 326, 332, 338 : 패드 하부전극
28, 34, 128, 228, 234, 328, 334, 340 : 패드 상부전극
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 무기 보호막 및 유기 게이트 절연막 사이에 언더 컷이 발생하는 것을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래의 박막 트랜지스터 어레이 기판의 일례를 도시한 평면도이고, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"을 따라 절취한 박막 트랜지스터 어레이 기판을 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 위에 유기 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(14)과, 게이트 라인(2)과 스토리지전극(22)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(30)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(100))과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 유기 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(100))과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다. 이러한 활성층(48) 위에는 소스 전극(100)), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다.
화소 전극(14)은 무기 보호막(52)을 관통하는 제1 접촉홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역(5)에 형성된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(20)는 게이트 라인(2)과, 그 게이트 라인(2)과 유기 게이트 절연막(46)을 사이에 두고 중첩되는 스토리지 전극(22)과, 무기 보호막(52)에 형성된 제2 접촉홀(21)을 통해 스토리지 전극(22)과 접속된 화소 전극(14)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(24)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트 신호를 공급한다. 이러한 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 유기 게이트 절연막(46) 및 무기 보호막(52)을 관통하는 제3 접촉홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.
데이터 패드(30)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(4)에 데이터 신호를 공급한다. 이러한 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(32)과, 무기 보호막(52)을 관통하는 제4 접촉 홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
한편 상술한 유기 게이트 절연막(46)은 아크릴계(acryl) 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(perfluorocyclobutane) 등과 같은 유전율이 낮은 유기 절연 물질로 형성되어 액정 표시장치의 고개구율을 달성시킨다. 또한 유기 게이트 절연막(46)은 무기 게이트 절연막(46)과 달리 고가의 진공장비를 사용하지 않고 형성시킬 수 있고, 단순한 코팅 및 식각공정만으로도 형성이 가능하므로 공정 비용을 절감시킬 수 있으며, 공정 시간을 단축시킬 수 있는 장점이 있다.
이와 같은 유기 게이트 절연막(46) 상부에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연물질로 형성된 무기 보호막(52)이 중첩되면 게이트 패드부(24)의 제3 접촉홀(27)을 형성하는 과정에서 식각되는 유기 절연 물질과 무기 절연물질의 식각비 차이로 인해 무기 보호막(52)의 식각 에지면이 유기 게이트 절연막(46)의 식각 에지면 보다 돌출되게 형성됨으로써 무기 보호막(52) 및 유기 게이트 절연막(46) 사이에 언터 컷이 발생할 수 있다. 무기 보호막(52) 및 유기 게이트 절연막(46) 사이에 언터 컷은 게이트 패드 상부 전극(28)이 게이트 패드 하부전극(26)과 접속되는 것을 방해하므로 문제가 된다.
유기 게이트 절연막(46) 및 무기 보호막(52)을 포함하는 박막 트랜지스터 어레이 기판의 문제점을 상세히 살펴보기 위해 게이트 패드부(24)의 형성과정을 도 3a 내지 도 3c를 참조하기로 한다.
도 3a를 참조하면, 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 패드 하부 전극(26)이 형성된 후, 유기 게이트 절연막(46) 및 무기 보호막(52)이 증착된다. 이 후 무기 보호막(52) 상부에 마스크를 이용하여 포토레지스트 패턴(10)을 형성한다.
도 3b를 참조하면, 포토레지스트 패턴(10)을 이용하여 유기 게이트 절연막(46) 및 무기 보호막(52)이 동시에 식각함으로써 게이트 패드 하부 전극(26)을 노출시키는 제3 접촉홀(27)이 형성된다. 이 식각과정에서 유기 게이트 절연막(46)의 식각비가 무기 보호막(52)의 식각비 보다 높기 때문에 유기 게이트 절연막(46)의 식각 에지면 보다 무기 보호막(52)의 식각 에지면이 돌출된 형상으로 형성되어 무기 보호막(52) 및 유기 게이트 절연막(46) 사이에 언더 컷이 발생할 수 있다.
도 3c를 참조하면 상기의 포토레지스트 패턴(10)을 제거하고 다른 마스크 공정을 이용하여 게이트 패드 상부 전극(28)을 형성한다.
게이트 패드 상부 전극(28)의 형성을 상세히 하면, 무기 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 투명 도전막이 도포되는 과정에서 무기 보호막(52)의 돌출부에 의해 투명 도전막이 제3 접촉홀(27)에서 단선될 수 있다. 이 후 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 게이트 패드 상부 전극(28)이 형성된다. 이 게이트 패드 상부 전극(28)은 제3 접촉홀(27)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속되야 한다. 그러나 무기 보호막(52)의 돌출부에 의해 단선된 게이트 패드 상부 전극(28)에 의해 게이트 패드 상부 전극(28)은 게이트 패드 하부 전극(26) 과 전기적으로 접속되지 못하게 되어 문제가 된다.
또한, 상술한 문제점은 게이트 패드부에 한정되어 발생하는 것이 아니라 무기 보호막 및 유기 게이트 절연막을 관통하여 형성된 홀을 통해 접속되는 하부 전극 및 상부 전극을 포함하는 모든 부분에 있어 발생할 수 있다.
따라서 본 발명의 목적은 무기 보호막 및 유기 게이트 절연막 사이에 언더 컷이 발생하는 것을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 실시예에 따른 박막트랜지스터 어레이 기판은 하부 기판상에 형성된 게이트 라인과; 상기 게이트 라인을 덮는 유기 게이트 절연막과; 상기 유기 게이트 절연막을 덮는 무기 보호막과; 상기 게이트 라인과 연결된 게이트 패드 하부 전극과; 상기 무기 보호막 및 상기 유기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀과; 상기 제1 접촉홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하고, 상기 제1 접촉홀은 상기 유기 게이트 절연막을 관통하는 제1 접촉홀 하부와, 상기 무기 보호막을 관통하고 상기 제1 접촉홀 하부의 직경 이상의 직경을 가지는 제1 접촉홀 상부를 포함하는 것을 특징으로 한다.
상기 유기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 소스 전극과 채널부를 사이에 두고 형성된 드레인 전극 및 상기 소스 전극 및 드레인 전극과 중첩된 반도체 패턴을 포함하는 박막 트랜지스터와; 상기 화소 영역에 형성된 화소 전극을 더 구비하는 것을 특징으로 한다.
또한 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 게이트 라인과 나란하게 형성된 공통 라인과; 상기 공통 라인과 연결된 공통 패드 하부 전극과; 상기 무기 보호막 및 상기 유기 게이트 절연막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 제2 접촉홀과; 상기 제2 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되는 공통 패드 상부 전극을 구비하고, 상기 제2 접촉홀은 상기 유기 게이트 절연막을 관통하는 제2 접촉홀 하부와, 상기 무기 보호막을 관통하고 상기 제2 접촉홀 하부의 직경 이상의 직경을 가지는 제1 접촉홀 상부를 포함하는 것을 특징으로 한다.
상기 공통라인과 연결되어 화소 영역에 나란하게 형성된 공통 전극과; 상기 유기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 소스 전극과 채널부를 사이에 두고 형성된 드레인 전극 및 상기 소스 전극 및 드레인 전극과 중첩된 반도체 패턴을 포함하는 박막 트랜지스터와; 상기 화소 영역에 형성되어 상기 공통전극과 나란한 화소 전극 핑거부를 구비하는 것을 특징으로 한다.
그리고 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 하부 기판상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드 하부 전극을 포함하는 게이트 패턴군을 형성하는 단계와; 상기 게이트 패턴군을 덮도록 유기 게이트 절연막을 형성하는 단계와; 상기 유기 게이트 절연막을 덮도록 무기 보호막을 형성하는 단계와; 상기 무기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 무기 보호막 및 유기 게이트 절연막을 식각하여 제1 접촉홀 하부를 형성하는 단계와; 상기 무기 보호막을 식각하여 제1 접촉홀 상부를 형성하는 단계와; 상기 제1 접촉홀 상부 및 하부를 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 포함한다.
상기 제1 접촉홀 상부의 직경은 상기 제1 접촉홀 하부의 직경 이상인 것을 특징으로 한다.
상기 제1 접촉홀 상부를 형성하는 단계는 상기 포토레지스트 패턴 및 상기 제1 접촉홀 하부를 덮도록 2차 포토레지스트를 코팅하는 단계와; 상기 2차 포토레지스트 및 상기 포토레지스트 패턴을 애싱하여 상기 제1 접촉홀 하부와 인접한 무기 보호막을 노출시키는 단계와; 상기 노출된 무기 보호막을 식각하는 단계와; 상기 남은 포토레지스트 패턴 및 2차 포토레지스트를 제거하는 단계를 포함한다.
상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은 적어도 상기 제1 접촉홀 하부와 중첩된 무기 보호막을 노출시키는 것을 특징으로 한다.
상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은 상기 2차 포토레지스트가 상기 제1 접촉홀 하부를 통해 노출된 무기 게이트 절연막의 식각 에지면을 차단하도록 이루어지는 것을 특징으로 한다.
상기 게이트 패턴군은 상기 게이트 라인과 연결된 게이트 전극을 포함하고,상기 유기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴 및 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 활성층이 노출된 채널부를 사이에 두고 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스/드레인 패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다. 그리고 상기 게이트 라인 및 데이터 라인의 교차로 마련된 화소 영역에 화소 전극을 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 한다.
그리고 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 게이트 패턴군은 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결된 공통 패드 하부 전극을 포함한다.
상기 제1 접촉홀 하부를 형성하는 단계는 상기 공통 패드 하부 전극을 노출시키는 제2 접촉홀 하부를 상기 제1 접촉홀 하부와 동시에 형성하는 것을 특징으로 한다.
상기 제1 접촉홀 상부를 형성하는 단계는 상기 무기 보호막을 식각하여 제2 접촉홀 상부를 상기 제1 접촉홀 상부와 동시에 형성하는 것을 특징으로 한다.
상기 게이트 패드 상부 전극을 형성하는 단계는 상기 제2 접촉홀 상부 및 하부를 통해 상기 공통 패드 하부 전극과 접속되도록 공통 패드 상부 전극을 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 한다.
상기 제2 접촉홀 하부의 직경은 상기 제2 접촉홀 상부의 직경 이상인 것을 특징으로 한다.
상기 제2 접촉홀 상부를 형성하는 단계는 상기 포토레지스트 패턴 및 상기 제2 접촉홀 하부를 덮도록 2차 포토레지스트를 코팅하는 단계와; 상기 2차 포토레지스트 및 상기 포토레지스트 패턴을 애싱하여 상기 제2 접촉홀 하부와 인접한 무기 보호막을 노출시키는 단계와; 상기 노출된 무기 보호막을 식각하는 단계와; 상기 남은 포토레지스트 패턴 및 2차 포토레지스트를 제거하는 단계를 포함한다.
상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은 상기 제2 접촉홀 하부와 중첩된 무기 보호막을 노출시키는 것을 특징으로 한다.
상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은 상기 2차 포토레지스트가 제2 접촉홀을 통해 노출된 무기 게이트 절연막의 식각 에지면을 차단하도록 이루진다.
상기 게이트 패턴군은 상기 게이트 라인과 연결된 게이트 전극 및 상기 공통라인과 연결되고 화소 영역에 나란한 공통전극을 포함하고, 상기 유기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴 및 상기 게이트 라인과 교 차하여 상기 화소 영역을 정의하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 활성층이 노출된 채널부를 사이에 두고 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스/드레인 패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다. 또한 상기 화소 영역에 상기 공통 전극과 나란한 화소 전극 핑거부를 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 12b를 참조하여 상세하게 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 패드부(124)는 패드 하부 전극(126), 패드 하부 전극(126)을 덮는 유기 게이트 절연막(146) 및 무기 보호막(152), 유기 게이트 절연막(146) 및 무기 보호막(152)을 관통하여 상기 패드 하부 전극(126)을 노출시키는 접촉홀(127) 및 접촉홀(127)을 통해 상기 패드 하부 전극(126)과 접속되는 패드 상부 전극(128)을 구비한다.
상기 접촉홀(127)은 유기 게이트 절연막(146)을 관통하는 접촉홀(127) 하부 및 무기 보호막(152)을 관통하는 접촉홀(127) 상부를 포함한다. 또한 접촉홀(127) 상부의 직경은 접촉홀(127) 하부의 직경 이상인 것을 특징으로 한다. 접촉홀(127) 상부의 직경이 접촉홀(127) 하부의 직경 이상으로 형성됨으로써 유기 게이트 절연막(146) 및 무기 보호막(152) 사이에 언더 컷이 발생되지 않는다. 이에 따라 언더 컷에 의해 무기 보호막(152) 상부에 형성되는 패드 상부 전극(128)이 단선되는 현상을 방지할 수 있다.
패드부(124)의 각 구성요소에 대한 설명은 도 6a 및 도 6b 또는 도 11a 및 도 11b에서 후술하기로 한다.
도 5a 내지 도 5g는 도 4에 도시된 본 발명의 실시예에 따른 패드부(124)의 제조 공정을 단계적으로 설명하기 위한 도면이다.
도 5a를 참조하면, 마스크를 이용하여 하부 기판(145) 상에 패드 하부 전극(126)이 형성된 후, 유기 게이트 절연막(146) 및 무기 보호막(152)이 증착된다. 이 후 무기 보호막(152) 상부에 마스크를 이용하여 포토레지스트 패턴(100)을 형성한다.
도 5b를 결부하면, 포토레지스트 패턴(100)을 이용하여 유기 게이트 절연막(146) 및 무기 보호막(152)이 동시에 식각됨으로써 패드 하부 전극(126)을 노출시키는 접촉홀 하부(127a)가 형성된다. 이 식각 과정에서 유기 게이트 절연막(146)의 식각비가 무기 보호막(152)의 식각비 보다 높기 때문에 유기 게이트 절연막(146)의 식각 에지면 보다 무기 보호막(152)의 식각 에지면이 돌출된 형상으로 형성되어 유기 게이트 절연막(146) 및 무기 보호막(152) 사이에 언더 컷이 발생한다.
도 5c를 결부하면, 포토레지스트 패턴(100), 접촉홀 하부(127a)에 의해 노출된 패드 하부 전극(126) 및, 유기 게이트 절연막(146) 및 무기 보호막(152)의 노출된 면에 2차 포토레지스트(140)를 도포한다. 이 2차 포토레지스트(140)는 도 5e에 도시된 무기 보호막(152) 식각시 유기 게이트 절연막(146)이 노출되어 무기 보호막 (152)과 동시에 식각되는 것을 방지하기 위하여 도포하는 것이다.
도 5d를 결부하면, 상기 2차 포토레지스트(140) 및 포토레지스트 패턴(100)을 애싱하여 접촉홀 하부(127a)와 중첩되는 무기 보호막(152)을 노출시킨다. 이 애싱 공정에서 접촉홀 하부(127a)와 중첩되지 않은 무기 보호막(152)이 더 노출될 수 있다. 단 애싱 공정은 2차 포토레지스트(140)가 유기 게이트 절연막(146)의 식각 에지면을 차단하도록 이루어져 유기 게이트 절연막(146)의 식각 에지면을 노출시키지 않도록 한다.
애싱된 2차 포토레지스트(140)에 의해 유기 게이트 절연막(146)의 식각 에지면이 노출되지 않도록 하는 것은 도 5c에서 상술했듯이 2차 포토레지스트(140)는 도 5e에 도시된 무기 보호막(152) 식각시 유기 게이트 절연막(146)이 노출되어 무기 보호막(152)과 동시에 식각되는 것을 방지하기 위하여 도포되는 것이기 때문이다.
도 5e를 결부하면 상기 애싱 공정 후 노출된 무기 보호막(152)을 식각하여 접촉홀 상부(127b)를 형성한다.
이 때 접촉홀 상부(127b)를 형성하는 무기 보호막(152)의 식각 에지면은 접촉홀 하부(127a)를 형성하는 유기 게이트 절연막(146)의 식각 에지면과 동일하거나 유기 게이트 절연막(146)의 식각 에지면 바깥에 있음으로써 접촉홀 상부(127b)의 직경이 접촉홀 하부(127a)의 직경 이상이 된다. 접촉홀 상부(127b)의 직경이 접촉홀 하부(127a)의 직경 이상이면, 무기 보호막(152) 및 유기 게이트 절연막(146) 사이의 언더 컷이 발생할 수 없다.
도 5f를 결부하면 상기 접촉홀 하부(127a)에 남은 2차 포토레지스트(140)를 제거함으로써 접촉홀 하부(127a) 및 접촉홀 상부(127b)를 통해 패드 하부 전극(126)을 노출시킨다.
도 5g를 결부하면 다른 마스크 공정을 이용하여 상기 노출된 패드 하부 전극(126)과 접속되는 패드 상부 전극(128)을 형성한다. 패드 상부 전극(128)은 무기 보호막(152) 및 유기 게이트 절연막(146) 사이에 언더 컷이 발생하지 않았으므로 단선되지 않고 패드 하부 전극(126)과 용이하게 접속될 수 있다.
도 6a 내지 도 11b는 상술한 도 4의 구조를 가지는 게이트 패드부를 포함하는 수직 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법의 일례로서, 5 마스크 공정을 통해 제조되는 것을 도시한 것이다.
도 6a 및 도 6b에 도시된 수직 전계 인가형 박막 트랜지스터 어레이 기판은 하부 기판(245) 위에 유기 게이트 절연막(246)을 사이에 두고 교차하게 형성된 게이트 라인(202) 및 데이터 라인(204)과, 그 교차부마다 형성된 박막 트랜지스터(206)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(214)과, 게이트 라인(202)과 스토리지 전극(222)의 중첩부에 형성된 스토리지 캐패시터(220)와, 게이트 라인(202)과 접속된 게이트 패드(224)와, 데이터 라인(204)과 접속된 데이터 패드(230)를 구비한다.
게이트 신호를 공급하는 게이트 라인(202)과 데이터 신호를 공급하는 데이터 라인(204)은 교차 구조로 형성되어 화소 영역(205)을 정의한다.
박막 트랜지스터(206)는 게이트 라인(202)의 게이트 신호에 응답하여 데이터 라인(204)의 화소 신호가 화소 전극(214)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(206)는 게이트 라인(202)에 연결된 게이트 전극(208)과, 데이터 라인(204)에 연결된 소스 전극(210)과, 화소 전극(214)에 접속된 드레인 전극(212)을 구비한다. 또한, 박막 트랜지스터(206)는 게이트 전극(208)과 유기 게이트 절연막(246)을 사이에 두고 중첩되면서 소스 전극(210)과 드레인 전극(212) 사이에 채널을 형성하는 활성층(248)을 더 구비한다. 이러한 활성층(248) 위에는 소스 전극(210) 및 드레인 전극(212)과 오믹 접촉을 위한 오믹 접촉층(250)이 더 형성된다.
화소 전극(214)은 무기 보호막(252)을 관통하는 제3 접촉홀(213)을 통해 박막 트랜지스터(206)의 드레인 전극(212)과 접속되어 화소 영역(205)에 형성된다.
이에 따라, 박막 트랜지스터(206)를 통해 화소 신호가 공급된 화소 전극(214)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 수직 전계가 형성된다. 이러한 수직 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(205)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(220)는 게이트 라인(202)과, 그 게이트 라인(202)과 유기 게이트 절연막(246)을 사이에 두고 중첩되는 스토리지 전극(222)과, 그 스토리지 전극(222)과 무기 보호막(252)에 형성된 제4 접촉홀(221)을 통해 접속된 화소 전극(214)으로 구성된다. 이러한 스토리지 캐패시터(220)는 화소 전극(214)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(224)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트라인(202)에 게이트 신호를 공급한다. 이러한 게이트 패드(224)는 게이트 라인(202)으로부터 연장되는 게이트 패드 하부 전극(226)과, 유기 게이트 절연막(246) 및 무기 보호막(252)을 관통하는 제1 접촉홀(227)을 통해 게이트 패드 하부 전극(226)과 접속된 게이트 패드 상부 전극(228)으로 구성된다. 제1 접촉홀(227)은 유기 게이트 절연막(246)을 관통하는 제1 접촉홀(227) 하부 및 무기 보호막(252)을 관통하는 제1 접촉홀(227) 상부를 포함한다. 또한 제1 접촉홀(227) 상부의 직경은 제1 접촉홀(227) 하부의 직경 이상인 것을 특징으로 한다. 제1 접촉홀(227) 상부의 직경이 제1 접촉홀(227) 하부의 직경 이상으로 형성됨으로써 유기 게이트 절연막(246) 및 무기 보호막(252) 사이에 언더 컷이 발생되지 않는다. 이에 따라 언더 컷에 의해 무기 보호막(252) 상부에 형성되는 게이트 패드 상부 전극(228)이 단선되는 현상을 방지할 수 있다.
데이터 패드(230)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(204)에 데이터 신호를 공급한다. 이러한 데이터 패드(230)는 데이터 라인(204)으로부터 연장되는 데이터 패드 하부 전극(232)과, 무기 보호막(252)을 관통하는 제5 접촉홀(233)을 통해 데이터 패드 하부 전극(232)과 접속된 데이터 패드 상부 전극(234)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 5마스크 공정을 일례로 상세히 하면 도 7a 내지 도 11b에 도시된 바와 같다.
도 7a 및 도 7b를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(245) 상에 게이트 라인(202), 게이트 전극(208) 및 게이트 패드 하부 전극(226)을 포함하는 게이트 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(245) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(202), 게이트 전극(208) 및 게이트 패드 하부 전극(226)을 포함하는 게이트 패턴군이 형성된다. 여기서, 게이트 금속층(242)으로는 알루미늄계 금속 등이 이용된다.
도 8a 및 도 8b를 참조하면, 게이트 패턴군이 형성된 하부 기판(245) 상에 유기 게이트 절연막(246)이 도포된다. 그리고 제2 마스크 공정을 이용하여 유기 게이트 절연막(246) 위에 활성층(248) 및 오믹 접촉층(250)을 포함하는 반도체 패턴이 형성되고, 제3 마스크 공정을 이용하여 반도체 패턴이 형성된 유기 게이트 절연막(246) 상에 데이터 라인(204), 소스 전극(210), 드레인 전극(212), 데이터 패드 하부 전극(232), 스토리지 전극(222)을 포함하는 소스/드레인 패턴군이 형성된다.
이를 상세히 설명하면, 게이트 패턴군이 형성된 하부 기판(245) 상에 유기 게이트 절연막(246)을 코팅하고, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 여기서, 유기 게이트 절연막(246)의 재료로는 아크릴계(acryl) 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(perfluorocyclobutane) 등과 같은 유전율이 낮은 유기 절연 물질을 이용하여 액정 표시장치의 고개구율을 달성시킴과 아울러 제조 공정 비용 및 제조 시간을 절감한다. 이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 비정질 실리콘층, n+ 비정질 실리콘층이 패터닝됨으로써 반도체 패턴이 형성된다.
그리고 반도체 패턴이 형성된 유기 게이트 절연막(246) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층이 형성된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다. 이어서 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 소스/드레인 패턴군이 형성된다.
그리고, 제3 마스크 공정으로 소스 전극(210) 및 드레인 전극(212) 사이에 노출된 오믹 접촉층(250)이 건식 식각 공정으로 제거되어 활성층(248)이 노출된 채널부가 형성된다.
이어서, 스트립 공정으로 소스/드레인 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 9a 및 도 9b를 참조하면, 소스/드레인 패턴군이 형성된 유기 게이트 절연막(246) 상에 제4 마스크 공정을 이용하여 제1 및 제3 내지 제5 접촉홀들(227, 221, 213, 233)을 포함하는 무기 보호막(252)이 형성된다.
도 10a 내지 도 10e를 결부하여 제4 마스크 공정을 상세히 하면, 제2 도전 패턴군이 형성된 유기 게이트 절연막(246) 상에 PECVD 등의 증착 방법으로 무기 보호막(252)이 전면 형성된다. 무기 보호막(252)의 재료로는 산화 실리콘(SiOx) 또 는 질화 실리콘(SiNx) 등과 같은 무기 절연물질이 이용된다.
이어서, 제4 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(200)이 형성되고, 이 포토레지스트 패턴(200)을 이용한 식각 공정으로 무기 보호막(252)이 패터닝됨으로써 제3 접촉홀(213), 제4 접촉홀(221), 제1 접촉홀의 하부(227a), 제5 접촉홀(233)이 형성된다. 제3 접촉홀(213)은 무기 보호막(252)을 관통하여 드레인 전극(212)을 노출시키고, 제4 접촉홀(221)은 무기 보호막(252)을 관통하여 스토리지 전극(222)을 노출시킨다. 제1 접촉홀의 하부(227a)는 무기 보호막(252) 및 유기 게이트 절연막(246)을 관통하여 게이트 패드 하부 전극(226)을 노출시키고, 제5 접촉홀(233)은 무기 보호막(252)을 관통하여 데이터 패드 하부 전극(232)을 노출시킨다. 이 식각 과정에서 유기 게이트 절연막(246)의 식각비가 무기 보호막(252)의 식각비 보다 높기 때문에 유기 게이트 절연막(246)의 식각 에지면 보다 무기 보호막(252)의 식각 에지면이 돌출된 형상으로 형성되어 도 10a에 도시된 바와 같이 유기 게이트 절연막(246) 및 무기 보호막(252) 사이에 언더 컷이 발생한다. 이 언더 컷을 제거하기 위하여 도 10b에 도시된 바와 같이 제3 접촉홀(213), 제4 접촉홀(221), 제1 접촉홀의 하부(227a), 제5 접촉홀(233)이 형성된 포토레지스트 패턴(200) 상에 2차 포토레지스트(240)를 도포한다. 이 2차 포토레지스트(240)는 도 10d에 도시된 무기 보호막(252) 식각시 유기 게이트 절연막(246)이 노출되어 무기 보호막(252)과 동시에 식각되는 것을 방지하기 위하여 도포하는 것이다.
도 10c를 결부하면, 상기 2차 포토레지스트(240) 및 포토레지스트 패턴(200) 을 애싱하여 제1 접촉홀 하부(227a)와 중첩되는 무기 보호막(252)을 노출시킨다. 이 애싱 공정에서 제1 접촉홀 하부(227a)와 중첩되지 않은 무기 보호막(252)이 더 노출될 수 있다. 단 애싱 공정은 2차 포토레지스트(240)가 유기 게이트 절연막(246)의 식각 에지면을 차단하도록 이루어져 유기 게이트 절연막(246)의 식각 에지면을 노출시키지 않도록 한다.
애싱된 2차 포토레지스트(240)에 의해 유기 게이트 절연막(246)의 식각 에지면이 노출되지 않도록 하는 것은 도 10b에서 상술했듯이 2차 포토레지스트(240)는 도 10d에 도시된 무기 보호막(252) 식각시 유기 게이트 절연막(246)이 노출되어 무기 보호막(252)과 동시에 식각되는 것을 방지하기 위하여 도포되는 것이기 때문이다.
도 10d를 결부하면 상기 애싱 공정 후 노출된 무기 보호막(252)을 식각하여 제1 접촉홀 상부(227b)를 형성한다.
이 때 제1 접촉홀 상부(227b)를 형성하는 무기 보호막(252)의 식각 에지면은 제1 접촉홀 하부(227a)를 형성하는 유기 게이트 절연막(246)의 식각 에지면과 동일하거나 유기 게이트 절연막(246)의 식각 에지면 바깥쪽에 있음으로써 제1 접촉홀 상부(227b)의 직경이 제1 접촉홀 하부(227a)의 직경 이상이 된다. 제1 접촉홀 상부(227b)의 직경이 제1 접촉홀 하부(227a)의 직경 이상이면, 무기 보호막(252) 및 유기 게이트 절연막(246) 사이의 언더 컷이 발생할 수 없다.
도 10e를 결부하면 상기 제1 접촉홀 하부(227a)에 남은 2차 포토레지스트(240)를 제거함으로써 제1 접촉홀(227)을 통해 게이트 패드 하부 전극(226)을 노출 시킨다.
도 11a 및 도 11b를 참조하면, 제5 마스크 공정을 이용하여 제1 및 제3 내지 제5 접촉홀들(227, 221, 213, 233)이 형성된 무기 보호막(252) 상에 화소 전극(214), 게이트 패드 상부 전극(228), 데이터 패드 상부 전극(234)을 포함하는 투명 패턴군이 형성된다.
투명 패턴군의 형성 공정을 상세히 하면, 무기 보호막(252) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(214), 게이트 패드 상부 전극(228), 데이터 패드 상부 전극(234)을 포함하는 투명 패턴군이 형성된다. 화소 전극(214)은 제3 접촉홀(213)을 통해 드레인 전극(212)과 전기적으로 접속되고, 제4 접촉홀(221)을 통해 스토리지 전극(222)과 전기적으로 접속된다. 게이트 패드 상부 전극(228)는 제1 접촉홀(237)을 통해 게이트 패드 하부 전극(226)과 전기적으로 접속된다. 데이터 패드 상부 전극(234)은 제5 접촉홀(233)을 통해 데이터 하부 전극(322)과 전기적으로 접속된다. 특히 제1 접촉홀은 제1 접촉홀 상부(227b)의 직경이 제1 접촉홀 하부(227a)의 직경 이상으로 형성되어 무기 보호막(252) 및 유기 게이트 절연막(246) 사이의 언더 컷이 발생할 수 없는 구조로 형성됨으로써 게이트 패드 상부 전극(228)이 언더 컷으로 인하여 단선되지 않는다.
여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이와 같이 도 4에 도시된 본 발명의 실시예에 따른 패드부 구조는 도 6a 내지 도 11b에서 상술한 박막 트랜지스터 어레이 기판에 한정되어 적용되는 것이 아니라 하부 전극 및 상부 전극의 접속을 위해 유기 게이트 절연막 및 무기 보호막을 관통하여 이루어지는 접촉홀 형성에 적용된다. 또한 본 발명은 특정한 마스크 공정 수에 한정되지 않고 적용된다.
도 12a 및 도 12b는 상술한 도 4의 구조를 가지는 게이트 패드부 및 공통 패드부를 포함하는 수평 전계 인가형 박막 트랜지스터 어레이 기판을 일례로 도시한 것이다.
도 12a 및 도 12b에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(345) 위에 유기 게이트 절연막(346)을 사이에 두고 교차하게 형성된 게이트 라인(302) 및 데이터 라인(304)과, 그 교차부마다 형성된 박막 트랜지스터(306)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(314) 및 공통 전극(318)과, 공통 전극(318)과 연결된 공통 라인(316)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(314)과 공통 전극 라인(316)의 중첩부에 형성된 스토리지 캐패시터(320)와, 게이트 라인(302)과 접속된 게이트 패드(324)와, 데이터 라인(304)과 접속된 데이터 패드(330)와, 공통 라인(316)과 접속된 공통 패드(336)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(302)과 데이터 신호를 공급하는 데이터 라인(304)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(316)은 화소 영역을 사이에 두고 게이트 라인(302)과 나란하게 형성된다.
박막 트랜지스터(306)는 게이트 라인(302)의 게이트 신호에 응답하여 데이터 라인(304)의 화소 신호가 화소 전극(314)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(306)는 게이트 라인(302)과 연결된 게이트 전극(308), 데이터 라인(304)과 연결된 소스 전극(310), 화소 전극(314)과 접속된 드레인 전극(312), 게이트 전극(308)과 유기 게이트 절연막(346)을 사이에 두고 중첩되면서 소스 전극(310) 및 드레인 전극(312) 사이에 채널을 형성하는 활성층(348), 소스 전극(310) 및 드레인 전극(312)과 활성층(348)과의 오믹 접촉을 위한 오믹 접촉층(350)을 구비한다.
화소 전극(314)은 무기 보호막(352)을 관통하는 제3 접촉홀(313)을 통해 박막 트랜지스터(306)의 드레인 전극(312)과 접속되어 화소 영역에 형성된다. 이러한 화소 전극(314)은 드레인 전극(312)과 접속되고 인접한 게이트 라인(302)과 나란하게 형성된 제1 수평부(314A)와, 공통 라인(316)과 중첩되게 형성된 제2 수평부(314B)와, 제1 및 제2 수평부(314A, 314B) 사이에 나란하게 형성된 핑거부(314C)를 구비한다.
공통 전극(318)은 공통 라인(316)과 연결되어 화소 영역에 형성된다. 이러한 공통 전극(318)은 화소 영역(305)에서 화소 전극(314)의 핑거부(314C)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(306)를 통해 화소 신호가 공급된 화소 전극(314)과 공통 라인(316)을 통해 기준 전압(이하, 공통 전압)이 공급된 공통 전극(318) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(314)의 핑거부(314C)와 공통 전극(318) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(320)는 공통 라인(316)과, 그 공통 라인(316)과 유기 게이트 절연막(346), 활성층(348), 오믹 접촉층(350)을 사이에 두고 중첩되고 무기 보호막(350)에 형성된 제4 접촉홀(321)을 통해 화소 전극(314)과 접속된 스토리지 상부 전극(322)으로 구성된다. 이러한 스토리지 캐패시터(320)는 화소 전극(314)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(302)은 게이트 패드(324)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(324)는 게이트 라인(302)으로부터 연장된 게이트 패드 하부 전극(326)과, 유기 게이트 절연막(346) 및 무기 보호막(352)을 관통하는 제1 접촉홀(327)을 통해 게이트 패드 하부 전극(326)과 접속된 게이트 패드 상부 전극(328)으로 구성된다.
데이터 라인(304)은 데이터 패드(330)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(330)는 데이터 라인(304)으로부터 연장된 데이터 패드 하부 전극(332)과, 무기 보호막(352)을 관통하는 제5 접촉홀(333)을 통해 데이터 패드 하부 전극(332)과 접속된 데이터 패드 상부 전극(334)으로 구성된다.
공통 라인(316)은 공통 패드(336)를 통해 외부의 공통 전압원(미도시)으로부터 공통 전압을 공급받게 된다. 공통 패드(336)는 공통 라인(316)으로부터 연장된 공통 패드 하부 전극(338)과, 유기 게이트 절연막(346) 및 무기 보호막(352)을 관통하는 제2 접촉홀(339)을 통해 공통 패드 하부 전극(338)과 접속된 공통 패드 상부 전극(340)으로 구성된다.
상기의 제1 접촉홀(327) 및 제2 접촉홀(339)은 도 6a 및 도 6b에서 상술한 수직 전계 인가형 박막 트랜지스터 어레이 기판의 제1 접촉홀(227)과 마찬가지로 유기 게이트 절연막(346)을 관통하는 제1 및 제2 접촉홀(327, 339) 하부 및 무기 보호막(352)을 관통하는 제1 및 제2 접촉홀(327, 339) 상부를 포함한다. 또한 제1 및 제2 접촉홀(327, 339) 상부의 직경은 제1 및 제2 접촉홀(327, 339) 하부의 직경 이상인 것을 특징으로 한다. 제1 및 제2 접촉홀(327, 339) 상부의 직경이 제1 및 제2 접촉홀(327, 339) 하부의 직경 이상으로 형성됨으로써 유기 게이트 절연막(346) 및 무기 보호막(352) 사이에 언더 컷이 발생되지 않는다. 이에 따라 언더 컷에 의해 무기 보호막(352) 상부에 형성되는 게이트 패드 상부 전극(328) 및 공통 패드 상부 전극(340)이 단선되는 현상을 방지할 수 있다.
도 12a 및 도 12b에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 일례를 들어 상세히 하면 다음과 같다.
먼저, 제1 마스크 공정을 이용하여 하부 기판(345) 상에 게이트 라인(302), 게이트 전극(308), 게이트 패드 하부 전극(326), 공통 라인(316), 공통 전극(318), 공통 패드 하부 전극(338)을 포함하는 게이트 패턴군이 형성된다.
제1 마스크 공정에 대한 상세한 설명은 도 7a 및 도 7b에서 상술한 바와 동일하다. 단 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제1 마스크 공정에서는 공통 라인(316), 공통 전극(318), 공통 패드 하부 전극(338)이 더 형성된다.
이후, 게이트 패턴군이 형성된 하부 기판(345) 상에 유기 게이트 절연막(346)이 도포된다. 그리고 제2 마스크 공정을 이용하여 유기 게이트 절연막(346) 위에 활성층(348) 및 오믹 컨택층(350)을 포함하는 반도체 패턴과; 데이터 라인(304), 소스 전극(310), 드레인 전극(312), 데이터 패드 하부 전극(332), 스토리지 상부 전극(322)을 포함하는 소스/드레인 패턴군이 형성된다.
반도체 패턴 및 소스/드레인 패턴군의 형성에 대해 상세히 하면, 게이트 패턴군이 형성된 하부 기판(345) 상에 유기 게이트 절연막(346)을 코팅하고, 유기 게이트 절연막(346) 상에 스퍼터링등의 증착 방법으로 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 유기 게이트 절연막(346)의 재료로는 아크릴계(acryl) 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(perfluorocyclobutane) 등과 같은 유전율이 낮은 유기 절연 물질을 이용하여 액정 표시장치의 고개구율을 달성시킴과 아울러 제조 공정 비용 및 제조 시간을 절감한다. 소스/드레인 금속층으로는 Al, Mo, Cr계 등의 금속이 단일층 또는 이중층 구조로 이용된다. 그 다음, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴을 형성하게 된다. 단차를 갖는 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(304), 소스 전극(310), 그 소스 전극(310)과 일체화된 드레인 전극(312), 스토리지 상부 전극(322)을 포함하는 소스/드레인 패턴군이 형성된다. 그리고, 동일한 포토레지스트 패턴을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 컨택층(350)과 활성층(348)이 형성된다. 이어서, 포토레지스트 패턴을 애싱하고 노출된 소스/드레인 금속 패턴을 오믹 컨택층(350)과 함께 식각함으로써 소스 전극(310) 및 드레인 전극(312)이 분리된다.
그 다음, 스트립 공정으로 소스/드레인 금속 패턴 위에 남아 있던 포토레지스트 패턴이 제거된다.
소스/드레인 패턴군이 형성된 게이트 절연막(346) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀들(327, 339, 313, 321, 333)을 포함하는 보호막(352)이 형성된다.
제3 마스크 공정에 대한 상세한 설명은 도 10a 내지 도 10e에서 상술한 바와 동일하다. 단 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제3 마스크 공정에서는 보호막(352) 및 게이트 절연막(346)을 관통하여 공통 패드 하부 전극(338)을 노출시키는 제2 컨택홀(339)이 더 형성된다. 여기서, 제2 컨택홀(339)의 형성과정은 게이트 패드 하부 전극(326)을 노출시키는 제1 컨택홀(327)의 형성과정과 동일하다.
이어서 제4 마스크 공정을 이용하여 보호막(352) 상에 화소 전극(314), 게이 트 패드 상부 전극(328), 데이터 패드 상부 전극(334), 공통 패드 상부 전극(340)을 포함하는 투명 패턴군이 형성된다.
제4 마스크 공정에 대한 상세한 설명은 도 11a 및 도 11b에서 상술한 바와 동일하다. 단 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제4 마스크 공정에서는 공통 패드 상부 전극(340)이 더 형성된다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 어레이 기판은 공정 비용 절감 및 공정 시간 단축을 위하여 유기 게이트 절연막을 포함하고 있으며, 유기 게이트 절연막 및 무기 보호막을 관통하는 접촉홀을 포함한다. 본 발명의 유기 게이트 절연막 및 무기 보호막을 관통하는 접촉홀은 유기 게이트 절연막을 관통하는 접촉홀 하부 및 무기 보호막을 관통하는 접촉홀 상부로 구분되어 형성된다. 이와 같이 구분되어 형성된 접촉홀 상부의 직경은 접촉홀 하부의 직경 이상으로 형성됨으로써 유기 게이트 절연막 및 무기 보호막 사이에 언더 컷이 발생되지 않는다. 이에 따라 언더 컷에 의해 무기 보호막 상부에 형성되는 상부 전극이 단선되는 현상을 방지할 수 있으므로 박막 트랜지스터 어레이 기판 제조 공정의 안정성을 향상시 킬 수 있다. 또한 본 발명은 언더 컷에 의한 상/하 전극의 접촉 불량을 방지할 수 있으므로 박막 트랜지스터 어레이 기판의 제조 수율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명이 기술적 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (23)

  1. 하부 기판상에 형성된 게이트 라인과;
    상기 게이트 라인을 덮는 유기 게이트 절연막과;
    상기 유기 게이트 절연막을 덮는 무기 보호막과;
    상기 게이트 라인과 연결된 게이트 패드 하부 전극과;
    상기 무기 보호막 및 상기 유기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀과;
    상기 제1 접촉홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하고,
    상기 제1 접촉홀은 상기 유기 게이트 절연막을 관통하는 제1 접촉홀 하부와, 상기 무기 보호막을 관통하고 상기 제1 접촉홀 하부의 직경 이상의 직경을 가지는 제1 접촉홀 상부를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 유기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 소스 전극과 채널부를 사이에 두고 형성된 드레인 전극 및 상 기 소스 전극 및 드레인 전극과 중첩된 반도체 패턴을 포함하는 박막 트랜지스터와;
    상기 화소 영역에 형성된 화소 전극을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 게이트 라인과 나란하게 형성된 공통 라인과;
    상기 공통 라인과 연결된 공통 패드 하부 전극과;
    상기 무기 보호막 및 상기 유기 게이트 절연막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 제2 접촉홀과;
    상기 제2 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되는 공통 패드 상부 전극을 구비하고,
    상기 제2 접촉홀은 상기 유기 게이트 절연막을 관통하는 제2 접촉홀 하부와, 상기 무기 보호막을 관통하고 상기 제2 접촉홀 하부의 직경 이상의 직경을 가지는 제1 접촉홀 상부를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 공통라인과 연결되어 화소 영역에 나란하게 형성된 공통 전극과;
    상기 유기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 소스 전극과 채널부를 사이에 두고 형성된 드레인 전극 및 상기 소스 전극 및 드레인 전극과 중첩된 반도체 패턴을 포함하는 박막 트랜지스터와;
    상기 화소 영역에 형성되어 상기 공통전극과 나란한 화소 전극 핑거부를 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 하부 기판상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드 하부 전극을 포함하는 게이트 패턴군을 형성하는 단계와;
    상기 게이트 패턴군을 덮도록 유기 게이트 절연막을 형성하는 단계와;
    상기 유기 게이트 절연막을 덮도록 무기 보호막을 형성하는 단계와;
    상기 무기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 무기 보호막 및 유기 게이트 절연막을 식각하여 제1 접촉홀 하부를 형성하는 단계와;
    상기 무기 보호막을 식각하여 제1 접촉홀 상부를 형성하는 단계와;
    상기 제1 접촉홀 상부 및 하부를 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 접촉홀 상부의 직경은
    상기 제1 접촉홀 하부의 직경 이상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 5 항에 있어서,
    상기 제1 접촉홀 상부를 형성하는 단계는
    상기 포토레지스트 패턴 및 상기 제1 접촉홀 하부를 덮도록 2차 포토레지스트를 코팅하는 단계와;
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴을 애싱하여 상기 제1 접촉홀 하부와 인접한 무기 보호막을 노출시키는 단계와;
    상기 노출된 무기 보호막을 식각하는 단계와;
    상기 남은 포토레지스트 패턴 및 2차 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은
    적어도 상기 제1 접촉홀 하부와 중첩된 무기 보호막을 노출시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은
    상기 2차 포토레지스트가 제1 접촉홀을 통해 노출된 무기 게이트 절연막의 식각 에지면을 차단하도록 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제 5 항에 있어서,
    상기 게이트 패턴군은 상기 게이트 라인과 연결된 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 유기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴 및 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 활성층이 노출된 채널부를 사이에 두고 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스/드레인 패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 게이트 라인 및 데이터 라인의 교차로 마련된 화소 영역에 화소 전극을 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  13. 제 5 항에 있어서,
    상기 게이트 패턴군은 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결된 공통 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 접촉홀 하부를 형성하는 단계는
    상기 공통 패드 하부 전극을 노출시키는 제2 접촉홀 하부를 상기 제1 접촉홀 하부와 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 접촉홀 상부를 형성하는 단계는
    상기 제2 접촉홀 하부와 중첩되는 무기 보호막을 식각하여 제2 접촉홀 상부를 상기 제1 접촉홀 상부와 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트 패드 상부 전극을 형성하는 단계는
    상기 제2 접촉홀 상부 및 하부를 통해 상기 공통 패드 하부 전극과 접속되는 공통 패드 상부 전극을 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제2 접촉홀 하부의 직경은
    상기 제2 접촉홀 상부의 직경 이상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  18. 제 15 항에 있어서,
    상기 제2 접촉홀 상부를 형성하는 단계는
    상기 포토레지스트 패턴 및 상기 제2 접촉홀 하부를 덮도록 2차 포토레지스트를 코팅하는 단계와;
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴을 애싱하여 상기 제1 접촉홀 하부와 인접한 무기 보호막을 노출시키는 단계와;
    상기 노출된 무기 보호막을 식각하는 단계와;
    상기 남은 포토레지스트 패턴 및 2차 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  19. 제 18 항에 있어서,
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은
    적어도 상기 제2 접촉홀 하부와 중첩된 무기 보호막을 노출시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  20. 제 18 항에 있어서,
    상기 2차 포토레지스트 및 상기 포토레지스트 패턴의 애싱은
    상기 2차 포토레지스트가 제2 접촉홀을 통해 노출된 무기 게이트 절연막의 식각 에지면을 차단하도록 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  21. 제 16 항에 있어서,
    상기 게이트 패턴군은 상기 게이트 라인과 연결된 게이트 전극 및 상기 공통라인과 연결되고 화소 영역에 나란한 공통전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 유기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴 및 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인의 교차부에서 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인과 연결된 소스 전극, 상기 활성층이 노출된 채널부를 사이에 두고 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스/드레인 패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  23. 제 22 항에 있어서,
    상기 화소 영역에 상기 공통 전극과 나란한 화소 전극 핑거부를 상기 게이트 패드 상부 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20120089151A (ko) * 2011-02-01 2012-08-09 삼성디스플레이 주식회사 박막트랜지스터 기판 및 그의 제조방법

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