KR20030082649A - 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그제조방법 - Google Patents
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Abstract
본 발명은 제조공정 중에 오드 데이터라인과 이븐 데이터라인 간에 등전위를 형성하여 정전기를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명의 박막트랜지스터 어레이 기판은 박막트랜지스터와, 박막트랜지스터에 접속된 신호라인들과, 박막트랜지스터 및 신호라인들을 보호하는 보호막과, 컨택홀을 통해 박막트랜지스터에 접속된 화소전극을 포함하는 박막트랜지스터 어레이 기판에서, 신호라인들 중 오드 신호라인들에 공통으로 접속된 오드 쇼팅바와; 신호라인들 중 이븐 신호라인들에 공통으로 접속된 이븐 쇼팅바와; 오드 신호라인들과 이븐 신호라인들을 공통으로 접속시켜 보호막의 패터닝 공정 이전까지 등전위를 형성하는 등전위라인과; 보호막의 패터닝 공정에서 형성되어 오드 신호라인들과 이븐 신호라인들 사이마다 등전위라인을 오픈시키는 오픈홀을 구비하는 것을 특징으로 한다.
Description
본 발명은 정전기 방지를 위한 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로, 특히 제조공정 중에 오드 데이터라인과 이븐 데이터라인 간에 등전위를 형성하여 정전기를 방지할 수 있는 박막트랜지스터 어레이기 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막트랜지스터 어레이 기판은 게이트라인들 및 데이터라인들과, 그 게이트라인들과 데이터라인들의 교차부마다 스위치소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터에 접속된 화소전극 등으로 구성된다. 게이트라인들과 데이터라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막트랜지스터는 게이트라인에 공급되는 스캔신호에 응답하여 데이터라인에공급되는 화소전압신호를 화소전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통전극 등으로 구성된다.
액정패널은 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하여 완성하게 된다.
특히 박막트랜지스터 어레이 기판은 제조공정 후에 신호라인들의 쇼트, 단선 등과 같은 라인불량과 박막트랜지스터의 불량 등을 검출하기 위한 신호검사 과정을 거치게 된다. 신호검사 과정을 위하여 박막트랜지스터 어레이 기판에는 게이트라인들과 데이터라인들 각각의 오드(Odd) 라인들과 이븐(Even) 라인들로 구분하여 접속된 오드 쇼팅바와 이븐 쇼팅바가 마련된다. 구체적으로, 게이트라인들의 검사는 오드 게이트라인들에 공통 접속된 게이트 오드 쇼팅바와 이븐 게이트라인들에 공통 접속된 게이트 이븐 쇼팅바를 이용하여 하게 된다. 데이터라인들의 검사는 오드 데이터라인들에 공통 접속된 데이터 오드 쇼팅바와 이븐 데이터라인들에 공통 접속된 데이터 이븐 쇼팅바를 이용하여 라인불량을 검출하게 된다.
실제로, 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판은 도 1에 도시된 바와 같이 게이트라인(1)과 데이터라인(3)의 교차부마다 형성된 박막트랜지스터(5)와, 박막트랜지스터(5)와 접속된 화소전극(15)과, 화소전극(15)과 이전단 게이트라인(1)의 중첩부에 형성된 스토리지 캐패시터(17)와, 게이트라인(1)에 접속되는 게이트 패드부(도시하지 않음)와; 데이터라인(3)에 접속된 데이터패드부(31)를포함하는 어레이 영역과; 데이터패드부(31)를 경유하여 오드 데이터라인들(2)에 공통 접속된 오드 쇼팅바(8)와, 이븐 데이터라인들(4)에 공통 접속된 이븐 쇼팅바(6)를 포함하는 쇼팅바 영역을 구비한다.
게이트라인(1)과 데이터라인(3)은 게이트절연막을 사이에 두고 절연되게 교차된다. 게이트라인(1)과 데이터라인(3)의 교차부마다 형성되는 박막트랜지스터(5)는 게이트라인(1)에 접속된 게이트전극(7)과, 데이터라인(3)에 접속된 소스전극(9)과, 화소전극(15)에 접속된 드레인전극(11)과, 게이트 전극(7)과 중첩되고 소스전극(9)과 드레인전극(11) 사이에 채널을 형성하는 활성층(도시하지 않음)을 구비한다. 활성층은 통상 데이터라인(3)을 따라 신장된다. 활성층 위에는 채널부를 제외한 영역에 오믹접촉층이 형성된다. 이러한 박막트랜지스터(5)는 게이트라인(1)에 공급되는 스캔신호에 응답하여 데이터라인(3)에 공급되는 화소전압신호가 화소전극(15)에 충전되어 유지되게 한다.
화소전극(15)은 보호막(도시하지 않음)을 관통하는 제1 컨택홀(13)을 통해 박막트랜지스터(5)의 드레인 전극(11)과 접속된다. 화소전극(15)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 어레이 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(15)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(17)는 이전단 게이트라인(1)과, 그 게이트라인(1)과 게이트 절연막 사이에 두고 중첩되는 스토리지 전극(19)과, 그 스토리지 전극(19)과 보호막을 사이에 두고 중첩됨과 아울러 그 보호막에 형성된 제2 컨택홀(21)을 경유하여 접속된 화소전극(15)으로 구성된다. 이러한 스토리지 캐패시터(17)는 화소전극(15)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
데이터라인(3)은 데이터링크(23) 및 데이터 패드부(31)를 경유하여 데이터 드라이버와 접속되고, 게이트라인(1)도 게이트링크 및 게이트 패드부를 경유하여 통해 게이트 드라이버와 접속된다.
데이터 패드부(31)는 데이터라인(3)으로부터 데이터링크(23)를 경유하여 연장되는 데이터패드(25)와, 보호막을 관통하는 제3 컨택홀(29)을 통해 데이터패드(25)와 접속된 데이터 패드 보호전극(27)으로 구성된다.
데이터 쇼팅바 중 오드 쇼팅바(8)는 데이터 패드부(31)를 경유하여 오드 데이터라인들(2)과 공통 접속되고, 이븐 쇼팅바(6)는 데이터 패드부(31)를 경유하여 이븐 데이터라인들(4)과 공통 접속된다.
오드 쇼팅바(8)는 데이터라인들(3)과 함께 소스/드레인 금속층으로 형성된다. 이와 달리, 이븐 쇼팅바(6)는 그를 가로지르는 오드 데이터라인들(2)과 절연되도록 게이트 금속층으로 형성된다. 게이트 금속층으로 형성된 이븐 쇼팅바(6)는 도 2에 도시된 바와 같이 제4 컨택홀(12)에 걸쳐 형성된 컨택전극(10)을 통해 소스/드레인 금속층으로 형성된 이븐 데이터라인들(4)과 접속된다. 박막트랜지스터 어레이 기판이 완성되면 오드 쇼팅바(8)와 이븐 쇼팅바(6)를 이용하여 데이터라인들(1)의 불량검사를 하게 된다. 이어서, 이븐 쇼팅바(6)와 데이터 패드부(31)사이의 스크라이빙선을 따라 데이터 쇼팅바(6, 8)를 절단해내게 된다.
도 2는 도 1에 도시된 데이터 쇼팅바 영역을 A-A'선 및 B-B'선을 따라 절단하여 도시한 단면도이다.
도 2를 참조하면, 하부기판(14) 상에 게이트 금속층으로 이루어진 이븐 쇼팅바(6)가 형성되고, 그 위에 게이트절연막(16)이 형성된다. 게이트절연막(16) 위에는 소스/드레인 금속층으로 이루어진 오드 데이터라인들(2) 및 이븐 데이터라인들(4)과 오드 쇼팅바(8)가 형성되고, 그 위에 보호막(18)이 형성된다. 그리고, 이븐 데이터라인들(4)과 이븐 쇼팅바(6)가 노출되도록 게이트절연막(14)과 보호막(18)을 관통하는 컨택홀(12)이 형성되고, 그 컨택홀(12)에 걸쳐 컨택전극(10)이 형성되어 서로 다른 금속층으로 이루어진 이븐 데이터라인들(4)과 이븐 쇼팅바(6)가 접속되게 한다.
도 3a 내지 도 3d를 참조하여 데이터 쇼팅바 영역의 제조방법을 박막트랜지스터 어레이 기판의 제조방법과 결부하여 상세히 하면 다음과 같다.
도 3a를 참조하면, 하부기판(14) 상에 이븐 데이터 쇼팅바(6)가 형성된다.
이븐 데이터 쇼팅바(6)는 하부기판(14) 상에 스퍼터링등의 증착방법으로 게이트 금속물질을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 이븐 데이터 쇼팅바(6)는 도 1에 도시된 어레이 내의 게이트라인(1), 게이트전극(7) 등을 포함하는 게이트 패턴들과 함께 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 이븐 쇼팅바(6)가 형성된 하부기판(14) 상에 게이트절연막(16)과 데이터라인들(2, 4) 및 오드 쇼팅바(8)가 적층된다.
게이트 절연막(16)은 게이트 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 전면증착하여 형성하게 된다. 게이트 절연물질로는 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용된다. 이어서, 게이트 절연막(16) 상에 비정질실리콘층 및 n+ 비정질실리콘층을 순차 적층한 후 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 도 1에 도시된 어레이내의 활성층 및 오믹접촉층을 형성하게 된다.
데이터라인들(2, 4)과 오드 쇼팅바(8)는 게이트 절연막(16) 상에 스퍼터링 등의 증착방법으로 소스/드레인 금속물질을 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 데이터라인들(2, 4)과 오드 쇼팅바(8)는 도 1에 도시된 어레이 내의 데이터라인(3), 소스 전극(9) 및 드레인 전극(11), 스토리지 전극(19), 데이터패드(25) 등을 포함하는 소스/드레인 패턴들과 함께 형성된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 콘택홀(12)을 포함하는 보호막(18)이 형성된다.
보호막(18)은 절연물질을 PECVD 등의 증착방법으로 전면증착함으로써 형성하게 된다. 보호막(18)의 절연물질로는 게이트 절연막(16)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. 이븐 쇼팅바(6)의 제4 컨택홀(12)은 제4 마스크를 이용한포토리쏘그래피 공정과 식각공정으로 보호막(18) 및 게이트절연막(16)을 패터닝함으로써 도 1에 도시된 어레이 내의 다수의 컨택홀들(13, 21, 29)과 함께 형성된다.
도 3d를 참조하면, 제4 콘택홀(12)에 걸쳐 컨택전극(10)이 형성된다.
컨택전극(10)은 보호막(18) 상에 투명전극물질을 스퍼터링 등의 증착방법으로 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 컨택전극(10)은 도 1에 도시된 어레이 내의 화소전극(15), 데이터 패드 보호전극(27) 등을 포함하는 투명전극 패턴들과 함께 형성된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이러한 박막트랜지스터 어레이 기판에서 제조공정 중에 이븐 데이터라인들(4)이 상대적으로 정전기에 취약한 특성을 가지게 된다. 이는 이븐 데이터라인들(4) 각각이 소스/드레인 금속층 패터닝 이후부터 컨택전극(10)이 형성될 때까지 독립적으로 분리되어 있기 때문이다. 이와 달리, 오드 데이터라인들(2)은 동일한 소스/드레인 금속층으로 형성되는 오드 쇼팅바(8)에 의해 공통 접속된다. 이에 따라, 소스/드레인 금속층 패터닝 이후 정전기가 유입되는 경우 오드 쇼팅바(8)에 의해 공통으로 접속된 오드 데이터라인들(2)에서는 정전기 성분이 확산되어 약해지게 됨으로써 정전기에 의한 손상을 입지 않게 된다. 그러나, 이븐 데이터라인들(4) 각각은 컨택전극(10)이 형성되어 이븐 쇼팅바(8)에 의해 공통적으로 접속될 때까지 독립적으로 분리되어 있게 된다. 이에 따라, 컨택전극(10)이 형성되기 전에 이븐 데이터라인들(4)로 정전기가 유입되는 경우 그 정전기에 의해 이븐 데이터라인들(4)에 접속된 박막트랜지스터들이 손상되거나 이븐 데이터라인들(4)과 게이트라인의 교차부 등에서 절연파괴 등과 같은 불량이 발생하게 된다.
따라서, 본 발명의 목적은 제조공정 중에 정전기 손상을 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
도 1은 종래의 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1에 도시된 데이터 쇼팅바 영역을 A-A'선과 B-B'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3e는 도 2에 도시된 데이터 쇼팅바 영역의 제조방법을 단계적으로 도시한 단면도들.
도 4는 5마스크 공정을 채용한 본 발명의 실시 예에 따른 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 데이터 쇼팅바 영역을 C-C'선과 D-D'선을 따라 절단하여 도시한 단면도.
도 6a 내지 도 6e는 도 5에 도시된 데이터 쇼팅바 영역을 5마스크 공정으로 제조하는 방법을 단계적으로 도시한 단면도들.
도 7은 4마스크 공정을 채용한 본 발명의 다른 실시 예에 따른 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도.
도 8은 도 7에 도시된 데이터 쇼팅바 영역을 E-E'선과 F-F'선을 따라 절단하여 도시한 단면도.
도 9a 내지 도 9d는 도 8에 도시된 데이터 쇼팅바 영역을 4마스크 공정으로 제조하는 방법을 단계적으로 도시한 단면도들.
<도면의 주요부분에 대한 부호의 간단한 설명>
1, 41, 71 : 게이트라인 2, 22, 72 : 오드 데이터라인
3, 43, 73 : 데이터라인 4, 24, 74 : 이븐 데이터라인
5, 45, 75 : 박막트랜지스터 6, 26, 76 : 이븐 쇼팅바
7, 47, 77 : 게이트전극 8, 28, 78 : 오드 쇼팅바
9, 49, 79 : 소스전극 10, 30, 80 : 컨택전극
11, 51, 81 : 드레인전극 12, 32, 82 : 제4 컨택홀
13, 53, 83 : 제1 컨택홀 14, 44, 54, 94 : 하부기판
15, 55, 85 : 화소전극 16, 46, 56, 96 : 게이트절연막
17, 57, 87 : 스토리지 캐패시터 18, 48, 58, 98 : 보호막
19, 59, 89 : 스토리지 전극 21, 61, 91 : 제2 컨택홀
23, 63, 93 : 데이터링크 25, 65, 95 : 데이터패드
27, 67, 97 : 데이터 패드 보호전극 29, 69, 99 : 제3 컨택홀
31, 42, 101 : 데이터 패드부 34, 84 : 등전위라인
36, 86 : 오픈홀 60 : 비정질실리콘층
62 : n+ 실리콘층
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 박막트랜지스터와, 박막트랜지스터에 접속된 신호라인들과, 박막트랜지스터 및 신호라인들을 보호하는 보호막과, 컨택홀을 통해 박막트랜지스터에 접속된 화소전극을 포함하는 박막트랜지스터 어레이 기판에서, 신호라인들 중 오드 신호라인들에 공통으로 접속된 오드 쇼팅바와; 신호라인들 중 이븐 신호라인들에 공통으로 접속된 이븐 쇼팅바와; 오드 신호라인들과 이븐 신호라인들을 공통으로 접속시켜 보호막의 패터닝 공정 이전까지 등전위를 형성하는 등전위라인과; 보호막의 패터닝 공정에서 형성되어 오드 신호라인들과 이븐 신호라인들 사이마다 등전위라인을 오픈시키는 오픈홀을 구비하는 것을 특징으로 한다.
특히, 등전위라인은 박막트랜지스터에 데이터신호를 공급하는 데이터라인들에 공통 접속된 것을 특징으로 한다.
또한, 오드 쇼팅바 및 이븐 쇼팅바 중 어느 하나의 쇼팅바는 데이터라인들 및 등전위라인과 동일하게 소스/드레인 금속층으로 형성되고, 다른 쇼팅바는 소스/드레인 금속층과 게이트절연막을 사이에 둔 게이트 금속층으로 형성된 것을 특징으로 한다.
여기서 게이트 금속층으로 형성된 쇼팅바는 소스/드레인 금속층으로 형성된 데이터라인들과 컨택홀을 경유하여 형성된 컨택전극을 통해 전기적으로 접속된 것을 특징으로 한다.
그리고, 상기 오픈홀은 상기 보호막 및 상기 등전위라인을 관통하여 형성된 것을 특징으로 한다.
더불어, 소스/드레인 금속층으로 형성되는 쇼팅바와 데이터라인들, 그리고 등전위라인의 하부에는 반도체층이 추가로 형성된 것을 특징으로 한다.
이 경우 오픈홀은 보호막, 등전위라인, 그리고 반도체층을 관통하여 형성된 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판 제조방법은 박막트랜지스터들과, 박막트랜지스터에 접속된 신호라인들과, 박막트랜지스터들 및 신호라인들을 보호하는 보호막과, 보호막을 관통하는 컨택홀을 통해 박막트랜지스터에 접속된 화소전극과, 신호라인들 중 오드 신호라인들에 공통 접속된 오드 쇼팅바와, 이븐 신호라인들에 공통 접속된 이븐 쇼팅바를 포함하는 박막트랜지스터 어레이 기판의 제조방법에서, 하부기판 상에 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 그리고 이븐 쇼팅바와 함께 오드 신호라인들과 이븐 신호라인들을 공통으로 접속시켜 등전위를 형성하게 하는 등전위라인을 형성하는 단계와; 신호라인들, 박막트랜지스터들과 쇼팅바들의 원하는 부분을 부분적으로 노출시키는 다수의 컨택홀들과 함께 오드 신호라인들과 이븐 신호라인들 사이마다 등전위라인을 오픈시키는 오픈홀을 형성하는 단계와; 화소전극과 함께 컨택홀들에 걸쳐 형성되는 컨택전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 등전위라인은 신호라인들 중 박막트랜지스터에 데이터신호를 공급하는 데이터라인들과 공통 접속되도록 형성하는 것을 특징으로 한다.
특히 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 이븐 쇼팅바, 그리고 등전위라인을 형성하는 단계는; 하부기판 상에 신호라인들에 포함되는 게이트라인, 박막트랜지스터에 포함되는 게이트전극, 그리고 오드 및 이븐 쇼팅바와 어느 하나의 쇼팅바를 포함하는 게이트 패턴들을 형성하는 단계와; 게이트패턴들이 형성된 하부기판 상에 게이트절연막을 전면 증착하는 단계와; 게이트절연막 상에 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와; 반도체패턴이 형성된 게이트절연막 상에 신호라인들에 포함되는 데이터라인, 박막트랜지스터에 포함되는 소스 및 드레인 전극, 다른 쇼팅바, 그리고 등전위라인을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 한다.
이와 달리, 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 이븐 쇼팅바, 그리고 등전위라인을 형성하는 단계는; 하부기판 상에 신호라인들에 포함되는 게이트라인, 박막트랜지스터에 포함되는 게이트전극, 그리고 오드 및 이븐 쇼팅바와 어느 하나의 쇼팅바를 포함하는 게이트 패턴들을 형성하는 단계와; 게이트패턴들이 형성된 하부기판 상에 게이트절연막을 전면 증착하는 단계와; 게이트절연막 상에 반도체층과 소스/드레인 금속층을 순차 적층한 후 패터닝하여 박막트랜지스터의 채널부 포함하는 반도체패턴과, 신호라인들에 포함되는 데이터라인, 박막트랜지스터에 포함되는 소스 및 드레인 전극, 다른 쇼팅바, 그리고 등전위라인을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서 오픈홀은 보호막, 등전위라인, 그리고 반도체패턴을 관통하여 형성된 것을 특징으로 한다.
그리고, 게이트 금속층으로 형성된 쇼팅바는 소스/드레인 금속층으로 형성된 오드 또는 이븐 데이터라인들과 컨택홀을 경유하여 형성된 컨택전극을 통해 전기적으로 접속되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 도 4 내지 도 9d를 참조하여 상세하게 설명하기로 한다.
도 4는 5마스크 공정을 채용한 본 발명의 실시 예에 따른 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도이다.
도 4에 도시된 박막트랜지스터 어레이 기판은 게이트라인(41)과 데이터라인(43)의 교차부마다 형성된 박막트랜지스터(45)와, 박막트랜지스터(45)와 접속된 화소전극(55)과, 화소전극(55)과 이전단 게이트라인(41)의 중첩부에 형성된 스토리지 캐패시터(57)와, 게이트라인(41)에 접속되는 게이트 패드부(도시하지 않음)와; 데이터라인(43)에 접속된 데이터 패드부(42)를 포함하는 어레이 영역과; 데이터 패드부(42)를 경유하여 오드 데이터라인들(22)에 공통 접속된 오드 쇼팅바(28)와, 데이터 패드부(42)를 경유하여 이븐 데이터라인들(24)에 공통 접속된 이븐 쇼팅바(26)로 구성된 데이터 쇼팅바와, 보호막의 패터닝 공정 이전까지 오드 데이터라인들(22)과 이븐 데이터라인들(22)을 공통 접속시키기 위한 등전위 라인(34)을 포함하는 쇼팅바 영역을 구비한다.
게이트라인(41)과 데이터라인(43)은 게이트절연막을 사이에 두고 절연되게 교차된다. 게이트라인(41)과 데이터라인(43)의 교차부마다 형성되는 박막트랜지스터(45)는 게이트라인(41)에 접속된 게이트전극(47)과, 데이터라인(43)에 접속된 소스전극(49)과, 화소전극(55)에 접속된 드레인전극(51)과, 게이트전극(47)과 중첩되고 소스전극(49)과 드레인전극(51) 사이에 채널을 형성하는 활성층(도시하지 않음)을 구비한다. 활성층은 통상 데이터라인(43)을 따라 신장된다. 활성층 위에는 채널부를 제외한 영역에 오믹접촉층이 형성된다. 이러한 박막트랜지스터(45)는 게이트라인(41)에 공급되는 스캔신호에 응답하여 데이터라인(43)에 공급되는 화소전압신호가 화소전극(55)에 충전되어 유지되게 한다.
화소전극(55)은 보호막(도시하지 않음)을 관통하는 제1 컨택홀(53)을 통해 박막 트랜지스터(45)의 드레인전극(51)과 접속된다. 화소전극(55)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 어레이 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(55)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(57)는 이전단 게이트라인(41)과, 그 게이트라인(41)과 게이트 절연막 사이에 두고 중첩되는 스토리지 전극(59)과, 그 스토리지 전극(59)과 보호막을 사이에 두고 중첩됨과 아울러 그 보호막에 형성된 제2 컨택홀(61)을 경유하여 접속된 화소전극(55)으로 구성된다. 이러한 스토리지 캐패시터(57)는 화소전극(55)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
데이터 라인(43)은 데이터링크(63) 및 데이터 패드부(71)를 경유하여 데이터 드라이버와 접속되고, 게이트 라인(41)도 게이트링크 및 게이트 패드부를 경유하여 통해 게이트 드라이버와 접속된다.
데이터 패드부(42)는 데이터라인(43)으로부터 데이터링크(63)를 경유하여 연장되는 데이터패드(65)와, 보호막을 관통하는 제3 컨택홀(69)을 통해 데이터패드(65)와 접속된 데이터 패드 보호전극(67)으로 구성된다.
데이터 쇼팅바 중 오드 쇼팅바(28)는 데이터 패드부(42)를 경유하여 오드 데이터라인들(22)과 공통 접속되고, 이븐 쇼팅바(26)는 데이터 패드부(42)를 경유하여 이븐 데이터라인들(24)과 공통 접속된다.
오드 쇼팅바(28)와 등전위 라인(34)은 오드 및 이븐 데이터라인(22, 24)들과 함께 소스/드레인 금속층으로 형성된다. 이와 달리, 이븐 쇼팅바(26)는 그를 가로지르는 오드 데이터라인들(22)과 절연되도록 게이트 금속층으로 형성된다. 게이트 금속층으로 형성된 이븐 쇼팅바(26)는 도 5에 도시된 바와 같이 제4 컨택홀(32)에걸쳐 형성된 컨택전극(30)을 통해 소스/드레인 금속층으로 형성된 이븐 데이터라인들(24)과 접속된다. 등전위라인(34)은 소스/드레인 금속층의 패터닝 공정에서 부터 보호막 패터닝 공정 이전까지 데이터라인들(43)을 공통 접속시켜 등전위를 형성하게 한다. 이에 따라, 상기 공정 중에 정전기가 데이터라인들(43)로 유입되는 경우 공통 접속된 데이터라인들(43)을 통해 정전기가 확산됨으로써 그 정전기에 의한 박막트랜지스터 손상, 절연파괴 등과 같은 정전기 손상을 방지할 수 있게 된다. 이러한 등전위라인(34)은 보호막의 패터닝 공정에 의한 오픈홀들(36)을 통해 이븐 및 오드 데이터라인들(22, 24) 사이에서 오픈된다. 박막트랜지스터 어레이 기판이 완성되면 오드 쇼팅바(28)와 이븐 쇼팅바(26)를 이용하여 데이터라인들(43)의 불량검사를 하게 된다. 이어서, 등전위라인(34)과 데이터 패드부(42) 사이의 스크라이빙선을 따라 데이터 쇼팅바(26, 28)를 절단해내게 된다.
도 5는 도 4에 도시된 데이터 쇼팅바 영역을 C-C'선 및 D-D'선을 따라 절단하여 도시한 단면도이다.
도 5에 도시된 데이터 쇼팅바 영역에는 하부기판(44) 상에 게이트 금속층으로 이루어진 이븐 쇼팅바(26)가 형성되고, 그 위에 게이트절연막(46)이 형성된다. 게이트절연막(46) 위에는 소스/드레인 금속층으로 이루어진 오드 데이터라인들(22) 및 이븐 데이터라인들(24), 오드 쇼팅바(28), 그리고 등전위라인(34)이 형성되고, 그 위에 보호막(48)이 형성된다. 그리고, 이븐 데이터라인들(24)과 이븐 쇼팅바(32)가 노출되도록 게이트절연막(44)과 보호막(48)을 관통하는 컨택홀(32)과, 오드 및 이븐 데이터라인들(22, 24) 사이의 등전위라인(34)이 오픈되도록 보호막(48)과 등전위라인(34)을 관통하는 오픈홀(36)이 형성된다. 컨택홀(32)에는 컨택전극(30)이 형성되어 서로 다른 금속층으로 이루어진 이븐 데이터라인들(24)과 이븐 쇼팅바(26)가 접속되게 한다.
도 6a 내지 도 6d를 참조하여 도 5에 도시된 데이터 쇼팅바 영역의 제조방법을 5마스크 공정을 이용한 박막트랜지스터 어레이 기판의 제조방법과 결부하여 상세히 하면 다음과 같다.
도 6a를 참조하면, 하부기판(44) 상에 이븐 데이터 쇼팅바(26)가 형성된다.
이븐 데이터 쇼팅바(26)는 하부기판(44) 상에 스퍼터링 등의 증착방법으로 게이트 금속물질을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 이븐 데이터 쇼팅바(26)는 도 4에 도시된 어레이 내의 게이트라인(41) 및 게이트전극(47) 등을 포하하는 게이트 패턴들과 함께 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 6b를 참조하면, 이븐 쇼팅바(26)가 형성된 하부기판(44) 상에 게이트절연막(46)이 형성되고, 그 위에 오드 및 이븐 데이터라인들(22, 24), 오드 쇼팅바(28), 그리고 등전위라인(34)이 형성된다.
게이트 절연막(46)은 게이트 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 전면증착하여 형성하게 된다. 게이트 절연물질로는 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용된다. 이어서, 게이트 절연막(16) 상에 비정질실리콘층 및 n+ 비정질실리콘층을 순차 적층한 후 제2마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 도 4에 도시된 어레이내의 활성층 및 오믹접촉층을 형성하게 된다.
오드 및 이븐 데이터라인들(22, 24), 오드 쇼팅바(28) 그리고 등전위라인(34)은 게이트 절연막(16) 상에 스퍼터링 등의 증착방법으로 소스/드레인 금속물질을 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 오드 및 이븐 데이터라인들(22, 24), 오드 쇼팅바(28), 그리고 등전위라인(34)은 도 4에 도시된 어레이 내의 데이터라인(43), 소스 전극(49), 드레인 전극(51), 스토리지 전극(59), 데이터 패드(65) 등을 포함하는 소스/드레인 패턴들과 함께 형성된다. 등전위라인(34)은 오드 데이터라인들(22)과 이븐 데이터라인들(24)을 공통접속시켜 등전위를 형성하게 된다. 이에 따라 등전위라인(34)이 오픈될 때까지 오드 및 이븐 데이터라인들(22, 24)에 유입되는 정전기가 공통접속된 오드 및 이븐 데이터라인들(22, 24)에 의해 넓은 영역으로 확산됨으로써 정전기로 초래되는 불량을 방지할 수 있게 된다. 소스/드레인 금속으로는 이후 보호막의 패터닝 공정에서 등전위라인(34)의 오픈을 위하여 몰리브덴(Mo) 등과 같이 건식식각이 가능한 금속을 이용한다.
도 6c를 참조하면, 제4 콘택홀(32)과 오픈홀(36)을 포함하는 보호막(48)이 더 형성된다.
보호막(48)은 절연물질을 PECVD 등의 증착방법으로 전면증착함으로써 형성하게 된다. 보호막(48)의 절연물질로는 게이트 절연막(46)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기절연물질이 이용된다. 이븐 쇼팅바(26)의 제4 컨택홀(32)은 제4 마스크를 이용한 포토리쏘그래피 공정과 건식식각 공정으로 보호막(48) 및 게이트절연막(46)을 패터닝함으로써 도 4에 도시된 어레이 내의 다수의 컨택홀들(53, 61, 69)과 함께 형성된다. 이와 동시에 등전위라인(34)의 오픈을 위한 오픈홀(36)도 건식식각 공정으로 보호막(48)과 등전위라인(34)을 관통하여 형성된다.
도 6d를 참조하면, 제4 컨택홀(32)에 걸쳐 컨택전극(30)이 더 형성된다.
컨택전극(30)은 보호막(48) 상에 투명전극물질을 스퍼터링 등의 증착방법으로 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 컨택전극(30)은 도 4에 도시된 어레이 내의 화소전극(55), 데이터 패드 보호전극(67) 등을 포함하는 투명전극 패턴과 함께 형성된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 본 발명에 따른 박막트랜지스터 어레이 기판 제조방법에서는 등전위라인(34)을 이용하여 소스/드레인 금속층 패터닝 공정에서 부터 보호막(48)의 패터닝 공정 이전까지 오드 및 이븐 데이터라인들(22, 24)을 공통 접속시킴으로써 등전위를 형성하게 된다. 이에 따라, 상기 공정 중에 오드 및 이븐 데이터라인들(22, 24)로 유입된 정전기를 등전위를 형성하는 오드 및 이븐 데이터라인들(22, 24)로 확산시킴으로써 정전기로 인한 손상을 방지할 수 있게 된다.
도 7은 4마스크 공정을 채용한 본 발명의 다른 실시 예에 따른 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도이다.
도 7에 도시된 박막트랜지스터 어레이 기판은 게이트라인(71)과 데이터라인(73)의 교차부마다 형성된 박막트랜지스터(75)와, 박막트랜지스터(75)와 접속된 화소전극(85)과, 화소전극(85)과 이전단 게이트라인(71)의 중첩부에 형성된 스토리지 캐패시터(87)와, 게이트라인(71)에 접속되는 게이트 패드부(도시하지 않음)와; 데이터라인(73)에 접속된 데이터 패드부(101)를 포함하는 어레이 영역과; 데이터 패드부(101)를 경유하여 오드 데이터라인들(72)에 공통 접속된 오드 쇼팅바(78)와, 데이터 패드부(101)를 경유하여 이븐 데이터라인들(74)에 공통 접속된 이븐 쇼팅바(76)로 구성된 데이터 쇼팅바와, 보호막의 패터닝 공정 이전까지 오드 데이터라인들(72)과 이븐 데이터라인들(72)을 공통 접속시키기 위한 등전위 라인(84)을 포함하는 쇼팅바 영역을 구비한다.
게이트라인(71)과 데이터라인(73)은 게이트절연막을 사이에 두고 절연되게 교차된다. 게이트라인(71)과 데이터라인(73)의 교차부마다 형성되는 박막트랜지스터(75)는 게이트라인(71)에 접속된 게이트전극(77)과, 데이터라인(73)에 접속된 소스전극(79)과, 화소전극(85)에 접속된 드레인전극(81)과, 게이트전극(77)과 중첩되고 소스전극(79)과 드레인전극(81) 사이에 채널을 형성하는 활성층(도시하지 않음)을 구비한다. 활성층은 채널부를 포함하고, 데이터라인(73), 소스전극(79), 드레인전극(81), 스토리지전극(89), 데이터 링크 및 패드(93, 95), 오드 쇼팅바(78), 등전위라인(84) 등을 포함하는 소스/드레인 패턴들의 하부에 동일패턴으로 형성된다. 그리고, 활성층 위에는 채널부를 제외한 영역에 오믹접촉층이 형성된다. 이러한 박막 트랜지스터(75)는 게이트라인(71)에 공급되는 스캔신호에 응답하여 데이터라인(73)에 공급되는 화소전압신호가 화소전극(85)에 충전되어 유지되게 한다.
화소전극(85)은 보호막(도시하지 않음)을 관통하는 제1 컨택홀(83)을 통해 박막트랜지스터(75)의 드레인전극(81)과 접속된다. 화소전극(85)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막트랜지스터 어레이 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(85)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(87)는 이전단 게이트라인(71)과, 그 게이트라인(71)과 게이트 절연막 사이에 두고 중첩되는 스토리지 전극(89)과, 그 스토리지 전극(89)과 보호막을 사이에 두고 중첩됨과 아울러 그 보호막에 형성된 제2 컨택홀(91)을 경유하여 접속된 화소전극(85)으로 구성된다. 이러한 스토리지 캐패시터(87)는 화소전극(85)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
데이터 라인(73)은 데이터 링크(93) 및 데이터 패드부(101)를 경유하여 데이터 드라이버와 접속되고, 게이트라인(71)도 게이트링크 및 게이트 패드부를 경유하여 통해 게이트 드라이버와 접속된다.
데이터 패드부(101)는 데이터라인(73)으로부터 데이터링크(93)를 경유하여 연장되는 데이터패드(95)와, 보호막을 관통하는 제3 컨택홀(99)을 통해 데이터패드(95)와 접속된 데이터 패드 보호전극(97)으로 구성된다.
데이터 쇼팅바 중 오드 쇼팅바(78)는 데이터 패드부(101)를 경유하여 오드데이터라인들(72)과 공통 접속되고, 이븐 쇼팅바(76)는 데이터 패드부(101)를 경유하여 이븐 데이터라인들(74)과 공통 접속된다.
오드 쇼팅바(78)와 등전위 라인(84)은 오드 및 이븐 데이터라인(72, 74)들과 함께 소스/드레인 금속층으로 형성된다. 이와 달리, 이븐 쇼팅바(76)는 그를 가로지르는 오드 데이터라인들(72)과 절연되도록 게이트 금속층으로 형성된다. 게이트 금속층으로 형성된 이븐 쇼팅바(76)는 도 8에 도시된 바와 같이 제4 컨택홀(82)에 걸쳐 형성된 컨택전극(80)을 통해 소스/드레인 금속층으로 형성된 이븐 데이터라인들(74)과 접속된다. 등전위라인(84)은 소스/드레인 금속층의 패터닝 공정에서 부터 보호막 패터닝 공정 이전까지 데이터라인들(73)을 공통 접속시켜 등전위를 형성하게 한다. 이에 따라, 상기 공정 중에 정전기가 데이터라인들(73)로 유입되는 경우 공통 접속된 데이터라인들(73)을 통해 정전기가 확산됨으로써 그 정전기에 의한 박막트랜지스터 손상, 절연파괴 등과 같은 정전기 손상을 방지할 수 있게 된다. 이러한 등전위라인(84)은 보호막의 패터닝 공정에 의한 오픈홀들(86)을 통해 이븐 및 오드 데이터라인들(72, 74) 사이에서 오픈된다. 박막트랜지스터 어레이 기판이 완성되면 오드 쇼팅바(78)와 이븐 쇼팅바(76)를 이용하여 데이터라인들(73)의 불량검사를 하게 된다. 이어서, 등전위라인(84)과 데이터 패드부(101) 사이의 스크라이빙선을 따라 데이터 쇼팅바(76, 78)를 절단해내게 된다.
도 8은 도 7에 도시된 데이터 쇼팅바 영역을 E-E'선 및 F-F'선을 따라 절단하여 도시한 단면도이다.
도 8에 도시된 데이터 쇼팅바 영역에는 하부기판(94) 상에 게이트 금속층으로 이루어진 이븐 쇼팅바(76)가 형성되고, 그 위에 게이트절연막(96)이 형성된다. 게이트절연막(96) 위에는 활성층(60) 및 오믹접촉층(62)과 동일한 패턴을 갖는 소스/드레인 금속층으로 이루어진 오드 데이터라인들(72) 및 이븐 데이터라인들(74), 오드 쇼팅바(78), 그리고 등전위라인(84)이 형성되고, 그 위에 보호막(98)이 형성된다. 그리고, 이븐 데이터라인들(74)과 이븐 쇼팅바(82)가 노출되도록 게이트절연막(96)과 보호막(98)을 관통하는 제4 컨택홀(82)과, 오드 및 이븐 데이터라인들(72, 74) 사이의 등전위라인(84)이 오픈되도록 보호막(98), 등전위라인(84), 오믹접촉층(62), 그리고 활성층(60)을 관통하는 오픈홀(86)이 형성된다. 제4 컨택홀(82)에는 컨택전극(80)이 형성되어 서로 다른 금속층으로 이루어진 이븐 데이터라인들(74)과 이븐 쇼팅바(76)가 접속되게 한다. 이 경우, 컨택전극(80)은 이븐 데이터라인들(74) 하부의 오믹접촉층(62) 및 활성층(60)과도 측면 접촉하게 된다.
도 9a 내지 도 9d를 참조하여 데이터 쇼팅바 영역의 제조방법을 4마스크 공정을 이용한 박막트랜지스터 어레이 기판의 제조방법과 결부하여 상세히 하면 다음과 같다.
도 9a를 참조하면, 하부기판(94) 상에 이븐 데이터 쇼팅바(76)가 형성된다.
이븐 데이터 쇼팅바(76)는 하부기판(94) 상에 스퍼터링 등의 증착방법으로 게이트 금속물질을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 이븐 데이터 쇼팅바(76)는 도 7에 도시된 어레이 내의 게이트라인(71) 및 게이트전극(77) 등을 포함하는 게이트 패턴과 함께 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 9b를 참조하면, 이븐 쇼팅바(76)가 형성된 하부기판(94) 상에 게이트절연막(96)이 형성되고, 그 위에 동일패턴을 갖는 활성층(60) 및 오믹접촉층(62)과, 쇼팅바 영역의 소스/드레인 패턴이 형성된다. 쇼팅바 영역의 소스/드레인 패턴은 오드 및 이븐 데이터라인들(72, 74), 오드 쇼팅바(78), 그리고 등전위라인(84)을 포함한다.
게이트 절연막(96)은 게이트 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 전면증착하여 형성하게 된다. 게이트 절연물질로는 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용된다.
그리고, 게이트 절연막(96) 상에 비정질실리콘층, n+ 비정질실리콘층, 소스/드레인 금속층을 순차 적층한다. 이어서 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 상기 세층을 패터닝하게 된다. 이 경우, 소스/드레인 금속층은 습식식각 공정을 통해 패터닝되고, 비정질실리콘층과 n+ 비정질실시콘층은 건식식각 공정을 통해 패터닝된다. 이에 따라, 활성층(60) 및 오믹접촉층(62)과, 오드 및 이븐 데이터라인들(72, 74), 오드 쇼팅바(78) 그리고 등전위라인(84)을 포함하는 쇼팅바 영역의 소스/드레인 패턴이 형성된다. 이러한 쇼팅바 영역의 활성층(60) 및 오믹접촉층(62)과 소스/드레인 금속패턴은 도 7에 도시된 어레이 내의 활성층 및 오믹접촉층과, 데이터라인(73), 소스전극(79), 드레인전극(81), 스토리지 전극(89), 데이터패드(95) 등을 포함하는 어레이 영역의 소스/드레인 패턴과 함께 형성된다. 여기서 등전위라인(84)은 오드 데이터라인들(72)과 이븐 데이터라인들(74)을 공통접속시켜 등전위를 형성하게 된다. 이에 따라 등전위라인(84)이 오픈될 때까지 오드 및 이븐 데이터라인들(72, 74)에 유입되는 정전기가 공통접속된 오드 및 이븐 데이터라인들(72, 74)에 의해 넓은 영역으로 확산됨으로써 정전기로 초래되는 불량을 방지할 수 있게 된다. 소스/드레인 금속으로는 이후 보호막의 패터닝 공정에서 등전위라인(84)의 오픈을 위하여 몰리브덴(Mo) 등과 같이 건식식각이 가능한 금속을 이용한다.
도 9c를 참조하면, 제4 콘택홀(82)과 오픈홀(86)을 포함하는 보호막(98)이 더 형성된다.
보호막(98)은 절연물질을 PECVD 등의 증착방법으로 전면증착함으로써 형성하게 된다. 보호막(98)의 절연물질로는 게이트 절연막(46)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. 이븐 쇼팅바(76)의 제4 컨택홀(82)은 제3 마스크를 이용한 포토리쏘그래피 공정과 건식식각 공정으로 보호막(98) 및 게이트절연막(96)을 패터닝함으로써 도 7에 도시된 어레이 내의 다수의 컨택홀들(83, 91, 99)과 함께 형성된다. 이와 동시에 등전위라인(84)의 오픈을 위한 오픈홀(86)도 건식식각 공정으로 보호막(98)과 등전위라인(84)을 관통하여 형성된다.
도 9d를 참조하면, 제4 컨택홀(82)에 걸쳐 컨택전극(80)이 더 형성된다.
컨택전극(80)은 보호막(98) 상에 투명전극물질을 스퍼터링 등의 증착방법으로 증착한 후 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 이러한 컨택전극(90)은 도 7에 도시된 어레이 내의 화소전극(85), 데이터 패드 보호전극(97) 등을 포함하는 투명전극 패턴과 함께 형성된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 본 발명에 따른 박막트랜지스터 어레이 기판 제조방법에서는 등전위라인(84)을 이용하여 소스/드레인 금속층 패터닝 공정에서 부터 보호막(98)의 패터닝 공정 이전까지 오드 및 이븐 데이터라인들(72, 74)을 공통 접속시킴으로써 등전위를 형성하게 된다. 이에 따라, 상기 공정 중에 오드 및 이븐 데이터라인들(72, 74)로 유입된 정전기를 등전위를 형성하는 오드 및 이븐 데이터라인들(72, 74)로 확산시킴으로써 정전기로 인한 손상을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법에서는 등전위라인을 이용하여 소스/드레인 금속층 패터닝 공정에서 부터 보호막의 패터닝 공정 이전까지 데이터라인들을 공통 접속시킴으로써 등전위를 형성하게 된다. 이에 따라, 상기 공정 중에 데이터라인들로 유입된 정전기를 등전위를 형성하는 데이터라인들로 확산시킴으로써 정전기로 인한 박막트랜지스터의 손상 및 절연파괴 등과 같은 손상을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (13)
- 박막트랜지스터와, 박막트랜지스터에 접속된 신호라인들과, 상기 박막트랜지스터 및 신호라인들을 보호하는 보호막과, 컨택홀을 통해 상기 박막트랜지스터에 접속된 화소전극을 포함하는 박막트랜지스터 어레이 기판에 있어서,상기 신호라인들 중 오드 신호라인들에 공통으로 접속된 오드 쇼팅바와;상기 신호라인들 중 이븐 신호라인들에 공통으로 접속된 이븐 쇼팅바와;상기 오드 신호라인들과 이븐 신호라인들을 공통으로 접속시켜 상기 보호막의 패터닝 공정 이전까지 등전위를 형성하는 등전위라인과;상기 보호막의 패터닝 공정에서 형성되어 상기 오드 신호라인들과 이븐 신호라인들 사이마다 상기 등전위라인을 오픈시키는 오픈홀을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 등전위라인은 상기 박막트랜지스터에 데이터신호를 공급하는 데이터라인들에 공통 접속된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 오드 쇼팅바 및 이븐 쇼팅바 중 어느 하나의 쇼팅바는 상기 데이터라인들 및 등전위라인과 동일하게 소스/드레인 금속층으로 형성되고, 다른 쇼팅바는 상기 소스/드레인 금속층과 게이트절연막을 사이에 둔 게이트 금속층으로 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 3 항에 있어서,상기 게이트 금속층으로 형성된 쇼팅바는 상기 소스/드레인 금속층으로 형성된 데이터라인들과 컨택홀을 경유하여 형성된 컨택전극을 통해 전기적으로 접속된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 3 항에 있어서,상기 오픈홀은 상기 보호막 및 상기 등전위라인을 관통하여 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 3 항에 있어서,상기 소스/드레인 금속층으로 형성되는 쇼팅바와 데이터라인들, 그리고 등전위라인의 하부에는 반도체층이 추가로 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 6 항에 있어서,상기 오픈홀은 상기 보호막, 상기 등전위라인, 그리고 상기 반도체층을 관통하여 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 박막트랜지스터들과, 상기 박막트랜지스터에 접속된 신호라인들과, 상기 박막트랜지스터들 및 신호라인들을 보호하는 보호막과, 상기 보호막을 관통하는 컨택홀을 통해 상기 박막트랜지스터에 접속된 화소전극과, 상기 신호라인들 중 오드 신호라인들에 공통 접속된 오드 쇼팅바와, 상기 이븐 신호라인들에 공통 접속된 이븐 쇼팅바를 포함하는 박막트랜지스터 어레이 기판의 제조방법에 있어서,하부기판 상에 상기 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 그리고 이븐 쇼팅바와 함께 상기 오드 신호라인들과 이븐 신호라인들을 공통으로 접속시켜 등전위를 형성하게 하는 등전위라인을 형성하는 단계와;상기 신호라인들, 박막트랜지스터들과 상기 쇼팅바들의 원하는 부분을 부분적으로 노출시키는 다수의 컨택홀들과 함께 상기 오드 신호라인들과 이븐 신호라인들 사이마다 상기 등전위라인을 오픈시키는 오픈홀을 형성하는 단계와;상기 화소전극과 함께 상기 컨택홀들에 걸쳐 형성되는 컨택전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 등전위라인은 상기 신호라인들 중 상기 박막트랜지스터에 데이터신호를 공급하는 데이터라인들과 공통 접속되도록 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 이븐 쇼팅바, 그리고 등전위라인을 형성하는 단계는상기 하부기판 상에 상기 신호라인들에 포함되는 게이트라인, 상기 박막트랜지스터에 포함되는 게이트전극, 그리고 상기 오드 및 이븐 쇼팅바와 어느 하나의 쇼팅바를 포함하는 게이트 패턴들을 형성하는 단계와;상기 게이트패턴들이 형성된 하부기판 상에 게이트절연막을 전면 증착하는 단계와;상기 게이트절연막 상에 상기 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와;상기 반도체패턴이 형성된 게이트절연막 상에 상기 신호라인들에 포함되는 데이터라인, 상기 박막트랜지스터에 포함되는 소스 및 드레인 전극, 다른 쇼팅바, 그리고 등전위라인을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 신호라인들, 박막트랜지스터들, 오드 쇼팅바, 이븐 쇼팅바, 그리고 등전위라인을 형성하는 단계는상기 하부기판 상에 상기 신호라인들에 포함되는 게이트라인, 상기 박막트랜지스터에 포함되는 게이트전극, 그리고 상기 오드 및 이븐 쇼팅바와 어느 하나의쇼팅바를 포함하는 게이트 패턴들을 형성하는 단계와;상기 게이트패턴들이 형성된 하부기판 상에 게이트절연막을 전면 증착하는 단계와;상기 게이트절연막 상에 반도체층과 소스/드레인 금속층을 순차 적층한 후 패터닝하여 상기 박막트랜지스터의 채널부 포함하는 반도체패턴과, 상기 신호라인들에 포함되는 데이터라인, 상기 박막트랜지스터에 포함되는 소스 및 드레인 전극, 다른 쇼팅바, 그리고 상기 등전위라인을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 11 항에 있어서,상기 오픈홀은 상기 보호막, 상기 등전위라인, 그리고 상기 반도체패턴을 관통하여 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 10 항 및 제 11 항 중 어느 한 항에 있어서,상기 게이트 금속층으로 형성된 쇼팅바는 상기 소스/드레인 금속층으로 형성된 오드 또는 이븐 데이터라인들과 컨택홀을 경유하여 형성된 컨택전극을 통해 전기적으로 접속되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482343B1 (ko) * | 2002-10-07 | 2005-04-14 | 엘지.필립스 엘시디 주식회사 | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 |
| KR101137865B1 (ko) * | 2005-06-21 | 2012-04-20 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판 |
| KR101392155B1 (ko) * | 2006-09-22 | 2014-05-12 | 삼성디스플레이 주식회사 | 표시기판 및 표시기판용 모기판의 제조 방법 |
| US9076362B2 (en) | 2006-09-22 | 2015-07-07 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing a motherboard for the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100717184B1 (ko) * | 2003-08-01 | 2007-05-11 | 비오이 하이디스 테크놀로지 주식회사 | 액정 디스플레이 패널 |
| US7105367B2 (en) * | 2003-12-30 | 2006-09-12 | Lg.Philips Lcd Co., Ltd. | Method of manufacturing array substrate for liquid crystal display device |
| KR100661725B1 (ko) * | 2004-12-30 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| CN101504499B (zh) * | 2008-02-04 | 2011-08-31 | 北京京东方光电科技有限公司 | Tft-lcd的数据线引线区的结构及其制作方法 |
| US9158166B2 (en) | 2013-05-08 | 2015-10-13 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Shorting strip structure of liquid crystal display panel and liquid crystal display panel |
| CN103235433B (zh) * | 2013-05-08 | 2015-11-11 | 深圳市华星光电技术有限公司 | 液晶显示面板的短接条结构及液晶显示面板 |
| KR102118332B1 (ko) * | 2013-08-12 | 2020-06-04 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
| KR102106006B1 (ko) * | 2013-08-14 | 2020-05-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN104218042B (zh) * | 2014-09-02 | 2017-06-09 | 合肥鑫晟光电科技有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN104299975B (zh) * | 2014-10-28 | 2017-05-31 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制作方法 |
| KR102073636B1 (ko) * | 2016-09-13 | 2020-02-05 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 |
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| KR100232177B1 (ko) * | 1996-07-22 | 1999-12-01 | 구본준 | 액정 표시 장치의 쇼팅바 및 그의 제조방법 |
| KR100436008B1 (ko) * | 1996-09-23 | 2004-09-10 | 삼성전자주식회사 | 정전기방지형액정표시장치및그제조방법 |
| KR100244449B1 (ko) * | 1997-02-11 | 2000-02-01 | 구본준 | 박막 트랜지스터 검사용 단락 배선을 갖는 액정 표시 장치와 그 제조 방법(liquid crystal display having shorting bar for testing tft and method for manufacturing the same) |
| JPH10339886A (ja) * | 1997-06-09 | 1998-12-22 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| JPH112839A (ja) * | 1997-06-10 | 1999-01-06 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| KR100271038B1 (ko) * | 1997-09-12 | 2000-11-01 | 구본준, 론 위라하디락사 | 전기적 특성 검사를 위한 단락 배선의 제조 방법 및 그 단락 배선을 포함하는 액티브 기판의 구조(a method for manufacturing a shorting bar probing an electrical state and a structure of an lcd comprising the shorting bar) |
| KR100281058B1 (ko) * | 1997-11-05 | 2001-02-01 | 구본준, 론 위라하디락사 | 액정표시장치 |
| KR100293981B1 (ko) * | 1998-08-21 | 2001-07-12 | 윤종용 | 액정표시장치 |
| KR100318541B1 (ko) * | 1999-03-19 | 2001-12-22 | 윤종용 | 액정 표시 장치 및 그 제조 방법 |
| KR100346045B1 (ko) * | 1999-10-25 | 2002-07-24 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 액정표시장치용 어레이기판 제조방법 |
| KR100679518B1 (ko) * | 2000-07-13 | 2007-02-07 | 엘지.필립스 엘시디 주식회사 | 액정표장치용 어레이기판과 그 제조방법 |
| KR100353955B1 (ko) * | 2000-12-20 | 2002-09-28 | 엘지.필립스 엘시디 주식회사 | 신호라인 검사를 위한 액정표시장치 |
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2002
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482343B1 (ko) * | 2002-10-07 | 2005-04-14 | 엘지.필립스 엘시디 주식회사 | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 |
| KR101137865B1 (ko) * | 2005-06-21 | 2012-04-20 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판 |
| KR101392155B1 (ko) * | 2006-09-22 | 2014-05-12 | 삼성디스플레이 주식회사 | 표시기판 및 표시기판용 모기판의 제조 방법 |
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