KR102118332B1 - 표시 기판 및 표시 기판의 제조 방법 - Google Patents

표시 기판 및 표시 기판의 제조 방법 Download PDF

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Abstract

표시 기판은 표시 영역에 배치되고 게이트 배선과 데이터 배선에 연결된 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 제1 전극 및 상기 제1 전극 상부에 배치되어 상기 제1 전극과 중첩하는 제2 전극을 포함하는 화소, 상기 표시 영역과 인접하는 주변 영역에 배치되고, 상기 게이트 배선과 동일한 물질을 포함하는 제1 도전층으로 형성된 제1 도전 패턴을 부분적으로 노출하는 패드부, 상기 제1 도전 패턴, 상기 제1 도전 패턴과 중첩하며 제2 도전층으로 형성된 제2 도전패턴, 상기 제2 도전 패턴을 부분적으로 노출하는 유기막 및 상기 제2 도전 패턴과 전기적으로 연결되며, 상기 부분적으로 노출된 제2 도전 패턴을 커버하는 제3 도전 패턴을 포함하는 제1 배선 연결부 및 상기 패드부의 제1 도전 패턴과 상기 제1 배선 연결부의 제3 도전 패턴을 전기적으로 연결하는 제4 도전 패턴을 포함한다.

Description

표시 기판 및 표시 기판의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 표시 기판의 제조 방법에 관한 것으로, 더욱 상세하게는 유기막을 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판 및 상기 제1 표시 기판 및 상기 제2 표시 기판 사이에 배치된 액정층을 포함한다.
상기 제1 표시 기판은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 데이터 라인에 연결된 스위칭 소자, 상기 스위칭 소자의 게이트 전극 상에 배치된 게이트 절연막, 상기 스위칭 소자의 소스/드레인 전극 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 보호막 및 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함한다.
상기 화소 전극은 상기 게이트 라인 또는 상기 데이터 라인 상부에 형성되어 상기 게이트 라인 또는 상기 데이터 라인과 중첩하거나, 이격될 수 있다. 따라서, 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스가 발생할 수 있다.
이에 따라, 상기 제1 표시 기판은 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스를 감소시키기 위해 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 거리를 증가시키는 유기막을 더 포함할 수 있다.
상기 유기막은 구동칩이 배치되는 영역에서 구동칩을 부착하기 위해 제거될 수 있다. 따라서, 유기막이 제거된 영역의 데이터 금속 패턴은 표시 기판의 제조 공정에서 손상될 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 유기막이 제거되는 영역에서 데이터 금속 패턴을 보호할 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 표시 영역에 배치되고 게이트 배선과 데이터 배선에 연결된 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 제1 전극 및 상기 제1 전극 상부에 배치되어 상기 제1 전극과 중첩하는 제2 전극을 포함하는 화소부, 상기 표시 영역과 인접하는 주변 영역에 배치되고, 상기 게이트 배선과 동일한 물질을 포함하는 제1 도전층으로 형성된 제1 도전 패턴을 포함하는 패드부, 상기 제1 도전 패턴, 상기 제1 도전 패턴과 중첩하며 제2 도전층으로 형성된 제2 도전패턴, 상기 제2 도전 패턴을 부분적으로 노출하는 유기막 및 상기 제2 도전 패턴과 전기적으로 연결되며, 상기 부분적으로 노출된 제2 도전 패턴과 접촉하는 제3 도전 패턴을 포함하는 제1 배선 연결부 및 상기 패드부의 제1 도전 패턴과 상기 제1 배선 연결부의 제3 도전 패턴을 전기적으로 연결하는 제4 도전 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 제1 도전층으로 형성된 게이트 전극과 상기 제2 도전층으로 형성된 소스 전극 및 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전층으로 형성되는 제1 도전 패턴 및 상기 제1 도전 패턴을 부분적으로 노출하는 유기막을 포함하는 제1 콘택부, 상기 제2 도전층으로 형성되는 제2 도전 패턴, 상기 제2 도전 패턴을 부분적으로 노출하는 유기막 및 상기 제2 도전 패턴과 전기적으로 연결되며, 상기 부분적으로 노출된 제2 도전 패턴과 접촉하는 제3 도전 패턴을 포함하는 제2 콘택부 및 상기 제1 콘택부에서 부분적으로 노출된 상기 제1 도전 패턴과 상기 제2 콘택부의 상기 제3 도전 패턴을 전기적으로 연결하는 제4 도전 패턴을 포함하는 제2 배선 연결부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 상기 제1 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 도전 패턴은 상기 제2 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 도전 패턴은 투명 도전성 물질을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판은 표시 영역에 배치되고 게이트 배선과 데이터 배선에 연결된 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 제1 전극 및 상기 제1 전극 상부에 배치되어 상기 제1 전극과 중첩하는 제2 전극을 포함하는 화소부 및 상기 표시 영역과 인접하는 주변 영역에 배치되고, 상기 데이터 배선과 동일한 물질을 포함하는 제1 도전층으로 형성된 제1 도전 패턴 및 상기 제1 도전 패턴과 접촉하고 제2 도전층으로 형성되는 제2 도전 패턴을 포함하는 패드부를 포함한다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 제1 도전층으로 형성된 소스 전극 및 드레인 전극 및 제3 도전층으로 형성된 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전 패턴은 상기 제1 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패드부는 상기 제2 도전 패턴 상에 형성되어 상기 제2 도전 패턴과 전기적으로 연결되는 제3 도전 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 상기 제2 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 투명 도전성 물질을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법은 베이스 기판상에 제1 도전 패턴을 형성하는 단계, 상기 제1 도전 패턴 상에 제2 도전 패턴을 형성하는 단계, 상기 제2 도전 패턴 상에 유기막을 형성하는 단계, 상기 유기막을 부분적으로 제거하여 상기 제2 도전 패턴의 일부를 노출시키는 단계 및 상기 노출된 제2 도전 패턴 상에 상기 제2 도전 패턴을 커버하는 제3 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 도전 패턴은 소스 전극 및 드레인 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 상기 드레인 전극과 전기적으로 연결되는 제1 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴 상에 보호막을 형성하는 단계, 상기 보호막을 패터닝하여 상기 제1 도전 패턴 및 상기 제3 도전 패턴을 부분적으로 노출시키는 단계 및 부분적으로 노출된 상기 제1 도전 패턴 및 상기 제3 도전 패턴 상에 제4 도전 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 패턴은 게이트 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전 패턴은 드레인 전극과 전기적으로 연결되는 제1 전극과 동일한 층으로 형성되고, 상기 제4 도전 패턴은 공통 전압을 인가받는 제2 전극과 동일한 층으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 연성 패드부 및 회로 실장부의 패드를 게이트 금속 패턴으로 형성하고, 배선 연결부에서 부분적으로 노출되는 데이터 금속 패턴을 도전 패턴으로 커버하여 식각 공정에서 상기 데이터 금속 패턴의 손상을 방지할 수 있다.
또한, 패드를 데이터 금속 패턴으로 형성하는 경우 도전 패턴으로 데이터 금속 패턴을 커버하여 식각 공정에서 상기 데이터 금속 패턴의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 A 부분을 개략적으로 나타낸 표시 기판의 평면도이다.
도 3은 2의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 4 내지 도 12는 도 3의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 14는 도 13의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 15 내지 도 22는 도 14의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 A 부분을 개략적으로 나타낸 표시 기판의 평면도이다. 도 3은 2의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 기판(10)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다.
상기 표시 영역(DA)은 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 스위칭 소자들 및 복수의 화소 전극들을 포함한다. 상기 데이터 라인(DL)들 각각은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 게이트 라인(GL)들 각각은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 스위칭 소자들 각각(TR)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 연결된다. 상기 화소 전극들 각각(PE)은 상기 스위칭 소자(TR)와 연결된다.
상기 주변 영역(PA)은 연성 패드부(20), 회로 실장부(30) 및 공통 전압 배선 연결부(40)를 포함한다. 또한, 상기 주변 영역(PA)에는 상기 게이트 라인들과 연결되어 상기 게이트 라인들에 게이트 신호를 순차적으로 제공하는 게이트 구동회로(50)를 더 포함한다.
상기 연성 패드부(20)는 연성 인쇄 회로기판의 단자들과 전기적으로 연결되는 복수의 구동 패드들을 포함한다. 상기 구동 패드들은 상기 표시 기판(10)을 구동하기 위한 구동 신호들을 수신한다. 예를 들면, 상기 구동 패드들은 상기 회로 실장부(30)에 실장되는 구동 집적 회로를 구동하기 위한 데이터 구동 신호 및 상기 게이트 구동회로(50)를 구동하기 위한 게이트 구동 신호를 수신한다. 상기 데이터 구동 신호는 아날로그 전원 신호(AVDD, AVSS), 로직 전원 신호(DVDD, DVSS), 데이터 신호, 클럭 신호, 감마 신호, 캐리 신호 등을 포함할 수 있다. 상기 게이트 구동 신호는 게이트 클럭 신호, 게이트 전원 신호(VOFF) 등을 포함할 수 있다.
상기 회로 실장부(30)는 상기 구동 집적 회로가 실장되는 영역이다. 상기 회로 실장부(30)는 입출력 패드들을 포함한다. 상기 입출력 패드들은 구동 집적 회로의 입출력 단자들과 도전 접착 부재를 통해 연결된다. 상기 입출력 패드들은 상기 구동 집적 회로의 입력 단자와 연결되어 상기 구동 집적 회로를 구동하기 위한 상기 구동 신호를 출력하는 입력 패드와, 상기 구동 집적 회로의 출력 단자와 연결되어 상기 구동 집적 회로의 출력 신호를 수신하는 출력 패드를 포함한다.
상기 공통 전압 배선 연결부(40)는 상기 회로 실장부(30)에서 연장되는 배선을 상기 표시 영역(DA)의 데이터 라인(DL)에 연결한다.
도 2 및 도 3을 참조하면, 상기 표시 기판(10)은 베이스 기판(110), 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 반도체층(AP), 오믹 콘택층(OC), 화소 전극(PE), 공통 전극(CE), 게이트 절연층(120), 제1 패시베이션층(130), 유기막(140), 제2 패시베이션층(160), 제1 패드부(PD1), 제2 패드부(PD2), 제1 배선 연결부(CP1) 및 제2 배선 연결부(CP2)를 포함한다.
상기 베이스 기판(110)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(110) 상에 배치된다. 상기 게이트전극(GE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(GE)은 티타늄(Ti)을 포함하는 하부층 및 상기 하부층의 상부에 형성되며, 구리(Cu)를 포함하는 상부층을 포함할 수 있다.
상기 게이트 전극(GE) 상에는 상기 게이트 절연층(120)이 형성된다. 상기 게이트 절연층(120)은 상기 베이스 기판(110) 및 상기 게이트 전극(GE)을 포함하는 제1 도전 패턴을 커버한다. 상기 게이트 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(120) 상에는 액티브 패턴이 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)이 형성된 영역의 상기 게이트 절연층(120) 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 중첩되고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각과 부분적으로 중첩된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 상기 소스 전극(SE) 사이에 개재되고, 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에 개재될 수 있다.
상기 액티브 패턴은 반도체층(AP) 및 상기 반도체층(AP) 상에 형성된 오믹 콘택층(OC)을 포함할 수 있다. 상기 반도체층(AP)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹 콘택층(OC)은 상기 반도체층(AP)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(AP)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(OC)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴 위에 서로 이격되어 배치된다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu)층 및 상기 구리(Cu)층의 상부 및/또는 하부에 형성된 티타늄(Ti)층을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에는 제1 패시베이션층(130)이 형성된다. 상기 제1 패시베이션층(130)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제1 패시베이션층(130)상에는 유기막(140)이 형성된다. 상기 유기막(140)은 상기 연성 패드부(20) 및 상기 회로 실장부(30)에서는 완전히 제거된다. 표시 기판의 제조 공정에서 상기 연성 패드부(20) 및 상기 회로 실장부(30)에서 유기막이 제거되기 때문에 상기 연성 패드부(20) 및 상기 회로 실장부(30)의 데이터 금속이 노출되어 손상될 수 있다.
상기 유기막(140)상에는 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 제1 콘택홀(CNT1)을 통해 상기 드레인 전극(DE)과 전기적으로 연결될 수 있다.
상기 화소 전극(PE) 상에는 제2 패시베이션층(160)이 형성된다. 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제2 패시베이션층(160) 상에는 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 중첩한다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)은 제2 콘택홀(CNT2)을 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
상기 제1 패드부(PD1)는 제1 도전 패턴(115), 상기 게이트 절연층(120), 상기 제2 패시베이션층(160) 및 제4 도전 패턴(170)을 포함한다. 상기 제1 패드부(PD1)는 상기 회로 실장부(30)에 형성된다. 상기 제1 패드부(PD1)는 구동 집적 회로의 입출력 단자들과 도전 접착 부재를 통해 연결될 수 있다. 상기 회로 실장부(30)에는 구동 집적 회로가 연결된다. 상기 구동 집적 회로 및 상기 제1 패드부(PD1) 사이의 접속력을 증가시키기 위해 상기 회로 실장부(30)는 유기막이 완전히 제거된다. 상기 제1 패드부(PD1)는 베이스 기판(110) 상에 형성된 상기 제1 도전 패턴(115), 상기 제1 도전 패턴(115) 상에 형성된 상기 게이트 절연층(120), 상기 게이트 절연층 상에 형성된 상기 제2 패시베이션층(160)을 포함한다. 상기 게이트 절연층(120) 및 상기 제2 패시베이션층(160)의 일부가 제거되어 일부가 노출된 상기 제1 도전 패턴(115) 상에는 상기 제4 도전 패턴(170)이 형성된다. 즉, 상기 제4 도전 패턴(170)은 제3 콘택홀(CNT3)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결된다.
상기 제4 도전 패턴(170)은 상기 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 상기 제4 도전 패턴(170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제4 도전 패턴(170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 배선 연결부(CP1)는 제1 도전 패턴(115), 상기 게이트 절연층(120), 제2 도전 패턴(125), 상기 제1 패시베이션층(130), 상기 유기막(140), 제3 도전 패턴(150), 상기 제2 패시베이션층(160) 및 제4 도전 패턴(170)을 포함한다.
상기 제3 도전 패턴(150)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 상기 제3 도전 패턴(150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제3 도전 패턴(150)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 제3 도전 패턴(150)은 상기 제2 도전 패턴(125)을 커버한다.
상기 제2 도전 패턴(125)은 데이터 금속층(125a), 반도체층(125b) 및 오믹 콘택층(125c)을 포함한다. 콘택홀을 형성하기 위해 상기 제1 패시베이션층(130) 및 상기 유기막(140)을 오픈하는 경우 상기 제2 도전 패턴(125)의 일부가 노출된다. 이때, 노출된 상기 제2 도전 패턴(125)은 후속 공정에서 손상될 수 있다. 따라서, 상기 제2 도전 패턴(125)의 손상을 방지하기 위해 노출된 상기 제2 도전 패턴(125)을 상기 제3 도전 패턴(150)이 커버한다.
상기 제3 도전 패턴(150)으로 커버된 상기 제2 도전 패턴(125)은 상기 제4 도전 패턴(170)에 의해 상기 제1 패드부(PD1)과 연결된다. 즉, 상기 제4 도전 패턴은 제3 콘택홀(CNT3)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결되고, 제4 콘택홀(CNT4)을 통해 상기 제2 도전 패턴(125)을 커버하는 제3 도전 패턴(150)과 전기적으로 연결된다. 따라서, 상기 제4 도전 패턴(170)은 상기 제1 패드부(PD1)의 상기 제1 도전 패턴(115)과 상기 제1 배선 연결부(CP1)의 상기 제2 도전 패턴(125)을 전기적으로 연결한다.
상기 제4 도전 패턴(170)은 상기 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 상기 제4 도전 패턴(170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제4 도전 패턴(170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제2 배선 연결부(CP2)는 제1 콘택부(CT1), 제2 콘택부(CT2) 및 상기 제1 콘택부(CT1) 및 상기 제2 콘택부(CT2)를 연결하는 제4 도전 패턴(170)을 포함한다.
상기 제1 콘택부(CT1)는 제1 도전 패턴(115), 상기 게이트 절연층(120), 상기 제1 패시베이션층(130), 상기 유기막(140), 상기 제2 패시베이션층(160) 및 제4 도전 패턴(170)을 포함한다. 상기 제1 콘택부(CT1)는 상기 공통 전압 배선 연결부(40)에 형성된다. 상기 게이트 절연층(120), 상기 제1 패시베이션층(130), 상기 유기막(140)및 상기 제2 패시베이션층(160)의 일부가 제거되어 일부가 노출된 상기 제1 도전 패턴(115) 상에는 상기 제4 도전 패턴(170)이 형성된다. 즉, 상기 제4 도전 패턴(170)은 제5 콘택홀(CNT5)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결된다.
상기 제2 콘택부(CT2)는 상기 게이트 절연층(120), 제2 도전 패턴(125), 상기 제1 패시베이션층(130), 상기 유기막(140), 제3 도전 패턴(150), 상기 제2 패시베이션층(160) 및 제4 도전 패턴(170)을 포함한다.
상기 제3 도전 패턴(150)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 상기 제3 도전 패턴(150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제3 도전 패턴(150)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 제3 도전 패턴(150)은 상기 제2 도전 패턴(125)을 커버한다.
상기 제2 도전 패턴(125)은 데이터 금속층(125a), 반도체층(125b) 및 오믹 콘택층(125c)을 포함한다. 콘택홀을 형성하기 위해 상기 제1 패시베이션층(130) 및 상기 유기막(140)을 오픈하는 경우 상기 제2 도전 패턴(125)의 일부가 노출된다. 이때, 노출된 상기 제2 도전 패턴(125)은 후속 공정에서 손상될 수 있다. 따라서, 상기 제2 도전 패턴(125)의 손상을 방지하기 위해 노출된 상기 제2 도전 패턴(125)을 상기 제3 도전 패턴(150)이 커버한다.
상기 제3 도전 패턴(150)으로 커버된 상기 제2 도전 패턴(125)은 상기 제4 도전 패턴(170)에 의해 상기 제1 콘택부(CT1)과 연결된다. 즉, 상기 제4 도전 패턴은 제5 콘택홀(CNT5)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결되고, 제6 콘택홀(CNT6)을 통해 상기 제2 도전 패턴(125)을 커버하는 제3 도전 패턴(150)과 전기적으로 연결된다. 따라서, 상기 제4 도전 패턴(170)은 상기 제1 콘택부(CT1)의 상기 제1 도전 패턴(115)과 상기 제2 콘택부(CT2)의 상기 제2 도전 패턴(125)을 전기적으로 연결한다.
상기 제4 도전 패턴(170)은 상기 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 상기 제4 도전 패턴(170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제4 도전 패턴(170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제2 패드부(PD2)는 상기 연성 패드부(20)에 형성된다. 상기 제2 패드부는 제4 도전 패턴(170)이 제7 콘택홀(CNT7)을 통해 제1 도전 패턴(115)과 전기적으로 연결되고, 제8 콘택홀(CNT8)을 통해 상기 제1 배선 연결부(CP1)의 제2 도전 패턴(125)과 전기적으로 연결된다. 상기 제2 패드부(PD2)는 상기 제1 패드부(PD1)와 동일한 구성을 가지므로 반복되는 설명은 생략한다.
도 4 내지 도 12는 도 3의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 베이스 기판 (110) 상에 제1 도전 패턴(115)을 형성한다. 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 제1 도전 패턴(115)은 제1 도전층을 패터닝하여 형성할 수 있다. 상기 제1 도전 패턴(115)은 게이트 전극(GE)을 포함할 수 있다. 상기 제1 도전층은 스푸터링법 등에 의해 형성될 수 있다. 상기 제1 도전층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 도전층은 게이트 금속층일 수 있다. 또한 상기 제1 도전 패턴(115)은 게이트 금속 패턴일 수 있다.
도 5를 참조하면, 상기 게이트 전극(GE) 및 상기 제1 도전 패턴(115)이 형성된 베이스 기판 상에 게이트 절연층(120)이 형성된다. 상기 게이트 절연층(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 6을 참조하면, 상기 게이트 절연층(120)이 형성된 베이스 기판(110)상에 제2 도전 패턴(125)이 형성된다. 상기 제2 도전 패턴(125)은 제2 도전층을 패터닝하여 형성될 수 있다. 상기 제2 도전 패턴(125)은 데이터 금속층(125a), 반도체층(125b) 및 오믹 콘택층(125c)를 포함한다. 표시 영역에서 상기 데이터 금속층(125a)은 소스 전극(SE) 및 드레인 전극(DE)이 될 수 있다. 상기 반도체층(125b)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(125c)은 상기 반도체층(125b)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(125b)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(125c)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
도 7을 참조하면, 상기 제2 도전 패턴 (125)이 형성된 베이스 기판(110) 상에 제1 패시베이션층(130)을 형성한다. 상기 제 1 패시베이션층(130)은 상기 게이트 절연층(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(130)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 8을 참조하면, 상기 제 1 패시베이션층(130)이 형성된 베이스 기판(110) 상에 유기막(140)을 형성한다. 상기 유기막(140)은 상기 표시 기판(10)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어 신호 배선의 단선 등을 방지할 수 있다.
도 9를 참조하면, 상기 유기막(140)이 형성된 베이스 기판(110) 상에 제3 도전 패턴(150)을 형성하기 위해 상기 제1 패시베이션층(130) 및 상기 유기막(140)을 패터닝한다. 이에 따라, 표시 영역(DA)에서는 상기 드레인 전극(DE)의 일부가 노출되고, 주변 영역(PA)에서는 상기 제1 배선 연결부(CP1) 및 상기 제2 배선 연결부(CP2)의 제2 도전 패턴(125)의 일부가 노출된다. 상기 표시 영역(DA)의 노출된 상기 드레인 전극(DE)은 이후 공정에서 화소 전극(PE)과 연결된다. 그러나, 상기 주변 영역(PA)의 노출된 상기 제2 도전 패턴(125)은 후속 공정에 노출되어 손상될 수 있다.
도 10을 참조하면, 상기 제1 패시베이션층(130) 및 상기 유기막(140)을 패터닝한 베이스 기판(110) 상에 제3 도전 패턴(150)을 형성한다. 상기 제3 도전 패턴(150)은 제3 도전층을 패터닝하여 형성할 수 있다. 상기 제3 도전 패턴(150)은 상기 표시 영역(DA)에서 상기 드레인 전극(DE)과 연결되는 화소 전극(PE)이 될 수 있다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제3 도전 패턴(150)은 상기 주변 영역(PA)에서 노출되는 상기 제2 도전 패턴(125)을 커버할 수 있다. 상기 주변 영역(PA)에서 노출되는 상기 제2 도전 패턴(125)은 후속 공정에 노출되어 손상될 수 있다. 그러나, 상기 제3 도전 패턴(150)이 노출된 상기 제2 도전 패턴(125)을 커버하므로 후속 공정에서 손상되는 것을 방지할 수 있다. 상기 제3 도전 패턴(150)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 또한, 상기 제3 도전 패턴(150)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다.
도 11을 참조하면, 상기 제3 도전 패턴(150)이 형성된 베이스 기판(110) 상에 제2 패시베이션층(160)이 형성된다. 상기 제 2 패시베이션층(160)은 상기 제 1 패시베이션층(130)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 패시베이션층(160)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 12를 참조하면, 상기 제2 패시베이션층(160)이 형성된 베이스 기판(110) 상에 제4 도전 패턴(170)을 형성하기 위해 상기 게이트 절연층(120) 및 상기 제2 패시베이션층(160)을 패터닝한다. 이에 따라, 상기 제1 패드부(PD1)의 제1 도전 패턴(115) 및 상기 제2 배선 연결부(CP2)의 제1 도전 패턴(115)의 일부가 노출된다. 이때, 제4 콘택홀(CNT4) 및 제6 콘택홀(CNT6)에는 상기 제2 도전 패턴(125)을 커버하는 제3 도전 패턴(150)이 형성되어 있어, 상기 제2 도전 패턴(125)이 손상되는 것을 방지한다. 따라서, 상기 제4 콘택홀(CNT4) 및 제6 콘택홀(CNT6)에서는 상기 제2 도전 패턴(125)을 커버하며 상기 제2 도전 패턴(125)과 전기적으로 연결된 상기 제3 도전 패턴(150)이 노출된다.
도 3을 참조하면, 상기 제1 도전 패턴(115) 및 상기 제3 도전 패턴(150)의 일부가 노출된 상기 베이스 기판(110) 상에 제4 도전 패턴(170)을 형성한다. 상기 제4 도전 패턴(170)은 제4 도전층을 패터닝하여 형성할 수 있다.
상기 제4 도전 패턴(170)은 표시 영역(DA)에서 공통 전극(CE)일 수 있다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 중첩한다. 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)은 제2 콘택홀(CNT2)을 통하여 공통 라인(CL)과 전기적으로 연결될 수 있다.
상기 제4 도전 패턴(170)은 주변 영역(PA)에서 상기 제1 도전 패턴(115)과 상기 제2 도전 패턴(125)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제4 도전 패턴(170)은 제3 콘택홀(CNT3)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결되고, 제4 콘택홀(CNT4)을 통해 상기 제2 도전 패턴(125)과 전기적으로 연결된다. 따라서, 상기 제4 도전 패턴(170)은 상기 제1 패드부(PD1)의 상기 제1 도전 패턴(115)과 상기 제1 배선 연결부(CP1)의 상기 제 2 도전 패턴(125)을 전기적으로 연결한다. 이때, 상기 제1 배선 연결부(CP1)의 제4 콘택홀(CNT4)에서는 상기 제2 도전 패턴(125)을 커버하는 상기 제3 도전 패턴(150)이 노출되며, 상기 제4 도전 패턴(170)은 상기 제3 도전 패턴(150)과 전기적으로 연결된다. 그러나, 상기 제2 도전 패턴(125)과 상기 제3 도전 패턴(150)이 전기적으로 연결되어 있으므로 상기 제4 도전 패턴(170)은 상기 제2 도전 패턴(125)과 전기적으로 연결된다.
상기 제2 배선 연결부(CP2)에서는 상기 제4 도전 패턴(170)이 상기 제5 콘택홀(CNT5)을 통해 상기 제1 도전 패턴(115)과 전기적으로 연결되고, 상기 제6 콘택홀(CNT6)을 통해 상기 제2 도전 패턴(125)과 전기적으로 연결된다. 따라서, 상기 제4 도전 패턴(170)은 상기 제5 콘택홀(CNT5) 및 상기 제6 콘택홀(CNT6)을 통해 상기 제1 도전 패턴(115) 및 상기 제2 도전 패턴(125)을 전기적으로 연결한다. 이때, 상기 제1 배선 연결부(CP1)의 제4 콘택홀(CNT4)에서는 상기 제2 도전 패턴(125)을 커버하는 상기 제3 도전 패턴(150)이 노출되며, 상기 제4 도전 패턴(170)은 상기 제3 도전 패턴(150)과 전기적으로 연결된다. 그러나, 상기 제2 도전 패턴(125)과 상기 제3 도전 패턴(150)이 전기적으로 연결되어 있으므로 상기 제4 도전 패턴(170)은 상기 제2 도전 패턴(125)과 전기적으로 연결된다.
본 실시예에 따르면, 연성 패드부(20) 및 회로 실장부(30)의 패드를 상기 제1 도전 패턴(115)으로 형성하고, 상기 배선 연결부에서 부분적으로 노출되는 제2 도전 패턴(125)을 제3 도전 패턴(150)으로 커버하여 식각 공정에서 상기 제2 도전 패턴(125)의 손상을 방지할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다. 도 14는 도 13의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 13 및 도 14를 참조하면, 상기 표시 기판(10)은 베이스 기판(210), 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 반도체층(AP), 오믹 콘택층(OC), 화소 전극(PE), 공통 전극(CE), 게이트 절연층(220), 제1 패시베이션층(230), 유기막(240), 제2 패시베이션층(260), 제1 패드부(PD1), 제2 패드부(PD2) 및 제3 패드부(PD3)를 포함한다.
상기 베이스 기판(210)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(210) 상에 배치된다. 상기 게이트전극(GE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(GE)은 티타늄(Ti)을 포함하는 하부층 및 상기 하부층의 상부에 형성되며, 구리(Cu)를 포함하는 상부층을 포함할 수 있다.
상기 게이트 전극(GE) 상에는 상기 게이트 절연층(220)이 형성된다. 상기 게이트 절연층(220)은 상기 베이스 기판(210) 및 상기 게이트 전극(GE)을 포함하는 제1 도전 패턴을 커버한다. 상기 게이트 절연층(220)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(220)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(220)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(220)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(220) 상에는 액티브 패턴이 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)이 형성된 영역의 상기 게이트 절연층(220) 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 중첩되고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각과 부분적으로 중첩된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 상기 소스 전극(SE) 사이에 개재되고, 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에 개재될 수 있다.
상기 액티브 패턴은 반도체층(AP) 및 상기 반도체층(AP) 상에 형성된 오믹 콘택층(OC)을 포함할 수 있다. 상기 반도체층(AP)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹 콘택층(OC)은 상기 반도체층(AP)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(AP)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(OC)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴 위에 서로 이격되어 배치된다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu)층 및 상기 구리(Cu)층의 상부 및/또는 하부에 형성된 티타늄(Ti)층을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에는 제1 패시베이션층(230)이 형성된다. 상기 제1 패시베이션층(230)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제1 패시베이션층(230)상에는 유기막(240)이 형성된다. 상기 유기막(240)은 상기 연성 패드부(20) 및 상기 회로 실장부(30)에서는 완전히 제거된다. 표시 기판의 제조 공정에서 상기 연성 패드부(20) 및 상기 회로 실장부(30)에서 유기막이 제거되기 때문에 상기 연성 패드부(20) 및 상기 회로 실장부(30)의 데이터 금속이 노출되어 손상될 수 있다.
상기 유기막(240)상에는 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 제1 콘택홀(CNT1)을 통해 상기 드레인 전극(DE)과 전기적으로 연결될 수 있다.
상기 화소 전극(PE) 상에는 제2 패시베이션층(260)이 형성된다. 상기 제2 패시베이션층(260)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제2 패시베이션층(260) 상에는 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 중첩한다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)은 제2 콘택홀(CNT2)을 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
상기 제1 패드부(PD1)는 상기 게이트 절연층(220), 제2 도전 패턴(225), 제3도전 패턴(250), 상기 제2 패시베이션층(260) 및 제4 도전 패턴(270)을 포함한다. 상기 제1 패드부(PD1)는 상기 회로 실장부(30)에 형성된다. 상기 제1 패드부(PD1)는 구동 집적 회로의 입출력 단자들과 도전 접착 부재를 통해 연결될 수 있다. 상기 회로 실장부(30)에는 구동 집적 회로가 연결된다. 상기 구동 집적 회로 및 상기 제1 패드부(PD1) 사이의 접속력을 증가시키기 위해 상기 회로 실장부(30)는 유기막이 완전히 제거된다. 상기 제1 패드부(PD1)는 베이스 기판(210) 상에 형성된 상기 게이트 절연층(120), 상기 게이트 절연층 상에 형성된 상기 제2 도전 패턴(225), 상기 제2 도전 패턴(225) 상에 형성된 상기 제3 도전 패턴(250), 상기 제3 도전 패턴(250) 상에 형성된 상기 제2 패시베이션층(260)을 포함한다. 상기 제2 패시베이션층(260)의 일부가 제거되어 일부가 노출된 상기 제3 도전 패턴(250) 상에는 상기 제4 도전 패턴(270)이 형성된다. 즉, 상기 제4 도전 패턴(270)은 제3 콘택홀(CNT3)을 통해 상기 제3 도전 패턴(250)과 전기적으로 연결된다. 또한 상기 제3 도전 패턴(250)은 상기 제2 도전 패턴(225)을 커버하며 전기적으로 연결된다. 따라서, 상기 제2 도전 패턴(225) 및 상기 제4 도전 패턴(270)은 상기 제3 콘택홀(CNT3)을 통해 전기적으로 연결된다.
상기 제4 도전 패턴(270)은 상기 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 상기 제4 도전 패턴(270)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제4 도전 패턴(270)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제2 패드부(PD2)는 상기 연성 패드부(30)에 형성된다. 상기 제2 패드부(PD2)의 상기 제2 도전 패턴(225) 및 상기 제4 도전 패턴(270)은 제4 콘택홀(CNT4)을 통해 전기적으로 연결된다. 상기 제2 패드부(PD2)는 상기 제1 패드부(PD1)의 구성과 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 제3 패드부(PD3)는 상기 게이트 절연층(220), 제2 도전 패턴(225), 상기 제1 패시베이션층(230), 상기 유기막(240) 제3도전 패턴(250), 상기 제2 패시베이션층(260) 및 제4 도전 패턴(270)을 포함한다. 상기 제3 패드부(PD3)는 상기 공통 전압 배선 연결부(40)에 형성된다. 상기 제3 패드부(PD3)는 상기 베이스 기판(210) 상에 형성된 상기 게이트 절연층(120), 상기 게이트 절연층 상에 형성된 상기 제2 도전 패턴(225), 상기 제2 도전 패턴(225) 상에 형성된 상기 제1 패시베이션층(230), 상기 제1 패시베이션층(230) 상에 형성된 유기막(240), 상기 제1 패시베이션층(230) 및 상기 유기막(240)의 일부가 제거되어 부분적으로 노출된 상기 제2 도전 패턴(225) 상에 형성된 상기 제3 도전 패턴(250) 및 상기 제3 도전 패턴(250) 상에 형성된 상기 제2 패시베이션층(260)을 포함한다. 상기 제2 패시베이션층(260)의 일부가 제거되어 일부가 노출된 상기 제3 도전 패턴(250) 상에는 상기 제4 도전 패턴(270)이 형성된다. 즉, 상기 제4 도전 패턴(270)은 제5 콘택홀(CNT5)을 통해 상기 제3 도전 패턴(250)과 전기적으로 연결된다. 또한 상기 제3 도전 패턴(250)은 상기 제2 도전 패턴(225)을 커버하며 전기적으로 연결된다. 따라서, 상기 제2 도전 패턴(225) 및 상기 제4 도전 패턴(270)은 상기 제5 콘택홀(CNT5)을 통해 전기적으로 연결된다.
상기 제4 도전 패턴(270)은 상기 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 상기 제4 도전 패턴(270)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제4 도전 패턴(270)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 15 내지 도 22는 도 14의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 베이스 기판 (210) 상에 게이트 전극(GE)을 형성한다. 베이스 기판(210)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 게이트 전극(GE)은 제1 도전층을 패터닝하여 형성할 수 있다. 상기 제1 도전층은 스푸터링법 등에 의해 형성될 수 있다. 상기 제1 도전층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 도전층은 게이트 금속층일 수 있다.
도 16을 참조하면, 상기 게이트 전극(GE)이 형성된 베이스 기판 상에 게이트 절연층(220)이 형성된다. 상기 게이트 절연층(220)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 17을 참조하면, 상기 게이트 절연층(220)이 형성된 베이스 기판(210)상에 제2 도전 패턴(225)이 형성된다. 상기 제2 도전 패턴(225)은 제2 도전층을 패터닝하여 형성될 수 있다. 상기 제2 도전 패턴(225)은 데이터 금속층(225a), 반도체층(225b) 및 오믹 콘택층(225c)를 포함한다. 표시 영역에서 상기 데이터 금속층(225a)은 소스 전극(SE) 및 드레인 전극(DE)이 될 수 있다. 상기 반도체층(225b)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(225c)은 상기 반도체층(225b)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(225b)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(225c)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
도 18을 참조하면, 상기 제2 도전 패턴(225)이 형성된 베이스 기판(210) 상에 제1 패시베이션층(230) 및 유기막(240)을 형성한다. 상기 제 1 패시베이션층(230)은 상기 게이트 절연층(220)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(230)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다. 상기 제 1 패시베이션층(230)이 형성된 베이스 기판(210) 상에 유기막(240)을 형성한다. 상기 유기막(240)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어 신호 배선의 단선 등을 방지할 수 있다.
도 19를 참조하면, 상기 유기막(240)이 형성된 베이스 기판(210) 상에 제3 도전 패턴(250)을 형성하기 위해 상기 제1 패시베이션층(230) 및 상기 유기막(240)을 패터닝한다. 이에 따라, 표시 영역(DA)에서는 상기 드레인 전극(DE)의 일부가 노출되고, 주변 영역(PA)에서는 상기 제1 패드부(PD1), 제2 패드부(PD2) 및 제3 패드부(PD3)의 제2 도전 패턴(225)이 노출된다. 상기 표시 영역(DA)의 노출된 상기 드레인 전극(DE)은 이후 공정에서 화소 전극(PE)과 연결된다. 그러나, 상기 주변 영역(PA)의 노출된 상기 제2 도전 패턴(225)은 후속 공정에 노출되어 손상될 수 있다.
도 20을 참조하면, 상기 제1 패시베이션층(230) 및 상기 유기막(240)을 패터닝한 베이스 기판(210) 상에 제3 도전 패턴(250)을 형성한다. 상기 제3 도전 패턴(250)은 제3 도전층을 패터닝하여 형성할 수 있다. 상기 제3 도전 패턴(250)은 상기 표시 영역(DA)에서 상기 드레인 전극(DE)과 연결되는 화소 전극(PE)이 될 수 있다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제3 도전 패턴(250)은 상기 주변 영역(PA)에서 노출되는 상기 제2 도전 패턴(225)을 커버할 수 있다. 상기 주변 영역(PA)에서 노출되는 상기 제2 도전 패턴(225)은 후속 공정에 노출되어 손상될 수 있다. 그러나, 상기 제3 도전 패턴(250)이 노출된 상기 제2 도전 패턴(225)을 커버하므로 후속 공정에서 손상되는 것을 방지할 수 있다. 상기 제3 도전 패턴(250)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 또한, 상기 제3 도전 패턴(250)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다.
도 21을 참조하면, 상기 제3 도전 패턴(250)이 형성된 베이스 기판(210) 상에 제2 패시베이션층(260)이 형성된다. 상기 제 2 패시베이션층(260)은 상기 제 1 패시베이션층(230)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 패시베이션층(260)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 22를 참조하면, 상기 제2 패시베이션층(260)이 형성된 베이스 기판(210) 상에 제4 도전 패턴(270)을 형성하기 위해 상기 제2 패시베이션층(260)을 패터닝한다. 이에 따라, 상기 제1 패드부(PD1), 상기 제2 패드부(PD2) 및 상기 제3 패드부(PD3)의 제3 도전 패턴(250)의 일부가 노출된다. 이때, 상기 제2 도전 패턴(225)을 커버하는 제3 도전 패턴(250)이 형성되어 있어, 상기 제2 도전 패턴(225)이 손상되는 것을 방지한다. 즉, 상기 제3 콘택홀(CNT4), 상기 제4 콘택홀(CNT4) 및 상기 제5 콘택홀(CNT5)에서는 상기 제2 도전 패턴(225)을 커버하며 상기 제2 도전 패턴(225)과 전기적으로 연결된 상기 제3 도전 패턴(250)이 노출된다.
도 14를 참조하면, 상기 제3 도전 패턴(250)의 일부가 노출된 상기 베이스 기판(210) 상에 제4 도전 패턴(270)을 형성한다. 상기 제4 도전 패턴(270)은 제4 도전층을 패터닝하여 형성할 수 있다.
상기 제4 도전 패턴(270)은 표시 영역(DA)에서 공통 전극(CE)일 수 있다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 중첩한다. 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)은 제2 콘택홀(CNT2)을 통하여 공통 라인(CL)과 전기적으로 연결될 수 있다.
상기 제4 도전 패턴(270)은 주변 영역(PA)에서 상기 제2 도전 패턴(225)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제4 도전 패턴(270)은 제3 콘택홀(CNT3)을 통해 상기 제3 도전 패턴(250)과 전기적으로 연결되고, 제4 콘택홀(CNT4)을 통해 상기 제3 도전 패턴(250)과 전기적으로 연결되며 제5 콘택홀(CNT5)을 통해 상기 제3 도전 패턴(250)과 전기적으로 연결된다. 또한 상기 제3 도전 패턴(250)은 상기 제2 도전 패턴(225)을 커버하며 상기 제2 도전 패턴(225)과 전기적으로 연결된다. 따라서, 상기 제4 도전 패턴(270)은 상기 제1 패드부(PD1), 상기 제2 패드부(PD2) 및 상기 제3 패드부(PD3)의 상기 제 2 도전 패턴(225)과 전기적으로 연결된다. 본 실시예에에 따르면, 유기막이 제거되어 노출되는 상기 제2 도전 패턴(225)을 상기 제3 도전 패턴으로 커버하여, 후속 공정에서 상기 제2 도전 패턴이 손상되는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 연성 패드부 및 회로 실장부의 패드를 게이트 금속 패턴으로 형성하고, 배선 연결부에서 부분적으로 노출되는 데이터 금속 패턴을 도전 패턴으로 커버하여 식각 공정에서 상기 데이터 금속 패턴의 손상을 방지할 수 있다.
또한, 패드를 데이터 금속 패턴으로 형성하는 경우 도전 패턴으로 데이터 금속 패턴을 커버하여 식각 공정에서 상기 데이터 금속 패턴의 손상을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 기판은 다양한 형태의 표시장치에 사용될 수 있는 산업상 이용 가능성을 갖는다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 115: 제1 도전 패턴
120: 게이트 절연층 125: 제2 도전 패턴
130: 제1 패시베이션층 140: 유기막
150: 제3 도전 패턴 160: 제2 패시베이션층
170: 제4 도전 패턴 DE: 드레인 전극
SE: 소스 전극 GE: 게이트 전극
GL: 게이트 라인 DL: 데이터 라인

Claims (20)

  1. 표시 영역에 배치되고 게이트 배선과 데이터 배선에 연결된 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 제1 전극 및 상기 제1 전극 상부에 배치되어 상기 제1 전극과 중첩하는 제2 전극을 포함하는 화소부;
    상기 표시 영역과 인접하는 주변 영역에 배치되고, 상기 게이트 배선과 동일한 물질을 포함하는 제1 도전층으로 형성된 제1 도전 패턴을 포함하는 패드부;
    상기 제1 도전 패턴, 상기 제1 도전 패턴과 중첩하며 제2 도전층으로 형성된 제2 도전패턴, 상기 제2 도전 패턴을 부분적으로 노출하는 유기막 및 상기 제2 도전 패턴과 전기적으로 연결되며, 상기 부분적으로 노출된 제2 도전 패턴과 접촉하는 제3 도전 패턴을 포함하는 제1 배선 연결부; 및
    상기 패드부의 제1 도전 패턴과 상기 제1 배선 연결부의 제3 도전 패턴을 전기적으로 연결하는 제4 도전 패턴을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 스위칭 소자는 상기 제1 도전층으로 형성된 게이트 전극과 상기 제2 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서,
    상기 제1 도전층으로 형성되는 제1 도전 패턴 및 상기 제1 도전 패턴을 부분적으로 노출하는 유기막을 포함하는 제1 콘택부;
    상기 제2 도전층으로 형성되는 제2 도전 패턴, 상기 제2 도전 패턴을 부분적으로 노출하는 유기막 및 상기 제2 도전 패턴과 전기적으로 연결되며, 상기 부분적으로 노출된 제2 도전 패턴과 접촉하는 제3 도전 패턴을 포함하는 제2 콘택부; 및
    상기 제1 콘택부에서 부분적으로 노출된 상기 제1 도전 패턴과 상기 제2 콘택부의 상기 제3 도전 패턴을 전기적으로 연결하는 제4 도전 패턴을 포함하는 제2 배선 연결부를 더 포함하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제3 도전 패턴은 상기 제1 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 제3 도전 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 제4 도전 패턴은 상기 제2 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 제4 도전 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  8. 표시 영역에 배치되고 게이트 배선과 데이터 배선에 연결된 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 제1 전극 및 상기 제1 전극 상부에 배치되어 상기 제1 전극과 중첩하는 제2 전극을 포함하는 화소부; 및
    상기 표시 영역과 인접하는 주변 영역에 배치되고, 상기 데이터 배선과 동일한 물질을 포함하는 제1 도전층으로 형성된 제1 도전 패턴 및 상기 제1 도전 패턴과 접촉하고 제2 도전층으로 형성되는 제2 도전 패턴을 포함하는 패드부를 포함하고,
    상기 패드부는 상기 제2 도전 패턴 상에 형성되어 상기 제2 도전 패턴과 전기적으로 연결되는 제3 도전 패턴을 더 포함하며,
    상기 제2 전극은 상기 제1 전극과 이격되고 상기 제1 전극과 절연되며,
    상기 제3 도전 패턴은 상기 제2 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 스위칭 소자는 상기 제1 도전층으로 형성된 소스 전극 및 드레인 전극 및 제3 도전층으로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 표시 기판.
  10. 제8항에 있어서, 상기 제2 도전 패턴은 상기 제1 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  11. 제8항에 있어서, 상기 제2 도전 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  12. 삭제
  13. 삭제
  14. 제8항에 있어서, 상기 제3 도전 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  15. 베이스 기판상에 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 상에 제2 도전 패턴을 형성하는 단계;
    상기 제2 도전 패턴 상에 유기막을 형성하는 단계;
    상기 유기막을 부분적으로 제거하여 상기 제2 도전 패턴의 일부를 노출시키는 단계; 및
    상기 노출된 제2 도전 패턴 상에 상기 제2 도전 패턴을 커버하는 제3 도전 패턴을 형성하는 단계를 포함하고,
    상기 제3 도전 패턴 상에 보호막을 형성하는 단계;
    상기 보호막을 패터닝하여 상기 제1 도전 패턴 및 상기 제3 도전 패턴을 부분적으로 노출시키는 단계; 및
    부분적으로 노출된 상기 제1 도전 패턴 및 상기 제3 도전 패턴 상에 제4 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 제2 도전 패턴은 소스 전극 및 드레인 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제15항에 있어서, 상기 제3 도전 패턴은 드레인 전극과 전기적으로 연결되는 제1 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 삭제
  19. 제15항에 있어서, 상기 제1 도전 패턴은 게이트 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제15항에 있어서, 상기 제3 도전 패턴은 드레인 전극과 전기적으로 연결되는 제1 전극과 동일한 층으로 형성되고, 상기 제4 도전 패턴은 공통 전압을 인가받는 제2 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
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