KR20150084127A - 표시 기판, 표시 기판의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

표시 기판, 표시 기판의 제조 방법 및 이를 포함하는 표시 장치 Download PDF

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KR20150084127A
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Abstract

표시 기판은 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판, 상기 표시 영역에 배치되고 제1 방향으로 연장되는 게이트 라인과 상기 제1방향과 직교하는 제2 방향으로 연장되는 데이터 라인에 연결된 스위칭 소자, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 제2 방향으로 연장되는 메인 검사 라인, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 메인 검사 라인과 평행하게 배치되는 서브 검사 라인 및 상기 주변 영역에 배치되고, 상기 메인 검사 라인 및 상기 서브 검사 라인과 전기적으로 연결되는 검사 패드를 포함한다.

Description

표시 기판, 표시 기판의 제조 방법 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 표시 기판, 표시 기판의 제조 방법 및 상기 표시 기판을 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 직접 접촉 검사가 가능한 검사 라인을 포함하는 표시 기판, 표시 기판의 제조 방법 및 상기 표시 기판을 포함하는 표시 장치에 관한 것이다.
액정표시장치는 전자제품의 경량화 소형화 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관(CRT)을 빠른 속도로 대체하고 있다. 특히, 박막트랜지스터(TFT)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시장치는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
액티브 매트릭스 타입의 액정표시장치를 제조하기 위한 제조공정은 기판세정, 기판 패터닝 공정, 배향막 형성/러빙 공정, 기판합착/액정주입 공정, 실장 공정, 검사 공정, 리페어 공정 등으로 나뉘어 진다.
이 중 검사 공정은 액정패널에 각종 신호라인과 화소전극이 형성된 후에 실시되는 전기적 점등검사와 각 화소의 불량검사를 포함한다. 액정패널의 검사 공정에서는 액정패널 상의 신호라인의 단선 검사와 점 결함 등의 존재 여부 검사를 위하여 검사 라인을 직접 접촉하여 검사를 시행할 수 있다.
그러나, 검사 라인을 직접 접촉하여 검사를 시행하는 경우 라인에 손상을 발생시킬 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 직접 접촉 검사가 가능한 검사 라인을 포함하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법 및 이를 포함하는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판, 상기 표시 영역에 배치되고 제1 방향으로 연장되는 게이트 라인과 상기 제1방향과 직교하는 제2 방향으로 연장되는 데이터 라인에 연결된 스위칭 소자, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 제2 방향으로 연장되는 메인 검사 라인, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 메인 검사 라인과 평행하게 배치되는 서브 검사 라인 및 상기 주변 영역에 배치되고, 상기 메인 검사 라인 및 상기 서브 검사 라인과 전기적으로 연결되는 검사 패드를 포함한다.
본 발명의 일 실시예에 있어서, 상기 메인 검사 라인은 상기 게이트 라인과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 검사 라인은 상기 데이터 라인과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 검사 라인은 상기 메인 검사 라인의 상부에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메인 검사 라인 및 상기 서브 검사 라인을 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하고, 상기 연결 전극과 상기 화소 전극은 동일한 층으로 형성될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 제1 베이스 기판, 상기 표시 영역에 배치되고 제1 방향으로 연장되는 게이트 라인과 상기 제1 방향과 직교하는 제2 방향으로 연장되는 데이터 라인에 연결된 스위칭 소자, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 제2 방향으로 연장되는 메인 검사 라인, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 메인 검사 라인과 평행하게 배치되는 서브 검사 라인 및 상기 주변 영역에 배치되고, 상기 메인 검사 라인 및 상기 서브 검사 라인과 전기적으로 연결되는 검사 패드를 포함하는 제1 기판 및 상기 제1 베이스 기판과 마주하는 제2 베이스 기판 및 상기 제2 베이스 기판 상에 형성되는 공통 전극을 포함하는 제2 기판을 포함한다.
본 발명의 일 실시예에 있어서, 상기 메인 검사 라인은 상기 게이트 라인과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 검사 라인은 상기 데이터 라인과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 검사 라인은 상기 메인 검사 라인의 상부에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메인 검사 라인 및 상기 서브 검사 라인을 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극 상에 형성되어 상기 액정층의 액정을 배향하는 배향막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극은 상기 연결 전극과 동일한 층으로 형성될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 패터닝하여 게이트 라인과 메인 검사 라인을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 금속 패턴이 형성된 베이스 기판 상에 제2 도전층을 형성하는 단계 및 상기 제2 도전층을 패터닝하여 상기 제2 도전층을 패터닝하여 데이터 라인과 서브 검사 라인을 포함하는 데이터 금속 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 투명 전극층을 형성하는 단계 및 상기 투명 전극층을 패터닝하여 상기 메인 검사 라인과 상기 서브 검사 라인을 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 게이트 금속으로 형성되는 메인 검사 라인 및 데이터 금속으로 형성되는 서브 검사 라인을 형성하여, 서브 검사 라인을 직접 접촉하여 데이터 라인의 불량을 검사할 수 있다.
또한, 직접 접촉 검사를 실시하므로 정확한 검사 결과를 얻을 수 있다. 또한, 검사 과정에서 서브 검사 라인이 손상되더라도, 메인 검사 라인은 손상되지 않으므로 검사로 인한 표시 장치의 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 A 부분을 확대한 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 4는 도 2의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 5 내지 도 17은 도 3 및 도 4의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 A 부분을 확대한 평면도이다. 도 3은 2의 I-I'선을 따라 절단한 표시 기판의 단면도이다. 도 4는 도 2의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 기판(100)은 표시 영역(DA) 및 주변 영역(PA)을 포함한다. 예를 들면, 상기 표시 기판(100)은 액정 표시 장치의 하부 기판을 포함할 수 있다.
상기 표시 영역(DA)은 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 스위칭 소자들 및 복수의 화소 전극들을 포함한다. 상기 게이트 라인(GL)들 각각은 상기 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D1)으로 배열된다. 상기 데이터 라인(DL)들 각각은 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 스위칭 소자들 각각(TR)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 연결된다. 상기 화소 전극들 각각(PE)은 상기 스위칭 소자(TR)와 연결된다.
상기 주변 영역(PA)은 상기 표시 영역(DA)에 형성된 상기 데이터 라인(DL)과 연결되어 상기 데이터 라인(DL)을 테스트하는데 이용하는 검사 패드(TP) 및 상기 데이터 라인(DL)과 검사 패드(TP)를 연결하는 검사 라인을 포함한다. 상기 검사 라인은 메인 검사 라인(ML) 및 서브 검사 라인(SL)을 포함할 수 있다.
또한, 상기 주변 영역(PA)은 연성 패드부(미도시) 및 회로 실장부(미도시)를 포함할 수 있다.
상기 연성 패드부는 연성 인쇄 회로기판의 단자들과 전기적으로 연결되는 복수의 구동 패드들을 포함한다. 상기 구동 패드들은 상기 표시 기판(100)을 구동하기 위한 구동 신호들을 수신한다. 예를 들면, 상기 구동 패드들은 상기 회로 실장부에 실장되는 구동 집적 회로를 구동하기 위한 데이터 구동 신호 및 상기 게이트 구동회로를 구동하기 위한 게이트 구동 신호를 수신한다. 상기 데이터 구동 신호는 아날로그 전원 신호(AVDD, AVSS), 로직 전원 신호(DVDD, DVSS), 데이터 신호, 클럭 신호, 감마 신호, 캐리 신호 등을 포함할 수 있다. 상기 게이트 구동 신호는 게이트 클럭 신호, 게이트 전원 신호(VOFF) 등을 포함할 수 있다.
상기 회로 실장부는 상기 구동 집적 회로가 실장되는 영역이다. 상기 회로 실장부는 입출력 패드들을 포함한다. 상기 입출력 패드들은 구동 집적 회로의 입출력 단자들과 도전 접착 부재를 통해 연결된다. 상기 입출력 패드들은 상기 구동 집적 회로의 입력 단자와 연결되어 상기 구동 집적 회로를 구동하기 위한 상기 구동 신호를 출력하는 입력 패드와, 상기 구동 집적 회로의 출력 단자와 연결되어 상기 구동 집적 회로의 출력 신호를 수신하는 출력 패드를 포함한다.
상기 표시 기판(100)은 베이스 기판(110), 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 반도체층(AP), 오믹 콘택층(OC), 화소 전극(PE), 게이트 절연층(120), 제1 패시베이션층(130), 유기막(140), 메인 검사 라인(ML), 서브 검사 라인(SL), 연결 전극(CE), 검사 패드(TP) 및 패드 전극(TE)을 포함한다.
상기 베이스 기판(110)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(110) 상에 배치된다. 상기 게이트전극(GE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(GE)은 티타늄(Ti)을 포함하는 하부층 및 상기 하부층의 상부에 형성되며, 구리(Cu)를 포함하는 상부층을 포함할 수 있다.
상기 게이트 전극(GE) 상에는 상기 게이트 절연층(120)이 형성된다. 상기 게이트 절연층(120)은 상기 베이스 기판(110) 및 상기 게이트 전극(GE)을 포함하는 제1 도전 패턴을 커버한다. 상기 게이트 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(120) 상에는 액티브 패턴이 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)이 형성된 영역의 상기 게이트 절연층(120) 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 중첩되고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각과 부분적으로 중첩된다. 상기 액티브 패턴은 상기 게이트 전극(GE)과 상기 소스 전극(SE) 사이에 개재되고, 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에 개재될 수 있다.
상기 액티브 패턴은 반도체층(AP) 및 상기 반도체층(AP) 상에 형성된 오믹 콘택층(OC)을 포함할 수 있다. 상기 반도체층(AP)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹 콘택층(OC)은 상기 반도체층(AP)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(AP)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(OC)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴 위에 서로 이격되어 배치된다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu)층 및 상기 구리(Cu)층의 상부 및/또는 하부에 형성된 티타늄(Ti)층을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에는 제1 패시베이션층(130)이 형성된다. 상기 제1 패시베이션층(130)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제1 패시베이션층(130)상에는 유기막(140)이 형성된다. 상기 유기막(140)은 상기 표시 기판(100)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(140)은 유기 물질을 포함하는 절연층일 수 있다.
상기 화소 전극(PE)은 상기 유기막(140) 상에 배치되며, 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 메인 검사 라인(ML)은 상기 제2 방향(D2)으로 연장된다. 상기 메인 검사 라인(ML)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일한 층으로 형성될 수 있다. 또한, 상기 메인 검사 라인(ML)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다.
예를 들어, 상기 메인 검사 라인(ML)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 메인 검사 라인(ML)은 티타늄(Ti)을 포함하는 하부층 및 상기 하부층의 상부에 형성되며, 구리(Cu)를 포함하는 상부층을 포함할 수 있다.
상기 서브 검사 라인(SL)은 상기 제2 방향(D2)으로 연장된다. 상기 서브 검사 라인(SL)은 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로 형성될 수 있다. 상기 서브 검사 라인(SL)은 상기 메인 검사 라인(ML)의 상부에 형성될 수 있다. 또한, 상기 서브 라인(ML)은 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다.
예를 들어, 상기 서브 검사 라인(SL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 서브 메인 검사 라인(SL)은 티타늄(Ti)을 포함하는 하부층 및 상기 하부층의 상부에 형성되며, 구리(Cu)를 포함하는 상부층을 포함할 수 있다.
상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)은 상기 데이터 라인(DL)과 전기적으로 연결된다.
상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)은 연결 전극(CE)에 의해 서로 전기적으로 연결된다. 상기 연결 전극(CE)은 제2 콘택홀(CNT2)을 통해 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 또한 상기 연결 전극(CE)은 제3 콘택홀(CNT3)을 통해 상기 메인 검사 라인(ML)과 전기적으로 연결된다. 따라서, 상기 연결 전극(CE)은 상기 제2 콘택홀(CNT2) 및 상기 제3 콘택홀(CNT3)을 통해 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)을 전기적으로 연결한다.
상기 연결 전극(CE)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 또한, 상기 연결 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 검사 패드(TP)는 패드 전극(TE)을 포함한다. 상기 서브 검사 라인(SL)은 제5 콘택홀(CNT5)을 통해 상기 메인 검사 라인(ML)과 전기적으로 연결된다. 또한, 상기 패드 전극(TE)은 제4 콘택홀(CNT4)을 통해 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 따라서 상기 패드 전극(TE)은 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 상기 테스트 패드(TP)에는 테스트 신호가 인가된다. 따라서, 상기 테스트 신호를 이용하여 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트할 수 있다.
또한, 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE)을 형성한 후, 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트할 수 있다. 이 경우, 상기 데이터 라인(DL)의 단선(open) 및 단락(short) 테스트는 검사 라인을 직접 접촉하여 테스트하는 방법과 직접 접촉하지 않고 테스트 하는 방법을 포함할 수 있다. 검사 라인 직접 접촉하여 테스트하는 방법은 검사 라인을 손상시킬 수 있으나 정확한 테스트를 할 수 있다. 반면 검사 라인을 직접 접촉하지 않고 테스트하는 방법은 검사 라인을 손상시키지 않으나 정확성이 다소 떨어질 수 있다.
본 발명의 일 실시예에 따른 표시 기판(100)은 이중으로 형성되는 검사 라인을 포함한다. 상기 검사 라인은 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)을 포함한다. 따라서, 검사 라인 직접 접촉하여 테스트하는 경우 상기 서브 검사 라인(SL)을 직접 접촉하여 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트 할 수 있다. 상기 테스트 과정에서 서브 검사 라인(SL)이 손상될 수 있다. 그러나, 상기 메인 검사 라인(ML)은 손상되지 않는다. 따라서, 검사 라인을 손상시키지 않고 정확한 테스트를 할 수 있다.
도 5 내지 도 14는 도 3 및 도 4의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 베이스 기판 (110) 상에 게이트 전극(GE) 및 메인 검사 라인(ML)을 형성한다.
상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 전극(GE) 및 상기 메인 검사 라인(ML)은 제1 도전층을 패터닝하여 형성할 수 있다. 상기 제1 도전층은 스푸터링법 등에 의해 형성될 수 있다. 상기 제1 도전층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 도전층은 게이트 금속층일 수 있다. 또한 상기 게이트 전극(GE) 및 상기 메인 검사 라인(ML)은 게이트 금속 패턴일 수 있다. 상기 메인 검사 라인(ML)은 상기 게이트 전극(GE)과 동일한 층으로 형성될 수 있다. 또한, 상기 메인 검사 라인(ML)은 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다.
도 6을 참조하면, 상기 베이스 기판(110) 상에 상기 메인 검사 라인(ML)이 형성된다. 상기 베이스 기판(110) 상에 복수개의 메인 검사 라인(ML)이 형성될 수 있다. 상기 메인 검사 라인(ML)들은 서로 평행하게 형성될 수 있다. 상기 메인 검사 라인(ML)은 제1 도전층을 패터닝하여 형성할 수 있다. 상기 제1 도전층은 스푸터링법 등에 의해 형성될 수 있다. 상기 제1 도전층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 도전층은 게이트 금속층일 수 있다. 또한 상기 메인 검사 라인(ML)은 게이트 금속 패턴일 수 있다. 상기 메인 검사 라인(ML)은 상기 게이트 전극(GE)과 동일한 층으로 형성될 수 있다. 또한, 상기 메인 검사 라인(ML)은 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다.
도 7을 참조하면, 상기 게이트 전극(GE) 및 상기 메인 검사 라인(ML)이 형성된 베이스 기판(110) 상에 게이트 절연층(120)이 형성된다. 상기 게이트 절연층(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다. 또한, 상기 게이트 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(120)에는 제5 콘택홀(CNT5)이 형성된다. 상기 메인 검사 라인(ML)의 끝단에는 검사 패드(도 2의 TP)가 형성된다. 상기 검사 패드(TP)에서는 상기 메인 검사 라인(ML)과 서브 검사 라인(도 2의 SL)이 전기적으로 연결될 수 있다. 상기 제5 콘택홀(CNT5)을 통해 상기 메인 검사 라인(ML)과 서브 검사 라인(SL)이 전기적으로 연결될 수 있다.
도 8을 참조하면, 상기 메인 검사 라인(ML)이 형성된 베이스 기판(110) 상에 게이트 절연층(120)이 형성된다. 상기 베이스 기판(110) 상에 복수개의 메인 검사 라인(ML)이 형성될 수 있다. 상기 메인 검사 라인(ML)들은 서로 평행하게 형성될 수 있다. 상기 게이트 절연층(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다. 또한, 상기 게이트 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 9를 참조하면, 상기 게이트 절연층(120)이 형성된 베이스 기판(110)상에 제2 도전층(125)이 형성된다. 상기 제2 도전층(125)은 데이터 금속층(125a), 반도체층(125b) 및 오믹 콘택층(125c)를 포함한다. 표시 영역(DA)에서 상기 데이터 금속층(125a)은 소스 전극(SE) 및 드레인 전극(DE)이 될 수 있다. 주변 영역(PA)에서 상기 데이터 금속층(125a)은 서브 검사 라인(SL)이 될 수 있다. 상기 반도체층(125b)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(125c)은 상기 반도체층(125b)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(125b)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(125c)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
도 10을 참조하면, 상기 게이트 절연층(120)이 형성된 베이스 기판(110)상에 제2 도전층(125)이 형성된다. 상기 제2 도전층(125)은 데이터 금속층(125a), 반도체층(125b) 및 오믹 콘택층(125c)를 포함한다. 주변 영역(PA)에서 상기 데이터 금속층(125a)은 서브 검사 라인(SL)이 될 수 있다. 상기 반도체층(125b)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(125c)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
도 11을 참조하면, 상기 제2 도전층(125)을 패터닝하여 소스 전극(SE), 드레인 전극(DE) 및 서브 검사 라인(SL)을 형성한다. 표시 영역(DA)에서 상기 데이터 금속층(125a)은 소스 전극(SE) 및 드레인 전극(DE)이 될 수 있다. 주변 영역(PA)에서 상기 데이터 금속층(125a)은 서브 검사 라인(SL)이 될 수 있다. 상기 반도체층(125b)은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(125c)은 상기 반도체층(125b)과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체층(125b)과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택층(125c)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE)을 형성한 후, 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트할 수 있다. 이 경우, 상기 데이터 라인(DL)의 단선(open) 및 단락(short) 테스트는 검사 라인을 직접 접촉하여 테스트하는 방법과 직접 접촉하지 않고 테스트 하는 방법을 포함할 수 있다. 검사 라인 직접 접촉하여 테스트하는 방법은 검사 라인을 손상시킬 수 있으나 정확한 테스트를 할 수 있다. 반면 검사 라인을 직접 접촉하지 않고 테스트하는 방법은 검사 라인을 손상시키지 않으나 정확성이 다소 떨어질 수 있다.
본 발명의 일 실시예에 따른 표시 기판(100)은 이중으로 형성되는 검사 라인을 포함한다. 상기 검사 라인은 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)을 포함한다. 따라서, 검사 라인 직접 접촉하여 테스트하는 경우 상기 서브 검사 라인(SL)을 직접 접촉하여 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트 할 수 있다. 상기 테스트 과정에서 서브 검사 라인(SL)이 손상될 수 있다. 그러나, 상기 메인 검사 라인(ML)은 손상되지 않는다. 따라서, 검사 라인을 손상시키지 않고 정확한 테스트를 할 수 있다.
도 12를 참조하면, 상기 제2 도전층(125)을 패터닝하여 서브 검사 라인(SL)을 형성한다. 상기 베이스 기판(110) 상에 복수개의 서브 검사 라인(SL)이 형성될 수 있다. 상기 서브 검사 라인(SL)들은 서로 평행하게 형성될 수 있다. 주변 영역(PA)에서 상기 데이터 금속층(125a)은 서브 검사 라인(SL)이 될 수 있다. 상기 서브 검사 라인(SL)은 상기 메인 검사 라인(ML)의 상부에 형성될 수 있다. 상기 서브 검사 라인(SL)과 상기 메인 검사 라인(ML)은 상기 게이트 절연층(120)에 의해 절연될 수 있다. 상기 서브 검사 라인(SL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로 형성될 수 있다. 또한, 상기 서브 라인(ML)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다.
상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE)을 형성한 후, 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트할 수 있다. 이 경우, 상기 데이터 라인(DL)의 단선(open) 및 단락(short) 테스트는 검사 라인을 직접 접촉하여 테스트하는 방법과 직접 접촉하지 않고 테스트 하는 방법을 포함할 수 있다. 검사 라인 직접 접촉하여 테스트하는 방법은 검사 라인을 손상시킬 수 있으나 정확한 테스트를 할 수 있다. 반면 검사 라인을 직접 접촉하지 않고 테스트하는 방법은 검사 라인을 손상시키지 않으나 정확성이 다소 떨어질 수 있다.
본 발명의 일 실시예에 따른 표시 기판(100)은 이중으로 형성되는 검사 라인을 포함한다. 상기 검사 라인은 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)을 포함한다. 따라서, 검사 라인 직접 접촉하여 테스트하는 경우 상기 서브 검사 라인(SL)을 직접 접촉하여 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트 할 수 있다. 상기 테스트 과정에서 서브 검사 라인(SL)이 손상될 수 있다. 그러나, 상기 메인 검사 라인(ML)은 손상되지 않는다. 따라서, 검사 라인을 손상시키지 않고 정확한 테스트를 할 수 있다.
도 13을 참조하면, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 서브 검사 라인(SL)이 형성된 상기 베이스 기판(110) 상에 제1 패시베이션층(130)을 형성한다. 상기 제 1 패시베이션층(130)은 상기 게이트 절연층(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(130)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 14를 참조하면, 상기 서브 검사 라인(SL)이 형성된 베이스 기판(110) 상에 패시베이션층(130)을 형성한다. 상기 베이스 기판(110) 상에 복수개의 메인 검사 라인(ML)들 및 복수개의 서브 검사 라인(SL)들이 형성될 수 있다. 상기 메인 검사 라인(ML)들 및 상기 서브 검사 라인(SL)들은 서로 평행하게 형성될 수 있다. 상기 패시베이션층(130)은 상기 게이트 절연층(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(130)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함하는 물질로 형성될 수 있다.
도 15를 참조하면, 상기 패시베이션층(130)이 형성된 베이스 기판(110) 상에 유기막(140)을 형성한다. 상기 유기막(140)은 상기 표시 기판(10)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(140)은 유기 물질을 포함하는 절연층일 수 있다.
도 16을 참조하면, 상기 패시베이션층(130) 및 상기 유기막(140)을 패터닝한다. 이에 따라, 표시 영역(DA)에서는 상기 드레인 전극(DE)의 일부가 노출되고, 주변 영역(PA)에서는 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)의 일부가 노출된다.
제1 콘택홀(CH1)은 상기 유기막(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 드레인 전극(DE)의 일부를 노출한다. 제2 콘택홀(CH2)은 상기 유기막(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 서브 검사 라인(SL)의 일부를 노출한다. 제3 콘택홀(CH3)은 상기 유기막(140), 상기 패시베이션층(130) 및 상기 게이트 절연층(120)을 통해 형성되며, 상기 메인 검사 라인(ML)의 일부를 노출한다. 제4 콘택홀(CNT4)은 상기 유기막(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 서브 검사 라인(SL)의 일부를 노출한다.
도 17을 참조하면, 상기 패터닝된 유기막(140)상에 투명 전극층(150)을 형성한다. 상기 투명 전극층(150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 전극층(150)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(150)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 3을 참조하면, 상기 투명 전극층(150)을 패터닝하여 화소 전극(PE), 연결 전극(CE) 및 패드 전극(TE)을 형성한다.
상기 전극층(150)은 표시 영역(DA)에서 화소 전극(PE)이 될 수 있다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 제1 콘택홀(CNT1)을 통하여 드레인 전극(DE)과 전기적으로 연결될 수 있다.
상기 전극층(150)은 주변 영역(PA)에서 연결 전극(CE) 및 패드 전극(TE)이 될 수 있다. 상기 연결 전극(CE)은 제2 콘택홀(CNT2)을 통해 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 또한 상기 연결 전극(CE)은 제3 콘택홀(CNT3)을 통해 상기 메인 검사 라인(ML)과 전기적으로 연결된다. 따라서, 상기 연결 전극(CE)은 상기 제2 콘택홀(CNT2) 및 상기 제3 콘택홀(CNT3)을 통해 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)을 전기적으로 연결한다.
상기 연결 전극(CE)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 또한, 상기 연결 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 패드 전극(TE)은 제4 콘택홀(CNT4)을 통해 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 또한, 상기 서브 검사 라인(SL)은 제5 콘택홀(CNT5)을 통해 상기 메인 검사 라인(ML)과 전기적으로 연결된다. 따라서 상기 패드 전극(TE)은 상기 메인 검사 라인(ML) 및 상기 서브 검사 라인(SL)과 전기적으로 연결된다. 상기 테스트 패드(TP)에는 테스트 신호가 인가된다. 따라서, 상기 테스트 신호를 이용하여 상기 데이터 라인(DL)의 단선(open) 및 단락(short)을 테스트할 수 있다.
상기 패드 전극(TE)은 상기 화소 전극(PE)과 동일한 층으로 형성될 수 있다. 또한, 상기 패드 전극(TE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 패드 전극(TE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 패드 전극(TE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치(400)는 하부 기판(100), 상부 기판(200) 및 액정층(300)을 포함한다.
상기 하부 기판(100)의 표시 영역(DA)은 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 스위칭 소자들 및 복수의 화소 전극들을 포함한다. 상기 게이트 라인(GL)들 각각은 상기 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D1)으로 배열된다. 상기 데이터 라인(DL)들 각각은 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 스위칭 소자들 각각(TR)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 연결된다. 상기 화소 전극들 각각(PE)은 상기 스위칭 소자(TR)와 연결된다. 또한, 상기 화소 전극(260) 상에 상기 제1 배향막(270)을 형성한다. 상기 제1 배향막(270)은 상기 화소 전극(260) 상에 형성되어 상기 액정층(300)의 액정을 배향한다.
상기 하부 기판(100)의 주변 영역(PA)은 상기 표시 영역(DA)에 형성된 상기 데이터 라인(DL)과 연결되어 상기 데이터 라인(DL)을 테스트하는데 이용하는 검사 패드(TP) 및 상기 데이터 라인(DL)과 검사 패드(TP)를 연결하는 검사 라인을 포함한다. 상기 검사 라인은 메인 검사 라인(ML) 및 서브 검사 라인(SL)을 포함할 수 있다.
상기 상부 기판(200)은 상기 하부 기판(100)의 상기 제1 베이스 기판(110)과 마주하는 제2 베이스 기판(210), 상기 제2 베이스 기판(210) 상에 형성된 블랙 매트릭스(204)와 컬러 필터(206), 상기 블랙 매트릭스(204)와 상기 컬러 필터(206) 상에 형성된 오버 코팅층(208), 상기 오버 코팅층(208) 상에 형성된 공통 전극(210), 및 상기 공통 전극(210) 상에 형성되어 상기 액정층(300)의 액정을 배향하기 위한 제2 배향막(212)을 포함한다.
상기 하부 기판(100) 및 상기 상부 기판(200) 사이에는 액정층(300)이 형성된다.
본 발명의 실시예들에 따르면, 게이트 금속으로 형성되는 메인 검사 라인 및 데이터 금속으로 형성되는 서브 검사 라인을 형성하여, 서브 검사 라인을 직접 접촉하여 데이터 라인의 불량을 검사할 수 있다.
또한, 직접 접촉 검사를 실시하므로 정확한 검사 결과를 얻을 수 있다. 또한, 검사 과정에서 서브 검사 라인이 손상되더라도, 메인 검사 라인은 손상되지 않으므로 검사로 인한 표시 장치의 불량을 방지할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 120: 게이트 절연층
125: 제2 도전층 130: 패시베이션층
140: 유기막 150: 투명 도전층
DE: 드레인 전극 SE: 소스 전극
GE: 게이트 전극 DL: 데이터 라인
GL: 게이트 라인 ML: 메인 검사 라인
SL: 서브 검사 라인

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
    상기 표시 영역에 배치되고 제1 방향으로 연장되는 게이트 라인과 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 연결된 스위칭 소자
    상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 제2 방향으로 연장되는 메인 검사 라인;
    상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 메인 검사 라인과 다른 층에 배치되는 서브 검사 라인; 및
    상기 메인 검사 라인 및 상기 서브 검사 라인과 전기적으로 연결되는 검사 패드를 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 메인 검사 라인은 상기 게이트 라인과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 서브 검사 라인은 상기 데이터 라인과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 서브 검사 라인은 상기 메인 검사 라인의 상부에 배치되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 메인 검사 라인 및 상기 서브 검사 라인을 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 스위칭 소자는 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하고, 상기 연결 전극과 상기 화소 전극은 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  8. 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 제1 베이스 기판, 상기 표시 영역에 배치되고 제1 방향으로 연장되는 게이트 라인과 상기 제1 방향과 직교하는 제2 방향으로 연장되는 데이터 라인에 연결된 스위칭 소자, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 제2 방향으로 연장되는 메인 검사 라인, 상기 주변 영역에 배치되고, 상기 데이터 라인과 전기적으로 연결되며 상기 메인 검사 라인과 평행하게 배치되는 서브 검사 라인 및 상기 주변 영역에 배치되고, 상기 메인 검사 라인 및 상기 서브 검사 라인과 전기적으로 연결되는 검사 패드를 포함하는 제1 기판; 및
    상기 제1 베이스 기판과 마주하는 제2 베이스 기판 및 상기 제2 베이스 기판 상에 형성되는 공통 전극을 포함하는 제2 기판을 포함하는 표시 장치.
  9. 제8항에 있어서, 상기 메인 검사 라인은 상기 게이트 라인과 동일한 층으로 형성되는 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서, 상기 서브 검사 라인은 상기 데이터 라인과 동일한 층으로 형성되는 것을 특징으로 하는 표시 장치.
  11. 제8항에 있어서, 상기 서브 검사 라인은 상기 메인 검사 라인의 상부에 형성되는 것을 특징으로 하는 표시 장치.
  12. 제8항에 있어서, 상기 메인 검사 라인 및 상기 서브 검사 라인을 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 스위칭 소자는 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 화소 전극 상에 형성되어 상기 액정층의 액정을 배향하는 배향막을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 화소 전극은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제15항에 있어서, 상기 화소 전극은 상기 연결 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 장치.
  19. 베이스 기판 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 패터닝하여 게이트 라인과 메인 검사 라인을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 금속 패턴이 형성된 베이스 기판 상에 제2 도전층을 형성하는 단계; 및
    상기 제2 도전층을 패터닝하여 데이터 라인과 서브 검사 라인을 포함하는 데이터 금속 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 데이터 금속 패턴이 형성된 베이스 기판 상에 투명 전극층을 형성하는 단계; 및
    상기 투명 전극층을 패터닝하여 상기 메인 검사 라인과 상기 서브 검사 라인을 연결하는 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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