JP5431993B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係わり、特に、表示パネルを点灯させて検査するための点灯検査回路の小型化に有効な技術に関する。

ＩＰＳ方式やＶＡ方式と知られるアクティブマトリクス型の液晶表示装置では、隣接する２本の走査線（以下、ゲート線と記す。）と、隣接する２本の映像信号線（ソース線又はドレイン線ともいう。以下、ドレイン線と記す。）とで囲まれる領域に、ゲート線からの走査信号によってオンする薄膜トランジスタと、ドレイン線からの映像信号が前述の薄膜トランジスタを介して供給される画素電極とが形成され、画素が構成される。これら複数の画素が形成された領域が表示領域であり、当該表示領域を囲んで周辺領域が存在する。この周辺領域には、映像線駆動回路及び走査線駆動回路を構成する半導体チップや、表示領域のゲート線やドレイン線を半導体チップと接続するための配線（端子配線）等が設けられている。

近年、液晶表示装置は、情報の認識性を良好にするための表示画像の高精細化に伴い画像数が増加し、ゲート線及びドレイン線の本数が増えている。この増加に伴い半導体チップ装置の入出力数と共に、端子配線数も増加しており、大きさの限られた周辺領域に半導体チップと多数の端子配線とを形成する技術が要望されている。

これらの要望を解決する手段として、例えば同一出願による特許文献１に記載の技術がある。この特許文献１に記載の技術では、端子配線に形成される端子（端子用コンタクトホール）に隣接する端子配線を屈曲させることにより、小さい配線ピッチで端子配線間の間隔を大きくする技術が開示されている。また、この配線ピッチで液晶表示装置（液晶表示パネル）の不良検出方法である擬似ダイナミック点灯検査（以下、ＱＤ点灯検査という。）を行うための検査回路を形成する技術が開示されている。

特開２００９−１４５８４９号公報

携帯電話に代表される携帯情報端末に搭載される液晶表示装置では、限られた大きさの筐体で高精細化を実現する必要があり、画像表示に係わらない表示領域の外側部分（いわゆる、額縁領域）をさらに縮小することが求められており、点灯検査回路が形成される領域のさらなる縮小が要望されている。一方、点灯検査回路を構成するスイッチ素子には特許文献１に記載されるように薄膜トランジスタ（検査用薄膜トランジスタ）が用いられており、検査用薄膜トランジスタを形成するためには、所定の面積が必要である。さらには、接続配線を２層以上の配線層を用いて立体的に形成する場合、検査用薄膜トランジスタのソース電極又はドレイン線電極（ＳＤ電極ともいう。）と接続配線とを接続するためには、コンタクトを形成し該コンタクトを介してＳＤ電極と接続配線とを電気的に接続する必要があり、ＳＤ電極と接続配線との間の接続の信頼性を確保するためには、所定のコンタクトのための面積が必要である。

本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、点灯検査回路を小型化すると共に、接続配線の配線間ピッチが小さくなった場合であっても、検査用薄膜トランジスタの面積及びＳＤ電極と接続配線とを接続するコンタクトホールのための面積を確保することが可能な技術を提供することにある。

（１）前記課題を解決すべく、複数の走査線と前記走査線に交差する複数の映像信号線とが形成される表示領域と、前記表示領域の外側に形成され、前記複数の走査線と前記複数の映像信号線とのうちの何れかに端子配線を介して信号を供給する複数の端子からなる端子群と、第１の方向に延在し、第２の方向に並設される第１の検査配線を介して第１のＳＤ電極が前記端子と接続されると共に、第２の検査配線を介して第２のＳＤ電極が検査用端子に接続され、ゲート電極が第３の検査配線を介して共通に接続される複数の検査用薄膜トランジスタからなる点灯検査回路とを備える表示装置であって、前記点灯検査回路は、２つ以上の前記検査用薄膜トランジスタが前記第１の方向に隣接して配列される複数の検査用薄膜トランジスタ群を形成し、前記複数の検査用薄膜トランジスタ群が前記第２の方向に隣接して配列されており、前記第１の検査配線の内の少なくとも１つ以上は、前記検査用薄膜トランジスタの第１のＳＤ電極から同一の層で伸延される第４の検査配線と、前記第４の検査配線と異なる層に形成され、前記端子から前記第１の方向に延在する第５の検査配線と、前記第４の検査配線と前記第５の検査配線とを電気的に接続するコンタクトホールとから形成され、前記検査用薄膜トランジスタ群毎に、前記端子群から近い側に形成される前記検査用薄膜トランジスタの第１のＳＤ電極と前記コンタクトホールとの間隔よりも、前記端子群から遠い側に形成される前記検査用薄膜トランジスタの第１のＳＤ電極と前記コンタクトホールとの間隔が大きい表示装置である。

本発明によれば、点灯検査回路を小型化すると共に、接続配線の配線間ピッチが小さくなった場合であっても、薄膜トランジスタの面積及びＳＤ電極と接続配線と接続するコンタクトホールのための面積を確保することができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態の表示装置である液晶表示装置の全体構成を説明するための図である。 本発明の実施形態の表示装置における点灯検査回路の概略構成を説明するための図である。 図２に示す丸印Ｂに対応するパターン図である。 本発明の表示装置における点灯検査回路のパターンの拡大図である。 図４に示すパターン図からハッチングを除いた拡大図である。 図４に示す第１のメタル配線のパターン図である。 図４に示す半導体層のパターン図である。 図４に示すコンタクトホールのパターン図である。 図４に示す第２のメタル配線の配線パターン図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈全体構成〉
図１は本発明の実施形態の表示装置である液晶表示装置の全体構成を説明するための図であり、以下、図１に基づいて、本発明の実施形態の表示装置の全体構成を説明する。なお、表示装置は液晶表示装置等の非発光型の表示装置に限定されることはなく、有機ＥＬ表示装置に代表される自発光型の表示装置にも適用可能である。また、以下の説明では、ＩＰＳ方式の液晶表示装置の場合について説明するが、ＶＡ方式の液晶表示装置にも適用可能である。

図１に示す本実施形態の液晶表示装置は画素電極等が形成される第１基板ＳＵＢ１と、カラーフィルタやブラックマトリクス（遮光膜）が形成され、第１基板ＳＵＢ１に対向して配置される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、この液晶表示パネルＰＮＬの光源となる図示しないバックライトユニットとを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記す。

第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。

また、本実施形態の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。

本実施形態の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設される走査線（ゲート線）ＧＬが形成されている。また、図中ｙ方向に延在しｘ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。

ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されている。各画素は、例えば図１中丸印Ａの部分において、その拡大図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬに接続され映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。なお、拡大図Ａ’に示す共通電極ＣＴの構成では、画素毎に独立して形成される共通電極ＣＴにコモン線ＣＬを介して共通信号を入力する構成としたが、これに限定されることはなく、ｘ方向に隣接配置される画素の共通電極ＣＴが直接接続されるように共通電極ＣＴを形成し、ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端から、又は両側からコモン線ＣＬを介して共通信号を入力する構成でもよい。

各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、第２基板ＳＵＢ２よりも大きい第１基板ＳＵＢ１の液晶面側に搭載される、駆動回路が形成される半導体チップＤＲにそれぞれ接続される構成となっている。ただし、本実施形態の液晶表示装置では、駆動回路を半導体チップＤＲで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。

〈点灯検査回路構成〉
図２は本発明の実施形態の表示装置における点灯検査回路の概略構成を説明するための図であり、以下、図２に基づいて本発明の点灯検査回路の構成を説明する。ただし、以下の説明では、検査用薄膜トランジスタＱＤＴｒが備える一対のＳＤ電極の内で、検査用端子ＣＧ１〜ＣＧ４、ＣＲ、ＣＧ、ＣＢに接続される側をソース電極と記し、ゲート線ＧＬ又はドレイン線ＤＬに接続される側をドレイン電極と記す。

本実施形態の表示装置である液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって、表示領域ＡＲの外側の領域に、点灯検査回路ＱＤが形成されている。本実施形態の点灯検査回路では、各ゲート電極を共通とする複数の検査用薄膜トランジスタＱＤＴｒを備える構成となっており、この検査用薄膜トランジスタＱＤＴｒのゲート電極は配線（第３の検査配線）ＴＧＷを介して検査用端子ＣＴＧに接続されている。また、検査用薄膜トランジスタＱＤＴｒのドレイン電極（第１のＳＤ電極）はゲート線ＧＬ又はドレイン線ＤＬにそれぞれ接続されている。さらには、検査用薄膜トランジスタＱＤＴｒの内で、ドレイン電極がゲート線ＧＬに接続される検査用薄膜トランジスタＱＤＴｒのソース電極（第２のＳＤ電極）は、配線（第２の検査配線）Ｇ１Ｗ〜Ｇ４Ｗを介して検査用端子ＣＧ１〜ＣＧ４の内の何れかに接続されている。

一方、検査用薄膜トランジスタＱＤＴｒの内で、そのドレイン電極がＲ（赤色）の画素の薄膜トランジスタＴＦＴのドレイン線ＤＬに接続される検査用薄膜トランジスタＱＤＴｒのソース電極は、配線（第２の検査配線）ＤＲＷを介して検査用端子ＣＲに接続されている。また、検査用薄膜トランジスタＱＤＴｒの内で、そのドレイン電極がＧ（緑色）の画素の薄膜トランジスタＴＦＴのドレイン線ＤＬに接続される検査用薄膜トランジスタＱＤＴｒのソース電極は、配線（第２の検査配線）ＤＧＷを介して検査用端子ＣＧに接続されている。さらには、検査用薄膜トランジスタＱＤＴｒの内で、そのドレイン電極がＢ（青色）の画素の薄膜トランジスタＴＦＴのドレイン線ＤＬに接続される検査用薄膜トランジスタＱＤＴｒのソース電極は、配線（第２の検査配線）ＤＢＷを介して検査用端子ＣＢに接続されている。

また、本実施形態の液晶表示装置のコモン線ＣＬは、配線ＣＷを介して検査用端子ＣＣに接続されている。

図２中丸印Ｂで示すように、本実施形態の液晶表示装置では、複数の検査用薄膜トランジスタＱＤＴｒは、検査用端子ＣＧ１〜ＣＧ４に接続される４個の検査用薄膜トランジスタＱＤＴｒが検査用薄膜トランジスタ群ＱＤＴｒＧを形成し、点灯検査回路ＱＤの形成領域に、検査用薄膜トランジスタ群を順次繰り返して配置することによって、第１基板ＳＵＢ１に占める点灯検査回路ＱＤの形成領域を小さく形成する構成としている。

以下に、図３に図２中丸印Ｂに対応するパターン図を示し、この図３に基づいて、本発明の実施形態の液晶表示装置における各端子（端子用コンタクトホール）ＣＮと検査用薄膜トランジスタ群の構成を説明する。ただし、図３において、各端子用コンタクトホールＣＮの図中上方に延在する配線は、半導体チップのバンプと接続される端子用コンタクトホールＣＮとゲート線ＧＬとを接続する配線すなわち走査線駆動回路出力をゲート線ＧＬに供給するための周知の信号線である。従って、以下の説明では、端子用コンタクトホールの図中下方に延在する配線（第１の検査配線）ＰＬ１〜ＰＬ４及び検査用薄膜トランジスタＱＤＴｒについて詳細に説明する。

図３に示すように、半導体チップのバンプと接続される端子用コンタクトホールＣＮが形成される領域では、隣接する配線（端子用コンタクトホールＣＮとゲート線ＧＬとを接続する配線及び配線ＰＬ１〜ＰＬ４を含む。）を屈曲して形成することにより、小さい配線ピッチであっても配線間の間隔を大きくしている。

また、本実施形態の点灯検査回路ＱＤの形成領域では、１つの検査用薄膜トランジスタ群ＱＤＴｒＧを形成する４個の検査用薄膜トランジスタＱＤＴｒが配線ＰＬ１〜ＰＬ４の伸延方向であるｙ方向に直線状に配列して形成され、各検査用薄膜トランジスタ群が配線の並設方向（ｘ方向）に配列して形成される構成となっている。このような構成とすることによって、本実施形態の液晶表示装置では、点灯検査回路ＱＤの形成領域を小さくする構成としている。

次に、本発明の表示装置における点灯検査回路のパターンの拡大図を図４に、図４に示すパターン図からハッチングを除いた拡大図を図５に、図４に示す第１のメタル配線のパターン図を図６に、図４に示す半導体層のパターン図を図７に、図４に示すコンタクトホールのパターン図を図８に、図４に示す第２のメタル配線の配線パターン図を図９に示す。

以下、図４〜図９に基づいて、本実施形態の点灯検査回路の構成について詳細に説明する。図４及び図５に示すように、検査用端子ＣＧ１に接続される配線Ｇ１Ｗが接続される検査用薄膜トランジスタＱＤＴｒ１は、検査用薄膜トランジスタ群ＱＤＴｒＧの最上段すなわち端子用コンタクトホールＣＮの形成領域と最も近い側に配置される。次段には、検査用端子ＣＧ２に接続される次段の配線Ｇ２Ｗが接続される検査用薄膜トランジスタＱＤＴｒ２が配置され、以降、検査用薄膜トランジスタＱＤＴｒ３、及び検査用薄膜トランジスタＱＤＴｒ４がこの順番で図中の下側方向に配列される構成となっている。従って、本実施形態では、検査用端子ＣＧ４に接続される配線Ｇ４Ｗが接続される検査用薄膜トランジスタＱＤＴｒ４が、検査用薄膜トランジスタ群の最下段すなわち端子用コンタクトホールの形成領域と最も遠い側に配置される構成となっている。すなわち、本実施形態では、ｘ方向に延在する配線Ｇ１Ｗ〜Ｇ４Ｗを形成し、図中の最上段に形成される検査用薄膜トランジスタＱＤＴｒ１を除く他の検査用薄膜トランジスタＱＤＴｒ２〜ＱＤＴｒ４を、隣接する配線Ｇ１Ｗ〜Ｇ４Ｗの間に形成する構成としている。

このとき、本実施形態では、検査用薄膜トランジスタ群ＱＤＴｒＧを構成する各検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４も直線状に配列させると共に、図９に示すように検査用薄膜トランジスタ群の配列方向すなわちｘ方向に延在する配線Ｇ１Ｗの一部を、検査用薄膜トランジスタＱＤＴｒ１のソース電極ＳＴとなるメタル配線として用いる。同様にして、検査用薄膜トランジスタ群の配列方向すなわちｘ方向に延在しｙ方向に並設する直線状の配線Ｇ２Ｗ〜Ｇ４Ｗの一部を、検査用薄膜トランジスタＱＤＴｒ２〜ＱＤＴｒ４のソース電極となるメタル配線として用いる。さらには、半導体層ＰＳとなる例えば非晶質シリコン薄膜も検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４のソース電極となる配線Ｇ１Ｗ〜Ｇ４Ｗに重畳して形成している。このとき、図７に示すように、各半導体層ＰＳの延在方向から検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の形成方向に突出させることにより、各検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の半導体領域（チャネル領域）を形成している。このような構成とすることにより、各検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４のチャネル長の方向を同一の方向（ｙ方向）に形成すると共に、このチャネル長の方向が検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の配列方向と同じ方向となるように、検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４のソース電極及びドレイン電極を形成している。ただし、半導体層ＰＳは多結晶シリコン薄膜や微結晶シリコン薄膜等であってもよい。

また、検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の内で、最上段に形成される検査用薄膜トランジスタＱＤＴｒ１では、端子用コンタクトホールＣＮから延在される配線ＰＬ１は、図９に示すように半導体層ＰＳの上層に形成されるメタル配線（第２層目のメタル配線）と同層のメタル配線で形成されている。従って、検査用薄膜トランジスタＱＤＴｒ１のドレイン電極は、端子用コンタクトホールＣＮから延在される配線ＰＬ１となるメタル配線を用い、ドレイン電極を形成する構成としている。

これに対して、端子用コンタクトホールＣＮから延在される他の配線ＰＬ２〜ＰＬ４は、図６に示すように検査用薄膜トランジスタＱＤＴｒ２〜ＱＤＴｒ４のゲート電極ＧＴと同層のメタル配線（第１層目のメタル配線すなわち第１のメタル配線である。）で形成されている。従って、検査用薄膜トランジスタＱＤＴｒ２〜ＱＤＴｒ４のドレイン電極ＤＴは、図９に示すように該ドレイン電極ＤＴから延在するメタル配線の延在部（第４の検査配線）ＤＴＬを設け、端子用コンタクトホールＣＮから延在されるｙ方向のメタル配線（第５の検査配線）ＰＬ２〜ＰＬ４と該延在部ＤＴＬとコンタクトホールＴＨを介して電気的に接続する構成としている。このとき、本実施形態では、図４及び図５に示すように、検査用薄膜トランジスタＱＤＴｒ２〜ＱＤＴｒ４の半導体領域と各コンタクトホールＴＨとのｘ方向の距離が、下端側の方が順次大きくなるように、当該コンタクトホールＴＨを形成している。

以上に説明した構成とすることによって、小さい配線ピッチであっても、例えばコンタクトホールＴＨが形成される位置の配線ＰＬ３と、この配線ＰＬ３に近接する他のメタル配線ＰＬ２、ＰＬ４や配線Ｇ２Ｗ、Ｇ３Ｗとの間隔を大きくできる。すなわち、本実施形態では、第１層目のメタル配線でｙ方向の配線を形成すると共に、図示しない周知の絶縁層を介して形成される第２層目のメタル配線でｘ方向の配線を形成することによって、ｘ方向及びｙ方向の配線間隔を小さくでき、その結果、点灯検査回路ＱＤの形成領域を小さくできる。

また、最下段に形成される検査用薄膜トランジスタＱＤＴｒ４のソース電極ＳＴとなる配線Ｇ４Ｗよりも下段側すなわち端子用コンタクトホールＣＮから最も離れた位置に検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４のゲート電極ＧＴに接続される配線ＴＧＷが第１層目のメタル配線で形成している。このとき、ｘ方向に延在する配線ＴＧＷから検査用薄膜トランジスタ群ＱＤＴｒＧ毎に、検査用薄膜トランジスタＱＤＴｒ１方向すなわちｙ方向に延在する配線ＴＰＬを形成している。この配線ＴＰＬは検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の半導体領域（チャネル領域）を挟んでコンタクトホールＴＨと反対側に形成している。その結果、本実施形態の検査用薄膜トランジスタ群ＱＤＴｒＧでは、全ての検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４のゲート電極ＧＴに共通な配線ＴＧＷを１層のメタル配線で形成できる。

以上に説明する構成とすることにより、図６から明らかなように、一方のメタル配線である隣接する配線ＰＬ２〜ＰＬ４との相互の間隔を十分に確保できると共に、配線ＴＧＷから分岐しゲート電極に至る配線と配線ＰＬ２〜ＰＬ４との間隔を十分に確保できる。また、図６及び図８から明らかなように、コンタクトの形成領域においても隣接する配線ＰＬ２〜ＰＬ４の間隔を十分に確保できる。

また、図９に示すように、他方のメタル配線である配線Ｇ１Ｗ〜Ｇ４Ｗと各検査用薄膜トランジスタＱＤＴｒ１〜ＱＤＴｒ４の電極及びその延在部との間隔を十分に確保できる。さらには、図７に示すように、隣接して形成される半導体層のパターンも十分な距離を確保できる。

なお、本実施形態においては、４つの検査用薄膜トランジスタからなる検査用薄膜トランジスタ群を順次配置する構成としたが、検査用薄膜トランジスタ群を構成する検査用薄膜トランジスタは４つに限定されることはなく、２つ以上の検査用薄膜トランジスタを用いて検査用薄膜トランジスタ群を形成する構成であればよい。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

ＰＮＬ……液晶表示パネル、ＡＲ……表示領域、ＳＵＢ１……第１基板
ＳＵＢ２……第２基板、ＤＬ……ドレイン線、ＧＬ……ゲート線、ＣＬ……コモン線
ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……共通電極
ＳＬ……シール材、ＤＲ……半導体チップ、ＦＰＣ……フレキシブルプリント基板
ＱＤ……点灯検査回路、ＣＮ……端子（端子用コンタクトホール）、ＰＳ……半導体層
ＴＨ……コンタクトホール、ＱＤＴｒＧ……検査用薄膜トランジスタ群
ＣＧ１〜ＣＧ４、ＣＲ、ＣＧ、ＣＢ、ＣＣ、ＣＴＧ……検査用端子、ＤＴＬ……延在部
ＱＤＴｒ、ＱＤＴｒ１〜ＱＤＴｒ４……検査用薄膜トランジスタ
ＴＧＷ、Ｇ１Ｗ〜Ｇ４Ｗ、ＤＲＷ、ＤＧＷ、ＤＢＷ、ＣＷ……配線
ＰＬ１〜ＰＬ４、ＴＰＬ……配線

Claims (7)

1. 複数の走査線と前記走査線に交差する複数の映像信号線とが形成される表示領域と、前記表示領域の外側に形成され、前記複数の走査線と前記複数の映像信号線とのうちの何れかに端子配線を介して信号を供給する複数の端子からなる端子群と、第１の方向に延在し、第２の方向に並設される第１の検査配線を介して第１のＳＤ電極が前記端子と接続されると共に、第２の検査配線を介して第２のＳＤ電極が検査用端子に接続され、ゲート電極が第３の検査配線を介して共通に接続される複数の検査用薄膜トランジスタからなる点灯検査回路とを備える表示装置であって、
   前記点灯検査回路は、２つ以上の前記検査用薄膜トランジスタが前記第１の方向に隣接して配列される複数の検査用薄膜トランジスタ群を形成し、前記複数の検査用薄膜トランジスタ群が前記第２の方向に隣接して配列されており、
   前記第１の検査配線の内の少なくとも１つ以上は、
   前記検査用薄膜トランジスタの第１のＳＤ電極から同一の層で伸延される第４の検査配線と、前記第４の検査配線と異なる層に形成され、前記端子から前記第１の方向に延在する第５の検査配線と、前記第４の検査配線と前記第５の検査配線とを電気的に接続するコンタクトホールとから形成され、
   前記検査用薄膜トランジスタ群毎に、前記端子群から近い側に形成される前記検査用薄膜トランジスタの第１のＳＤ電極と前記コンタクトホールとの間隔よりも、前記端子群から遠い側に形成される前記検査用薄膜トランジスタの第１のＳＤ電極と前記コンタクトホールとの間隔が大きいことを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記第２の検査配線は、前記第２の方向に直線状に延在し前記第１の方向に並設されるメタル配線からなり、
   隣接する前記第２の検査配線との間に前記検査用薄膜トランジスタが形成されていることを特徴とする表示装置。
3. 請求項２に記載の表示装置において、
   前記検査用薄膜トランジスタの半導体層が前記第２の検査配線と重畳して直線形状で形成されることを特徴とする表示装置。
4. 請求項３に記載の表示装置において、
   前記第２の検査配線幅よりも前記検査薄膜トランジスタの半導体層幅が大きいことを特徴とする表示装置。
5. 請求項１乃至４の内の何れかに記載の表示装置において、
   前記第３の検査配線と前記第５の検査配線とが同一の層に形成され、前記第２の検査配線と前記第４の検査配線とが同一の層に形成されることを特徴とする表示装置。
6. 請求項１乃至５の内の何れかに記載の表示装置において、
   前記検査用薄膜トランジスタ群の形成する検査用薄膜トランジスタの内で、前記端子群に最も近い検査用薄膜トランジスタの第１のＳＤ電極に接続される前記第１の検査配線は、第１のＳＤ電極を形成するメタル薄膜と同一の層に形成されるメタル薄膜で形成されることを特徴とする表示装置。
7. 請求項１乃至６の内の何れかに記載の表示装置において、
   前記検査用薄膜トランジスタ群を形成する各検査用薄膜トランジスタのチャネル長方向は同一の方向に形成され、前記チャネル長方向が前記検査用薄膜トランジスタの配列方向と同じ方向となるように、前記第１のＳＤ電極及び前記第２のＳＤ電極が形成されていることを特徴とする表示装置。

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