JP2011081386A - 表示基板、それの製造方法、及びそれを有する表示装置 - Google Patents

Abstract

【課題】表示基板、それの製造方法、及びそれを有する表示装置を提供すること。
【解決手段】表示基板は第１画素電極及び第２画素電極を含む。第１画素電極は複数の第１電極バーを含む。データラインは第１画素電極にデータ電圧を印加する。第２画素電極は複数の第１電極バーと交互に配置された複数の第２電極バーを含む。第１電源ラインはゲートラインと隣接するように形成されて第２画素電極に第１電圧を印加する。第２電源ラインは第１電源ラインと交差して第１電源ラインと電気的に連結される。第１スイッチング素子はデータライン、ゲートライン及び第１画素電極に電気的に連結される。第２スイッチング素子は第１電源ライン、ゲートライン及び第２画素電極に電気的に連結される。
【選択図】図３

Description

本発明は表示基板、それの製造方法、及びそれを有する表示装置に関し、より詳細に表示品質を向上させるための表示基板、それの製造方法、及びそれを有する表示装置に関する。

表示装置は現在もっとも広く使われている平板表示装置のうちの一つとして、第１画素電極及び第２画素電極など電場生成電極が形成されている表示基板と、対向基板とを含む。また、前記表示装置は前記表示基板と前記対向基板との間に介在している液晶層を含む。

前記表示装置は前記第１画素電極及び前記第２画素電極に電圧を印加して前記液晶層に電場を生成し、それを通じて前記液晶層の液晶分子の配向を決めて入射光の偏光を制御することによって画像を表示する。

前記液晶層内の液晶分子は前記第１画素電極と前記第２画素電極との間に形成された電場によって垂直配向（ｖｅｒｔｉｃａｌ ａｌｉｇｎｍｅｎｔ、ＶＡ）モードで動作されることができる。例えば、前記第１画素電極と前記第２画素電極との間に電場が形成されない時、前記表示パネルはブラック画像を実現して、前記第１画素電極と前記第２画素電極との間に水平電場が形成される時に色々な階調を実現する。

ここで、前記表示パネルは画像が表示される表示領域及び前記表示領域を囲む周辺領域を含む。

しかし、前記第２画素電極に第１電圧及び第２電圧が印加される時、前記第１電圧及び前記第２電圧が印加される電源ラインは横電源ラインまたは、縦電源ラインであるため、各々一方向のみに延長して形成される。従って、前記電源ラインで前記第１及び第２電圧の伝達遅延が発生することができる。これによって前記表示領域の一側で前記第２画素電極の充電率が低下して表示品質が落ちる問題点が発生することができる。

また、前記第１画素電極及び前記第２画素電極と相異する電圧がデータラインに印加されれば前記データライン及び前記第１画素電極と前記第２画素電極との間に水平電界が生成して光漏れが発生することができる。

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これに本発明の技術的課題はこのような点に着眼されたことで、本発明の目的は表示品質を向上させるための表示基板を提供することである。

本発明の他の目的は前記表示基板の製造方法を提供することである。

本発明のまた他の目的は前記表示基板を含む表示装置を提供することである。

上述の本発明の目的を達成するために、一実施形態に係る表示基板は第１画素電極、データライン、第２画素電極、ゲートライン、第１電源ライン、第２電源ライン、第１スイッチング素子及び第２スイッチング素子を含む。前記第１画素電極は複数の第１電極バーを含む。前記データラインは前記第１画素電極にデータ電圧を印加する。前記第２画素電極は前記第１電極バーと交互に配置された複数の第２電極バーを含む。前記第１電源ラインは前記ゲートラインと隣接するように形成されて前記第２画素電極に第１電圧を印加する。前記第２電源ラインは前記第１電源ラインと交差して前記第１電源ラインと電気的に連結される。前記第１スイッチング素子は前記データライン、前記ゲートライン及び前記第１画素電極に電気的に連結される。前記第２スイッチング素子は前記第１電源ライン、前記ゲートライン及び前記第２画素電極に電気的に連結される。

本発明の実施形態において、前記第２電源ラインは複数のデータライン毎に配置されることができる。

本発明の実施形態において、第３画素電極、第４画素電極、第３電源ライン及び第４電源ラインをさらに含むことができる。前記第３画素電極は複数の第３電極バーを含み、前記第１画素電極と隣接するように配置される。前記第４画素電極は前記第３電極バーと交互に配置された複数の第４電極バーを含む。前記第３電源ラインは前記第４画素電極に第２電圧を印加して、前記第１電源ラインと隣接するように配置される。前記第４電源ラインは前記第３電源ラインと交差する方向に延長されて前記第３電源ラインと電気的に連結される。

本発明の実施形態において、前記第４電源ラインは複数のデータライン毎に配置されることができる。

本発明の実施形態において、前記第２電源ラインと前記第４電源ラインとの間には複数のデータラインが配置されることができる。

本発明の実施形態において、前記第２電源ライン及び前記第４電源ラインの各々は前記データラインの延長方向に隣接する画素に対して前記データラインを基準として左右交互に配置されることができる。

本発明の実施形態において、前記ゲートライン及び前記第３画素電極に連結された第３スイッチング素子と、前記第３電源ライン、前記ゲートライン及び前記第４画素電極に連結された第４スイッチング素子をさらに含むことができる。

本発明の実施形態において、前記第２スイッチング素子は、前記ゲートラインと電気的に連結された第１ゲート電極、前記第１電源ラインと電気的に連結されて前記第２電源ラインと連結される第１ソース電極、前記第２画素電極と電気的に連結された第１ドレイン電極を含むことができる。

上述の本発明の他の目的を達成するために、一実施形態に係る表示基板の製造方法であって、ベース基板上に第１方向に延長したゲートライン及び前記ゲートラインと隣接する第１電源ラインが形成される。続いて、前記ゲートライン及び前記第１電源ラインが形成された前記ベース基板上に第１方向と交差する第２方向に延長したデータラインと第２電源ラインが形成される。続いて、前記データライン及び前記第２電源ラインが形成された前記ベース基板上に、前記データラインと第１スイッチング素子を通じて電気的に連結されて複数の第１電極バーを含む第１画素電極、前記第１電源ラインと第２スイッチング素子を通じて電気的に連結されて前記第１電極バーと交互に配置された複数の第２電極バーを含む第２画素電極が形成される。続いて、前記第１電源ラインと前記第２電源ラインが電気的に連結される。

本発明の実施形態において、前記第１電源ラインを形成する段階は前記第１方向に延長されて、前記第１電源ラインと隣接した第３電源ラインをさらに形成することができる。

本発明の実施形態において、前記第２電源ラインを形成する段階は前記第２方向に延長した第４電源ラインをさらに形成することができる。

本発明の実施形態において、前記第２電源ラインと前記第４電源ラインとの間には複数のデータラインが形成されることができる。

本発明の実施形態において、前記第１電源ライン及び前記第２電源ラインは第１透明電極を通じて電気的に連結されることができる。

本発明の実施形態において、前記第１電源ライン及び前記第２電源ラインは前記第１スイッチング素子のソース電極を通じて電気的に連結されることができる。

上述の本発明のまた他の目的を達成するために、一実施形態に係る表示装置は、表示基板、対向基板及び液晶層を含む。前記表示基板は第１画素電極、データライン、第２画素電極、ゲートライン、第１電源ライン、第２電源ライン、第１スイッチング素子及び第２スイッチング素子を含む。前記第１画素電極は複数の第１電極バーを含む。前記データラインは前記第１画素電極にデータ電圧を印加する。前記第２画素電極は前記第１電極バーと交互に配置された複数の第２電極バーを含む。前記ゲートラインは前記データラインと交差する。前記第１電源ラインは前記ゲートラインと隣接するように形成されて前記第２画素電極に第１電圧を印加する。前記第２電源ラインは前記第１電源ラインと交差して前記第１電源ラインと電気的に連結される。前記第１スイッチング素子は前記データライン、前記ゲートライン及び前記第１画素電極に電気的に連結される。前記第２スイッチング素子は前記第１電源ライン、前記ゲートライン及び前記第２画素電極に電気的に連結される。前記対向基板は前記表示基板と対向する。前記液晶層は前記表示基板と前記対向基板との間に介在する。

本発明の実施形態において、前記表示基板は複数の第３電極バーを含み、前記第１画素電極と隣接した第３画素電極と、前記第３電極バーと交互に配置された複数の第４電極バーを含んだ第４画素電極と、前記第４画素電極に第２電圧を印加して前記第１電源ラインと隣接した第３電源ラインと、前記第３電源ラインと交差する方向に延長されて前記第３電源ラインと電気的に連結された第４電源ラインをさらに含むことができる。

本発明の実施形態において、前記第２電源ライン及び前記第４電源ラインの各々は前記データラインの延長方向に隣接する画素に対して前記データラインを基準として左右交互に配置されることができる。

本発明の実施形態において、前記第２電源ラインと前記第４電源ラインとの間は複数のデータライン毎に交互に配置されることができる。

本発明の実施形態において、前記液晶層は電界未印加時に垂直配向され、電界印加時に互いに異なる電圧が印加される前記第１画素電極及び前記第２画素電極によって水平電界が形成されることができる。

本発明の実施形態において、前記表示装置は画像が表示される表示領域及び前記表示領域を囲む周辺領域を含み、前記第２及び第４電源ラインと連結されるパワー配線は前記表示基板の上部、左側及び右側の前記周辺領域に配置されることができる。

本発明の実施形態において、前記第１データラインから遠い領域に対応する前記第１シールドパターンのエッジ部は前記第１データラインから遠い領域に対応する前記第１画素電極のエッジ部を完全にカバーでき、前記第２データラインから遠い領域に対応する前記第２シールドパターンのエッジ部は前記第２データラインから遠い領域に対応する前記第２画素電極のエッジ部を完全にカバーすることができる。

本発明の実施形態において、前記表示装置は、前記第１シールドパターンと前記第３シールドパターンを連結し、前記第１及び第２画素電極と重複する連結パターンをさらに含むことができる。

上述の本発明のまた他の目的を達成するために、一実施形態に係る表示基板は第１画素電極、第２画素電極、第１シールドパターン、及び第２シールドパターンを含む。前記第１画素電極はゲートライン及び第１データラインと電気的に連結される。前記第２画素電極は前記第１画素電極と交互に配置されて前記ゲートライン及び第１電源ラインと電気的に連結される。前記第１シールドパターンは前記第１データライン及び前記第１データラインと向かい合う第２データラインのうち、少なくとも一つと近接するように配置されて前記第１画素電極の一端と部分的に重なって前記第１画素電極と電気的連結される。前記第２シールドパターンは前記第１データライン及び前記第２データラインのうち、少なくとも一つと近接するように配置されて前記第２画素電極の一端と部分的に重なって前記第２画素電極と電気的連結される。

本発明の実施形態において、前記ゲートライン、前記第１シールドパターン及び前記第２シールドパターンは同じ導電層から形成されることができる。

本発明の実施形態において、前記第１データライン及び前記ゲートラインに電気的に連結された第１スイッチング素子と、前記ゲートライン及び前記第１電源ラインに電気的に連結された第２スイッチング素子をさらに含むことができる。

本発明の実施形態において、前記第１スイッチング素子は前記ゲートラインと連結された第１ゲート電極、前記第１データラインと連結された第１ソース電極及び前記第１画素電極と連結された第１ドレイン電極を含み、前記第１ドレイン電極及び前記第１シールドパターンは第１コンタクトホールを通じて前記第１画素電極と接触することができる。

本発明の実施形態において、前記第２スイッチング素子は前記ゲートラインと連結された第２ゲート電極、前記ゲートラインと隣接した前記第１電源ラインと連結された第２ソース電極、及び前記第２画素電極と連結された第２ドレイン電極を含み、前記第２ドレイン電極及び前記第２シールドパターンは第２コンタクトホールを通じて前記第２画素電極と接触することができる。

本発明の実施形態において、前記第２データラインと近接するように配置され、前記第１画素電極の他端をカバーする第３シールドパターンと、前記第１データラインと近接するように配置されて前記第２画素電極の他端をカバーする第４シールドパターンとをさらに含むことができる。

本発明の実施形態において、前記第３シールドパターンは端部に形成された第３コンタクトホールを通じて前記第１画素電極と電気的に連結され、前記第４シールドパターンは端部に形成された第４コンタクトホールを通じて前記第２画素電極と電気的に連結されることができる。

本発明の実施形態において、前記第３シールドパターンは前記第１画素電極の他端をカバーするように前記第２データラインと近接して形成され、前記第４シールドパターンは前記第２画素電極の他端をカバーするように前記第１データラインと近接して形成されることができる。

本発明の実施形態において、前記第１シールドパターンと前記第３シールドパターンを連結する連結パターンをさらに含むことができる。

本発明の実施形態において、前記第１電源ラインと隣接して互いに異なる電圧が印加される第２電源ラインをさらに含むことができる。

本発明の実施形態において、前記第１及び第２データラインはジグザグ形状を有し、前記第１データラインと第２データラインとの間の画素領域は前記画素領域の中央に形成された垂直領域を含むことができる。

本発明の実施形態において、前記第１シールドパターンは前記垂直領域の一側に形成され、前記第２シールドパターンは前記垂直領域の他側に形成されることができる。

上述の本発明のまた他の目的を達成するために、一実施形態に係る表示基板の製造方法であって、ベース基板上に第１方向に延長したゲートラインと第２方向に延長した第１シールドパターン及び第２シールドパターンが形成される。続いて、前記第２方向に延長されて前記第１シールドパターン及び前記第２シールドパターンのうち、少なくとも一つと近接した第１データラインと、前記第１シールドパターン及び前記第２シールドパターンのうち、少なくとも一つと近接するものの前記第１データラインと向かい合う第２データラインが形成される。続いて、前記第１シールドパターンと一端が部分的に重なり、第１コンタクトホールを通じて前記第１シールドパターンと接触する第１画素電極及び前記第２シールドパターンと一端が部分的に重なり、第２コンタクトホールを通じて前記第２シールドパターンと接触する第２画素電極が形成される。

本発明の実施形態において、前記ゲートラインを形成する時に前記ゲートラインと隣接した第１電源ラインがさらに形成されることができる。

本発明の実施形態において、前記第１データラインと連結された第１ソース電極、前記ゲートラインと連結された第１ゲート電極、及び前記第１コンタクトホールを通じて前記第１シールドパターンと前記第１画素電極と接触した第１ドレイン電極を含む第１スイッチング素子並びに前記第１電源ラインに連結された第２ソース電極と、前記ゲートラインと連結された第２ゲート電極、及び前記第２コンタクトホールを通じて前記第２シールドパターンと前記第２画素電極と接触する第２ドレイン電極を含む第２スイッチング素子がさらに形成されることができる。

本発明の実施形態において、前記ゲートラインを形成する時に前記第１電源ラインと隣接した第２電源ラインをさらに形成することができる。

本発明の実施形態において、前記ゲートラインを形成する時に前記第２データラインと近接するように配置され、前記第１画素電極の他端をカバーする第３シールドパターンと、前記第１データラインと近接するように配置されて前記第２画素電極の他端をカバーする第４シールドパターンをさらに形成することができる。

本発明の実施形態において、前記第１画素電極は第３コンタクトホールを通じて前記第３シールドパターンと接触し、前記第２画素電極は第４コンタクトホールを通じて前記第４シールドパターンと接触することができる。

本発明の実施形態において、ゲートラインを形成する時に前記第１シールドパターンと前記第３シールドパターンを連結する連結パターンをさらに形成することができる。

本発明の実施形態において、前記第１データライン及び前記第２データラインはジグザグ形状を有し、前記第１データラインと第２データラインとの間の画素領域は前記画素領域中央に形成された垂直領域を含むことができる。

上述の本発明のまた他の目的を達成するために、一実施形態に係る表示装置は、表示基板、対向基板、及び液晶層を含む。前記表示基板は第１画素電極、第２画素電極、第１シールドパターン、及び第２シールドパターンを含む。前記第１画素電極はゲートライン及び第１データラインと電気的に連結される。前記第２画素電極は前記第１画素電極と交互に配置されて前記ゲートライン及び第１電源ラインと電気的に連結される。前記第１シールドパターンは前記第１データライン及び前記第１データラインと向かい合う第２データラインのうち、少なくとも一つと近接するように配置されて前記第１画素電極の一端と部分的に重なって前記第１画素電極と電気的連結される。前記第２シールドパターンは前記第１データライン及び前記第２データラインのうち、少なくとも一つと近接するように配置されて前記第２画素電極の一端と部分的に重なって前記第２画素電極と電気的連結される。前記対向基板は前記表示基板と対向する。前記液晶層は前記表示基板と前記対向基板との間に介在する。

本発明の実施形態において、前記液晶層は電界未印加時に垂直配向され、電界印加時に互いに異なる電圧が印加される前記第１画素電極及び前記第２画素電極によって水平電界が形成されることができる。

本発明の実施形態において、前記表示基板は、前記第２データラインと近接するように配置され、前記第１画素電極の一端をカバーする第３シールドパターンと、前記第１データラインと近接するように配置されて前記第２画素電極の一端をカバーする第４シールドパターンをさらに含むことができる。

本発明の実施形態において、前記第１及び第２データラインはジグザグ形状を有して、前記第１データラインと第２データラインとの間の画素領域は前記画素領域の中央に形成された垂直領域を含むことができる。

本発明によれば、表示基板のゲートラインの延長方向に配置される第１及び第３電源ラインと各々連結された第２及び第４電源ラインが複数のデータライン毎に交互に形成されることによって表示領域全体にわたって第１電圧及び第２電圧が遅延せずに伝達されることができる。従って、前記表示領域の一側で発生できる第２画素電極充電率の低下が防止されることができる。

また、表示基板の第１画素電極及び第２画素電極と連結されたシールドパターンが前記第１画素電極及び前記第２画素電極と重なるようにデータラインと隣接するように形成されるため前記第１画素電極と前記データラインとの間に生成される水平電界及び前記第２画素電極と前記データラインとの間に生成される水平電界の発生を防止することができ、光漏れが防止されることができて表示品質が向上することができる。

本発明の第１の実施形態に係る表示装置の平面図である。 図１のパワーラインを示したレイアウトである。 図１の表示パネルの平面図である。 図３のＩ−Ｉ’線に沿って切断した断面図である。 図３のＩＩ−ＩＩ’線に沿って切断した断面図である。 図３の表示基板の製造方法を説明するための断面図である。 図３の表示基板の製造方法を説明するための断面図である。 図３の表示基板の製造方法を説明するための断面図である。 図３に図示された表示パネルの等価回路図である。 図９に示した等価回路図による電圧波形図である。 本発明の第２の実施形態に係る表示パネルの平面図である。 図１１のＩＶ−ＩＶ’線に沿って切断した断面図である。 図１１の表示基板の製造方法を説明するための断面図である。 図１１の表示基板の製造方法を説明するための断面図である。 図１１の表示基板の製造方法を説明するための断面図である。 図１１に示した表示パネルの等価回路図である。 本発明の第３の実施形態に係る表示パネルの平面図である。 図１７に示した表示パネルの等価回路図である。 本発明の第４の実施形態に係る表示パネルの平面図である。 図１９のＶＩＩ−ＶＩＩ’線に沿って切断した断面図である。 図１９のＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面図である。 図１９の表示基板の製造方法を説明するための平面図である。 図１９の表示基板の製造方法を説明するための平面図である。 図１９の表示基板の製造方法を説明するための平面図である。 図１９の表示基板の製造方法を説明するために図２２〜図２４に対応する断面図である。 図１９の表示基板の製造方法を説明するために図２２〜図２４に対応する断面図である。 図１９の表示基板の製造方法を説明するために図２２〜図２４に対応する断面図である。 図１９に示した第１及び第２画素領域の等価回路図である。 本発明の第５の実施形態に係る表示パネルの平面図である。 本発明の第６の実施形態に係る表示パネルの平面図である。

以下、図面を参照して本発明の望ましい実施形態をより詳細に説明することにする。

＜第１の実施形態＞
図１は本発明の第１の実施形態に係る表示装置の平面図である。

図１を参照すれば、本実施形態に係る表示装置は表示パネル１０００と表示パネル１０００を駆動するためのゲート駆動部１０１０及びデータ駆動部１０３０を含む。

前記表示パネル１０００は表示基板１００と、前記表示基板１００に対向結合される対向基板２００、例えばカラーフィルタ基板及び前記表示基板１００と前記対向基板２００との間に介在した液晶層（図示せず）を含む。ここで、前記表示パネル１０００は表示領域ＤＡと前記表示領域ＤＡを囲む第１及び第２周辺領域ＰＡ１、ＰＡ２に区分される。

前記表示領域ＤＡはデータ信号を伝達するデータラインＤ及びゲート信号を伝達するゲートラインＧを含む。前記ゲートラインＧは第１方向ＤＩ１に延長されて前記データラインは第２方向ＤＩ２に延長された。

ここで、前記第１周辺領域ＰＡ１は前記データラインＤの一端部に位置し、前記第２周辺領域ＰＡ２は前記ゲートラインＧの一端部に位置する。図１では前記表示基板１０００の左側に配置された前記第２周辺領域ＰＡ２を示したが、前記第２周辺領域ＰＡ２は前記表示基板１０００の右側にも配置されることができる。

前記ゲート駆動部１０３１は複数のステージが従属的に連結されたシフトレジスタを含み、前記ゲートラインＧに次々と前記ゲート信号を出力する。このような前記ゲート駆動部１０１０は少なくとも一つ以上のゲート駆動チップ１０１１からなる。前記ゲート駆動部１０１０は前記第２周辺領域ＰＡ２に形成される。前記ゲート駆動部１０１０はゲート駆動チップなしで前記表示パネル１０００の前記第２周辺領域ＰＡ２に集積される集積回路形態で形成されることもできる。これによって、部品実装空間を別に確保する必要がないため、表示装置の薄型化が可能である。

また、前記ゲート駆動チップ１０１１は印刷回路基板（図示せず）と表示パネル１０００との間に位置するテープキャリアパッケージＴＣＰ上に付着することができる

前記データ駆動部１０３０は前記ゲート信号に同幾何で前記データラインＤにアナログ形態のデータ信号を出力し、少なくとも一つ以上のデータ駆動チップ１０３１からなる

前記データ駆動チップ１０３１はチップ−オン−グラス（ＣＯＧ）形式で表示パネルの前記第１周辺領域ＰＡ１に直接的に付着することができる。複数のデータ駆動チップ１０３１はフレキシブルフィルム１０７０を通じて駆動チップパワー配線１０５０を共有することができる。

前記パワー配線１０５０は前記ゲート駆動チップ１０１１にも延長することができる。図示はしなかったが、前記データ駆動チップ１０３１から延長した前記パワー配線１０５０は前記ゲート駆動チップ１０１１と電気的に連結されるように配置される。

図２は図１のパワーラインを示したレイアウトである。

図１及び図２を参照すれば、前記パワー配線１０５０は第１パワー線１０５１ａ及び第２パワー線１０５２ａを含むことができる。 前記第１パワー線１０５１ａは前記第１方向ＤＩ１に延長する第４パワー線１０５２ｂと第２ブリッジ１０５３ｂを通じて電気的に連結される。前記第２パワー線１０５２ａは前記第１方向ＤＩ１に延長する第３パワー線１０５１ｂと第１ブリッジ１０５３ａを通じて電気的に連結される。

前記第３パワー線１０５１ｂから前記第２方向ＤＩ２に延長する第１サブパワー線１０５１ｃは前記第１方向ＤＩ１に羅列された複数の画素毎に一つずつ配置して連結された画素に所定の電圧を印加する。同様に、前記第４パワー線１０５２ｂから前記第２方向ＤＩ２に延長する第２サブパワー線１０５２ｃは前記第１方向ＤＩ１に羅列された複数の画素毎に一つずつ配置して連結された画素に所定の電圧を印加する。

前記第３パワー線１０５１ｂと前記第４パワー線１０５２ｂは前記表示パネル１０００を横で横切る方向（すなわち、第１方向ＤＩ１）に延長する。また、各前記第３パワー線１０５１ｂと各前記第４パワー線１０５２ｂは前記第１方向ＤＩ１に各ゲートラインに対応して一つずつ配置される。

図示はしなかったが、前記パワー配線１０５０が含む前記第１パワー線１０５１ａ及び前記第２パワー線１０５２ａが前記第２周辺領域ＰＡ２に配置された前記ゲート駆動チップ１０１１に延長することがあるため、前記第１方向ＤＩ１に延長した複数の前記第３パワー線１０５１ｂは前記表示パネル１０００の一側で前記第２方向ＤＩ２に延長する前記第１パワー線１０５１ａと電気的に連結されることができ、前記第１方向ＤＩ１に延長した複数の前記第４パワー線１０５２ｂは前記表示パネル１０００の一側で前記第２方向ＤＩ２に延長する前記第２パワー線１０５２ａと電気的に連結されることができる。

図３は図１の表示パネルの平面図である。図４は図３のＩ−Ｉ’線に沿って切断した断面図である。図５は図３のＩＩ−ＩＩ’線に沿って切断した断面図である。

図３〜図５を参照すれば、本実施形態に係る表示パネルは表示基板１００、対向基板２００及び液晶層３００を含む。

前記表示基板１００は画素領域Ｐが複数個定義された第１ベース基板１１０を含む。図３では前記表示パネルの第１画素領域（ＰＸ（ｎ、ｎ））及び第２画素領域（ＰＸ（ｎ、ｎ＋１））を例として挙げた。

前記第１ベース基板１１０の上にはゲートライン１２１、第１電源ライン１３１ａ及び第３電源ライン１３１ｂを含む複数のゲート金属層が形成される。

前記ゲートライン１２１はゲート信号を伝達して主に横方向（すなわち、第１方向ＤＩ１）で伸び、各ゲートライン１２１は、図３に図示された通り、上部に突出した第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、第３ゲート電極１２４ｃ及び第４ゲート電極１２４ｄを含む。

前記第１〜第４ゲート電極１２４ａ〜１２４ｄは多角形形態か、または、前記第１〜第４ゲート電極１２４ａ〜１２４ｄの形態及び配置は色々な形態に変形されることができる。

前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂは第１電圧及び第２電圧など所定の電圧の印加を受け、主に横方向（すなわち、第１方向ＤＩ１）に延長する。ここで、前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂには互いに異なる電圧が印加されることができる。

ゲート絶縁膜１４０は前記ゲートライン１２１、前記第１及び第３電源ライン１３２、１３１ｂ、前記第１〜第４ゲート電極１２４ａ〜１２４ｄを覆うように前記第１ベース基板１１０上に形成される。前記ゲート絶縁膜１４０は窒化シリコン（ＳｉＮｘ）または、酸化シリコン（ＳｉＯｘ）を含むことができる。

前記ゲート絶縁膜１４０上には水素化アモルファスまたは、多結晶ケイ素或いは、酸化物半導体などで作られた半導体層１５４が形成されている。前記半導体層１５４は前記第１〜第４ゲート電極１２４ａ〜１２４ｄの上に位置する。

前記半導体層１５４の上にはオーミックコンタクト層１６３が形成される。前記オミッコンテクツン１６３はリンなどのようなｎ型不純物が高濃度でドーピングされているｎ＋水素化アモルファスケイ素などのような物質で作られるかまたは、シリサイド（ｓｉｌｉｃｉｄｅ）で作られることができる。各第１スイッチング素子Ｑａ、各第２スイッチング素子Ｑｂ、各第３スイッチング素子Ｑｃ及び各第４スイッチング素子Ｑｄのうちで一組の前記オーミックコンタクト層１６３は互いに離隔して形成される。

前記オーミックコンタクト層１６３を含む前記第１ベース基板１１０の上には第１データライン１７１ａ、第２データライン１７１ｂ、第３データライン１７１ｃ、第１ソース電極１７３ａ、第２ソース電極１７３ｂ、第３ソース電極１７３ｃ、第４ソース電極１７３ｄ、第１ドレイン電極１７５ａ、第２ドレイン電極１７５ｂ、第３ドレイン電極１７５ｄ及び第４ドレイン電極１７５ｄを含むデータ金属層が形成される。

ここで、前記第１データライン１７１ａ、前記第２データライン１７１ｂ、前記第３データライン１７１ｃ、前記第１〜第４ソース電極１７３ａ〜１７３ｄ、第１〜第４ドレイン電極１７５ａ〜１７５ｄは同じマスクで同時にパターニングされることができる。

前記第１〜第３データライン１７１ａ〜１７１ｃはデータ信号を伝達する。前記第１〜第３データライン１７１ａ〜１７１ｃは縦方向（すなわち、第２方向ＤＩ２）に延長して前記ゲートライン１２１、前記第１及び第３電源ライン１３１ａ、１３１ｂと交差する。 ここで、前記第１及び第２データライン１７１ａ、１７１ｂは互いに異なる電圧が印加されることができる。同様に、前記第２及び第３データライン１７１ｂ、１７１ｃは互いに異なる電圧が印加されることができる。

前記第２データライン１７１ｂと近接する前記第１画素領域（ＰＸ（ｎ、ｎ））には前記第１電源ライン１３１ａと電気的に連結される第２電源ライン１７９ａが形成される。図３には示さなかったが、前記第３電源ライン１３１ｂと電気的に連結される第４電源ラインと前記第２電源ライン１７９ａとの間に複数のデータラインが配置されることができる。ここで、前記第２電源ライン１７９ａ及び前記第４電源ラインの幅は前記第１〜第３データライン１７１ａ〜１７１ｃの幅より小さいこともある。

前記第１ソース電極１７３ａ及び前記第３ソース電極１７３ｃは前記第１及び第２データライン１７１ａ、１７１ｂから突出して前記第１及び第３ゲート電極１２４ａ、１２４ｃに向かってＵ字型で曲がった形状を有する。同様に、前記第２ソース電極１７３ｂ及び前記第４ソース電極１７３ｄは前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂから各々突出して前記第２及び第４ゲート電極１２４ｂ、１２４ｄに向かってＵ字型で曲がった形状を有する。本実施形態では前記第１〜第４ソース電極１７３ａ、１７３ｂ、１７３ｃ、１７３ｄはＵ字状であることを示したが、これを限定するのではない。例えば、前記第１〜第４ソース電極１７３ａ、１７３ｂ、１７３ｃ、１７３ｄはＩ字状を有し、前記第１〜第４ドレイン電極１７５ａ、１７５ｂ、１７５ｃ、１７５ｄの各々と平行するように形成されることができる。

前記第２ソース電極１７３ｂは前記第１電源ライン１３１ａを向かって延長されて前記第２ソース電極１７３ｂの一端には第１コンタクトホールＣＨ１を通じて前記第１電源ライン１３１ａと電気的に連結されるための第１ソースコンタクト電極１７７ａ）が形成される。

前記第４ソース電極１７３ｄは前記第３電源ライン１３１ｂに向かって延長されて前記第４ソース電極１７３ｄの一端には第２コンタクトホールＣＨ２を通じて前記第３電源ライン１３１ｂと電気的に連結されるための第２ソースコンタクト電極１７７ｂが形成される。

前記第１〜第４ドレイン電極１７５ａ〜１７５ｄの棒型の一方先の部分は、前記第１〜第４ゲート電極１２４ａ〜１２４ｄを中心にして曲がった前記第１〜第４ソース電極１７３ａ〜１７３ｄで一部包まれている。

前記第１〜第４ゲート電極１２４ａ〜１２４ｄ、前記第１〜第４ソース電極１７３ａ〜１７３ｄ、及び前記第１〜第４ドレイン電極１７５ａ〜１７５ｄは、前記半導体層１５４とともに前記第１〜第４スイッチング素子Ｑａ〜Ｑｄを成している。

ここで、前記第１〜第４スイッチング素子Ｑａ〜Ｑｄのチャネルは前記第１〜第４ソース電極１７３ａ〜１７３ｄと前記第１〜第４ドレイン電極１７５ａ〜１７５ｄとの間の前記半導体層１５４に各々形成される。

前記オーミックコンタクト層１６３は前記半導体層１５４と前記第１〜第４ソース電極１７３ａ〜１７３ｄとの間に存在してその間の接触抵抗を低くする。同様に、前記オーミックコンタクト層１６３は前記半導体層１５４と前記第１〜第４ドレイン電極１７５ａ〜１７５ｄとの間に存在してその間の接触抵抗を低くする。

前記第１ドレイン電極１７５ａが拡張された第１ドレインコンタクト電極１７７ｃは第３コンタクトホールＣＨ３を通じて第１画素電極１９１ａと連結される。

前記第２ドレイン電極１７５ｂが拡張された第２ドレインコンタクト電極１７７ｄは第４コンタクトホールＣＨ４を通じて第２画素電極１９１ｂと連結される。

前記第３ドレイン電極１７５ｃが拡張された第３ドレインコンタクト電極１７７ｅは第５コンタクトホールＣＨ５を通じて第３画素電極１９１ｃと連結される。

前記第４ドレイン電極１７５ｄが拡張された第４ドレインコンタクト電極１７７ｆは第６コンタクトホールＣＨ６を通じて第４画素電極１９１ｄと連結される。

データ絶縁膜１８０は前記第１〜第３データライン１７１ａ〜１７１ｃ、前記第１〜第４ソース電極１７３ａ〜１７３ｄ、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄを覆うように前記ゲート絶縁膜１４０上に形成される。

前記データ絶縁膜１８０は無機絶縁膜１８１及び有機絶縁膜１８２を含むことができる。前記無機絶縁膜１８１は前記第１〜第３データライン１７１ａ〜１７１ｃ、前記第１〜第４ソース電極１７３ａ〜１７３ｄ、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄを覆うように前記ゲート絶縁膜１４０上に形成される。また、前記有機絶縁膜１８２は前記無機絶縁膜１８１上に形成される。

前記第１及び第２ソースコンタクト電極１７７ａ、１７７ｂと、前記第１〜第４ドレインコンタクト電極１７７ｃ〜１７７ｆが露出するように前記データ絶縁膜１８０には前記第１〜第６コンタクトホールＣＨ１〜ＣＨ６が形成される。ここで、前記第１及び第２コンタクトホールＣＨ１、ＣＨ２は前記第１及び第３電源ライン１３１ａ、１３１ｂが露出するように形成された前記ゲート絶縁膜１４０のホールを含む。

前記データ絶縁膜１８０の上にはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）等の透明な導電物質で作られた前記第１〜第４画素電極１９１ａ〜１９１ｄ、第１透明電極１９３及び第２透明電極１９５が形成される。

前記第１及び第３画素電極１９１ａ、１９１ｃは前記第１及び第２データライン１７１ａ、１７１ｂから互いに異なる電圧の印加を受ける。

前記第２及び第４画素電極１９１ｂ、１９１ｄは前記第１及び第３電源ライン１３１ａ、１３１ｂから互いに異なる電圧の印加を受ける。

前記第１〜第４画素電極１９１ａ〜１９１ｄに駆動電圧が印加されれば、前記第１画素電極１９１ａと前記第２画素電極１９１ｂとの間と前記第３画素電極１９１ｃと前記第４画素電極１９１ｄとの間に水平電界が形成される。

前記第１画素電極１９１ａと前記第２画素電極１９１ｂとの間に水平電場が形成される時に色々な階調を実現する。この時、階調によって、前記第１データライン１７１ａの電圧が調節されることができる。

また、前記第３画素電極１９１ｃと前記第４画素電極１９１ｄとの間に水平電場が形成される時に色々な階調を実現する。この時、階調によって、前記第２データライン１７１ｂの電圧が調節されることができる。

前記第１画素電極１９１ａ及び前記第２画素電極１９１ｂは各々第１電極バー及び第２電極バーを含み、前記第１電極バーは前記第２電極バー間に延長する。前記第１及び第２電極バーは互いに交互に配置される。前記第１及び第２電極バーの形状を限定しないが、後述する図３の実施形態のようにメインバーから分岐する直線のネットワークであることができる。前記第３画素電極１９１ｃ及び前記第４画素電極１９１ｄは各々第３電極バー及び第４電極バーを含み、各々が含む電極バーは互いに交互に配置される（すなわち、前記第３電極バーは前記第４電極バー間に延長する）。

例えば、前記第１画素電極１９１ａ及び前記第３画素電極１９１ｃは前記第１及び第３ドレイン電極１７５ａ、１７５ｃと電気的に連結される。前記前記第１画素電極１９１ａ及び前記第３画素電極１９１ｃは縦方向（すなわち、第２方向ＤＩ２）に延長する第１バー及び前記第１バーから伸びる第１枝部を含む。前記枝部は前記第１バーを基準として実質的に対角線方向に延長する。例えば、前記第１バーの一側から伸びる前記第１枝部は前記第１バーを基準として第１対角線方向で伸びて、前記第１バーの他側から伸びる前記第１枝部は前記第１バーを基準として第２対角線方向に延長する。対角線枝部の二種類は前記第１バーの中間部に近接するように会って図３に示したようにＶ字状を形成する。前記第１対角線方向が前記ゲートライン１２１となす角は略４５°または、２２５°であることができ、前記第２対角線方向が前記ゲートライン１２１となす角は略１３５°または、３１５°であることができる。

前記第２画素電極１９１ｂ及び第４画素電極１９１ｄは、前記第２及び第４ドレイン電極１７５ｂ、１７５ｄと電気的に連結されて縦方向（すなわち、第２方向ＤＩ２）に延長する第２バー及び前記第２バーから伸びる第２枝部を含む。前記第２枝部は前記第１バーを基準として実質的に対角線に延長する。例えば、前記第２バーの一側に延長する前記第２枝部は前記第２バーを基準として第１対角線方向に伸びて、前記第１バーの他側から伸びる前記第２枝部は前記第２バーを基準として第２対角線方向に延長する。対角線の枝部の二種類は前記第２バーの中間部に近接するように会ってＶ字状を形成する。前記第１対角線方向が前記ゲートライン１２１となす角は略４５°であることもでき、前記第２対角線方向が前記ゲートライン１２１となす角は略１３５°であることができる。

前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））の各々で第１及び第２枝部は一定の間隔で互いに噛み合って交互に配置されて櫛の歯紋を成す。

前記第１透明電極１９３は前記第１コンタクトホールＣＨ１を通じて露出した前記第１電源ライン１３１ａ及び前記第１コンタクトホールＣＨ１を通じて露出した前記第２ソース電極１７３ｂを電気的に連結させる役割をする。また、前記第１透明電極１９３は前記第１電源ライン１３１ａと前記第２電源ライン１７９ａを電気的に連結させる。

前記第２電源ライン１７９ａに近接した領域での前記第１電源ライン１３１ａ上部に形成された前記ゲート絶縁膜１４０及び前記データ絶縁膜１８０には前記第１電源ライン１３１ａが露出するように第７コンタクトホールＣＨ７が形成される。前記第１電源ライン１３１ａに近接した領域での前記第２電源ライン１７９ａ上部に形成された前記データ絶縁膜１８０には前記第２電源ライン１７９ａが露出するように第８コンタクトホールＣＨ８が形成される。前記第１透明電極１９３は前記第７及び第８コンタクトホールＣＨ７、ＣＨ８を通じて露出した前記第１電源ライン１３１ａ及び前記第２電源ライン１７９ａと各々接続する。従って、前記第１電源ライン１３１ａ及び前記第２電源ライン１７９ａは電気的に連結されることができる。

前記第２透明電極１９５は前記第２コンタクトホールＣＨ２を通じて露出した前記第３電源ライン１３１ｂ及び前記第２コンタクトホールＣＨ２を通じて露出した前記第４ソース電極１７３ｄを電気的に連結させる役割をする。図３には示さなかったが、前記第４電源ラインもまた、前記第２透明電極１９５によって前記第３電源ライン１３１ｂと電気的に連結されることができる。

本実施形態においては前記第１画素領域及び前記第２画素領域は、長方形の形状を有するが、ジグザグの形状を有することもできる。

前記下部配光膜１１は前記第１〜第４画素電極１９１ａ〜１９１ｄが形成された前記第１ベース基板１１０の上に形成され、前記液晶層３００の液晶分子を垂直方向（ここで、垂直方向は前記第１ベース基板１１０に実質的に垂直することを意味する）、すなわち表示基板１００から対向基板２００に向かう方向に配向する。

前記対向基板２００は前記表示基板１００と向かい合うように配置される。

前記対向基板２００は第２ベース基板２１０、遮光パターン２２０、カラーフィルタパターン２３０、オーバーコーティング層２５０、及び上部配光膜２１を含むことができる。

前記遮光パターン２２０は前記第１画素領域（ＰＸ（ｎ、ｎ））と前記第２画素領域（ＰＸ（ｎ、ｎ＋１））との間の光漏れを防いで前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））に対応する開口領域を定義する。従って、遮光されない開口領域には前記カラーフィルタパターン２３０が形成される。

前記カラーフィルタパターン２３０は例えば、赤色フィルタ、緑色フィルタ、及び青色フィルタを含むことができる。前記オーバーコーティング層２５０は前記カラーフィルタパターン２３０及び前記遮光パターン２２０を覆う。

本実施形態においては前記遮光パターン２２０及び前記カラーフィルタパターン２３０が前記対向基板２００に形成されることを示したが、前記遮光パターン２２０及び前記カラーフィルタパターン２３０は前記表示基板１００に形成されることもできる。

前記遮光パターン２２０及び前記カラーフィルタパターン２３０上に前記オーバーコーティング層２５０が形成されている。前記オーバーコーティング層２５０はアクリル樹脂（ａｃｒｙｌａｔｅ ｒｅｓｉｎ）のような絶縁物で作られるかまたは、前記カラーフィルタパターン２３０が露出することを防止して平坦面を提供する。前記オーバーコーティング層２５０は省略することができる。

前記上部配光膜２１は前記オーバーコーティング層２５０上に形成されて前記液晶層３００を垂直配向させる。

前記液晶層３００は前記表示基板１００及び前記対向基板２００の間に介在される。前記液晶層３００は正の誘電率異方性を有する液晶分子を含み、液晶分子は電場のない状態でその長軸が二つの表示板１００、２００の表面に対し垂直を成すように配向されていることができる。

前記液晶層３００内の液晶の配列は前記第１画素電極１９１ａと前記第２画素電極１９１ｂとの間に形成された電場によって変更され、前記第３画素電極１９１ｃと前記第４画素電極１９１ｄとの間に形成された電場によって変更される。その結果、前記液晶層３００の光透過率が前記電場の強度によって変更されることができる。

例えば、前記第１画素電極１９１ａ及び前記第２画素電極１９１ｂに極性が互いに異なる電圧を印加し、前記第３画素電極１９１ｃ及び前記第４画素電極１９１ｄに極性が互いに異なる電圧を印加すれば前記表示基板１００及び前記対向基板２００の表面にほぼ水平の電場（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が生成される。従って、前記表示パネル１０００はホワイトモードに駆動される。反面、前記第１画素電極１９１ａ及び前記第２画素電極１９１ｂに同じ電圧を印加し、前記第３画素電極１９１ｃ及び前記第４画素電極１９１ｄに同じ電圧を印加すれば前記表示基板１００及び前記対向基板２００の表面に電場が生成されない。従って、前記表示パネル１０００はブラックモードに駆動される。

すなわち、初期に前記表示基板１００及び前記対向基板２００の表面に対して垂直に配向されていた液晶層３００の液晶分子が電場に応答してその長軸が電場方向に水平する方向に傾き、液晶分子が傾いた程度によって液晶層３００に入射光の偏光の変化程度が変わる。このような偏光の変化は偏光子によって透過率変化に現れ、これを通じて表示パネルは画像を表示する。

これと共に垂直配向された液晶分子を使えば表示装置の対応比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）を大きくすることができ広視野角を実現することができる。また、前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））に共通電圧に対する極性が互いに異なる二つの電圧を印加することによって前記第１〜第４スイッチング素子Ｑａ、Ｑｂ、Ｑｃ、Ｑｄの駆動電圧を高めて液晶分子の応答速度を早くすることができる。

図６〜図８は、図５の表示基板の製造方法を説明するための断面図である。

図５及び図６を参照すれば、前記第１ベース基板１１０上に前記第１方向ＤＩ１に延長した前記ゲートライン１２１、前記第１電源ライン１３１ａ、前記第３電源ライン１３１ｂが形成され、前記第１〜第４スイッチング素子Ｑａ〜Ｑｄの前記第１〜第４ゲート電極１２４ａ〜１２４ｄが形成される。続いて、前記ゲート絶縁膜１４０が形成される。図５及び図７を参照すれば、前記ゲートライン１２１、前記第１電源ライン１３１ａ、前記第３電源ライン１３１ｂ、前記第１〜第４ゲート電極１２４ａ〜１２４ｄが形成された前記ベース基板１１０上に前記第１〜第３データライン１７１ａ〜１７１ｃ、前記第１ソース〜第４ソース電極１７３ａ〜１７３ｄ、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄ、前記第２電源ライン１７９ａ及び前記第４電源ライン（図示せず）が形成される。ここで、前記第２電源ライン１７９ａ及び前記第４電源ライン（図示せず）は前記第２方向ＤＩ２に形成される。

図３、図５及び図８を参照すれば、前記第１〜第３データライン１７１ａ〜１７１ｃ、前記第１ソース〜第４ソース電極１７３ａ〜１７３ｄ、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄ、前記第２電源ライン１７９ａ及び前記第４電源ライン（図示せず）を含む前記ベース基板１１０に前記データ絶縁膜１８０が形成される。続いて、前記第１透明電極１９３が前記第１電源ライン１３１ａと前記第２電源ライン１７９ａを連結するように前記第７コンタクトホールＣＨ７及び前記第８コンタクトホールＣＨ８が形成される。

図３及び図５を参照すれば、前記第７コンタクトホールＣＨ７及び前記第８コンタクトホールＣＨ８を含む前記データ絶縁膜１８０上に前記第１画素電極１９１ａ、前記第２画素電極１９１ｂ、及び前記第１透明電極１９３を形成する。前記第１画素電極１９１ａは前記第１データライン１７１ａと電気的に連結されて複数の第１電極バーを含む。前記第２画素電極１９１ｂは前記第１電源ライン１３１ａと電気的に連結されて前記第１電極バーと交互に配置された複数の第２電極バーを含む。前記第１透明電極１９３は前記第１電源ライン１３１ａと前記第２電源ライン１７９ａを連結する。

この時、前記第２データライン１７１ｂと電気的に連結されて複数の第３電極バーを含む前記第３画素電極１９１ｃと、前記第３電源ライン１３１ｂと電気的に連結されて前記第３電極バーと交互に配置された複数の第４電極バーを含む前記第４画素電極１９１ｄと、前記第３電源ライン１３１ｂと前記第４電源ライン１７９ｂを連結する前記第２透明電極１９５も共に形成する。

図９は図３に示した表示パネルの等価回路図である。

図２〜図９を参照すれば、表示パネルは複数の信号線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｄｊ＋３、Ｄｊ＋４、Ｄｊ＋５、Ｄｊ＋６、Ｇｉ、Ｇｉ＋１、第１接地線ＧＮＤ１、第１電源線ＡＶＤＤ１、第２接地線ＧＮＤ２１、及び第２電源線ＡＶＤＤ２１を含む。ここで、ｉ、ｊは自然数である。

前記表示パネルは前記複数の信号線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｄｊ＋３、Ｄｊ＋４、Ｄｊ＋５、Ｄｊ＋６、Ｇｉ、Ｇｉ＋１、前記第１接地線ＧＮＤ１、前記第１電源線ＡＶＤＤ１、前記第２接地線ＧＮＤ２１、及び前記第２電源線ＡＶＤＤ２１と連結されて概行列形態で配列された複数の画素を含む。

ここで、前記第１接地線ＧＮＤ１及び前記第１電源線ＡＶＤＤ１の各々は図２の前記第３パワー線１０５１ｂ及び前記第４パワー線１０５２ｂと対応する。また、前記第２接地線ＧＮＤ２１及び前記第２電源線ＡＶＤＤ２１の各々は図２の前記第１サブパワー線１０５１ｃ及び前記第２サブパワー線１０５２ｃと対応する。

図４及び図５において、表示パネルは互いに向き合う前記表示基板１００及び前記対向基板２００とその間に入っている液晶層３００を含む。

前記信号線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｄｊ＋３、Ｄｊ＋４、Ｄｊ＋５、Ｄｊ＋６、Ｇｉ、Ｇｉ＋１はゲート信号（「走査信号」ともいう）を伝達するｉ番目ゲートラインＧｉ及びｉ＋１番目ゲートラインＧｉ＋１と、データ電圧を伝達するｊ番目データラインＤｊ、ｊ＋１番目データラインＤｊ＋１、ｊ＋２番目データラインＤｊ＋２、ｊ＋３番目データラインＤｊ＋３、ｊ＋４番目データラインＤｊ＋４、ｊ＋５番目データラインＤｊ＋５及びｊ＋６番目データラインＤｊ＋６を含む。

前記ｉ番目及びｉ＋１番目ゲートラインＧｉ、Ｇｉ＋１、前記第１接地線ＧＮＤ１及び前記第１電源線ＡＶＤＤ１は略第１方向ＤＩ１に伸びて互いがほとんど平行する。

前記ｊ番目１データラインＤｊ、前記ｊ＋１番目データラインＤｊ＋１、前記ｊ＋２番目データラインＤｊ＋２、前記ｊ＋３番目データラインＤｊ＋３、前記ｊ＋４番目データラインＤｊ＋４、前記ｊ＋５番目データラインＤｊ＋５及び前記ｊ＋６番目データラインＤｊ＋６と、前記第２接地線ＧＮＤ２１及び前記第２電源線ＡＶＤＤ２）は略第２方向ＤＩ２に伸びて互いがほとんど平行する。

本実施形態に係る表示基板１００の第２電源ライン１７９ａは前記第２データライン１７１ｂの延長方向に隣接する画素に対応して一列に配置される。

前記データラインＤｊ、Ｄｊ＋１、Ｄｊ＋２、Ｄｊ＋３、Ｄｊ＋４、Ｄｊ＋５、Ｄｊ＋６で隣接する二つのデータラインは互いに異なる電圧の印加を受ける。

図３に示した前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））を例として挙げれば、図９の前記ｊ＋２番目データラインＤｊ＋２、前記ｊ＋３番目データラインＤｊ＋３及び前記ｊ＋４番目データラインＤｊ＋４は各々図３の前記第１データライン１７１ａ、前記第２データライン１７１ｂ及び前記第３データライン１７１ｃを示す。

図９の前記ｉ−番目ゲートラインＧｉは図３の前記ゲートライン１２１を示す。図９の前記第１接地線ＧＮＤ１、前記第１電源線ＡＶＤＤ１及び前記第２接地線ＧＮＤ２１は各々図３の前記第１電源ライン１３１ａ、前記第３電源ライン１３１ｂ、及び前記第２電源ライン１７９ａを示す。前記第２電源線ＡＶＤＤ２１は図３には示さなかったが、図３の説明に提示した前記第４電源ラインと対応する。また、前記第１及び第３スイッチング素子Ｑａ、Ｑｃは各々前記第１及び第２データライン１７１ａ、１７１ｂに電気的に連結され、前記第２及び第４スイッチング素子Ｑｂ、Ｑｄは各々前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂに連結される。

図９を再び参照すれば、前記ｊ＋２番目データラインＤｊ＋２及び前記ｊ＋３番目データラインＤｊ＋３は、各々前記第１及び第３スイッチング素子Ｑａ、Ｑｃに電気的に連結される。また、前記第１接地線ＧＮＤ１及び前記第１電源線ＡＶＤＤ１は各々前記第２及び第４スイッチング素子Ｑｂ、Ｑｄに連結される。

前記第２接地線ＧＮＤ２１及び前記第２電源線ＡＶＤＤ２１は各々前記ｊ＋３番目データラインＤｊ＋３及び前記ｊ＋６番目データラインＤｊ＋６に近接するように形成される。ここで、前記第１電源線ＡＶＤＤ１及び前記第２電源線ＡＶＤＤ２１は図３で説明した前記第１透明電極１９３を通じて電気的に連結され、前記第１接地線ＧＮＤ１及び前記第２接地線ＧＮＤ２１は図３で説明した前記第２透明電極１９５を通じて電気的に連結される。

従って、図１の前記第１周辺領域ＰＡ１の前記パワー配線１０５０に前記第２接地線ＧＮＤ２１及び前記第２電源線ＡＶＤＤ２１が連結されている。複数の第２接地線ＧＮＤ２１及び複数の第２電源線ＡＶＤＤ２１が各々複数の第１接地線ＧＮＤ１及び複数の第１電源線ＡＶＤＤ１に各々連結されている。従って、前記第２周辺領域ＰＡ２に前記パワー配線１０５０が存在しなくても前記第１電圧及び前記第２電圧の伝達時に遅延がほとんどないため、前記表示領域ＤＡ全体に等しく印加されることができる。

また、前記第２周辺領域ＰＡ２に前記パワー配線１０５０が存在する場合には前記第１電圧及び前記第２電圧の伝達時に遅延はより一層減少するため表示品質がより一層向上することができる。

図３及び図９をまた参照すれば、前記第１及び第２スイッチング素子Ｑａ、Ｑｂに連結された前記第１画素電極１９１ａ及び前記第２画素電極１９１ｂの各々は前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂ全部と重なってストレージキャパシタＣｓａ、Ｃｓｇを形成する。同様に、前記第３及び第４スイッチング素子Ｑｃ、Ｑｄに連結された前記第３画素電極１９１ｃ及び前記第４画素電極１９１ｄの各々は前記第１電源ライン１３１ａ及び前記第３電源ライン１３１ｂ全部と重なってストレージキャパシタＣｓａ、Ｃｓｇを形成する。

前記第１及び第２画素（ＰＸ（ｎ、ｎ）、ＰＸ（ｎ、ｎ＋１））それぞれの画素内で液晶層３００は誘電体として機能し、前記画素電極と前記液晶層３００は液晶キャパシタＣｌｃを形成する。

前記液晶層３００は誘電率異方性を有し、液晶層３００の液晶分子は電場がない状態でその長軸が二つの表示板１００、２００の表面に対して垂直を成すように配向されていることができる。

図１０は、図９に示した等価回路図による電圧波形図である。ここで、Ｘ軸は時間Ｔを示し、Ｙ軸は電圧Ｖを示す。

図３及び図１０を参照すれば、前記ゲートライン１２１に印加されるゲート信号Ｓｇが活性化される前であるｔ０〜ｔ１時間の間、前記第１画素電極１９１ａの電圧値Ｖａは約１.６Ｖを維持し、前記第３画素電極１９１ｃの電圧値Ｖｂは約４.８Ｖを維持する。前記ゲートライン１２１に印加されるゲート信号Ｓｇがｔ１〜ｔ２時間の間にＶｇ電圧値を有しながら活性化すれば、前記第１画素電極１９１ａは約１１Ｖまで充電され、前記第３画素電極１９１ｃは約８Ｖまで充電される。続いて、前記ゲートライン１２１に印加されるゲート信号Ｓｇが時刻ｔ０でまた非活性化されれば、前記第１画素電極１９１ａは約８.８Ｖで放電されてその電圧を維持し、前記第３画素電極１９１ｃは約６Ｖで放電されてその電圧を維持する。

ここで、すべての時間にかけて前記第２画素電極１９１ｂに印加される電圧Ｖｃｏｍは約１１Ｖを維持するということが分かる。

本実施形態によれば、前記ゲートラインＧｉの延長方向に配置される前記第１接地線ＧＮＤ１及び前記第１電源線ＡＶＤＤ１と各々連結された前記第２接地線ＧＮＤ２１及び前記第２電源線ＡＶＤＤ２１が複数のデータライン毎に交互に形成されることによって前記表示領域ＤＡ全体にかけて前記第１電圧及び前記第２電圧の遅延が減少して伝達されることができる。従って、前記表示領域の一側で発生できる第２画素電極充電率の低下が防止されることができる。

＜第２の実施形態＞
図１１は本発明の第２の実施形態に係る表示パネルの平面図である。図１２は図１１のＩＶ−ＩＶ’線に沿って切断した断面図である。

図１１のＩＩＩ−ＩＩＩ’線に沿って切断した断面図は図４と実質的に同一であるため省略する。

本実施形態に係る表示パネルは表示基板４００の第２電源ライン４７９ａと前記第１電源ライン１３１ａが第２スイッチング素子Ｑｂの第２ソース電極１７３ａと連結されることを除けば第１の実施形態に係る表示パネルと実質的に同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

図１１及び図１２を参照すれば、前記第２電源ライン４７９ａは前記第２ソース電極１７３ｂに向かって延長されて前記第２ソース電極１７３ｂと繋がることによって前記第１電源ライン１３１ａと連結される。例えば、前記第２ソース電極１７３ｂは前記第１コンタクトホールＣＨ１を通じて前記第１電源ライン１３１ａと連結された状態であるため前記第１電源ライン１３１ａ及び前記第２電源ライン４７９ａは電気的に連結されることができる。

図１３〜図１５は、図１１の表示基板の製造方法を説明するための断面図である。

図１１〜図１５で、前記第２電源ライン４７９ａが前記第２ソース電極１７３ｂと連結されることを除けば、図６〜図８で説明した第１の実施形態に係る表示基板の製造方法と同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

前記第１電源ライン１３１ａまで延長するが、接触しない第２ソース電極１７３ｂが前記第１電源ライン１３１ａと電気的に連結されるために前記第１コンタクトホールＣＨ１が形成されることが分かる。従って、前記第２画素電極１９１ｂは前記第２ソース電極１７３ｂ及び前記第１電源ライン１３１ａと各々接触し、前記第２ソース電極１７３ｂが前記第１電源ライン１３１ａと連結されることができる。

図１６は図１１に図示された表示パネルの等価回路図である。

図１６に示した等価回路図に係る電圧波形図は図１０と実質的に同一であるため省略する。

図１１及び図１６を参照すれば、前記第２電源ライン４７９ａは第２接地線ＧＮＤ２２を示す。また、図示はしなかったが第１の実施形態で説明した前記第４電源ラインは第２電源線ＡＶＤＤ２２を示す。

ここで、前記第２接地線ＧＮＤ２２と前記第２スイッチング素子Ｑｂのソース電極１７３ｂが連結され、前記第２スイッチング素子Ｑｂのソース電極１７３ｂと前記第１接地線ＧＮＤ１と連結される。すなわち、本実施形態に係る前記第２接地線ＧＮＤ２２及び前記第２電源線ＡＶＤＤ２２は図９とは異なってスイッチング素子Ｑのソース電極を経て連結されるため図１の前記第７コンタクトホールＣＨ７及び前記第８コンタクトホールＣＨ８も必要でない。従って、開口率が増加することができる。

＜第３の実施形態＞
図１７は本発明の第３の実施形態に係る表示パネルの平面図である。

図１７のＶ−Ｖ’線に沿って切断した断面図は図４と実質的に同一であるため省略する。また、図１７のＶＩ−ＶＩ’線に沿って切断した断面図は前記第１電源ライン１３１ａ及び第２電源ライン５７９ａの間に前記第３電源ライン１３１ｂが配置されるということを除けば図５と実質的に同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

本実施形態に係る表示基板５００の第２電源ライン５７９ａは第２データライン５７１ｂを基準として左側及び右側に交互に配置される。

従って、前記第２電源ライン５７９ａと前記第１電源ライン１３１ａを連結する第１透明電極５９３は前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））に全部必要である。ここで、前記第１画素領域（ＰＸ（ｎ、ｎ））及び前記第２画素領域（ＰＸ（ｎ、ｎ＋１））に形成される前記第１透明電極５９３は互いに離隔して形成される。

第３の実施形態に係る表示基板の製造方法は、表示基板５００の第２電源ライン５７９ａは第２データライン５７１ｂを基準として左側及び右側に交互に配置されることを除けば、第１の実施形態及び第２の実施形態で説明した製造方法と実質的に同一であるため省略する。

図１８は図１７に示した表示パネルの等価回路図である。

図１８に示した等価回路図に係る電圧波形図は図１０と実質的に同一であるため省略する。

図１７及び図１８を参照すれば、前記第２電源ライン５７９ａは第２接地線ＧＮＤ２３を示す。また、図示はしなかったが第１の実施形態で説明した前記第４電源ラインは第２電源線ＡＶＤＤ２３を示す。

ここで、前記ｉ番目ゲートラインＧｉに対応して、前記第２接地線ＧＮＤ２３は前記ｊ＋３番目データラインＤｊ＋３の左側で前記第１透明電極５９３を通じて前記第１接地線ＧＮＤ１と連結される。前記ｉ＋１番目ゲートラインＧｉ＋１に対応して、前記第２接地線ＧＮＤ２３は前記ｊ＋３番目データラインＤｊ＋３の右側で前記第１透明電極５９３を通じて前記第１接地線ＧＮＤ１と連結される。

本実施形態において、前記第２電源ライン５７９ａを前記第２データライン５７１ｂを基準として左側及び右側で交互に配置させることによってフレーム毎にドット反転が可能である。

＜第４の実施形態＞
図１９は本発明の第４の実施形態に係る表示パネルの平面図である。図２０は図１９のＶＩＩ−ＶＩＩ’線に沿って切断した断面図である。図２１は図１９のＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面図である。

図１９〜図２１を参照すれば、本実施形態に係る表示パネルは表示基板１０１、対向基板２００及び液晶層３００を含む。

本実施形態に係る表示パネルは前記表示基板１０１が第１〜第８シールドパターン１２５ａ〜１２５ｈをさらに含み、第１〜第４画素電極１９７ａ〜１９７ｄの形状が第１の実施形態の前記第１〜第４画素電極１９１ａ〜１９１ｄと異なるということを除けば、第１の実施形態に係る表示パネルと実質的に同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

また、本実施形態の第２電源ライン１３１ｂは第１の実施形態の前記第３電源ライン１３１ｂに対応する。

前記表示基板１０１は画素領域Ｐが複数個定義された第１ベース基板１１０を含む。図１９では第１画素領域（ＰＸ１（ｎ、ｎ））及び第２画素領域（ＰＸ２（ｎ、ｎ＋１））を例として挙げた。前記第１ベース基板１１０の上にはゲートライン１２１、第１電源ライン１３１ａ、第２電源ライン１３１ｂ及び第１〜第８シールドパターン１２５ａ〜１２５ｈを含む複数のゲート金属層が形成されている。

前記第１〜第８シールドパターン１２５ａ〜１２５ｈは主に縦方向（すなわち、第２方向ＤＩ２）に伸び、画素領域の縦方向の端に形成される。

ゲート絶縁膜１４０は前記ゲートライン１２１、前記第１及び第２電源ライン１３２、１３１ｂ、前記第１〜第８シールドパターン１２５ａ〜１２５ｈ、前記第１〜第４ゲート電極１２４ａ〜１２４ｄを覆うように前記第１ベース基板１１０上に形成される。

前記ゲート絶縁膜１４０上には半導体層１５４が形成されている。前記半導体層１５４の各々は前記第１〜第４ゲート電極１２４ａ〜１２４ｄの上に位置する。

前記半導体層１５４の上にはオーミックコンタクト層１６３が形成される。前記オーミックコンタクト層１６３を含む前記ベース基板１１０の上には第１データライン１７１ａ、第２データライン１７１ｂ、第３データライン１７１ｃ、第１ソース電極１７３ａ、第２ソース電極１７３ｂ、第３ソース電極１７３ｃ、第４ソース電極１７３ｄ、第１ドレイン電極１７５ａ、第２ドレイン電極１７５ｂ、第３ドレイン電極１７５ｄ、及び第４ドレイン電極１７５ｄを含むデータ金属層が形成されている。

前記第１〜第８シールドパターン１２５ａ〜１２５ｈは前記第１〜第３データライン１７１ａ〜１７１ｃと平行するように形成される。

前記第１ドレイン電極１７５ａが拡張された第１ドレインコンタクト電極１７７ａと前記第１シールドパターン１２５ａが拡張された第１シールドコンタクト電極１２７ａは第１コンタクトホールＣＨ２１を通じて第１画素電極１９７ａと各々連結される。

本実施形態では、前記第１ドレインコンタクト電極１７７ａと前記第１シールドコンタクト電極１２７ａは離隔して形成されて前記第１画素電極１９７ａが前記第１ドレインコンタクト電極１７７ａと前記第１シールドコンタクト電極１２７ａを電気的に連結させるが、前記第１ドレインコンタクト電極１７７ａと前記第１シールドコンタクト電極１２７ａは互いに接触することもできる。

前記第１シールドパターン１２５ａは前記第１シールドコンタクト電極１２７ａから第１画素領域（ＰＸ１（ｎ、ｎ））の中央線まで前記第１データライン１７１ａと近接するように上部方向に延長する。

前記中央線で前記第１シールドパターン１２５ａ及び前記第３シールドパターン１２５ｃの間をつなぐ連結パターン１２６ａがさらに形成されることができる。ここで、前記連結パターン１２６ａは前記第１画素領域（ＰＸ１（ｎ、ｎ））を水平方向で横切って前記第１シールドパターン１２５ａ及び前記第３シールドパターン１２５ｃを連結させる。

前記第１画素領域（ＰＸ１（ｎ、ｎ））の上部の前記第２データライン１７１ｂに近接した領域で前記第３シールドパターン１２５ｃが延長した第３シールドコンタクト電極１２７ｃは第３コンタクトホールＣＨ３を通じて前記第１画素電極１９７ａと電気的に連結される。従って、互いに離隔している第１画素電極１９７ａの電極バーは前記第３シールドパターン１２５ｃ及び前記第３コンタクトホールＣＨ３を通じて電気的に連結されることができる。前記第２データライン１７１ｂに近接した中央線で前記第３シールドパターン１２５ｃは前記第２データライン１７１ｂと近接するように上部方向に延長する。

前記第２ドレイン電極１７５ｂが拡張された第２ドレインコンタクト電極１７７ｂと前記第２シールドパターン１２５ｂが拡張された第２シールドコンタクト電極１２７ｂは第２コンタクトホールＣＨ２を通じて第２画素電極１９７ｂと各々連結される。

本実施形態では、前記第２ドレインコンタクト電極１７７ｂと前記第２シールドコンタクト電極１２７ｂは離隔して形成されて前記第２画素電極１９７ｂが前記第２ドレインコンタクト電極１７７ｂと前記第２シールドコンタクト電極１２７ｂを電気的に連結させるが、前記第２ドレインコンタクト電極１７７ｂと前記第２シールドコンタクト電極１２７ｂは互いに接触することもできる。

前記第２シールドパターン１２５ｂは前記第２シールドコンタクト電極１２７ｂから前記第１画素領域（ＰＸ１（ｎ、ｎ））の中央線まで前記第２データライン１７１ｂと近接するように上部方向に延長する。

また、前記中央線上部で前記第４シールドパターン１２５ｄは前記第１データライン１７１ａと近接するように縦方向（すなわち、第２方向ＤＩ２）に延長して形成される。ここで、前記第４シールドパターン１２５ｄは前記中央線に近接するように配置される第４コンタクトホールＣＨ４を通じて前記第２画素電極１９７ｂと電気的に連結される。

前記第３ドレイン電極１７５ｃが拡張された第３ドレインコンタクト電極１７７ｃと前記第５シールドパターン１２５ｅが拡張された第５シールドコンタクト電極１２７ｅは第５コンタクトホールＣＨ５を通じて第３画素電極１９７ｃと各々連結される。

本実施形態では、前記第３ドレインコンタクト電極１７７ｃと前記第５シールドコンタクト電極１２７ｅは、離隔して形成されて前記第３画素電極１９７ｃが前記第３ドレインコンタクト電極１７７ｃと前記第５シールドコンタクト電極１２７ｅを電気的に連結させるが、前記第３ドレインコンタクト電極１７７ｃと前記第５シールドコンタクト電極１２７ｅは互いに接触することもできる。

前記第５シールドパターン１２５ｅは前記第５シールドコンタクト電極１２７ｅから前記第２データライン１７１ｂに対応する第２画素領域（ＰＸ２（ｎ、ｎ＋１））の中央線まで前記第２データライン１７１ｂと近接するように上部方向に延長する。

前記中央線で前記第５シールドパターン１２５ｅ及び前記第７シールドパターン１２５ｇの間をつなぐ連結パターン１２７がさらに形成されることができる。ここで、前記連結パターン１２７は前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））を横切って前記第５シールドパターン１２５ｅ及び前記第７シールドパターン１２５ｇを連結させる。

前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））の上部で前記第３データライン１７１ｃは第７コンタクトホールＣＨ７を通じて前記第３画素電極１９７ｃと電気的に連結される。従って、互いに離隔している第３画素電極１９７ｃの電極バーは、前記第７シールドパターン１２５ｇ及び前記第７コンタクトホールＣＨ７を通じて電気的に連結されることができる。前記第３データライン１７１ｃに近接した中央線で前記第７シールドパターン１２５ｇは前記第３データライン１７１ｃと近接するように上部方向に延長する。

前記第４ドレイン電極１７５ｄが拡張された第４ドレインコンタクト電極１７７ｄと前記第６シールドパターン１２５ｆが拡張された第６シールドコンタクト電極１２７ｆは、第６コンタクトホールＣＨ６を通じて第４画素電極１９７ｄと各々連結される。

本実施形態では、前記第４ドレインコンタクト電極１７７ｄと前記第６シールドコンタクト電極１２７ｆは離隔して形成されて前記第４画素電極１９７ｄが前記第４ドレインコンタクト電極１７７ｄと前記第６シールドコンタクト電極１２７ｆを電気的に連結させるが、前記第４ドレインコンタクト電極１７７ｄと前記第６シールドコンタクト電極１２７ｆは互いに接触することもできる。

前記第６シールドパターン１２５ｆは、前記第６シールドコンタクト電極１２７ｆから前記第２データライン１７１ｂに対応する第２画素領域（ＰＸ２（ｎ、ｎ＋１））の中央線まで前記第３データライン１７１ｃと近接するように上部方向に延長する。

また、前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））の中央線上部で前記第８シールドパターン１２５ｈは前記第２データライン１７１ｂと近接するように縦方向（すなわち、第２方向ＤＩ２）に延長して形成される。ここで、前記第８シールドパターン１２５ｈは前記中央線に近接するように配置される第８コンタクトホールＣＨ８を通じて前記第４画素電極１９７ｄと電気的に連結される。

データ絶縁膜１８０は前記第１〜第３データライン１７１ａ〜１７１ｃ、前記第１〜第４ソース電極１７３ａ〜１７３ｄ、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄを覆うように前記ゲート絶縁膜１４０上に形成される。

前記第１ドレインコンタクト電極１７７ａ及び前記第１シールドコンタクト電極１２７ａが露出するように前記ゲート絶縁膜１４０及び前記データ絶縁膜１８０には前記第１コンタクトホールＣＨ１が形成される。この時、前記ゲート絶縁膜１４０は前記第１シールドコンタクト電極１２７ａが露出するように第１領域Ａ１ほどエッチングされ、前記データ絶縁膜１８０は前記第１ドレインコンタクト電極１７７ａが露出するように第２領域Ａ２ほどエッチングされる。ここで、前記ゲート絶縁膜１４０及び前記データ絶縁膜１８０は同時にエッチングすることができる。従って、前記第１コンタクトホールＣＨ１を通じて互いに重ならない前記第１ドレインコンタクト電極１７７ａ及び前記第１シールドコンタクト電極１２７ａが同時に前記第１画素電極１９７ａと連結されることができる。

同様に、前記第２ドレインコンタクト電極１７７ｂ及び前記第２シールドコンタクト電極１２７ｂが露出するように前記ゲート絶縁膜１４０及び前記データ絶縁膜１８０には第２コンタクトホールＣＨ２が形成される。前記第３ドレインコンタクト電極１７７ｃ及び前記第５シールドコンタクト電極１２７ｅが露出するように前記ゲート絶縁膜１４０及び前記データ絶縁膜１８０には第５コンタクトホールＣＨ５が形成される。前記第４ドレインコンタクト電極１７７ｄ及び前記第６シールドコンタクト電極１２７ｆが露出するように前記データ絶縁膜１８０には第６コンタクトホールＣＨ６が形成される。

前記第３コンタクトホールＣＨ３、前記第４コンタクトホールＣＨ４、前記第７コンタクトホールＣＨ７及び前記第８コンタクトホールＣＨ８は各々前記第３シールドパターン１２５ｃ、前記第４シールドパターン１２５ｄ、前記第７シールドパターン１２５ｇ及び前記第８シールドパターン１２５ｈが露出するように前記データ絶縁膜１８０に形成される。

前記データ絶縁膜１８０の上にはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）等の透明な導電物質で作られた前記第１〜第４画素電極１９７ａ〜１９７ｄが形成される。

例えば、前記第１画素電極１９７ａは前記第１コンタクトホールＣＨ１で前記第１ドレインコンタクト電極１７７ａ及び前記第１シールドコンタクト電極１２７ａと連結され、前記第１シールドパターン１２５ａと重なるように前記第１画素領域（ＰＸ１（ｎ、ｎ））の中央線まで延長する。前記第１画素電極１９７ａは前記中央線を基準として下部で前記ゲートライン１２１の延長方向を基準として約４５°傾いて伸びて前記中央線上部では前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

また、前記第１画素電極１９７ａは前記中央線の上部で前記第３コンタクトホールＣＨ３を通じて前記第３シールドパターン１２５ｃと電気的に連結され、前記第２データライン１７１ｂに近接した前記第３シールドパターン１２５ｃと重なるように上部方向に延長して形成され、上部に延長した前記第１画素電極１９７ａは前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

前記第２画素電極１９７ｂは前記第２コンタクトホールＣＨ２で前記第２ドレインコンタクト電極１７７ｂ及び前記第２シールドコンタクト電極１２７ｂと連結され、前記第２シールドパターン１２５ｂと重なるように前記第１画素領域（ＰＸ１（ｎ、ｎ））の中央線まに延長する。前記第２画素電極１９７ｂは前記中央線を基準として下部で前記ゲートライン１２１の延長方向を基準として約２２５°傾いて伸びて下部に延長した前記第２画素電極１９７ｂの一部は前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

また、前記中央線の上部で前記第４コンタクトホールＣＨ４を通じて前記第４シールドパターン１２５ｄと電気的に連結された前記第２画素電極１９７ｂは前記第１データライン１７１ａに近接した前記第４シールドパターン１２５ｄと重なるように上部方向に延長して形成される。前記第２画素電極１９７ｂは前記中央線を基準として上部で前記ゲートライン１２１の延長方向を基準として約３１５°傾いて伸びて前記中央線下部で約２２５°傾いて伸びる。

本実施形態において、前記第１データライン１７１ａから遠い領域に対応する前記第１シールドパターン１２５ａのエッジ部は前記第１データライン１７１ａから遠い領域に対応する前記第１画素電極１９７ａのエッジ部を完全にカバーし、前記第２データライン１７１ｂから遠い領域に対応する前記第２シールドパターン１２５ｂのエッジ部は前記第２データライン１７１ｂから遠い領域に対応する前記第２画素電極１９７ｂのエッジ部を完全にカバーする。

前記第３画素電極１９７ｃは前記第５コンタクトホールＣＨ５で前記第３ドレインコンタクト電極１７７ｃ及び前記第５シールドコンタクト電極１２７ｅと連結され、前記第５シールドパターン１２５ｅと重なるように前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））の中央線までに延長する。前記第３画素電極１９７ｃは前記中央線を基準として下部において、前記ゲートライン１２１の延長方向を基準として約４５°傾いて伸びて前記中央線の上部で前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

また、前記第３画素電極１９７ｃは前記中央線の上部で前記第７コンタクトホールＣＨ７を通じて前記第７シールドパターン１２５ｇ）と電気的に連結され、前記第３データライン１７１ｃに近接した前記第７シールドパターン１２５ｇと重なるように上部方向に延長して形成され、上部から延長した前記第３画素電極１９７ｃは前記中央線を基準として上部から前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

前記第４画素電極１９７ｄは前記第６コンタクトホールＣＨ６で前記第４ドレインコンタクト電極１７７ｄ及び前記第６シールドコンタクト電極１２７ｆと連結されて前記第６シールドパターン１２５ｆと重なるように前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））の中央線まで延長する。前記第４画素電極１９７ｄは前記中央線を基準として下部で前記ゲートライン１２１の延長方向を基準として約２２５度傾いて伸び、下部に延長した前記第４画素電極１９７ｄの一部は前記ゲートライン１２１の延長方向を基準として約１３５°傾いて伸びる。

また、前記第４画素電極１９７ｄは前記中央線の上部で前記第８コンタクトホールＣＨ８を通じて前記第８シールドパターン１２５ｈと電気的に連結し、前記第４画素電極１９７ｄは前記第２データライン１７１ｂに近接した前記第８シールドパターン１２５ｈと重なるように上部方向に延長して形成される。前記第４画素電極１９７ｄは前記中央線を基準として上部で前記ゲートライン１２１の延長方向を基準として約３１５度傾いて伸びて前記中央線下部で約２２５度傾いて伸びる。

前記下部配光膜１１は前記第１〜第４画素電極１９７ａ〜１９７ｄが形成された前記第１ベース基板１１０の上に形成されて、前記液晶層３００の液晶分子を垂直方向、すなわち表示基板１０１から対向基板２００に向かう方向で配向する。

前記対向基板２００は前記表示基板１０１と向かい合うように配置される。

前記対向基板２００は第２ベース基板２１０、遮光パターン２２０、カラーフィルタパターン２３０、オーバーコーティング層２５０及び上部配光膜２１を含むことができる。

前記液晶層３００は前記表示基板１０１と前記対向基板２００との間に介在する。

図２２〜２４は、図１９の表示基板の製造方法を説明するための平面図である。

図２５〜２７は、図１９の表示基板の製造方法を説明するために前記図２２〜２４に対応する断面図である。

図１９、図２２及び図２５を参照すれば、前記第１ベース基板１１０の上に前記ゲートライン１２１、前記第１〜第４ゲート電極１２４ａ〜１２４ｄ、前記第１電源ライン１３１ａ、前記第２電源ライン１３１ｂ、前記第１〜第８シールドパターン１２５ａ〜１２５ｈ、前記連結パターン１２６ａ、１２７、前記第１〜第８シールドパターン１２５ａ〜１２５ｈから延長した前記第１〜第８シールドコンタクト電極１２７ａ〜１２７ｈを形成する。

ここで、前記ゲートライン１２１、前記第１電源ライン１３１ａ、前記第２電源ライン１３１ｂは前記第１方向ＤＩ１に延長する。前記第１〜第８シールドパターン１２５ａ〜１２５ｈは前記第２方向ＤＩ２に延長する。

また、前記第１シールドパターン１２５ａ及び前記第２シールドパターン１２５ｂは互いに向き合い、前記第３シールドパターン１２５ｃ及び前記第４シールドパターン１２５ｄは互いに向き合う。 同様に、前記第５シールドパターン１２５ｅ及び前記第６シールドパターン１２５ｆは互いに向き合い、前記第７シールドパターン１２５ｇ及び前記第８シールドパターン１２５ｈは互いに向き合う。

続いて、前記ゲート絶縁膜１４０が形成される。

図１９、図２３及び図２６を参照すれば、前記ゲート絶縁膜１４０上に半導体層１５４及びオーミックコンタクト層１６３を形成して、前記第１シールドパターン１２５ａ及び前記第４シールドパターン１２５ｄと近接するように前記第２方向ＤＩ２に延長した前記第１データライン１７１ａと、前記第１画素領域（ＰＸ１（ｎ、ｎ））では前記第２シールドパターン１２５ｂ及び前記第３シールドパターン１２５ｃと近接し、前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））では前記第５シールドパターン１２５ｅ及び前記第８シールドパターン１２５ｈと近接するように前記第２方向ＤＩ２に延長した前記第２データライン１７１ｂと、前記第６シールドパターン１２５ｆ及び前記第７シールドパターン１２５ｇと近接するように前記第２方向ＤＩ２に延長した前記第３データライン１７１ｃとを形成する。

この時、前記第１〜第４スイッチング素子Ｑａ〜Ｑｄの第１〜第４ソース電極１７３ａ〜１７３ｄ及び第１〜第４ドレイン電極１７５ａ〜１７５ｄと、前記第１〜第４ドレイン電極１７５ａ〜１７５ｄが延長した前記第１〜第４ドレインコンタクト電極１７７ａ〜１７７ｄが形成される。

ここで、前記半導体層１５４、オーミックコンタクト層１６３は前記データ金属層と同時にエッチングすることができる。。

図１９、図２４及び図２７を参照すれば、エッチングされた前記データ金属層を含む前記第１ベース基板１１０上に前記データ絶縁膜１８０が形成され、前記データ絶縁膜１８０に前記第１〜第４画素電極１９７ａ〜１９７ｄと前記第１〜第８シールドパターン１２５ａ〜１２５ｈを接触させるための第１〜第８コンタクトホールＣＨ１〜ＣＨ８が形成される。

この時、前記ゲート金属層上部に形成される前記ゲート絶縁膜１４０と前記データ金属層上部に形成される前記データ絶縁膜１８０は同時にエッチングすることができる。。

図１９及び図２０を参照すれば、前記第１〜第８コンタクトホールＣＨ１〜ＣＨ８を含む前記第１ベース基板１１０上に前記第１〜第４画素電極１９７ａ〜１９７ｄを形成する。

前記第１画素電極１９７ａは前記データ絶縁膜１８０の前記第１コンタクトホールＣＨ１を通じて前記第１シールドコンタクト電極１２７ａ及び前記第１ドレインコンタクト電極１７７ａと接触し、前記データ絶縁膜１８０の前記第３コンタクトホールＣＨ３を通じて前記第３シールドコンタクト電極１２７ｃと接触する。

前記第２画素電極１９７ｂは前記データ絶縁膜１８０の前記第２コンタクトホールＣＨ２を通じて前記第２シールドコンタクト電極１２７ｂ及び前記第２ドレインコンタクト電極１７７ｂと接触し、前記データ絶縁膜１８０の前記第４コンタクトホールＣＨ４を通じて前記第４シールドコンタクト電極１２７ｄと接触する。

前記第３画素電極１９７ｃは前記データ絶縁膜１８０の前記第５コンタクトホールＣＨ５を通じて前記第５シールドコンタクト電極１２７ｅ及び前記第３ドレインコンタクト電極１７７ｃと接触し、前記データ絶縁膜１８０の前記第７コンタクトホールＣＨ７を通じて前記第７シールドコンタクト電極１２７ｇと接触する。

前記第４画素電極１９７ｄは前記データ絶縁膜１８０の前記第６コンタクトホールＣＨ６を通じて前記第６シールドコンタクト電極１２７ｆ及び前記第４ドレインコンタクト電極１７７ｄと接触し、前記データ絶縁膜１８０の前記第８コンタクトホールＣＨ８を通じて前記第８シールドコンタクト電極１２７ｈと接触する。

ここで、前記第１及び第３シールドパターン１２５ａ、１２５ｃは前記第１画素電極１９７ａの一端及び他端を各々カバーし、前記第２及び第４シールドパターン１２５ｂ、１２５ｄは前記第２画素電極１９７ｂの一端及び他端を各々カバーする。

前記第５及び第７シールドパターン１２５ｅ、１２５ｇは前記第３画素電極１９７ｃの一端及び他端を各々カバーし、前記第６及び第８シールドパターン１２５ｆ、１２５ｈは、前記第４画素電極１９７ｄの一端及び他端を各々カバーする。

本実施形態によれば、前記表示基板にストレージラインが別に存在せず、前記第１電源ライン１３１ａ及び前記第２電源ライン１３１ｂが前記画素電極と重なってストレージキャパシタが形成されるので、開口率が増加することができる。

また、本実施形態によれば、前記第１画素領域（ＰＸ１（ｎ、ｎ））で前記第１画素電極１９７ａに、前記第２画素電極１９７ｂに印加された電圧と同じ電圧が印加される時、前記第２データライン１７１ｂに印加される前記第１及び第２画素電極１９７ａ、１９７ｂとは異なる電圧によって前記第２データライン１７１ｂと前記画素電極１９７ａ、１９７ｂとの間に生じることのできる水平電界を除去することができる。

また、本実施形態によれば、前記第１画素領域（ＰＸ１（ｎ、ｎ））で前記第１画素電極１９７ａに前記第２画素電極１９７ｂに印加された電圧と同じ電圧が印加され、フレームが変わる時、前記第１データライン１７１ａに印加される他の電圧によって瞬間的に前記第１データライン１７１ａと前記画素電極１９７ａ、１９７ｂ間に生じることのできる電界を除去することができる。従って、表示パネルがブラック画像を具現する時に水平電界が発生して光が漏れる現象が防止されることができる。

同様に、本実施形態によれば、第２画素領域（ＰＸ２（ｎ、ｎ＋１））で前記第３画素電極１９７ｃに、前記第４画素電極１９７ｄに印加された電圧と同じ電圧が印加される時、前記第３データライン１７１ｃに印加される前記第３画素電極１９７ｃに前記第４画素電極１９７ｄとは異なる電圧によって前記第３データライン１７１ｃと前記画素電極１９７ｃ、１９７ｄ間に生じることのできる水平電界を除去することができる。

また、本実施形態によれば、前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））で前記第３画素電極１９７ｃに、前記第４画素電極１９７ｄに印加された電圧と同じ電圧が印加され、フレームが変わる時、前記第２データライン１７１ｂに印加される他の電圧によって瞬間的に前記第２データライン１７１ｂと前記第２画素電極１９７ｂの間に生じることのできる電界を除去することができる。従って、表示パネルがブラック画像を具現する時に水平電界が発生して光が漏れる現象を防止されることができる。

図２８は図１９に図示された第１及び第２画素領域らの等価回路図である。

図１９〜図２８を参照すれば、表示パネルは複数の信号線らＤｊ、Ｄｊ＋１、Ｄｊ＋２、Ｇｉ、Ｇｉ＋１、接地線ＧＮＤ、及び電源線ＡＶＤＤを含む。

前記表示パネルは、前記複数の信号線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｇｉ、Ｇｉ＋１、前記接地線ＧＮＤ、及び前記電源線ＡＶＤＤと連結されて概略行列の形態で配列された複数の画素を含む。

図２０を参照すれば、表示パネルは互いに向き合う前記表示基板１０１及び前記対向基板２００とその間に入っている液晶層３００を含む。

前記信号線らＤｊ、Ｄｊ＋１、Ｄｊ＋２、Ｇｉ、Ｇｉ＋１はゲート信号（「走査信号」ともいう）を伝達する第１ゲートラインＧｉ）及び第２ゲートラインＧｉ＋１と、データ電圧を伝達する第１データラインＤｊ、第２データラインＤｊ＋１及び第３データラインＤｊ＋２を含む。

前記第１及び第２ゲートラインＧｉ、Ｇｉ＋１、前記接地線ＧＮＤ及び前記電源線ＡＶＤＤは概略第１方向ＤＩ１に伸びてお互いがほぼ平行し、前記第１データラインＤｊ、前記第２データラインＤｊ＋１及び第３データラインＤｊ＋２は略第２方向ＤＩに伸びて互いがほぼ平行する。

前記第１データラインＤｊ及び前記第２データラインＤｊ＋１は互いに異なる電圧の印加を受ける。前記第３データラインＤｊ＋２は図示はしなかったが前記第３データラインＤｊ＋２と隣接した第４データラインに印加される電圧と互いに異なる電圧の印加を受ける。

図１９に示した前記第１画素領域（ＰＸ１（ｎ、ｎ））及び前記第２画素領域（ＰＸ２（ｎ、ｎ＋１））を例にあげれば、図２８の前記第１データラインＤｊ、前記第２データラインＤｊ＋１及び前記第３データラインＤｊ＋２は各々図１９の前記第１データライン１７１ａ、前記第２データライン１７１ｂ及び前記第３データライン１７１ｃを示す。

図２８の前記第１ゲートラインＧｉは、図１９の前記ゲートライン１２１を示す。図２８の前記接地線ＧＮＤ及び前記電源線ＡＶＤＤは各々図１９の前記第１電源ライン１３１ａ及び前記第２電源ライン１３１ｂを示す。

また、前記第１及び第３スイッチング素子Ｑａ、Ｑｃは各々前記第１及び第２データライン１７１ａ、１７１ｂに電気的に連結され、前記第２及び第４スイッチング素子Ｑｂ、Ｑｄは各々前記第１電源ライン１３１ａ及び前記第２電源ライン１３１ｂに連結される。

再び図２８を参照すれば、前記第１及び第２データラインＤｊ、Ｄｊ＋１は、各々前記第１及び第３スイッチング素子Ｑａ、Ｑｃに電気的に連結される。また、前記接地線ＧＮＤ及び前記電源線ＡＶＤＤは各々前記第２及び第４スイッチング素子Ｑｂ、Ｑｄに連結される。

再び図１９及び図２８を参照すれば、前記第１及び第２スイッチング素子Ｑａ、Ｑｂに連結された前記第１画素電極１９７ａ及び前記第２画素電極１９７ｂの各々は前記第１電源ライン１３１ａ及び前記第２電源ライン１３１ｂ全部と重なってストレージキャパシタＣｓａ、Ｃｓｇを形成する。同様に、前記第３及び第４スイッチング素子Ｑｃ、Ｑｄに連結された前記第３画素電極１９７ｃ及び前記第４画素電極１９７ｄの各々は前記第１電源ライン１３１ａ及び前記第２電源ライン１３１ｂ全部と重なってストレージキャパシタＣｓａ、Ｃｓｇを形成する。

前記第１及び第２画素（ＰＸ１（ｎ、ｎ）、ＰＸ２（ｎ、ｎ＋１））それぞれの画素内に形成される画素電極の間各々に液晶層３００は誘電体として機能して、前記画素電極と前記液晶層３００は液晶キャパシタＣｌｃを形成する。

前記液晶層３００は誘電率異方性を有し、液晶層３００の液晶分子は電場のない状態でその長軸が二つの表示板１０１、２００の表面に対して垂直を成すように配向されていることができる。

本実施形態によれば、画素電極と電気的に連結されたシールドパターンが前記画素電極と部分的に重なるように隣接するデータラインに近接するように形成して水平電界の発生を防止することができる。従って、前記表示パネルがブラック状態の時、光漏れが防止されることができる。

＜第５の実施形態＞
図２９は本発明の第５の実施形態に係る表示パネルの平面図である。

図２９のＩＸ−ＩＸ’線に沿って切断した断面図及びＸ−Ｘ’線に沿って切断した断面図は図２０及び図２１と実質的に同一であるため省略する。

本実施形態に係る表示パネルは第３画素領域（ＰＸ３（ｎ、ｎ））及び第４画素領域（ＰＸ４（ｎ、ｎ＋１））が折曲部を有することを除けば第４の実施形態に係る表示パネルと実質的に同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

図１９〜図２１、及び図２９を参照すれば、第５の実施形態に係る表示基板４００は第４の実施形態の直線形状を有する前記第１〜第３データライン１７１ａ〜１７１ｃと、直線形状を有する前記第１〜第８シールドパターン１２５ａ〜１２５ｈの代わりに折曲部を有する第４〜第６データライン４７１ａ〜４７１ｃと、第１〜第８シールドパターン４２５ａ〜４２５ｈを有する。

また、第５の実施形態に係る表示基板４００は第４の実施形態の前記第１〜第４画素電極１９７ａ〜１９７ｄの代わりに前記第４〜第６データライン４７１ａ〜４７１ｃと平行した第１〜第４画素電極４９７ａ〜４９７ｄを含む。

例えば、前記第１及び第３画素電極４９７ａ、４９７ｃは、各々前記第１及び第３スイッチング素子Ｑａ、Ｑｃと連結されて前記第４〜第６データライン４７１ａ〜４７１ｃと平行するように上部に延長する。この時、前記第１及び第３画素電極４９７ａ、４９７ｃは各々前記第３画素領域（ＰＸ３（ｎ、ｎ））及び前記第４画素領域（ＰＸ４（ｎ、ｎ＋１））の下部で横に伸び、横に伸びた前記第１及び第３画素電極４９７ａ、４９７ｃが各々色々なものを含みながら上部に延長する。

前記第２及び第４画素電極４９７ｂ、４９７ｄは各々前記第２及び第４スイッチング素子Ｑｂ、Ｑｄと連結されて前記第４〜第６データライン４７１ａ〜４７１ｃと平行するように上部に延長する。 この時、前記第２及び第４画素電極４９７ｂ、４９７ｄは各々前記第３画素領域（ＰＸ３（ｎ、ｎ））及び前記第４画素領域（ＰＸ４（ｎ、ｎ＋１））の上部で横に伸び、横に伸びた前記第２及び第４画素電極４９７ｂ、４９７ｄが各々色々なものを含みながら下部に延長する。

ここで、前記第３画素領域（ＰＸ３（ｎ、ｎ））の中央を基準として下部では前記第４データライン４７１ａと近接して前記第１画素電極４９７ａが形成され、前記第５データライン４７１ｂと近接して前記第２画素電極４９７ｂが形成される。前記第３画素領域（ＰＸ３（ｎ、ｎ））の中央を基準として上部では前記第４データライン４７１ａと近接して前記第２画素電極４９７ｂが形成され、前記第５データライン４７１ｂと近接して前記第１画素電極４９７ａが形成される。

同様に、前記第４画素領域（ＰＸ（ｎ、ｎ＋１））の中央を基準として下部では前記第５データライン４７１ｂと近接して前記第３画素電極４９７ｃが形成され、前記第６データライン４７１ｃと近接して前記第４画素電極４９７ｄが形成される。前記第４画素領域（ＰＸ（ｎ、ｎ＋１））の中央を基準として上部では前記第５データライン４７１ｂと近接して前記第４画素電極４９７ｄが形成され、前記第６データライン４７１ｃと近接して前記第３画素電極４９７ｃが形成される。

第５の実施形態に係る表示基板の第１〜第８シールドコンタクト電極４２７ａ〜４２７ｈは前記第３画素領域（ＰＸ３（ｎ、ｎ））及び前記第４画素領域（ＰＸ４（ｎ、ｎ＋１））の形状に対応して変形された形状を有することを除けば、第４の実施形態に係る表示基板の前記第１〜第８シールドコンタクト電極１２７ａ〜１２７ｈと実質的に同一であるため重複する説明は省略する。

第５の実施形態に係る表示基板の製造方法は第３画素領域（ＰＸ３（ｎ、ｎ））及び第４画素領域（ＰＸ４（ｎ、ｎ＋１））が折曲部を有することを除けば第４の実施形態に係る表示基板の製造方法と実質的に同一であるため省略する。

本実施形態によれば、前記第３画素領域（ＰＸ３（ｎ、ｎ））及び前記第４画素領域（ＰＸ４（ｎ、ｎ＋１））を含む画素領域Ｐの形状がジグザグでマトリックスを成して配列されるため透過率が増加されることができる。

＜第６の実施形態＞
図３０は本発明の第６の実施形態に係る表示パネルの平面図である。

図３０のＸＩ−ＸＩ’線に沿って切断した断面図及びＸＩＩ−ＸＩＩ’線に沿って切断した断面図は、図２０及び図２１と実質的に同一であるため省略する。

本実施形態に係る表示パネルは第５画素領域（ＰＸ５（ｎ、ｎ））及び第６画素領域（ＰＸ６（ｎ、ｎ＋１））がジグザグ形状を有することと、シールドパターンの形状を除けば第４の実施形態に係る表示パネルと実質的に同一であるため対応する要素に対しては対応する参照番号を使って、重複する説明は省略する。

図１９〜図２１、及び図３０を参照すれば、第６の実施形態に係る表示基板５００は第４の実施形態の直線形状を有する前記第１〜第３データライン１７１ａ〜１７１ｃと、直線形状を有する前記第１〜第８シールドパターン１２５ａ〜１２５ｈの代わりにジグザグ形状を有する第７〜第９データライン５７１ａ〜５７１ｃと、第１〜第４シールドパターン５２５ａ〜５２５ｄを有する。

また、第６の実施形態に係る表示基板５００は、第４の実施形態の前記第１〜第４画素電極１９７ａ〜１９７ｄの代わりに前記第７〜第９データライン５７１ａ〜５７１ｃと平行した第１〜第４画素電極５９７ａ〜５９７ｄを含む。

前記第７及び第８データライン５７１ａ及び５７１ｂは前記第１及び第３スイッチング素子Ｑａ、Ｑｃと電気的に連結されて上に斜めに伸びて左右に二回折り曲がった折曲部を有する形を成す。

ここで、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の中央で前記第７〜第９データライン５７１ａ〜５７１ｃは垂直に延長する垂直領域（ＶＡ）を含む。

前記第１及び第３画素電極５９７ａ、５９７ｃは前記第１及び第３スイッチング素子Ｑａ、Ｑｃと電気的に連結されて上に斜めに伸びて左右に二回折り曲げられた折曲部を有する形を成す。

前記第１及び第３画素電極５９７ａ、５９７ｃは、下部で約４５°方向に斜めに伸び、また中間部分で約１３５°方向に斜めに伸び、また上部で約４５方向に斜めに伸びる。

前記第１及び第３画素電極５９７ａ、５９７ｃは、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の下部で前記第１及び第３スイッチング素子Ｑａ、Ｑｃと近接するように横に延長され、複数の枝を作って上部に延長する。

前記第２及び第４画素電極５９７ｂ、５９７ｄは、前記第２及び第４スイッチング素子Ｑｂ、Ｑｄと電気的に連結されて上に斜めに伸びて左右に二回折り曲げられた折曲部を有する形を成す。

前記第２及び第４画素電極５９７ｂ、５９７ｄは、第２及び第５コンタクトホールＣＨ２、ＣＨ５を通じて前記第２及び第４ドレイン電極１７５ｂ、１７５ｄが延長した第５及び第６ドレインコンタクト電極５７７ｂ、５７７ｄと電気的に連結される。

前記第２及び第４画素電極５９７ｂ、５９７ｄは、前記第２及び第４スイッチング素子Ｑｂ、Ｑｄから約４５°方向に斜めに伸び、また中間の部分で約１３５°方向に斜めに伸び、また上部で約４５方向に斜めに伸びる。

前記第２及び第４画素電極５９７ｂ、５９７ｄは、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の最上部で横方向（すなわち、第１方向ＤＩ１）に延長し、また複数の枝を作って下部に延長する。

前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の前記垂直領域（ＶＡ）に対応して前記第１及び第３画素電極５９７ａ、５９７ｃは、垂直に延長する部分を含まない。従って、前記垂直領域（ＶＡ）の上部で前記第７及び第８データライン５７１ａ、５７１ｂと、前記第１及び第３画素電極５９７ａ、５９７ｃ間のそれぞれの距離は、前記垂直領域（ＶＡ）の下部で前記第７及び８データライン５７１ａ、５７１ｂと、前記第１及び第３画素電極５９７ａ、５９７ｃと間のそれぞれの距離と相異する。同様に、前記垂直領域（ＶＡ）の上部で前記第７及び８データライン５７１ａ、５７１ｂと前記第２及び第４画素電極５９７ｂ、５９７ｄとの間のそれぞれの距離は、前記垂直領域（ＶＡ）の下部で前記第７及び８データライン５７１ａ、５７１ｂと前記第２及び第４画素電極５９７ｂ、５９７ｄとの間のそれぞれの距離と相異する。

例えば、前記垂直領域（ＶＡ）の下部で、前記第７データライン５７１ａと近接した前記第１画素電極５９７ａと、前記第８データライン５７１ｂと近接した前記第３画素電極５９７ｃは前記垂直領域（ＶＡ）によって前記垂直領域（ＶＡ）を基準として上部には延長することができない。

同様に、前記垂直領域（ＶＡ）の下部で、前記第８データライン５７１ｂと近接した前記第１画素電極５９１ａと、前記第９データライン５７１ｃと近接した前記第３画素電極５９１ｃの各々は前記垂直領域（ＶＡ）により前記垂直領域（ＶＡ）の上部では前記第８データライン５７１ａ及び前記第９データライン５７１ｃと離隔されるように延長する。

例えば、前記垂直領域（ＶＡ）の上部では、前記第７〜第９データライン５７１ａ〜５７１ｃの各々と近接するように前記第２画素電極５９７ｂ及び前記第４画素電極５９７ｄが形成される。

第６の実施形態に係る表示基板の前記第１及び第３シールドパターン５２５ａ、５２５ｃは、前記第７及び第８データライン５７１ａ、５７１ｂと近接して図２９の前記第１及び第５シールドパターン４２５ａ、４２５ｅと実質的に同じ形状を有するが、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））で横に伸びて形成された前記第１及び第３シールドパターン５２５ａ、５２５ｃの各々は前記第８及び第９データライン５７１ｂ、５７１ｃと近接して上部方向ではなく下部方向に延長する。従って、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の下部では前記第１及び第３画素電極５９７ａ、５９７ｃと連結された前記第１及び第３シールドパターン５２５ａ、５２５ｃが形成される。ここで、前記第１及び第３シールドパターン５２５ａ、５２５ｃが含む第１及び第３シールドコンタクト電極５２７ａ、５２７ｃの各々は第１及び第４コンタクトホールＣＨ１、ＣＨ４を通じて前記第１及び第３画素電極５９７ａ、５９７ｃと電気的に連結されるが、図２９の前記第１及び第６コンタクトホールＣＨ１、ＣＨ６と実質的に同一である。

第６の実施形態に係る表示基板の前記第２及び第４シールドパターン５２５ｂ、５２５ｄの各々は前記第２及び第４画素電極５７１ｂ、５７１ｄと電気的に連結され、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の上部で前記第７〜第９データライン５７１ａ〜５７１ｃと近接するように形成される。前記第２及び第４シールドパターン５２５ｂ、５２５ｄが含む第２及び第４シールドコンタクト電極５２７ｂ、５２７ｄの各々は第３及び第６コンタクトホールＣＨ３、ＣＨ６を通じて前記第２及び第４画素電極５９７ｂ、５９７ｄと電気的に連結される。

第６の実施形態に係る表示基板の製造方法は第５画素領域（ＰＸ５（ｎ、ｎ））及び第６画素領域（ＰＸ６（ｎ、ｎ＋１））がジグザグ形状を有すること及び第１〜第４シールドパターンの形状を除けば第５の実施形態に係る表示基板の製造方法と実質的に同一であるため省略する。

本実施形態によれば、前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））を含む画素領域Ｐの形状がジグザグにマトリックスを成して配列されるため透過率が増加することができる。折り曲げられたデータラインによってデータラインと画素電極によって発生するカップリングキャパシタの変化を与えないまま前記第５画素領域（ＰＸ５（ｎ、ｎ））及び前記第６画素領域（ＰＸ６（ｎ、ｎ＋１））の中間部分で横方向に不必要に延長することのできる画素電極が省略できて開口率及び透過率を改善することができる。

本実施形態では前記第１及び第３シールドパターン５２５ａ、２５２ｃが前記垂直領域（ＶＡ）で横方向に延長するのを示したが、前記第１及び第２電源ライン１３１ａ、１３１ｂと近接するように形成でき、それによって透過率及び開口率をより一層増加させることもできる。また、ジグザグ電極の形態及び第１画素電極及び第２画素電極の幅によってデータラインの折り曲げられる程度に変化を与えることができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

本発明の実施形態によれば、表示基板のゲートラインの延長方向に配置される第１及び第３電源ラインと各々連結された第２及び第４電源ラインが複数のデータライン毎に交互に形成されることによって表示領域全体にわたって第１電圧及び第２電圧が遅延せずに伝達されることができる。従って、前記表示領域の一側に発生できる第２画素電極充電率低下が防止されることができて表示品質が向上することができる。

また、前記第１及び第３電源ラインと連結されたスイッチング素子のソース電極は各々前記第２及び第４電源ラインと連結されてコンタクトホールが減少するので開口率が増加する。

また、前記第２電源ライン及び第４電源ラインを前記データラインの延長方向で隣接する画素に対応して一列に配置させずに、前記データラインを基準として左側及び右側に交互に配置させることによってフレーム毎にドット反転が可能である。

また、表示基板の第１画素電極及び第２画素電極と連結されたシールドパターンが前記第１画素電極及び前記第２画素電極と重なるようにデータラインと隣接するように形成されるので前記第１画素電極と前記データラインとの間に生成される水平電界及び前記第２画素電極と前記データラインとの間に生成される水平電界の発生を防止できて、光漏れが防止されることができる。

また、ジグザグ形状の画素構造の中央でデータラインを折り曲げることによって横方向に不必要に延長されることができる画素電極を省略できて透過率及び開口率が増加することができる。

Ｐ 画素
１２１ ゲートライン
１２４ａ〜１２４ｄ 第１〜第４ゲート電極
１３１ａ 第１電源ライン
１３１ｂ 第３電源ライン
１７１ａ〜１７１ｃ 第１〜第３データライン
１７９ａ 第２電源ライン
１７３ａ〜１７３ｄ 第１〜第４ソース電極
１７５ａ〜１７５ｄ 第１〜第４ドレイン電極
１７７ａ及び１７７ｂ 第１及び第２ソースコンタクト電極
１７７ｃ〜１７７ｆ 第１〜第４ドレインコンタクト電極
１９１ａ〜１９１ｄ 第１〜第４画素電極
１９３ 第１透明電極
１９５ 第２透明電極
ＣＨ１〜ＣＨ８ 第１〜第８コンタクトホール
Ｑａ〜Ｑｄ 第１〜第４スイッチング素子

Claims (46)

1. 複数の第１電極バーを含む第１画素電極と、
   前記第１画素電極にデータ電圧を印加するデータラインと、
   前記第１電極バーと交互に配置された複数の第２電極バーを含む第２画素電極と、
   前記データラインと交差するゲートラインと、
   前記ゲートラインと同じ方向に延長されて前記第２画素電極に第１電圧を印加する第１電源ラインと、
   前記第１電源ラインと交差して前記第１電源ラインと電気的に連結された第２電源ラインと、
   前記データライン、前記ゲートライン、及び前記第１画素電極に電気的に連結された第１スイッチング素子と、
   前記第１電源ライン、前記ゲートライン、及び前記第２画素電極に電気的に連結された第２スイッチング素子と、を含む表示基板。
2. 前記第２電源ラインは複数のデータライン毎に配置されることを特徴とする請求項１に記載の表示基板。
3. 複数の第３電極バーを含み、前記第１画素電極と隣接した第３画素電極と、
   前記第３電極バーと交互に配置された複数の第４電極バーを含む第４画素電極と、
   前記第４画素電極に第２電圧を印加して、前記第１電源ラインと隣接した第３電源ラインと、
   前記第３電源ラインと交差する方向に延長されて前記第３電源ラインと電気的に連結された第４電源ラインと、をさらに含むことを特徴とする請求項１に記載の表示基板。
4. 前記第４電源ラインは複数のデータライン毎に配置されたことを特徴とする請求項３に記載の表示基板。
5. 前記第２電源ラインと前記第４電源ラインとの間には複数のデータラインが配置されたことを特徴とする請求項４に記載の表示基板。
6. 前記第２電源ライン及び前記第４電源ラインの各々は前記データラインの延長方向に隣接する画素に対して前記データラインを基準として左右交互に配置されることを特徴とする請求項４に記載の表示基板。
7. 前記ゲートライン及び前記第３画素電極に連結された第３スイッチング素子と、
   前記第３電源ライン、前記ゲートライン、及び前記第４画素電極に連結された第４スイッチング素子と、をさらに含むことを特徴とする請求項３に記載の表示基板。
8. 前記第２スイッチング素子は、
   前記ゲートラインと電気的に連結された第１ゲート電極と、
   前記第１電源ラインと電気的に連結されて、前記第２電源ラインと連結される第１ソース電極と、
   前記第２画素電極と電気的に連結された第１ドレイン電極と、を含むことを特徴とする請求項３に記載の表示基板。
9. ベース基板上に第１方向に延長したゲートライン及び前記ゲートラインと隣接する第１電源ラインを形成する段階と、
   前記ゲートライン及び前記第１電源ラインが形成された前記ベース基板上に第１方向と交差する第２方向に延長したデータラインと第２電源ラインを形成する段階と、
   前記データライン及び前記第２電源ラインが形成された前記ベース基板上に、前記データラインと第１スイッチング素子を通じて電気的に連結されて複数の第１電極バーを含む第１画素電極と、前記第１電源ラインと第２スイッチング素子を通じて電気的に連結されて前記第１電極バーと交互に配置された複数の第２電極バーとを含む第２画素電極を形成する段階と、
   前記第１電源ラインと前記第２電源ラインを電気的に連結する段階と、を含む表示基板の製造方法。
10. 前記第１電源ラインを形成する段階は、
    前記第１方向に延長され、前記第１電源ラインと隣接した第３電源ラインをさらに形成することを特徴とする請求項９に記載の表示基板の製造方法。
11. 前記第２電源ラインを形成する段階は、
    前記第２方向に延長した第４電源ラインをさらに形成することを特徴とする請求項９に記載の表示基板の製造方法。
12. 前記第２電源ラインと前記第４電源ラインとの間には複数のデータラインが形成されることを特徴とする請求項１１に記載の表示基板の製造方法。
13. 前記第１電源ライン及び前記第２電源ラインは、第１透明電極を通じて電気的に連結されることを特徴とする請求項９に記載の表示基板の製造方法。
14. 前記第１電源ライン及び前記第２電源ラインは、前記第１スイッチング素子のソース電極を通じて電気的に連結されることを特徴とする請求項９に記載の表示基板の製造方法。
15. 複数の第１電極バーを含む第１画素電極と、前記第１画素電極にデータ電圧を印加するデータラインと、前記第１電極バーと交互に配置された複数の第２電極バーを含む第２画素電極と、前記データラインと交差するゲートラインと、前記ゲートラインと隣接するように形成されて前記第２画素電極に第１電圧を印加する第１電源ラインと、前記第１電源ラインと交差して前記第１電源ラインと電気的に連結された第２電源ラインと、前記データライン、前記ゲートライン及び前記第１画素電極に電気的に連結された第１スイッチング素子と、前記第１電源ライン、前記ゲートライン及び前記第２画素電極に電気的に連結された第２スイッチング素子と、を含む表示基板と、
    前記表示基板と対向する対向基板と、
    前記表示基板と前記対向基板との間に介在した液晶層と、を含む表示装置。
16. 前記表示基板は、複数の第３電極バーを含み、前記第１画素電極と隣接した第３画素電極と、
    前記第３電極バーと交互に配置された複数の第４電極バーを含む第４画素電極と、
    前記第４画素電極に第２電圧を印加して前記第１電源ラインと隣接した第３電源ラインと、
    前記第３電源ラインと交差する方向に延長されて前記第３電源ラインと電気的に連結された第４電源ラインと、をさらに含むことを特徴とする請求項１５に記載の表示装置。
17. 前記第２電源ライン及び前記第４電源ラインの各々は前記データラインの延長方向で隣接する画素に対して前記データラインを基準として左右交互に配置されることを特徴とする請求項１６に記載の表示基板。
18. 前記第２電源ラインと前記第４電源ラインは複数のデータライン毎に交互に配置されることを請求項１６に記載の特徴とする表示装置。
19. 前記液晶層は電界未印加時に垂直配向され、電界印加時互いに異なる電圧が印加される前記第１画素電極及び前記第２画素電極によって水平電界が形成されることを特徴とする請求項１５に記載の表示装置。
20. 前記表示装置は画像が表示される表示領域及び前記表示領域を囲む周辺領域を含み、前記第２及び第４電源ラインと連結されるパワー配線は前記表示基板の上部、左側及び右側の前記周辺領域に配置されることを特徴とする請求項１５に記載の表示装置。
21. ゲートライン及び第１データラインと電気的に連結された第１画素電極と、
    前記第１画素電極と交互に配置されて前記ゲートライン及び第１電源ラインと電気的に連結された第２画素電極と、
    前記第１データライン及び前記第１データラインと向かい合う第２データラインのうち、少なくとも一つと近接するように配置されて前記第１画素電極の一端と部分的に重なって前記第１画素電極と電気的連結された第１シールドパターンと、
    前記第１データライン及び前記第２データラインのうち、少なくとも一つと近接するように配置されて前記第２画素電極の一端と部分的に重なって前記第２画素電極と電気的連結された第２シールドパターンと、を含む表示基板。
22. 前記ゲートライン、前記第１シールドパターン、及び前記第２シールドパターンは同じ導電層に形成されることを特徴とする請求項２１に記載の表示基板。
23. 前記第１データライン及び前記ゲートラインに電気的に連結された第１スイッチング素子と、
    前記ゲートライン及び前記第１電源ラインに電気的に連結された第２スイッチング素子と、をさらに含むことを特徴とする請求項２２に記載の表示基板。
24. 前記第１スイッチング素子は前記ゲートラインと連結された第１ゲート電極、前記第１データラインと連結された第１ソース電極及び前記第１画素電極と連結された第１ドレイン電極を含み、前記第１ドレイン電極及び前記第１シールドパターンは第１コンタクトホールを通じて前記第１画素電極と接触することを特徴とする請求項２３に記載の表示基板。
25. 前記第２スイッチング素子は前記ゲートラインと連結された第２ゲート電極、前記ゲートラインと隣接した前記第１電源ラインと連結された第２ソース電極及び前記第２画素電極と連結された第２ドレイン電極を含み、前記第２ドレイン電極及び前記第２シールドパターンは、第２コンタクトホールを通じて前記第２画素電極と接触することを特徴とする請求項２３に記載の表示基板。
26. 前記第２データラインと近接するように配置され、前記第１画素電極の他端をカバーする第３シールドパターンと、
    前記第１データラインと近接するように配置されて前記第２画素電極の他端をカバーする第４シールドパターンと、をさらに含むことを特徴とする請求項２１に記載の表示基板。
27. 前記第３シールドパターンは端部に形成された第３コンタクトホールを通じて前記第１画素電極と電気的に連結され、前記第４シールドパターンは端部に形成された第４コンタクトホールを通じて前記第２画素電極と電気的に連結されることを特徴とする請求項２６に記載の表示基板。
28. 前記第３シールドパターンは、前記第１画素電極の他端をカバーするように前記第２データラインと近接するように形成され、前記第４シールドパターンは前記第２画素電極の他端をカバーするように前記第１データラインと近接するように形成されることを特徴とする請求項２６に記載の表示基板。
29. 前記第１シールドパターンと前記第３シールドパターンを連結する連結パターンをさらに含むことを特徴とする請求項２６に記載の表示基板。
30. 前記第１電源ラインと隣接して互いに異なる電圧が印加される第２電源ラインをさらに含むことを特徴とする請求項２１に記載の表示基板。
31. 前記第１及び第２データラインはジグザグ形状を有し、前記第１データラインと第２データラインとの間の画素領域は、前記画素領域の中央に形成された垂直領域を含むことを特徴とする請求項２１に記載の表示基板。
32. 前記第１シールドパターンは前記垂直領域の一側に形成され、前記第２シールドパターンは前記垂直領域の他側に形成されることを特徴とする請求項３１に記載の表示基板。
33. 前記第１データラインから遠い領域に対応する前記第１シールドパターンのエッジ部は、前記第１データラインから遠い領域に対応する前記第１画素電極のエッジ部を完全にカバーし、前記第２データラインから遠い領域に対応する前記第２シールドパターンのエッジ部は前記第２データラインから遠い領域に対応する前記第２画素電極のエッジ部を完全にカバーすることを特徴とする請求項３２に記載の表示基板。
34. 前記第１シールドパターンと前記第３シールドパターンを連結し、前記第１及び第２画素電極と重複する連結パターンをさらに含むことを特徴とする請求項３２に記載の表示基板。
35. ベース基板上に第１方向に延長したゲートラインと第２方向に延長した第１シールドパターン及び第２シールドパターンを形成する段階と、
    前記第２方向に延長されて前記第１シールドパターン及び前記第２シールドパターンのうち、少なくとも一つと近接した第１データラインと、前記第１シールドパターン及び前記第２シールドパターンのうち、少なくとも一つと近接するものの前記第１データラインと向かい合う第２データラインとを形成する段階と、
    前記第１シールドパターンと一端が部分的に重なって第１コンタクトホールを通じて前記第１シールドパターンと接触する第１画素電極及び前記第２シールドパターンと一端が部分的に重なって第２コンタクトホールを通じて前記第２シールドパターンと接触する第２画素電極を形成する段階と、を含む表示基板の製造方法。
36. 前記ゲートラインを形成する時に前記ゲートラインと隣接した第１電源ラインをさらに形成することを特徴とする請求項３５に記載の表示基板の製造方法。
37. 前記第１データラインと連結された第１ソース電極と、前記ゲートラインと連結された第１ゲート電極、及び前記第１コンタクトホールを通じて前記第１シールドパターンと前記第１画素電極と接触した第１ドレイン電極を含む第１スイッチング素子を形成する段階と、
    前記第１電源ラインに連結された第２ソース電極と、前記ゲートラインと連結された第２ゲート電極、及び前記第２コンタクトホールを通じて前記第２シールドパターンと前記第２画素電極と接触する第２ドレイン電極を含む第２スイッチング素子を形成する段階と、をさらに含むことを特徴とする請求項３６に記載の表示基板の製造方法。
38. 前記ゲートラインを形成する時、前記第１電源ラインと隣接した第２電源ラインをさらに形成することを特徴とする請求項３６に記載の表示基板の製造方法。
39. 前記第２データラインと近接するように配置され、前記第１画素電極の他端をカバーする第３シールドパターンを形成する段階と、
    前記第１データラインと近接するように配置されて前記第２画素電極の他端をカバーする第４シールドパターンを形成する段階と、をさらに含むことを特徴とする請求項３５に記載の表示基板の製造方法。
40. 前記第１画素電極は第３コンタクトホールを通じて前記第３シールドパターンと接触し、前記第２画素電極は第４コンタクトホールを通じて前記第４シールドパターンと接触することを特徴とする請求項３９に記載の表示基板の製造方法。
41. ゲートラインを形成する時に前記第１シールドパターンと前記第３シールドパターンを連結する連結パターンをさらに形成することを特徴とする請求項３９に記載の表示基板の製造方法。
42. 前記第１データライン及び前記第２データラインを形成する段階で、
    前記第１データライン及び前記第２データラインはジグザグ形状を有し、前記第１及び第２データラインの中央が垂直に延長するように形成されることを特徴とする請求項３５に記載の表示基板の製造方法。
43. ゲートライン及び第１データラインと電気的に連結された第１画素電極と、前記第１画素電極と交互に配置されて前記ゲートライン及び第１電源ラインと電気的に連結された第２画素電極と、前記第１データライン及び前記第１データラインと向かい合う第２データラインのうち、少なくとも一つと近接するように配置されて前記第１画素電極の一端と部分的に重なって前記第１画素電極と電気的連結された第１シールドパターンと、前記第１データライン及び前記第２データラインのうち、少なくとも一つと近接するように配置されて前記第２画素電極の一端と部分的に重なって前記第２画素電極と電気的連結された第２シールドパターンを含む表示基板と、
    前記表示基板と対向する対向基板と、
    前記表示基板と前記対向基板との間に介在した液晶層と、を含むことを特徴とする表示装置。
44. 前記液晶層は電界未印加時に垂直配向なって電界印加時、互いに異なる電圧が印加される前記第１画素電極及び前記第２画素電極によって水平電界が形成されることを特徴とする請求項４３に記載の表示装置。
45. 前記表示基板は、前記第２データラインと近接するように配置され、前記第１画素電極の一端をカバーする第３シールドパターンと、
    前記第１データラインと近接するように配置されて前記第２画素電極の一端をカバーする第４シールドパターンと、をさらに含むことを特徴とする請求項４４に記載の表示装置。
46. 前記第１及び第２データラインはジグザグ形状を有し、前記第１データラインと第２データラインとの間の画素領域は前記画素領域の中央に形成された垂直領域を含むことを特徴とする請求項４３に記載の表示装置。

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