KR101408252B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 제조방법에 관한 것으로, 본 발명에 따른 횡전계방식의 액정표시장치는 기판상에 화소영역을 정의하기 위해 서로 수직한 방향으로 형성되는 복수개의 게이트라인 및 데이터라인; 상기 게이트라인과 데이터라인이 교차하는 부분에 형성되는 박막트랜지스터; 상기 게이트라인에 평행하게 형성되는 공통라인; 상기 각 화소영역에 형성되고, 상기 공통라인에 연결되어 그 일단이 상기 데이터라인에 오버랩된 공통전극; 및 상기 박막트랜지스터에 연결되고 상기 각 화소영역에 형성된 공통전극사이에 상기 공통전극과 평행하게 형성된 화소전극;을 포함하여 구성되며, 공통전극의 메쉬(mesh) 구조를 적용하여 패널내의 공통전극의 전위편차를 줄이고, 개구율이 감소되는 것을 억제할 수 있는 것이다.
공통라인, 공통전극, 개구율, 메쉬(mesh), 화소전극

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 횡전계방식의 액정표시장치를 개략적으로 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선에 따른 단면도.
도 4는 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치를 개략적으로 나타낸 평면도.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도.
도 6은 도 4의 Ⅵ-Ⅵ선에 따른 단면도.
도 7a 내지 도 7f는 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치 제조방법을 설명하기 위한 제조공정 단면도.
도 8은 본 발명의 다른 실시예에 따른 횡전계방식의 액정표시장치를 나타낸 평면도.
- 도면의 주요부분에 대한 부호설명 -
101 : 하부기판 103 : 게이트라인
103a : 게이트전극 105 : 공통라인
107 : 게이트절연막 109a : 액티브패턴
111a : 오믹콘택패턴 113a: 소스전극
113b : 드레인전극 113c : 데이터라인
115 : 보호막 115a : 콘택홀
117 : 화소전극 119 : 공통전극
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 공통전극의 메쉬(mesh) 구조를 적용하여 패널내의 공통전극의 전위편차를 줄이고, 개구율이 감소되는 것을 억제할 수 있는 액정표시장치 및 제조방법에 관한 것이다.
최근에, 정보통신 분야의 급속한 발전으로 말미암아, 원하는 정보를 표시해 주는 디스플레이산업의 중요성이 날로 증가하고 있으며, 현재까지 정보 디스플레이장치중 CRT(Cathode Ray Tube)는 다양한 색을 표시할 수 있고, 화면의 밝기도 우수하다는 장점때문에 지금까지 꾸준한 인기를 누려 왔다.
그러나, 대형, 휴대형, 고해상도 디스플레이에 대한 욕구때문에 무게와 부피가 큰 CRT대신에 평판 디스플레이(Flat panel display) 개발이 절실히 요구되고 있다. 이러한 평판 디스플레이는 컴퓨터 모니터에서 항공기 및 우주선 등에 사용되는 디스플레이에 이르기까지 응용분야가 넓고 다양하다.
현재 생산 혹은 개발된 평판 디스플레이는 액정 디스플레이(Liquid Crystal Display : LCD), 전계발광 디스플레이(Electro Luminescent Display : ELD), 전계방출 디스플레이(Field Emission Display : FED), 플라즈마 디스플레이(Plasma Display Panel : PDP)등이 있다.
한편, 이상적인 평판 디스플레이가 되기 위해서는 경중량, 고휘도, 고효율, 고해상도, 고속응답특성, 저구동전압, 저소비전력, 저비용 및 천연색 디스플레이 특성 등이 요구된다.
이와 같은 평판 디스플레이중 상기 LCD는 상기 욕구 뿐만 아니라 내구성 및 휴대가 간편하기 때문에 각광을 받고 있다.
일반적으로, 액정표시장치는 액정의 광학적 이방 특성을 이용한 화상표시장치로서, 전압의 인가상태에 따라 분극특성을 보이는 액정에 빛을 조사하게 되면 상기 전압인가에 따른 액정의 배향상태에 따라 통과되는 빛의 양을 조절하여 이미지를 표현할 수 있게 된다.
상기 액정표시장치를 구성하기 위해서는, 상기 액정층을 포함하는 액정패널과, 상기 액정패널의 주변에 구비되어 상기 액정패널에 신호를 인가하고 이러한 신호를 제어하는 회로를 더 필요로 한다.
이러한 관점에서, 종래기술에 따른 횡전계방식의 액정표시장치에 대해 도 1 을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 횡전계방식의 액정표시장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 종래기술에 따른 횡전계방식의 액정표시장치는 화소영역 (미도시)을 정의하기 위해 서로 수직한 방향으로 복수개의 게이트라인(13)과 데이터라인(23)이 배열되고, 상기 게이트라인(13)과 평행하도록 공통라인(15)이 배열되어 있고, 상기 공통라인(15)에 연결되어 상기 데이터라인(23)에 평행하도록 복수개의 공통전극(29a, 29b)이 형성되어 있다.
또한, 상기 게이트라인(13) 및 데이터라인(23)이 교차하는 부위에는 게이트전극(미도시), 게이트절연막(미도시), 반도체층(미도시), 소스/드레인전극(23a, 23b)으로 구성되는 박막트랜지스터(미도시)가 형성되어 있다.
그리고, 각 화소영역에는 상기 드레인전극(23b)에 연결되고 상기 공통전극 (29b)사이에 화소전극(27)이 배열되어 있다.
이때, 상기 화소영역내에서 화소전극(27)과 공통전극(29)이 데이터라인(23)과 평행하게 형성되어 있으며, 상기 화소전극(27)의 수평전극부(27a)는 축적용량을 형성하기 위해 공통라인(15)과 오버랩(overlap)되는 영역을 갖는다.
따라서, 상기 박막트랜지스터를 통하여 데이터전압이 인가되면 상기 공통전극(29)과 화소전극(27)사이에 횡전계가 형성된다.
상기 구성에서, 공통전극과 데이터라인의 연결구조에 대해 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도이고, 도 3은 도 1의 Ⅲ-Ⅲ선에 따른 단면도이다.
도 2 및 도 3를 참조하면, 종래기술에 따른 액정표시장치는 하부기판(11)상에 상기 게이트라인(도 1의 13), 게이트전극(도 1의 13a), 공통라인(15) 및 공통전 극(29b)과, 상기 게이트라인 및 공통라인을 포함한 기판전면에 게이트절연막(17)이 형성되고, 상기 게이트전극(13a)의 상측의 게이트절연막(17)상에 반도체층(미도시)이 형성된다.
또한, 상기 게이트라인(13)에 수직하도록 상기 게이트절연막(17)위에 데이터라인(23)과 소스/드레인전극(23a, 23b) 및 화소전극(27)이 형성되며, 이들 소스/드레인전극(23a, 23b)과 화소전극(27)사이에 보호막(25)이 형성되어 있다.
한편, 도면에는 도시하지 않았지만, 상기 하부기판(11)과 대향하는 상부기판 (미도시)상의 화소영역을 제외한 부분에 블랙매트릭스층(미도시)이 형성되며, 각 화소영역에는 칼라필터층(미도시)이 형성된다.
그리고, 상기 칼라필터층(미도시)을 포함하는 상기 상부기판과 하부기판(11)사이에 액정층(미도시)이 형성된다.
따라서, 상기 화소전극(27)에 데이터전압이 인가될 경우, 상기 화소전극(27) 및 공통전극(29)의 전압차에 의해 횡전계가 형성되고, 상기 횡전계에 의해 액정을 배향시킬 수 있다.
상기한 바와 같이, 종래기술에 따른 횡전계방식의 액정표시장치에 의하면 다음과 같은 문제점이 있다.
종래기술에 따른 횡전계방식의 액정표시장치는 데이터라인과 오버랩하는 공통전극 또는 공통라인에 커플링(coupling) 현상이 발생하여 화면불량을 유발할 수 있다.
그리고, 종래기술에 따른 횡전계방식의 액정표시장치는 공통전극(Vcom)의 신 호의 커플링 캐패시턴스(coupling capacitance)에 의한 리플(ripple) 발생시에 패널내 공통전극(Vcom)의 전위 편차가 증가하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 공통전극의 메쉬(mesh) 구조를 적용하여 패널내의 공통전극의 전위편차를 줄이고, 개구율이 감소되는 것을 억제할 수 있는 액정표시장치 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 액정표시장치는, 기판상에 화소영역을 정의하기 위해 서로 수직한 방향으로 형성되는 복수개의 게이트라인 및 데이터라인; 상기 게이트라인과 데이터라인이 교차하는 부분에 형성되는 박막트랜지스터; 상기 게이트라인에 평행하게 형성되는 공통라인; 상기 각 화소영역에 형성되고, 상기 공통라인에 연결되어 그 일단이 상기 데이터라인에 오버랩된 공통전극; 및 상기 박막트랜지스터에 연결되고 상기 각 화소영역에 형성된 공통전극사이에 상기 공통전극과 평행하게 형성된 화소전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 액정표시장치는, 기판상에 화소영역을 정의하기 위해 서로 수직한 방향으로 형성되는 복수개의 게이트라인 및 데이터라인; 상기 게이트라인과 데이터라인이 교차하는 부분에 형성되는 박막트랜지스터; 상기 게이트라인에 평행하게 형성되는 공통라인; 상기 각 화소영역에 형성되어 상기 공통라인에 연결되고, N 개의 화소영역당 하나의 화소영역마다 상기 데이터라인에 일단이 오버랩된 공통전극; 및 상기 박막트랜지스터에 연결되고, 상기 각 화소영역에 형성된 공통전극사이에 상기 공통전극과 평행하게 형성된 화소전극;을 포함하여 구성되는 것을 특징으로한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 기판상에 화소영역을 정의하기 위해 서로 수직한 방향으로 복수개의 게이트라인 및 데이터라인을 형성하는 단계; 상기 게이트라인과 데이터라인이 교차하는 상기 기판부분에 게이트전극, 반도체층, 소스 및 드레인전극으로 이루어진 박막트랜지스터를 형성하는 단계; 상기 게이트라인에 평행하게 공통라인을 형성하는 단계; 상기 화소영역에 위치하여 상기 공통라인에 연결되고, 그 일단이 상기 데이터라인에 오버랩되도록 공통전극을 형성하는 단계; 및 상기 드레인전극에 연결되고 상기 각 화소영역에 형성된 공통전극사이에 상기 공통전극과 평행하게 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명에 따른 액정표시장치 및 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치를 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 액정표시장치는, 하부기판(도시하지 않음; 도 5의 101 참조)에 복수개의 게이트라인(103)이 일방향으로 배열되고, 상기 각 게이트라인(103)에 수직한 방향으로 복수개의 데이터라인(113c)이 배 열되어 화소영역을 정의한다.
또한, 상기 각 게이트라인(103)과 각 데이터라인(113c)이 교차하는 부분에 박막트랜지스터(T)가 형성되고, 상기 박막트랜지스터(T)의 드레인전극(113b)과 전기적으로 연결되며 상기 데이터라인(113c)과 평행하게 화소전극(117)이 형성된다.
이때, 상기 화소전극(117)은 복수개의 수평전극부(117a)와 수직전극부(117b)로 구성되어 있다.
그리고, 상기 각 게이트라인(103)과 평행하게 공통라인(105)이 형성되고, 상기 공통라인(105)에 연결되어 각 화소영역에서 상기 화소전극(117)사이에 상기 데이터라인(113c) 및 화소전극(117)에 평행하도록 공통전극(119)이 형성되어 있다.
여기서, 상기 공통전극(119)의 제 1수직전극부(119c)는 상기 데이터라인(113c)과 오버랩되어 있고, 상기 공통전극(119)의 제2수직전극부(119b)의 일단 및 타단은 상기 공통라인(105)과 전기적으로 연결된다.
또한, 상기 공통전극(119)의 수평전극부(119a)는 상기 공통라인(105)와 오버랩되어 있다.
그리고, 상기 데이터라인(113c)과 오버랩된 공통전극(119)의 제 1수직전극부(119c)의 좌,우 폭은 상기 데이터라인(113c)의 좌,우 폭보다 넓게 형성되어 있다.
상기 구성에서와 같이, 본 발명에 따른 횡전계방식의 액정표시장치에 대해 도 5 및 6을 참조하여 설명하면 다음과 같다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도이고, 도 6은 도 4의 Ⅵ-Ⅵ선에 따른 단면도이다.
도 5 및 도 6을 참조하면, 하부기판(101)상에 일정한 간격으로 복수개의 게이트라인(미도시; 도 4의 103 참조)이 형성되고, 이와 동시에 상기 게이트라인(103)에 평행한 방향으로 복수개의 공통라인(105)이 형성된다.
이때, 상기 각 화소영역마다 상기 게이트라인(103)에는 게이트전극(미도시; 도 7a의 103a 참조)이 돌출되도록 형성된다.
또한, 상기 게이트라인(103) 및 공통라인(105)을 포함한 상기 하부기판(101)의 전면에는 게이트절연막(107)이 형성되고, 상기 게이트전극(103a)상측의 게이트절연막(107)상에는 반도체층(미도시; 도 7a의 109)이 형성되며, 상기 게이트라인(103)과 수직한 방향으로 데이터라인(113c)가 형성되고, 상기 화소영역에는 복수개의 수평전극부(117a, 119a)와 수직전극부(117b, 119b, 119c)로 구성된 화소전극(117)과 공통전극(119)이 형성된다.
여기서, 상기 공통전극(119)의 제1 수직전극부(119c)는 데이터라인(113c)과 오버랩되게 형성되어 있으며, 이 수직전극부(119c)의 폭은, 도 6에서와 같이, 상기 데이터라인(113c)의 폭보다 더 넓게 형성되어 있다.
이때, 상기 공통전극(119)의 제2 수직전극부(119b) 양측단은, 도 5에서와 같이, 상기 공통라인(105)에 전기적으로 연결되고, 상기 화소전극(117)의 수평전극부(117a)는 드레인전극(113b)과 전기적으로 연결되어 있다.
여기서, 상기 데이터라인(113c)과 소스전극(113a) 및 드레인전극(113b)을 포함한 상기 하부기판(101)의 전면에는 보호막(115)이 형성되어 있으며, 이 보호 막(115)내에 형성된 콘택홀(미도시)을 통해 상기 공통전극(119)의 제2 수직전극부(119b) 양측단은 상기 공통라인(105)에 전기적으로 연결되고, 상기 화소전극(117)의 수평전극부(117a)는 드레인전극(113b)과 전기적으로 연결된다.
또한, 상기 화소전극(117), 공통전극(119)을 포함한 보호막(115)의 전면에 제1배향막(미도시)이 형성된다.
한편, 도면에는 도시하지 않았지만, 상기 상부기판(미도시)에는 상기 화소영역을 제외한 상기 게이트라인(103) 및 데이터라인(113c)에 대응되는 부분에 빛을 차단하기 위한 블랙매트릭스층(미도시)이 형성되고, 상기 각 화소영역에 대응되는 부분에 색상을 구현하기 위한 R, G, B 칼라필터층(미도시)이 형성된다.
그리고, 상기 칼라필터층(미도시)을 포함한 상기 상부기판 전면에 제2배향막(미도시)이 형성된다.
상기와 같이 형성된 상부기판(미도시) 및 하부기판(101)이 일정 공간을 갖고 서로 마주 보도록 합착되고, 상기 상부기판(미도시) 및 하부기판(101)사이에 액정층(미도시)이 형성된다.
따라서, 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치는 상기 공통전극의 제1 수직전극부를 복수개의 데이터라인 각각에 오버랩되도록 형성하므로써, 공통전극 신호의 커플링 축적용량(coupling capacitance)에 의한 리플(ripple) 발생을 억제하여 패널내의 공통전극의 전위편차를 감소시킬 수 있다.
한편, 상기와 같이 구성되는 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치 제조방법에 대해 도 7a 내지 도 7f를 참조하여 설명하면 다음과 같다.
도 7a 내지 도 7f는 본 발명의 일실시예에 따른 횡전계방식의 액정표시장치 제조방법을 설명하기 위한 제조공정 단면도이다.
도 7a를 참조하면, 투명한 유리 등으로 이루어진 하부기판(101)상에 금속물질을 증착한후 이를 마스크공정에 의해 선택적으로 패터닝하여 게이트라인(103)과, 상기 게이트라인(109)에서 돌출된 게이트전극(103a)을 형성한다.
이때, 상기 금속물질로는 Al과 Al합금등의 Al 계열 금속, Ag과 Ag합금 등의 Ag 계열금속, Mo과 Mo 합금 등의 Mo 계열금속, Cr, Ti, Ta 등을 사용한다.
또한, 이들은 물질적 성질이 다른 두개의 막, 즉 하부막과 그 위의 상부막을 포함할 수 있다. 상부막은 게이트라인의 신호지연이나 전압강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를들면 Al 계열금속 또는 Ag 계열 금속으로 이루어진다.
이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide)나 IZO (indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 예를들어 Ti, Ta, Cr, Mo 계열 금속 등으로 이루어지거나, 또는 하부막과 상부막의 조합의 예로는 Cr/Al-Nd 합금을 들 수 있다.
그다음, 상기 게이트라인(103)과 게이트전극(103a)을 포함한 하부기판(101)상에 질화규소(SiNx) 등으로 이루어진 게이트절연막(105)을 형성한다.
이어서, 상기 게이트절연막(107)상부에는 수소화 비정질실리콘층(hydroge-nated amorphous silicon) 등으로 이루어진 반도체층(109)을 형성한다.
그다음, 상기 반도체층(109) 상부에는 실리사이드(silicide) 또는 n형 불순 물이 고농도로 도핑되어 있는 n+ 수소화 비정질실리콘 등의 물질로 이루어진 오믹콘택층(111)을 형성한후 그 위에 데이터라인용 제1 금속물질층(113)을 증착한다.
이어서, 도 7b를 참조하면, 상기 오믹콘택층(111)과 반도체층(109) 및 금속물질층(113)을 마스크공정에 의해 선택적으로 패터닝하여 액티브패턴(109a)과 오믹콘택패턴(111a) 및 제1 금속물질층패턴(113)을 형성한다.
그다음, 도 7c를 참조하면, 상기 제1 금속물질층패턴(113)과 오믹콘택패턴(111a)을 선택적으로 패터닝하여 데이터라인(113c)과, 상기 데이터라인(113c)에서 돌출된 소스전극(113a)과, 이 소스전극(113a)과 일정간격만큼 이격된 드레인전극(113b)을 각각 형성한다.
이때, 상기 데이터라인(113c)은 상기 게이트라인(103)과 서로 교차되게 형성되어 있으며, 상기 소스전극(113a)과 드레인전극(113b)은 그 아래의 게이트전극(103a)과 함께 스위칭소자인 박막트랜지스터(T)를 구성한다.
또한, 상기 박막트랜지스터(T)의 채널은 상기 소스전극(113a)과 드레인전극(113b)사이의 액티브패턴(109a)내에 형성된다.
그리고, 상기 데이터라인(113c)을 형성하기 위한 제1 금속물질로는 Al 계열 금속, Ag 계열 금속, Mo 계열 금속, Cr, Ti, Ta 등의 물질을 사용하며, 다중층으로 형성할 수도 있다.
그다음, 도 7d를 참조하면, 상기 데이터라인(113c)과 소스/드레인전극(113a, 113b)상에 유기물질, 또는 저유전율 특성을 가지는 절연물질, 또는 무기물질인 질화 규소 등으로 이루어진 보호막(115)을 형성한다.
이어서, 상기 보호막(115)을 마스크공정에 의해 선택적으로 패터닝하여 상기 보호막(115)내에 상기 드레인전극(113b)의 일부를 노출시키는 콘택홀(115a)을 형성한다. 이때, 상기 콘택홀(115a) 형성시에 상기 공통라인(105)을 노출시키는 콘택홀(미도시)도 함께 형성된다.
그다음, 도 7e 및 도 7f를 참조하면, 상기 콘택홀(115a)을 포함한 보호막(115)상에 ITO 또는 IZO 등의 투명 도전물질로 이루어진 제2 금속물질층(116)을 증착한후 이를 마스크공정에 의해 선택적으로 제거하여 화소전극(117)과 공통전극(119)을 형성한다.
이때, 상기 화소전극(117)은 복수개의 수평전극부(117a)와 수직전극부(117b)로 구성되어 있으며, 상기 공통전극(119)은 복수개의 수평전극부(119a)와 제1, 2 수직전극부(119c, 119b)로 구성되어 있다. 여기서, 상기 공통전극의 제1 수직전극부(119c)는 상기 데이터라인(113c)과 오버랩되어 있다.
또한, 상기 공통전극의 제1 수직전극부(119c)의 폭은 상기 데이터라인(113c)의 폭보다 넓게 형성되어 있다. 이때, 각 화소영역에 위치하는 공통전극의 제1 수직전극부(119c)는 각 데이터라인(113c)과 오버랩되어 있다.
한편, 상기 데이터전압이 인가되면, 상기 화소전극(117)은 공통전압(common voltage)을 인가받은 공통전극(119)과 함께 전기장을 생성하므로써 화소전극(117)과 공통전극(119)사이의 액정층(미도시)의 액정분자들을 배열시키게 된다.
이후, 상기 화소전극(117)과 공통전극(119)을 포함한 보호막(115)상에 제1배향막(미도시)을 형성한다.
한편, 도면에는 도시하지 않았지만, 상부기판(미도시)상에는 Cr과 같은 불투명 금속물질로 복수개의 단위셀영역을 한정하는 블랙매트릭스(미도시)를 형성한다.
이때, 상기 블랙매트릭스(미도시)는 인접한 셀로부터 입사되는 빛을 흡수함으로써 콘트라스트의 저하를 방지하게 된다.
그다음, 상기 블랙매트릭스(미도시)사이의 상부기판(미도시)표면에는 적(R), 녹(G), 청(B)색의 컬러필터층(미도시)을 형성한다.
이때, 상기 컬러필터층(미도시)는 적(R), 녹(G), 청(B)색의 컬러필터를 포함하여 특정 파장대역의 빛을 투과시키므로써 컬러표시를 가능하게 한다.
이어서, 상기 컬러필터층(미도시) 및 블랙매트릭스(미도시)를 포함한 상부기판(미도시)상에 제2배향막(미도시)을 형성한다.
이렇게 하여, 하부기판(101) 및 상부기판(미도시)에서의 어레이공정을 진행한후 이들 하부기판(101) 및 상부기판(미도시)사이에 액정층(미도시)을 형성하므로써 액정표시패널 제조공정을 완료한다.
한편, 본 발명의 다른 실시예에 따른 액정표시장치에 대해 도 8을 참조하여 설명하면 다음과 같다.
도 8은 본 발명의 다른 실시예에 따른 횡전계방식의 액정표시장치를 나타낸 평면도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치는, 하부기판(도시하지 않음; 도 5의 101 참조)에 복수개의 게이트라인(203) 각각이 일방향으로 배열되고, 상기 각 게이트라인(203)에 수직한 방향으로 복수개의 데이터라인(213) 각각이 배열되어 복수개의 단위 화소영역을 정의한다.
또한, 상기 각 게이트라인(203)과 각 데이터라인(213)이 교차하는 부분에 박막트랜지스터(T)가 형성되고, 상기 박막트랜지스터(T)의 드레인전극(213b)과 전기적으로 연결되며 상기 데이터라인(213)과 평행하게 화소전극(217)이 형성된다.
이때, 상기 화소전극(217)은 복수개의 수직전극부(217a)와 수평전극부(217b)로 구성되어 있다.
그리고, 상기 각 게이트라인(203)과 평행하게 공통라인(205)이 형성되고, 상기 공통라인(205)에 연결되어 각 화소영역에서 상기 화소전극(217)사이에 상기 데이터라인(213) 및 화소전극(217)에 평행하도록 공통전극(219)이 형성되어 있다.
여기서, 상기 공통전극(219)의 제1 수직전극부(219c)는 상기 데이터라인(213)과 오버랩되어 있고, 상기 공통전극(219)의 복수개의 제2 수직전극부(219b)의 일단 및 타단은 상기 공통라인(205)과 전기적으로 연결된다.
이때, 상기 공통전극의 제1 수직전극부(219c)는 N개의 단위화소영역당 하나의 단위화소영역에 형성되어 그 단위 화소영역을 정의하는 데이터라인(213)과 오버랩된다.
여기서, 상기 단위 화소영역의 N개의 범위는 대략 3 ∼ 24개의 단위 화소영역을 의미한다. 이때, 상기 N 개의 범위가 24개의 단위화소영역 이상이 되면, 공통전극(Vcom)의 면내 편차가 약 100 mv 이상이 되어 메쉬(mesh) 구조를 적용한 효과가 없게 된다.
따라서, 상기 공통전극 메쉬(mesh) 구조를 본 발명의 일실시예와 같이 단위 화소영역별로 각각 형성하는 것이 아니라 N개의 단위화소영역당 하나의 단위화소영역에 형성하므로써 패널의 개구율 감소분을 최소화시킬 수 있으며, 패널의 휘도 및 콘트라스트비를 증가시킬 수 있다.
한편, 상기 공통전극(219)의 수평전극부(219a)는 상기 공통라인(205)과 오버랩되어 있다.
그리고, 상기 데이터라인(213)과 오버랩된 공통전극(219)의 제 1수직전극부(219c)의 좌,우 폭은 상기 데이터라인(213)의 좌,우 폭보다 넓게 형성되어 있다.
상기 구성에서와 같이, 본 발명의 다른 실시예에 따른 횡전계방식의 액정표시장치에 대해 도 8을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 8을 참조하면, 하부기판(201)상에 일정한 간격으로 복수개의 게이트라인(203)이 형성되고, 이와 동시에 상기 게이트라인(203)에 평행한 방향으로 복수개의 공통라인(205)이 형성된다.
이때, 상기 각 화소영역마다 상기 게이트라인(203)에는 게이트전극(미도시; 도 7a의 103a 참조)이 돌출되도록 형성된다.
또한, 상기 게이트라인(203) 및 공통라인(205)을 포함한 상기 하부기판(미도시)의 전면에는 게이트절연막(미도시)이 형성되고, 상기 게이트전극(미도시)상측의 게이트절연막(미도시)상에는 반도체층(미도시; 도 7a의 109)이 형성되며, 상기 게이트라인(203)과 수직한 방향으로 데이터라인(213)가 형성되고, 상기 각 화소영역에는 복수개의 수평전극부(217a, 219a)와 수직전극부(217b, 219b)로 구성된 화소전극(217)과 공통전극(219)이 형성된다.
또한, 상기 복수개의 화소영역중 N 개의 화소영역중 하나의 화소영역에 위치하는 공통전극(219)에는 수직전극부(219c)가 추가로 형성되어 있고, 이 수직전극부(219c)는 상기 화소영역에 위치하는 데이터라인(213)과 오버랩되게 형성되어 있다.
이때, 상기 화소영역의 N 개의 범위는 대략 3 ∼ 24 개의 화소영역을 의미한다. 이는, 전술한 바와같이, 상기 N 개의 범위가 24개의 단위화소영역 이상이 되면, 공통전극(Vcom)의 면내 편차가 약 100 mv 이상이 되어 메쉬(mesh) 구조를 적용한 효과가 없게 되기 때문이다.
따라서, 상기 공통전극 메쉬(mesh) 구조를 본 발명의 일실시예와 같이 단위 화소영역별로 각각 형성하는 것이 아니라 N개의 단위화소영역당 하나의 단위화소영역에 형성하므로써 패널의 개구율 감소분을 최소화시킬 수 있으며, 패널의 휘도 및 콘트라스트비를 증가시킬 수 있다.
여기서, 상기 데이터라인(213)과 오버랩되는 상기 공통전극(219)의 수직전극부(219c)의 폭은 상기 데이터라인(213)의 폭보다 더 넓게 형성되어 있다.
이때, 상기 공통전극(219)의 제2 수직전극부(119b)의 양측단은, 도면에는 도시하지 않았지만, 상기 공통라인(205)에 전기적으로 연결되고, 상기 화소전극(217)의 수평전극부(217a)는 드레인전극(213b)과 전기적으로 연결되어 있다.
여기서, 상기 데이터라인(213)과 소스전극(213a) 및 드레인전극(213b)을 포함한 상기 하부기판(미도시)의 전면에는 보호막(미도시)이 형성되어 있으며, 이 보호막(미도시)내에 형성된 콘택홀(미도시)을 통해 상기 공통전극(219)의 제2 수직전 극부(219b) 양측단은 상기 공통라인(205)에 전기적으로 직접 연결되고, 상기 화소전극(217)의 수평전극부(217a)는 드레인전극(213b)과 전기적으로 연결된다.
또한, 상기 화소전극(217), 공통전극(219)을 포함한 보호막(215)의 전면에 제1배향막(미도시)이 형성된다.
한편, 도면에는 도시하지 않았지만, 상기 상부기판(미도시)에는 상기 화소영역을 제외한 상기 게이트라인(203) 및 데이터라인(213)에 대응되는 부분에 빛을 차단하기 위한 블랙매트릭스층(미도시)이 형성되고, 상기 각 화소영역에 대응되는 부분에 색상을 구현하기 위한 R, G, B 칼라필터층(미도시)이 형성된다.
그리고, 상기 칼라필터층(미도시)을 포함한 상기 상부기판 전면에 제2배향막(미도시)이 형성된다.
상기와 같이 형성된 상부기판(미도시) 및 하부기판(201)이 일정 공간을 갖고 서로 마주 보도록 합착되고, 상기 상부기판(미도시) 및 하부기판(201)사이에 액정층(미도시)이 형성된다.
상기에서와 같이, 메쉬(mesh) 구조의 공통전극을 N개의 화소영역당 하나의 화소영역에 배치하는 경우에 개구율 변화에 대해 살펴 보면 다음과 같다.
도면에는 도시하지 않았지만, 예를들어 3개, 6개, 12, 24개의 화소영역당 하나의 화소영역에 메쉬 구조의 공통전극, 즉 데이터라인과 오버랩되는 공통전극을 배치하는 경우에, 개구율이 각각 약 1.52%, 0.76%, 0.38%, 0.19% 순으로 감소하는 것으로 나타났다.
특히, 이들 경우중, 24개의 화소영역당 하나의 화소영역에 메쉬 구조의 공통 전극을 배치하는 경우에, 개구율이 가장 작게 감소됨을 알 수 있다.
상기한 바와 같이, 본 발명의 다른 실시예에 따른 횡전계방식의 액정표시장치는 상기 메쉬 구조의 공통전극의 수직전극부를 복수개의 데이터라인 각각에 오버랩되도록 형성하므로써, 공통전극 신호의 커플링 축적용량(coupling capacitance)에 의한 리플(ripple) 발생을 억제하여 패널내의 공통전극의 전위편차를 감소시킬 수 있다.
한편, 본 발명의 일실시예와 같이, 공통전극의 메쉬(mesh) 구조를 단위 화소영역별로 형성하는 것이 아니라 N개의 단위화소영역당 하나의 단위화소영역에 형성하므로써 패널의 개구율 감소분을 최소화시킬 수 있으며, 패널의 휘도 및 콘트라스트비를 증가시킬 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 액정표시장치 및 제조방법에 의하면 다음과 같은 효과가 있다.
본 발명에 따른 횡전계방식의 액정표시장치는 상기 공통전극을 복수개의 데이터라인 각각에 오버랩되도록 형성하므로써, 공통전극 신호의 커플링 축적용량(coupling capacitance)에 의한 리플(ripple) 발생을 억제하여 패널내의 공통전극의 전위편차를 감소시킬 수 있다.
또한, 본 발명에 따른 액정표시장치는, 공통전극의 메쉬(mesh) 구조를 단위 화소영역별로 형성하는 것이 아니라 N개의 단위화소영역당 하나의 단위화소영역에 형성하므로써 패널의 개구율 감소분을 최소화시킬 수 있으며, 패널의 휘도 및 콘트 라스트비를 증가시킬 수 있다.
한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판상에 복수의 화소영역 각 각을 정의하기 위해 서로 수직한 방향으로 형성되는 복수 개의 게이트라인 및 복수 개의 데이터라인;
    상기 게이트라인과 데이터라인 각각이 교차하는 부분에 형성되는 박막트랜지스터;
    상기 복수 개의 게이트라인에 평행하게 형성되는 공통라인;
    상기 게이트 라인 및 공통라인을 포함한 상기 기판 전면에 형성된 게이트 절연막;
    상기 게이트 절연막, 데이터라인 및 박막트랜지스터 상에 형성된 보호막;
    상기 게이트 절연막 및 보호막 내에 형성되고, 상기 공통라인을 노출시키는 제1 및 제2 콘택홀들;
    상기 각 화소영역에 형성되고, 상기 공통라인에 연결되며, 제1 수직 전극부와 복수 개의 제2 수직 전극부 및 상기 복수 개의 제2 수직전극부를 연결하는 수평 전극부를 포함하는 공통전극; 및
    상기 박막트랜지스터에 연결되고, 상기 각 화소영역에 형성된 상기 공통전극의 상기 제2 수직 전극부들과 평행하게 형성된 화소전극;을 포함하여 구성되며,
    상기 공통전극의 상기 제1 수직 전극부는 상기 화소영역에 있는 상기 데이터라인 전체와 오버랩되어 있으며,
    상기 각 화소영역에 있는 상기 공통전극의 상기 제2 수직 전극부들 중 최외곽에 위치하는 첫 번째 제2 수직 전극부의 일단 및 마지막 번째 제2 수직 전극부의 일단은 상기 제1 및 제2 콘택홀들을 통해 상기 공통라인과 각각 연결되어 있으며;
    상기 공통전극의 상기 제1 수직 전극부는 상기 제2 수직 전극부들 중 상기 첫 번째 제2 수직 전극부로부터 연장되어 있는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 공통전극의 상기 제1 수직 전극부는 상기 데이터라인의 폭보다 넓게 형성된 것을 특징으로 하는 액정표시장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 공통전극과 화소전극은 동일 평면상에 형성된 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서, 상기 공통전극과 화소전극은 투명도전 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  7. 제1항에 있어서, 상기 공통전극은 메쉬(mesh) 구조로 형성된 것을 특징으로 하는 액정표시장치.
  8. 삭제
  9. 기판상에 복수의 화소영역 각각을 정의하기 위해 서로 수직한 방향으로 형성되는 복수 개의 게이트라인 및 복수 개의 데이터라인;
    상기 게이트라인과 데이터라인 각각이 교차하는 부분에 형성되는 박막트랜지스터;
    상기 복수 개의 게이트라인에 평행하게 형성되는 공통라인;
    상기 게이트 라인 및 공통라인을 포함한 상기 기판 전면에 형성된 게이트 절연막;
    상기 게이트 절연막, 데이터라인 및 박막트랜지스터 상에 형성된 보호막;
    상기 게이트 절연막 및 보호막 내에 형성되고, 상기 공통라인을 노출시키는 제1 및 제2 콘택홀들;
    상기 복수의 화소영역 각각에 형성되어 상기 공통라인에 연결되며, 제1 수직 전극부와 복수 개의 제2 수직 전극부 및 상기 복수 개의 제2 수직전극부를 연결하는 수평 전극부를 포함하는 공통전극들; 및
    상기 박막트랜지스터에 연결되고, 상기 각 화소영역에 형성된 상기 공통전극의 상기 제2 수직 전극부들과 평행하게 되도록 형성된 화소전극을 포함하여 구성되며,
    상기 제1 수직 전극부는 N개의 화소영역들 당 한 개의 화소영역에 형성되어 상기 화소영역에 있는 상기 데이터라인 전체와 오버랩되어 있으며,
    상기 각 화소영역에 있는 상기 공통전극의 상기 제2 수직 전극부들 중 최외곽에 위치하는 첫 번째 제2 수직 전극부의 일단 및 마지막 번째 제2 수직 전극부의 일단은 상기 제1 및 제2 콘택홀들을 통해 상기 공통라인과 각각 연결되어 있으며;
    상기 공통전극의 상기 제1 수직 전극부는 상기 제2 수직 전극부들 중 첫 번째 수직 전극부로부터 연장되어 있는 것을 특징으로 하는 액정표시장치.
  10. 제9항에 있어서, 상기 공통전극의 일단은 상기 데이터라인의 폭보다 넓게 형성된 것을 특징으로 하는 액정표시장치.
  11. 삭제
  12. 삭제
  13. 제9항에 있어서, 상기 공통전극과 화소전극은 동일 평면상에 형성된 것을 특징으로 하는 액정표시장치.
  14. 제9항에 있어서, 상기 공통전극과 화소전극은 투명도전 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  15. 삭제
  16. 제9항에 있어서, 상기 N 개의 화소영역중 N 개의 범위는 3 ∼ 24개인 것을 특징으로 하는 액정표시장치.
  17. 기판상에 복수의 화소영역 각 각을 정의하기 위해 서로 수직한 방향으로 복수 개의 게이트라인 및 복수 개의 데이터라인을 형성하는 단계;
    상기 게이트라인과 데이터라인이 교차하는 상기 기판부분에 게이트전극, 반도체층, 소스 및 드레인전극으로 이루어진 박막트랜지스터를 형성하는 단계;
    상기 복수 개의 게이트라인에 평행하게 공통라인을 형성하는 단계;
    상기 게이트 라인 및 공통라인을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막, 데이터라인 및 박막트랜지스터 상에 보호막을 형성하는 단계;
    상기 게이트 절연막 및 보호막 내에 상기 공통라인을 노출시키는 제1 및 제2 콘택홀들을 형성하는 단계;
    상기 복수의 화소영역 각각에 위치하여 상기 공통라인에 연결되며, 제1 수직 전극부와 복수 개의 제2 수직 전극부 및 이들 복수 개의 제2 수직 전극부를 연결시키는 수평 전극부를 포함하는 공통전극을 형성하는 단계; 및
    상기 드레인전극에 연결되고, 상기 각 화소영역에 형성된 상기 공통전극의 상기 제2 수직 전극부들과 평행하게 화소전극을 형성하는 단계;를 포함하여 구성되며,
    상기 공통전극의 제1 수직 전극부는 N개의 화소영역들 당 한 개의 화소영역에 형성되어 있고, 상기 화소영역에 있는 상기 데이터라인 전체와 오버랩되어 있으며,
    상기 각 화소영역에 있는 상기 공통전극의 상기 제2 수직 전극부들 중 최외곽에 위치하는 첫 번째 제2 수직 전극부의 일단 및 마지막 번째 제2 수직 전극부의 일단은 상기 제1 및 제2 콘택홀들을 통해 상기 공통라인과 각각 연결되어 있으며;
    상기 공통전극의 상기 제1 수직 전극부는 상기 제2 수직 전극부들 중 상기 첫 번째 제2 수직 전극부로부터 연장되어 있는 것을 특징으로 하는 액정표시장치 제조방법.
  18. 제17항에 있어서, 상기 데이터라인 전체와 오버랩되는 상기 공통전극의 상기 제1 수직 전극부는 상기 데이터라인의 폭보다 넓게 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
  19. 삭제
  20. 삭제
  21. 제17항에 있어서, 상기 공통전극과 화소전극은 동일 평면상에 형성된 것을 특징으로 하는 액정표시장치 제조방법.
  22. 제17항에 있어서, 상기 공통전극과 화소전극은 투명도전 금속으로 형성된 것을 특징으로 하는 액정표시장치 제조방법.
  23. 삭제
  24. 제17항에 있어서, 상기 N 개의 화소영역은 3 내지 24개의 화소영역인 것을 특징으로 하는 액정표시장치 제조방법.
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