JP2011081386A5 - - Google Patents

Claims (8)

1. 複数の第１電極バーを含む第１画素電極と、
   前記第１画素電極にデータ電圧を印加するデータラインと、
   前記第１電極バーと交互に配置された複数の第２電極バーを含む第２画素電極と、
   前記データラインと交差するゲートラインと、
   前記ゲートラインと同じ方向に延長されて前記第２画素電極に第１電圧を印加する第１電源ラインと、
   前記第１電源ラインと交差して前記第１電源ラインと電気的に連結された第２電源ラインと、
   前記データライン、前記ゲートライン、及び前記第１画素電極に電気的に連結された第１スイッチング素子と、
   前記第１電源ライン、前記ゲートライン、及び前記第２画素電極に電気的に連結された第２スイッチング素子と、を含む表示基板。
2. 前記第２電源ラインは複数のデータライン毎に配置されることを特徴とする請求項１に記載の表示基板。
3. 複数の第３電極バーを含み、前記第１画素電極と隣接した第３画素電極と、
   前記第３電極バーと交互に配置された複数の第４電極バーを含む第４画素電極と、
   前記第４画素電極に第２電圧を印加して、前記第１電源ラインと隣接した第３電源ラインと、
   前記第３電源ラインと交差する方向に延長されて前記第３電源ラインと電気的に連結された第４電源ラインと、をさらに含むことを特徴とする請求項１に記載の表示基板。
4. 前記第４電源ラインは複数のデータライン毎に配置されたことを特徴とする請求項３に記載の表示基板。
5. 前記第２電源ラインと前記第４電源ラインとの間には複数のデータラインが配置されたことを特徴とする請求項４に記載の表示基板。
6. 前記第２電源ライン及び前記第４電源ラインの各々は前記データラインの延長方向に隣接する画素に対して前記データラインを基準として左右交互に配置されることを特徴とする請求項４に記載の表示基板。
7. 前記ゲートライン及び前記第３画素電極に連結された第３スイッチング素子と、
   前記第３電源ライン、前記ゲートライン、及び前記第４画素電極に連結された第４スイッチング素子と、をさらに含むことを特徴とする請求項３に記載の表示基板。
8. 前記第２スイッチング素子は、
   前記ゲートラインと電気的に連結された第１ゲート電極と、
   前記第１電源ラインと電気的に連結されて、前記第２電源ラインと連結される第１ソース電極と、
   前記第２画素電極と電気的に連結された第１ドレイン電極と、を含むことを特徴とする請求項３に記載の表示基板。