JP2011192982A5 - 半導体メモリ装置及び半導体メモリ装置の駆動方法 - Google Patents

Claims (8)

1. 基板上に設けられた第１乃至第４の配線と、複数の記憶セルと、を有するマトリクス状の半導体メモリ装置において、
   前記第１の配線は、第１の方向に沿うように設けられた領域を有し、
   前記第２の配線は、前記第１の方向に沿うように設けられた領域を有し、
   前記第３の配線は、第２の方向に沿うように設けられた領域を有し、
   前記第４の配線は、前記第２の方向に沿うように設けられた領域を有し、
   前記第１の方向と前記第２の方向とは交差し、
   前記複数の記憶セルの少なくとも１つは、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲート及び前記キャパシタの一方の電極と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方及び前記第２のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第４の配線と電気的に接続され、
   前記キャパシタの他方の電極は、前記第２の配線と電気的に接続され、
   前記第３の配線は、前記第１の配線と前記基板との間に設けられていることを特徴とする半導体メモリ装置。
2. 前記第４の配線は前記第３の配線と同じ材料で形成されていることを特徴とする請求項１の半導体メモリ装置。
3. 前記第２のトランジスタのゲートは前記第３の配線と同じ材料で形成されていることを特徴とする請求項１または２に記載の半導体メモリ装置。
4. 前記第２のトランジスタのゲートは前記第１のトランジスタの半導体層と接していることを特徴とする請求項１乃至３のいずれか一に記載の半導体メモリ装置。
5. 前記第３の配線は前記第１のトランジスタの半導体層と接していることを特徴とする請求項１乃至４のいずれか一に記載の半導体メモリ装置。
6. 前記基板は半導体基板であることを特徴とする請求項１乃至５のいずれか一に記載の半導体メモリ装置。
7. 前記第２の配線の幅が前記第１の配線の幅の０．５倍以上１．５倍以下であることを特徴とする請求項１乃至６のいずれか一に記載の半導体メモリ装置。
8. 請求項１乃至７のいずれか一に記載の半導体メモリ装置において、
   データの書き込み時には、前記第４の配線の電位を前記第３の配線の電位より高くすることを特徴とする半導体メモリ装置の駆動方法。