JP5639921B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭでは、多段階（多値）のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。加えて、高い電圧が印加される関係で、ある程度以上の集積度となると隣接する記憶セル間の干渉が生じるため、セルとの間を一定の間隔に保つ必要があった。
特開昭５７−１０５８８９号公報
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるいは、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。
この点、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、消費電力の問題はある程度解消できるものの、１つの記憶セルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が１０万回以下であった。
上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること、記憶セルに用いるトランジスタの数を５つ以下とすること、書き換え回数を１００万回以上とすること、という３つの条件を克服することが第一の課題となる。また、電力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持することと、書き換え回数を１００万回以上とすること、という２つの条件を克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方法を提供することを課題とする。本発明では上記課題の少なくともひとつを解決する。
本明細書で用いる用語について簡単に説明する。トランジスタのソースとドレインについては、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
本発明の第１は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。
書き込みトランジスタのオフ状態（ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれの電位よりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２４Ａ以下、あるいは８５℃で１×１０−２０Ａ以下とする。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３電子ボルト以上、好ましくは、３電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好ましくは、１×１０１１ｃｍ−３未満であるものが望ましい。
読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２４Ａ以下であることが望ましい。
また、読み出しトランジスタのゲートに印加される電圧は、読み出しワード線の電圧に応じて変化するが、（キャパシタの容量）／（読み出しトランジスタのゲート容量＋キャパシタの容量）に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よりも大きいと、読み出しワード線の電圧をそれほど変動させなくとも、読み出しトランジスタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小さいと、同様な電圧を読み出しトランジスタのゲートに印加するためには、読み出しワード線の電圧を大きく変動させなければならない。
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１０ｆＦ以下とすることが望ましい。
書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
図１（Ａ）に、上記の構造を有する記憶セルの例を図示する。ここでは、第ｎ行第ｍ列の記憶セルについて説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、また、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍと直交する。
図１（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋３Ｍ）本の配線が必要である。
図１（Ａ）に示す記憶セルにデータを書き込むには、書き込みワード線Ｑｎに適切な電位を与えて、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。その際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑｎに別の適切な電位を与えることによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオフ状態とする。オフ状態での書き込みトランジスタＴｒ１（ｎ，ｍ）のソースドレイン間を流れる電流を１×１０−２０Ａ以下とすることにより、相当の長時間にわたり、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。
読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＴｒ２（ｎ，ｍ）がどのような状態となるかをモニタする。例えば、データとして、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷がないか、正の電荷があるかという２つの状態を考える。
読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジスタＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
電荷がない場合には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位はしきい値以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態であるため、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に正の電荷があれば、読み出しワード線Ｐｎの電位がしきい値に達していなくても読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。
同じ原理を用いて、１つの記憶セルに蓄えられた電荷量の大小を知ることができる。図４（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Ｒｍの電位を変化させることにより、電荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３）とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は、絶縁体とみなせるので、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
電荷Ｑの値に応じて、読み出しトランジスタＴｒ２（ｎ，ｍ）のみかけの特性が変化する。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）を流れる電流量が変化する。その様子を図４（Ｂ）に示す。
電荷がもっとも多く保持されている場合（Ｑ＝Ｑ３）は、Ｖｇが負であっても十分大きな電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオフ状態とするには、Ｖｇを十分大きな負の値（例えば、ＶＰＬ）とする必要がある。電荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ１ではオフ状態である。しかし、Ｖｇ＝ＶＰ２ではオン状態となる。電荷量が３番目の場合（Ｑ＝Ｑ１）は、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態となる。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
すなわち、読み出しワード線Ｐｎに何段階かの電位を与えることにより、保持されている電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はＱ３であったと判断できる。
Ｖｇ＝ＶＰ２とすると、保持されている電荷量がＱ３もしくはＱ２の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ２であったと判断できる。
Ｖｇ＝ＶＰ３とすると、保持されている電荷量がＱ３もしくはＱ２もしくはＱ１の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくすることが必要となるためである。本発明の第１に示したマトリクス状の半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
本発明の第２は、上記本発明の第１の構成における読み出しビット線を書き込みビット線で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図５（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋２Ｍ）本の配線が必要である。このように、本発明の第１の読み出しビット線を書き込みビット線で代用することにより、本発明の第１よりも配線数を減らすことができる。
本発明の第３は、上記本発明の第２の構成におけるバイアス線と隣接する列のバイアス線とを共用するものである。図１４（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第（２ｍ−１）列の記憶セルおよび第ｎ行第２ｍ列の記憶セルを例にして説明する。図１４（Ａ）では、書き込みトランジスタＴｒ１（ｎ，２ｍ−１）と読み出しトランジスタＴｒ２（ｎ，２ｍ−１）とキャパシタＣ（ｎ，２ｍ−１）からなる記憶セルと、それに隣接する書き込みトランジスタＴｒ１（ｎ，２ｍ）と読み出しトランジスタＴｒ２（ｎ，２ｍ）とキャパシタＣ（ｎ，２ｍ）からなる記憶セルが示されている。
書き込みトランジスタＴｒ１（ｎ，２ｍ−１）のドレインは読み出しトランジスタＴｒ２（ｎ，２ｍ−１）のゲートおよびキャパシタＣ（ｎ，２ｍ−１）の一方の電極に接続され、同様に、書き込みトランジスタＴｒ１（ｎ，２ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，２ｍ）のゲートおよびキャパシタＣ（ｎ，２ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，２ｍ−１）のゲートおよび書き込みトランジスタＴｒ１（ｎ，２ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，２ｍ−１）のソースと読み出しトランジスタＴｒ２（ｎ，２ｍ−１）のソースは書き込みビット線Ｒ２ｍ−１に、書き込みトランジスタＴｒ１（ｎ，２ｍ）のソースと読み出しトランジスタＴｒ２（ｎ，２ｍ）のソースは書き込みビット線Ｒ２ｍに、読み出しトランジスタＴｒ２（ｎ，２ｍ−１）のドレインと読み出しトランジスタＴｒ２（ｎ，２ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，２ｍ−１）およびキャパシタＣ（ｎ，２ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。すなわち、第ｎ行第（２ｍ−１）列の記憶セルと第ｎ行第２ｍ列の記憶セルはバイアス線Ｓｍを共有している。
図１４（Ｂ）は第ｎ行第２ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、２列あたり３本の配線が必要であるので、Ｎ行２Ｍ列のマトリクスでは（２Ｎ＋３Ｍ）本の配線が必要である。同じ規模のマトリクスであれば、本発明の第１では、（２Ｎ＋６Ｍ）本の配線が必要であり、本発明の第２では、（２Ｎ＋４Ｍ）本の配線が必要である。このように、本発明の第２のバイアス線を隣接する列のバイアス線と共用することにより、本発明の第２よりも、さらに配線数を減らすことができる。
以上、課題解決手段として３つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業者にとって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の３つの構成に限られるものではない。
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構成では、書き込み回数を大きくすることが出来る。条件の最適化により、１０億回の書き換えにおいても、トランジスタの主要な特性（しきい値電圧、オン電流、Ｓ値等）に測定誤差範囲あるいは１％未満の変動しか観測されない。
図１５は、従来のＦＧＮＶＭのメモリセルと本発明の第１のメモリセルとの書き換えに伴う読み出しトランジスタのしきい値の変動の様子を比較した図である。ＦＧＮＶＭのメモリセルにおいては、書き換え回数が千回を超えると、書き込むデータが、”０”（すなわち、フローティングゲートには電子が注入されない場合）であっても、”１”（すなわち、フローティングゲートに電子が注入される場合）であっても、明確に変化し始め、１万回では、しきい値の差が、３ボルト以下となる。これに対し、本発明の第１のメモリセルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。
図１６は、従来のＦＧＮＶＭのメモリセルと本発明の第１のメモリセルとの書き換えに伴うトランジスタの導電性（コンダクタンス）の変動の様子を比較した図である。ＦＧＮＶＭのメモリセルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始める。１万回では、当初の２０％以下となる。このことは、トランジスタのオン抵抗が高まることを意味する。すなわち、書き換え回数が増大するにしたがって、メモリセルの応答速度が低下する。これに対し、本発明の第１のメモリセルでは、１０億回の書き換えにおいても、当初から目立った変化が認められない。このように、本発明の半導体メモリ装置は実質的に書き換え回数の制限がない。
また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間以上、好ましくは１００時間以上保持できる。さらには、条件を最適化することにより、１ヶ月以上、あるいは１年以上保持できる。
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度あるいは１年に１度となる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
なお、従来のＤＲＡＭでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭでのみ実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタは従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
本発明では、記憶セルに必要な容量の絶対値を低減させることができるため、集積度を高くすることが出来る。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、３０ｆＦの容量は必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、ＤＲＡＭでは特殊な形状や材料を用いて大きな容量を得る必要があった。
これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、同時に読み出しトランジスタのゲート容量が小さくなるので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリ（特にＮＡＮＤ）は集積度の点でＳＲＡＭやＤＲＡＭより有利であるが、１つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き込み（書き換え）であるので、必要最小限の操作で完了する。
また、ＦＧＮＶＭにおいては、フローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
これに対し、本発明の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボルト以下とできる。
このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、ＦＧＮＶＭよりも生じにくい。
このような本発明の効果をさらに高めるためには、使用するトランジスタのＳ値を使用時の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。特に書き込みトランジスタにおいて、上記の範囲のＳ値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出しトランジスタにおいて、上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。
本発明の半導体メモリ装置の一例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 本発明の複数段階のデータの読み出し原理を説明する図である。 本発明の半導体メモリ装置の一例を示す図である。 本発明の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 本発明の半導体メモリ装置の配線のレイアウト等を示す図である。 本発明の半導体メモリ装置の作製工程を示す図である。 本発明の半導体メモリ装置の作製工程を示す図である。 本発明の半導体メモリ装置の配線のレイアウト等を示す図である。 本発明の半導体メモリ装置の作製工程を示す図である。 本発明の半導体メモリ装置の作製工程を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）を説明する図である。 本発明の半導体メモリ装置の一例を示す図である。 本発明のメモリセルと従来のＦＧＮＶＭのメモリセルの書き換えによる劣化（しきい値変動）の程度を比較する図である。 本発明のメモリセルと従来のＦＧＮＶＭのメモリセルの書き換えによる劣化（導電性）の程度を比較する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。
（実施の形態１）
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を０ボルトとする。
この状態で、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。
図では、各パルスが印加される時間は重ならないようにしているが、例えば、Ｑｎ−１にパルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例えば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい値以上であることが必要であり、例えば＋２ボルトとすることができる。
このとき、同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するのではなく、書き込みワード線のパルスが開始して、一定の時間（τ１）をおいた後、開始することが好ましい。また、書き込みワード線のパルスが終了した後、一定の時間（τ２）をおいた後、終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよいが、回路設計上、τ１＝τ２となるように設定することが好ましい。
図２（Ｂ）は、第ｎ行第ｍ列の記憶セルの状態を示しているが、ここでは、書き込みワード線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１，Ｑ２，Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３は図４（Ｂ）で説明した電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３に相当するものとする。これらの電荷は相当の長時間（１０時間以上）にわたって保持されうる。
次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一定の電位を与える。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を与える必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。
また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば＋１ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線の電位は、パルス印加時以外、ＶＰＬに保たれている。そして、図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
すると、パルスの印加によって、読み出しトランジスタＴｒ２がオン状態となる場合がある。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位に近づくからである。
図３（Ａ）では、読み出しワード線Ｐｎ−１にパルスが印加された際に、読み出しビット線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
次に、読み出しワード線に高さＶＰ２のパルスが印加された場合、電荷量がＱ３あるいはＱ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。
以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位に近い値となったためである。
逆に、第（ｎ＋１）行第（ｍ−１）の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。
（実施の形態２）
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を書き込みビット線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
書き込み方法は、実施の形態１とほぼ同じである。バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を０ボルトとする。
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
次に読み出し方法について、図６（Ａ）および（Ｂ）を用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）には一定の電位を与える。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を与える必要がある。ここでは、書き込みワード線の電位はＶＱＬに保持するが、それ以外の電位としてもよい。
また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、＋１ボルトとすることができる。さらに、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）の電位は、パルス印加時以外、ＶＰＬに保たれている。そして、図６（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
このとき、書き込みビット線Ｒｍの電位をモニタすることにより読み出しワード線のパルスに応じた読み出しトランジスタＴｒ２の状態（オン状態あるいはオフ状態）を知ることができる。詳細は実施の形態１と同じであるので省略する。
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタＴｒ１は、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタＴｒ２としては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタＴｒ１は読み出しトランジスタＴｒ２の上に積層して設けられる。
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタＴｒ２とし、その上に、酸化物半導体を半導体層として用いたトランジスタを形成して、これを書き込みトランジスタＴｒ１とする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。また、素子分離領域１０２以外の部分には、導電性の材料やドーピングされたシリコン等を用いた配線を形成し、その一部は、読み出しトランジスタＴｒ２のソース１０６ａ、ドレイン１０６ｂとなる。ドレイン１０６ｂから続く配線はバイアス線となる。ソース１０６ａ、ドレイン１０６ｂは読み出しトランジスタＴｒ２のゲート電極１０４で分離されている。ソース１０６ａには書き込みビット線１０９ｂが接続する。
図７（Ｂ）は、図７（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域１１０と書き込みワード線１１２ａ、読み出しワード線１１２ｂを形成する。書き込みワード線１１２ａの一部は酸化物半導体領域１１０と重なって、書き込みトランジスタＴｒ１のゲート電極となる。また、酸化物半導体領域１１０は、下層のゲート電極１０４と接続する。読み出しワード線１１２ｂは、ゲート電極１０４との重なりの部分において、キャパシタを形成する。
ゲート電極１０４の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の伝導帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。
図７（Ａ）および（Ｂ）を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の点Ａ、Ｂ、Ｃは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
なお、図７においては、読み出しワード線１１２ｂがゲート電極１０４と重なる部分（すなわち、キャパシタ）における読み出しワード線１１２ｂの幅を書き込みトランジスタの書き込みワード線の幅とほぼ同じとしたが、０．５倍以上１．５倍以下とすることが好ましい。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図７の点Ａ、点Ｂ、点Ｃを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリコン領域（不純物領域）を有するソース１０６ａ、ドレイン１０６ｂ、ゲート絶縁膜１０３、ゲート電極１０４を形成する。図８（Ａ）では、ゲート電極１０４が２カ所表示されているが、図７から明らかなように、これらは、ひと続きのものである。
ゲート電極１０４の側面には、図に示すようにサイドウォールを設けてもよい。ゲート絶縁膜１０３の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜１０３の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
不純物領域を有するソース１０６ａ、ドレイン１０６ｂ上には、シリサイド領域１０５ａ、１０５ｂを設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域も含めて、ソース１０６ａ、ドレイン１０６ｂと呼ぶ。また、上述のように、ドレイン１０６ｂはバイアス線の一部となる。
次に、層間絶縁物１０７を形成する。層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を平坦化する。そして、層間絶縁物１０７に、図８（Ｂ）に示すように、シリサイド領域１０５ａに達する溝状の開口部１０８を形成する。溝状の開口部１０８の深さはゲート電極１０４の高さの２倍以上４倍以下とするとよい。なお、溝状の開口部１０８は図７の書き込みビット線１０９ｂを形成するためのものである。
そして、単層あるいは多層の導電性材料の膜１０９を堆積する。図８（Ｃ）に示すように、溝状の開口部１０８が完全に埋まる状態となるような厚さおよび成膜方法を採用する。導電性材料としては、ゲート電極１０４と同様に、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。
そして、異方性のドライエッチング法により、導電性材料の膜１０９をエッチングする。このとき、図８（Ｄ）に示すように、導電性材料の膜１０９のうち層間絶縁物１０７上にあるものは残らずエッチングされ、溝状の開口部１０８の内部には残るようにする。溝状の開口部１０８に残った導電性材料の膜１０９ａの表面の最下部は、ゲート電極１０４の最上部より高くなるようにする。溝状の開口部１０８の深さが、ゲート電極１０４の高さの２倍未満であると、上記のエッチングの工程において、溝状の開口部１０８の内部に残る導電性材料の膜１０９ａがゲート電極よりも低くなってしまうことがある。このような状態は、その後のプロセスにおいて好ましくない。
次に、層間絶縁物１０７および、ゲート電極１０４、導電性材料の膜１０９ａをＣＭＰ法で平坦化しつつエッチングし、図９（Ａ）に示すように、ほぼ同じ高さの導電性の表面を有するゲート電極１０４、書き込みビット線１０９ｂを形成する。その後、層間絶縁物１０７の表面付近に含まれる水素を低減させるために、アルゴンプラズマによる表面処理をおこなう。層間絶縁物１０７の水素濃度が低ければ、その処理は必要ない。
ついで、厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、１×１０１８ｃｍ−３未満、好ましくは１×１０１６ｃｍ−３未満とするとよい。
この酸化物半導体膜をエッチングして島状の酸化物半導体領域１１０を形成する。半導体特性を改善するため酸化物半導体領域１１０に熱処理を施してもよい。かくして、ゲート電極１０４と酸化物半導体領域１１０および書き込みビット線１０９ｂと酸化物半導体領域１１０が接触する。
その後、図９（Ｂ）に示すようにゲート絶縁膜１１１をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１１の厚さは１０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。
ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。ゲート絶縁膜１１１は、ゲート電極１０４と読み出しワード線１１２ｂとの間で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域１１０の特性を改善するため熱処理をしてもよい。
その後、図９（Ｃ）に示すように、導電性材料により書き込みワード線１１２ａと読み出しワード線１１２ｂを形成する。書き込みワード線１１２ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線１１２ａと読み出しワード線１１２ｂの材料としては、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、ｐ型シリコン等である。
以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物１１３を形成する。かくして、図９（Ｄ）に示されるように、書き込みトランジスタ１１４、キャパシタ１１５、読み出しトランジスタ１１６を有する半導体メモリ装置の記憶セルが作製される。
ゲート電極１０４と読み出しワード線１１２ｂの間に、ゲート絶縁膜１１１を誘電体とするキャパシタが形成される。このキャパシタの容量はゲート電極１０４と読み出しワード線１１２ｂの重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下とすることが好ましい。
半導体メモリ装置の集積度をあげる観点からはキャパシタの面積は、読み出しトランジスタ１１６のチャネル幅とチャネル長で定義される面積Ｓの２倍以下、好ましくは、面積Ｓの１／１０以上かつ面積Ｓの１倍以下とすることが好ましい。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる作製方法について説明する。図１０に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。基本構造は、図７と同じである。図１０（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域２０２が形成される。また、素子分離領域２０２以外の部分には、導電性の材料やドーピングされたシリコンによる領域を形成し、その一部は、読み出しトランジスタＴｒ２のソース２０６ａ、ドレイン２０６ｂとなる。
ソース２０６ａ、ドレイン２０６ｂは読み出しトランジスタＴｒ２のゲート電極２０９ａで分離されている。ソース２０６ａには書き込みビット線２０９ｂが接続する。また、ドレイン２０６ｂにはバイアス線２０９ｃが接続する。書き込みビット線２０９ｂおよびバイアス線２０９ｃは層間絶縁物中に形成された溝の中に埋め込まれた状態である。
図１０（Ｂ）は、図１０（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域２１０と書き込みワード線２１２ａ、読み出しワード線２１２ｂを形成する。書き込みワード線２１２ａの一部は酸化物半導体領域２１０と重なって、書き込みトランジスタＴｒ１のゲート電極となる。また、酸化物半導体領域２１０は、下層のゲート電極２０９ａと接続する。読み出しワード線２１２ｂは、ゲート電極２０９ａとの重なりの部分において、キャパシタを形成する。
図１０（Ａ）および（Ｂ）を重ね合わせると、図１０（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図１０（Ａ）乃至（Ｃ）の点Ａ、Ｂ、Ｃは同じ位置を示すものである。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図１１および図１２は図１０の点Ａ、点Ｂ、点Ｃを結ぶ断面である。まず、公知の半導体製造技術を用いて、図１１（Ａ）に示すように、単結晶シリコン基板２０１上に素子分離領域２０２，ドーピングされたシリコン領域（不純物領域）を有するソース２０６ａ、ドレイン２０６ｂ、ゲート絶縁膜２０３、ダミーゲート２０４を形成する。ソース２０６ａ、ドレイン２０６ｂはその上にシリサイド領域２０５ａ、２０５ｂを設けて導電性を高めてもよい。ダミーゲート２０４の側面には、サイドウォールを設けてもよい。ダミーゲート２０４としては、多結晶シリコンを用いるとよい。
次に、図１１（Ｂ）に示すように、層間絶縁物２０７を形成する。層間絶縁物２０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。ここでは、層間絶縁物２０７として、スピンコーティング法により得られる単層の平坦な酸化シリコン膜を用いる。
そして、ドライエッチング法により、層間絶縁物２０７をエッチングする。ダミーゲート２０４の上面が現れた時点でドライエッチングをやめ、以後は、ＣＭＰ法により、平坦化とエッチングをおこなう。図１１（Ｃ）に示すように、一定の程度まで、ダミーゲート２０４をエッチングする。ＣＭＰ法による平坦化を停止する目安としては、ダミーゲート２０４のもっともエッチングされた部分の高さが、当初の１／２以上２／３以下となった時点とするとよい。
その後、層間絶縁物２０７を選択的にエッチングして、図１１（Ｄ）に示すように、シリサイド領域２０５ａ、２０５ｂに到達するような溝状の開口部２０８ａ、２０８ｂを形成する。溝状の開口部２０８ａと溝状の開口部２０８ｂは、平行に設けるとよい。
次に、ダミーゲート２０４を選択的にエッチングして、図１２（Ａ）に示すように、開口部２０８ｃを形成する。エッチングには、ダミーゲート２０４の材料として多結晶シリコンを使用している場合には、２乃至４０％、好ましくは、２０乃至２５％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いればよい。
そして、単層あるいは多層の導電性材料の膜２０９を堆積する。図１２（Ｂ）に示すように、溝状の開口部２０８ａ、２０８ｂおよび開口部２０８ｃが完全に埋まる状態となるような厚さおよび成膜方法を採用するとよい。導電性材料としては、実施の形態３で、導電性材料の膜１０９で示したものを用いればよい。
次に、導電性材料の膜２０９をＣＭＰ法で平坦化しつつエッチングする。この作業は、層間絶縁物２０７が露出した時点で停止するとよい。かくして、図１２（Ｃ）に示すように、ゲート電極２０９ａ、書き込みビット線２０９ｂ、バイアス線２０９ｃが形成される。
ついで、厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成し、これをエッチングして島状の酸化物半導体領域２１０を形成する。さらに、ゲート絶縁膜２１１をスパッタ法等の公知の成膜方法で形成する。その後、図１２（Ｄ）に示すように、導電性材料により書き込みワード線２１２ａと読み出しワード線２１２ｂを形成する。
書き込みワード線２１２ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線２１２ａと読み出しワード線２１２ｂの材料は、実施の形態３の書き込みワード線１１２ａと読み出しワード線１１２ｂの材料を用いればよい。以上で、半導体メモリ装置の基本的な素子構造が完成する。
実施の形態３では、バイアス線として、シリコン基板上に形成した不純物領域やシリサイド領域を用いたが、本実施の形態では、より導電性の高い材料でバイアス線を形成できるので、半導体メモリ装置の高速駆動に関して有利である。
（実施の形態５）
実施の形態２で示した半導体メモリ装置は、実施の形態１で示した半導体メモリ装置の読み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では、以下の理由により、書き込み時に消費電力が多くなるという問題がある。以下では、読み出しトランジスタがＮチャネル型であるとして説明する。
例えば、第ｎ行第ｍ列の記憶セルに正の電荷が保持された結果、当該セルの読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。このトランジスタのドレインはバイアス線Ｓｍに、ソースは書き込みビット線Ｒｍに接続されている。書き込み時にはバイアス線Ｓｍは一定の電位に保たれている。実施の形態２においては、一例として、０ボルトとした。
一方、書き込みビット線Ｒｍは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動し、ＶＲＬ＋ｘ［ボルト］と表現できる。ＶＲＬ＋ｘは正の値となることがあり、書き込み時には、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態であるので、読み出しビット線の電位はすなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位である。
その際には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートとバイアス線との間の電位差は読み出しトランジスタＴｒ２（ｎ，ｍ）のしきい値以上となることもある。すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となる。この結果、図１３（Ａ）に示すように、書き込み時には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
このような電流を防止するためには、バイアス線Ｓｍの電位を書き込みビット線Ｒｍの最大電位と同じあるいはそれ以上になるようにすればよい。かくすると、書き込み時（すなわち、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態であるとき）には、書き込みビット線Ｒｍの電位がいかに変動しても、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位は、ソースやドレインの電位と同じかそれ以下である。すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）は常にオフ状態となる。この結果、図１３（Ｂ）に示すように、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れない。
なお、この場合は、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量Ｃ２をデータの保持には利用できないので、キャパシタＣ（ｎ，ｍ）の容量Ｃ１を読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量と同じか、好ましくは２倍以上としておくことが望まれる。読み出し時には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量が直列に現れるため、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位が、書き込み時に比較して低下する。その程度は、Ｃ１／（Ｃ１＋Ｃ２）に比例する。したがって、Ｃ１がＣ２よりも十分に大きいと、電位の低下は少なくて済む。
このような書き込み方法は図１４に示されるような、バイアス線を隣接する列のバイアス線で共用する方式の半導体メモリ装置で有効である。例えば、図５に示されるような、各列にバイアス線が設けられている場合には、書き込みビット線の電位と同じ電位を、バイアス線に与えることにより、読み出しトランジスタＴｒ２のソースとドレイン間の電流を防止することもできるが、図１４のように、バイアス線を共用する場合には、バイアス線の電位を書き込みビット線の電位と同じとすることはできないからである。
なお、当該行の書き込み時以外においては、読み出しワード線の電位を書き込みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態となるように低く保持することにより、書き込みビット線の電位の如何に関わらず、読み出しトランジスタをオフ状態とすることができる。
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ａ シリサイド領域
１０５ｂ シリサイド領域
１０６ａ ソース
１０６ｂ ドレイン
１０７ 層間絶縁物
１０８ 溝状の開口部
１０９ 導電性材料の膜
１０９ａ 導電性材料の膜
１０９ｂ 書き込みビット線
１１０ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ａ 書き込みワード線
１１２ｂ 読み出しワード線
１１３ 層間絶縁物
１１４ 書き込みトランジスタ
１１５ キャパシタ
１１６ 読み出しトランジスタ
２０１ 単結晶シリコン基板
２０２ 素子分離領域
２０３ ゲート絶縁膜
２０４ ダミーゲート
２０５ａ シリサイド領域
２０５ｂ シリサイド領域
２０６ａ ソース
２０６ｂ ドレイン
２０７ 層間絶縁物
２０８ａ 溝状の開口部
２０８ｂ 溝状の開口部
２０８ｃ 開口部
２０９ 導電性材料の膜
２０９ａ ゲート電極
２０９ｂ 書き込みビット線
２０９ｃ バイアス線
２１０ 酸化物半導体領域
２１１ ゲート絶縁膜
２１２ａ 書き込みワード線
２１２ｂ 読み出しワード線

Claims (1)

  1. 基板上に設けられた第１の配線、第２の配線、第３の配線、及び第４の配線と、複数の記憶セルと、を有するマトリクス状の半導体メモリ装置において、
    前記第１の配線は、第１の方向に沿うように設けられた領域を有し、
    前記第２の配線は、前記第１の方向に沿うように設けられた領域を有し、
    前記第３の配線は、第２の方向に沿うように設けられた領域を有し、
    前記第４の配線は、前記第２の方向に沿うように設けられた領域を有し、
    前記第１の方向と前記第２の方向とは交差し、
    前記複数の記憶セルの少なくとも１つは、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲート及び前記キャパシタの一方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方及び前記第２のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第４の配線と電気的に接続され、
    前記キャパシタの他方の電極は、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのチャネルは、亜鉛とインジウムとを有する酸化物半導体に設けられ、
    前記酸化物半導体の下方に、絶縁層と、前記第２のトランジスタのゲート電極と、前記第３の配線と、を有し、
    前記絶縁層の上方に、前記第１の配線を有し、
    前記絶縁層の上面と、前記第３の配線の上面と、前記第２のトランジスタのゲート電極の上面とは、平坦化されており、
    前記第３の配線は、前記第１の配線と前記基板との間に設けられていることを特徴とする半導体メモリ装置。
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