JP2001053166A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ロジック配線層を利用してキャパシタ電極を形
成でき、かつ、動作信頼性および品質が高い２トランジ
スタ−１キャパシタ型ゲインセルを提供する。 【解決手段】書き込みトランジスタ（不図示）と、電源
電圧の供給線（ドレイン不純物領域５）に接続された読
み出しトランジスタＴＲと、この読み出しトランジスタ
ＴＲの制御電極（ゲート電極３）に接続されたキャパシ
タＣＡＰとをメモリセル内に有する。キャパシタＣＡＰ
が、下部電極８、キャパシタ誘電体膜１０、上部電極１
１を積層させた構造を有し、下部電極８が記憶ノードと
なり、上部電極１１がワード線（読み出しワード線）を
兼用する。下部電極８は、その側面が傾斜面となってお
り、断面形状が三角形（または台形）である。上部電極
１１は、記憶ノードとしての下部電極８を覆ってシール
ドしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＤＲＡＭ
ゲインセルの一種である２トランジスタ−１キャパシタ
型のメモリセルを有する半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】現在主流の１トランジスタ−１キャパシ
タ型のＤＲＡＭセルは、キャパシタ蓄積電荷をビット線
に読み出すため、セル面積の縮小にともなってキャパシ
タ容量が低下すると、ＤＲＡＭセルの読み出し信号が小
さくなり、ついにはメモリセルに記憶されたデータを検
出することが困難になる。

【０００３】そこで、書き込み用と読み出し用に少なく
とも２つ以上のトランジスタを有し、記憶データを読み
出しトランジスタで増幅してビット線に出力する、いわ
ゆるゲインセルが再び注目を集めている。このゲインセ
ルの一種として、たとえば、文献“A New SOI DRAM Gai
n Cell for Mbit DRAM's, H.Shichijo et al., Extende
d Abstracts of the 16th Conference on Solid State
Device and Materials, A-7-3, 1984, pp.265-268 ”に
は、２トランジスタ−１キャパシタ型のＤＲＡＭセルが
記載されている。

【０００４】このＤＲＡＭゲインセルについて、図１２
（Ａ）にメモリセル２個分の平面図を、図１２（Ｂ）に
図１２（Ａ）のＡ−Ａ’線に沿った断面図をそれぞれ示
す。このＤＲＡＭゲインセル１００は、半導体バルクに
形成した読み出しトランジスタＴＲに対し、薄膜トラン
ジスタ（ＴＦＴ）型の書き込みトランジスタＴＷおよび
キャパシタＣＡＰを集積化させている。

【０００５】半導体基板１０１の表面に素子分離絶縁層
１０２が形成され、その周囲の基板表面上に第１のゲー
ト絶縁膜１０４が形成されている。読み出しトランジス
タＴＲのゲート電極が第１層目のポリシリコン１０５で
構成されている。この第１ポリシリコン層１０５に、上
記読み出しトランジスタＴＲのゲート電極、書き込みト
ランジスタＴＷのソース・ドレインの一方、キャパシタ
ＣＡＰの下部電極さらには記憶ノードの合計４つの機能
を併せ持つ第１のｎ型不純物領域が形成されている。ま
た、当該第１のｎ型不純物領域と所定距離をおいて離れ
た他方側に、層間絶縁膜１１０内に埋め込まれたビット
コンタクトＢＣを介して上層配線（書き込みビット線Ｗ
ＢＬ）に接続された第２のｎ型不純物領域が形成されて
いる。なお、図１２（Ａ）に示すように、読み出しトラ
ンジスタＴＲのゲート電極両側の２つの活性領域１０３
は、一方向の複数のセル間で共通に接続され、その一方
の共通接続部分が電源電圧Ｖ_DDの供給線ＶＤＤ、他方の
共通接続部分が読み出しビット線ＲＢＬとして機能す
る。

【０００６】第１と第２のｎ型不純物領域間に挟まれた
第１ポリシリコン層１０５のｐ型部分上に、第２ゲート
絶縁膜１０６を介して、第２層目のポリシリコン層１０
８からなる書き込みワード線ＷＷＬが配置されている。
この書き込みワード線ＷＷＬが書き込みトランジスタＴ
Ｗのゲート電極であり、第１と第２のｎ型不純物領域が
ソースとドレインの不純物領域として機能する。

【０００７】一方、第１のｎ型不純物領域の読み出しト
ランジスタＴＲ上の部分に、さらに絶縁膜１０７を介し
て第３のポリシリコン層１０９が積層されている。この
絶縁膜１０７がキャパシタ誘電体膜、第３のポリシリコ
ン層１０９がキャパシタの上部電極として機能する。

【０００８】このメモリセル１００では、記憶ノード
（第１ポリシリコン層１０５の第１のｎ型不純物領域）
の電荷蓄積量を変えることによって、読み出しトランジ
スタＴＲのゲート電極のバイアス値を変化させる。たと
えば、記憶ノードの電荷蓄積量がゼロ、または、読み出
し時の所定バイアス条件下で読み出しトランジスタＴＲ
がオンしない程度に少ない状態を記憶データの“０”に
対応させ、読み出しトランジスタＴＲがオンするほど電
荷の蓄積がある状態を記憶データの“１”に対応させ
る。

【０００９】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタをオンさせて、書き
込みビット線ＷＢＬの設定電位に応じて、上記した記憶
ノードＳＮの電荷蓄積量を変更する。

【００１０】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので読み出しトランジスタＴＲがオンして、電荷
が電源電圧Ｖ_DDの供給線ＶＤＤから読み出しビット線Ｒ
ＢＬに供給され、その電位が上昇する。一方、記憶デー
タ“０”の場合、記憶ノードＳＮの電荷蓄積量がゼロま
たは相対的に少ないので読み出しトランジスタＴＲはオ
フのままとなり、ビット線ＲＢＬの電圧は初期状態（プ
リチャージ電圧）を維持する。この記憶データに応じた
読み出しビット線ＲＢＬの電位変化を、図示しないセン
スアンプで検出し、記憶データとして判別する。

【００１１】このように、キャパシタＣＡＰの電荷蓄積
は、記憶データに応じて読み出しトランジスタＴＲのオ
ン／オフが制御できる程度でよい。つまり、このメモリ
セルでは、１トランジスタ−１キャパシタ型ＤＲＡＭセ
ルのようにキャパシタの蓄積電荷で直接、大きな容量の
ビット線を充放電する必要がないため、キャパシタの電
荷蓄積容量が小さくて済む。この結果、この構造のメモ
リセルでは、とくにキャパシタ構造を工夫して単位面積
当たりの電荷蓄積量を向上させなくてもよく、また、高
い誘電率のキャパシタ誘電体材料を開発する必要がな
い。つまり、構造が複雑でないため作り易いうえ、プロ
セスの煩雑化に伴う製造コストの上昇がないという利点
がある。

【００１２】ところが、このＤＲＡＭゲインセル１００
は、３層のポリシリコンの積層膜から、バルク型の読み
出しトランジスタ、ＴＦＴ型の書き込みトランジスタお
よびキャパシタの各導電層を形成している。したがっ
て、ＤＲＡＭと論理回路を混載したＩＣを実現する際に
は、導電層の共用の点でロジックプロセスとの整合性が
悪いという不利益がある。

【００１３】ロジックプロセスでは、通常、バルク型ト
ランジスタを上層の多層アルミ配線層で適宜接続して論
理回路を構成する。一方、ＤＲＡＭゲインセルにおい
て、ロジックプロセスにおける多層アルミ配線層を利用
して同時形成できる配線層は、ビット線のみである。す
なわち、ＴＦＴ型の書き込みトランジスタのゲート電
極、キャパシタの上部電極および下部電極などの他の配
線層の多くは、メモリ部のためだけに利用される固有の
導電層である。このため、図１２に示すＤＲＡＭゲイン
セルを論理回路と混載させてＩＣを実現する場合、その
製造プロセスの工程数が多く、製造コストの増大、歩留
りの低下を招くなどの不利益が生じてしまう。

【００１４】そこで、２トランジスタ−１キャパシタ型
のＤＲＡＭゲインセルにおいて、キャパシタの下部電極
および上部電極を、ロジックプロセスにおける多層アル
ミ配線層を利用して形成することが提案されている。図
１３は、このＤＲＡＭゲインセルの読み出しトランジス
タとキャパシタの接続部分を、隣接する２つのメモリセ
ルにおいて示す断面図である。また、図１４は、図１３
のＡ−Ａ線に沿った９０度異なる方向の断面図である。

【００１５】このＤＲＡＭゲインセル２００において、
半導体基板２０１の表面に、２セル間で共通の電源電圧
供給線がｎ型不純物領域２０２により形成されている。
ｎ型不純物領域２０２両側の基板上に、ゲート絶縁膜２
０３を介して読み出しトランジスタＴＲのゲート電極２
０４が形成されている。ゲート電極２０４の外側の基板
表面に、図示しないビットコンタクトを介してビット線
に電気的に接続されるｎ型不純物領域２０５が形成され
ている。このように形成された読み出しトランジスタＴ
Ｒは第１層間絶縁膜２０６内に埋め込まれ、その第１層
間絶縁膜内にはゲート電極２０４上に接続するプラグ２
０７が形成されている。

【００１６】第１層間絶縁膜２０６上に、プラグ２０７
上面に接してキャパシタＣＡＰの下部電極２０８が、ロ
ジック部の第１アルミ配線層となる導電膜を同時に加工
して形成されている。下部電極２０８表面および第１層
間絶縁膜２０６上に、キャパシタ誘電体膜２０９が成膜
され、その上に第２層間絶縁膜２１０が堆積されてい
る。第２層間絶縁膜２１０に、下部電極２０８の上面よ
りマスク合わせのマージンだけ幅が細く、図１４の断面
方向に長い開口部２１０ａが形成されている。この開口
部２１０ａを埋め込むライン状の上部電極２１１（書き
込みワード線ＷＷＬ）が、下部電極２０８と同等の幅で
第２層間絶縁膜２１０上に形成されている。

【００１７】

【発明が解決しようとする課題】ところで、ロジック部
の配線層は現在、その多くがアルミニウム（Ａｌ）から
なるが、通常、Ａｌ層の下にバリアメタル層を設ける。
バリアメタル層によって、さらに下層のタングステン
（Ｗ）プラグとＡｌ層との反応防止、Ａｌの結晶性向
上、および、その結果もたらされるＡｌ層のエレクトロ
マイグレーション（ＥＭ）耐性の向上がもたらされる。
バリアメタル層は通常、チタン系の金属からなるが、ウ
エハプロセスの熱履歴によってはチタン系金属とＡｌと
の合金層ができる。その合金の比抵抗はＡｌより大きい
ので、十分に抵抗が低いＡｌ配線層を実現するには、上
層の反射防止膜を含めてＡｌ配線層は最低でも４００ｎ
ｍ程度は必要とされる。

【００１８】このようにロジック部の配線層は、一般
に、膜厚が厚い。したがって、図１３および図１４に示
す従来技術において、これと同時形成されるメモリセル
のキャパシタ電極も厚くなるが、キャパシタ電極、特に
下部電極２０８は、データ保持時には記憶ノードとして
電気的にフローティング状態となることから、サイド側
からの容量結合による電位変動が問題となる。つまり、
メモリセルを小さくしていった場合に、図１３に示すよ
うに、隣のメモリセルの下部電極２０８（記憶ノード電
極）との結合容量Ｃ１、あるいは隣のメモリセルの上部
電極２１１（読み出しワード線ＲＷＬ）との結合容量Ｃ
２が増大するため、記憶ノードに無視できないほどの電
位変動が生じ、正常動作するためのトランジスタしきい
値のマージンが減少し、場合によっては誤動作を引き起
こすことがある。

【００１９】また、配線の微細化にともないキャパシタ
電極の幅は減少するが、上記した理由によりＡｌ配線層
を薄くするこをには限界があることから、下部電極２０
８の横方向の隙間のアスペクト比が高くなり、その結
果、上部電極２１１の埋め込みが困難になる。すなわ
ち、下部電極２０８の厚みは４００〜５００ｎｍと余り
変わらないまま幅がたとえば２００ｎｍを切るようにな
ると、図１４に示すように、上部電極２１１の埋め込み
時にボイド２１１ａが発生して、この部分が高抵抗化す
るという問題が発生する。

【００２０】本発明の目的は、ロジック配線層を利用し
てキャパシタ電極を形成でき、かつ、動作信頼性および
品質が高い２トランジスタ−１キャパシタ型のメモリセ
ルを有する半導体装置を提供することにある。また、本
発明の他の目的は、上記半導体装置を特別な工程の増加
なしに製造できる製造方法を提供することにある。

【００２１】

【課題を解決するための手段】本発明に係る半導体装置
は、ビット線と記憶ノードとの間に接続された書き込み
トランジスタと、電源電圧の供給線とビット線との間に
接続され、制御電極が上記記憶ノードに接続された読み
出しトランジスタと、上記記憶ノードとワード線との間
に接続されたキャパシタとをメモリセル内に有する半導
体装置であって、上記キャパシタが、下部電極、キャパ
シタ誘電体膜、上部電極を積層させた構造を有し、上記
下部電極の側面が傾斜面となっている。たとえば、上記
下部電極の断面形状が三角形または台形である。

【００２２】好適に、上記下部電極の全ての傾斜面が、
上記キャパシタ誘電体膜を介して上記上部電極で覆われ
ている。この場合、より具体的な構成例として、上記メ
モリセルが、メモリセルアレイ内に行列状に複数配列さ
れ、複数のワード線それぞれに、複数の上記メモリセル
が接続され、上記キャパシタの下部電極はメモリセルご
とに分離されて配置され、上記ワード線を兼用する上記
上部電極が、上記キャパシタ誘電体膜で上記下部電極と
絶縁分離され、かつ下部電極の離間スペースを埋め込み
ながら一方向に配線されている。

【００２３】好適に、上記キャパシタは、上記読み出し
および書き込みトランジスタを埋め込んだ層間絶縁膜
上、または、さらに上層の層間絶縁膜上に形成されてい
る。また、好適に、上記メモリセルを含むメモリ部と、
論理回路が形成されたロジック部とを有し、上記下部電
極および上記上部電極は、上記ロジック部における配線
層と同じ導電材料からなる。

【００２４】さらに好適には、上記上部電極は、層間絶
縁膜に埋め込まれた溝配線からなる。また、好適に、上
面に上記下部電極が設けられた層間絶縁膜は、その下部
電極周囲に一段低い段差が設けられ、上記上部電極は、
上記キャパシタ誘電体膜を介して当該段差の側面を覆
う。

【００２５】このような構成の半導体装置は、キャパシ
タの下部電極の対向側を順テーパの傾斜面とした場合、
下部電極の離間幅は従来と同じでも、その下部電極同士
の結合容量は小さい。また、下部電極の全ての傾斜面が
キャパシタ誘電体膜を介して上部電極により覆われてい
ることから、そのシールディング効果により、横方向の
結合容量は桁違いに小さくなる。さらに、動作時に隣り
の上部電極を接地することができ、その場合、上記結合
容量をほぼゼロになる。また、キャパシタの下部電極に
順テーパの傾斜面を設けると、下部電極間の隙間に上部
電極材料を十分に埋め込むことができるため、この隙間
部分で上部電極が断線したり、その配線抵抗が極端に大
きくなることがない。

【００２６】上部電極を層間絶縁膜に開口した溝に導電
性物質を埋め込んで形成した溝配線とした場合、配線幅
は溝開口時のオーバーエッチングで拡げることができ
る。このため、配線（上部電極）の線幅と線間隔をリソ
グラフィの解像限界で形成した場合、その線間隔は解像
限界を越えて狭くできる。この場合、キャパシタ電極の
マスク合わせ余裕が大きくなり、キャパシタの蓄積容量
値が最大値で安定する。また、上部電極の下部電極に対
するシールディング効果の確保を十分に行える。加え
て、下部電極周囲の層間絶縁膜の表面に段差を設ける
と、上部電極が下部電極の下方まで延在し、その結果、
シールディング効果がさらに大きくなる。

【００２７】本発明に係る半導体装置の製造方法は、ビ
ット線と記憶ノードとの間に接続された書き込みトラン
ジスタと、電源電圧の供給線とビット線との間に接続さ
れ、制御電極が上記記憶ノードに接続された読み出しト
ランジスタと、上記記憶ノードとワード線との間に接続
されたキャパシタとをメモリセル内に有する半導体装置
の製造方法であって、上記キャパシタの下部電極となる
導電膜を成膜する工程と、形成されるパターン側面が順
テーパとなる条件を用いて、上記導電膜上にレジストパ
ターンを形成する工程と、上記レジストパターンの側面
形状が反映されて傾斜面が形成される条件で、上記導電
膜をエッチングし、上記下部電極となる膜をメモリセル
ごとに分離する工程とを含む。

【００２８】好適に、上記レジストパターン形成、及び
／又は、上記エッチングの条件を制御して、断面形状が
三角形または台形となるように上記下部電極を形成す
る。また、好適に、上記下部電極の表面に上記キャパシ
タ誘電体膜を成膜する工程と、上記下部電極の全ての傾
斜面を上記キャパシタ誘電体膜を介して覆うように、上
記上部電極を形成する工程とをさらに有する。

【００２９】このような半導体装置の製造方法では、下
部電極の形成時にレジストパターン形成、及び／又は、
エッチングの条件を制御するだけで、下部電極の横方向
の容量結合が小さく、また、上部電極を下部電極間に埋
め込みやすい構造の半導体装置が製造できる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を、メモ
リ部とロジック部を有する集積回路（ＩＣ）を例として
説明する。

【００３１】第１実施形態 図１は、本発明の実施形態に係る半導体装置のメモリセ
ルアレイの回路図である。このメモリセルアレイ内に、
メモリセル（ＤＲＡＭゲインセル）ＭＣがマトリックス
状に配置されている。

【００３２】各メモリセルＭＣは、書き込みトランジス
タＴＷ、読み出しトランジスタＴＲおよびキャパシタＣ
ＡＰから構成される。書き込みトランジスタＴＷは、ゲ
ートが書き込みワード線ＷＷＬ１，ＷＷＬ２またはＷＷ
Ｌ３に接続され、ソース，ドレインの一方がビット線Ｂ
Ｌ１またはＢＬ２に接続されている。読み出しトランジ
スタＴＲは、ゲートが書き込みトランジスタＴＷのソー
ス，ドレインの他方に接続され、ソースがビット線ＢＬ
１またはＢＬ２に接続され、ドレインが電源電圧Ｖ_DDの
供給線に接続されている。キャパシタＣＡＰは、一方電
極が読み出しトランジスタＴＲと書き込みトランジスタ
ＴＷの接続中点に接続され、他方電極が読み出しワード
線ＲＷＬ１，ＲＷＬ２またはＲＷＬ３に接続されてい
る。このキャパシタＣＡＰの一方電極、および、これに
接続された読み出しトランジスタＴＲと書き込みトラン
ジスタＴＷの接続中点が、当該メモリセルＭＣの記憶ノ
ードＳＮをなす。

【００３３】図２〜図５に、メモリセルＭＣの読み出し
トランジスタＲＴとキャパシタＣＡＰの積層部分を製造
工程順に断面図で示す。なお、これらの図には、電源電
圧Ｖ_DDの供給線を半導体基板の不純物領域で形成し、ビ
ット線方向またはワード線方向の２セル間で共有させた
場合を示す。また、図６に、図５のＢ−Ｂ線に沿った９
０度異なる方向の断面図を示す。

【００３４】このメモリセル部分において、ｐ型半導体
基板（またはｐウエル）１の表面側に素子分離絶縁層が
形成され、図５に示すように、その周囲の能動領域上に
酸化シリコンなどからなるゲート絶縁膜２が成膜されて
いる。ゲート絶縁膜２上に、ｎ型不純物が導入されたポ
リシリコンなどからゲート電極３が形成されている。こ
のゲート電極３の間の半導体基板１の表面部分に、ｎ型
不純物が導入され、ソース不純物領域４とドレイン不純
物領域５が形成されている。ソース不純物領域４は、図
示しない箇所で上層のビット線に接続され、ドレイン不
純物領域５は、２セル間で共有された電源電圧Ｖ_DDの供
給線として機能する。

【００３５】このようにして構成された読み出しトラン
ジスタＲＴは、第１層間絶縁膜６内に埋め込まれてい
る。第１層間絶縁膜６のゲート電極３上部分には、記憶
ノードコンタクト用のプラグ７が埋め込まれている。プ
ラグ７は、たとえば、絶縁膜との界面にＴｉ系の密着層
を薄く介在させたタングステンなどからなる。

【００３６】この第１層間絶縁膜６上でプラグ７に接続
して、ＭＩＭ構造のキャパシタＣＡＰが形成されてい
る。

【００３７】すなわち、第１層間絶縁膜６上でプラグ７
に接続したキャパシタの下部電極８が、たとえば第１ア
ルミ配線層から形成されている。下部電極８は、たとえ
ば、矩形パターンにて個々のメモリセルごとに孤立して
配置されている。本実施形態における下部電極８は、断
面が三角形に形成されている。

【００３８】下部電極８および第１層間絶縁膜６の表面
が、キャパシタ誘電体膜１０で皮膜されている。キャパ
シタ誘電体膜１０は、酸化シリコン、窒化シリコンまた
はタンタル系の絶縁膜からなり、３０〜１００ｎｍ程度
の膜厚を有する。

【００３９】このキャパシタ誘電体膜１０を介して、少
なくとも下部電極８の傾斜面を覆うように、キャパシタ
ＣＡＰの上部電極１１が形成されている。上部電極１１
は、たとえば第２アルミ配線層から形成され、読み出し
ワード線ＲＷＬとして機能し、図５の断面と直交する方
向に平行ストライプ状に配線されている。このため、図
６の断面では、下部電極８同士の間を埋め込むように上
部電極１１が形成されている。

【００４０】このような構成のメモリセルの製造では、
まず、半導体基板１に図示しない素子分離絶縁層を形成
し、図２に示すように、ゲート絶縁膜２として、たとえ
ば、酸化シリコンの薄い膜を数ｎｍ〜十数ｎｍほど熱酸
化法により形成する。続けて、ポリシリコンをＣＶＤ法
により堆積する。この堆積の最中に、あるいはその後の
イオン注入により、ｎ型不純物をポリシリコンに添加す
る。ポリシリコン膜をパターンニングしてゲート電極３
を形成する。このパターンニングに用いたレジストを残
したまま、ゲート電極３の両側の半導体基板１の表面領
域にｎ型不純物をイオン注入法により導入する。レジス
トを除去後、活性化アニーリングを行うと、読み出しト
ランジスタＴＲが完成する。

【００４１】図３の工程では、読み出しトランジスタＴ
Ｒを埋め込むように第１層間絶縁膜６をＣＶＤ法により
堆積し、必要に応じて表面を平坦化する。第１層間絶縁
膜６に、ゲート電極３上に達する記憶ノードコンタクト
を開口させる。記憶ノードコンタクトを完全に埋め込む
ように、ポリシリコンまたはタングステンなどの導電物
質を全面に堆積し、表面から全面エッチング（エッチバ
ック）を行って、第１層間絶縁膜６上の不要部分を除去
する。これにより、個々の記憶ノードコンタクトに埋め
込まれたプラグ７が完成する。プラグ７上に接続したキ
ャパシタＣＡＰの下部電極８を、第１層間絶縁膜６上に
形成する。

【００４２】図７に、この下部電極の形成工程の詳細を
図示する。図７（Ａ）に示すように、プラグ７の表出箇
所を含む第１層間絶縁膜上の全面に導電膜８ａを堆積す
る。この導電膜８ａは、たとえば、下部電極を図示しな
いロジック部の配線層と一括に形成する場合に、通常、
アルミニウムの層の上下をＴｉ系の導電膜で挟む３層構
造を有する。最下層のＴｉ系導電膜はバリアメタル層、
最上層のＴｉ系導電膜は、アルミニウム層の反射防止膜
として機能する。

【００４３】導電膜８ａ上に、側面がラウンディングし
て断面がほぼ三角形となるレジストパターンＲを形成す
る。このようなレジスト形状は、レジストの種類のほ
か、フォトリソグラフィの露光、現像及び／又はベーキ
ングの条件を調整することによって実現可能である。

【００４４】このレジストパターンＲをエッチングマス
クとして、下地の導電膜８ａをエッチングする。このと
きのエッチングでは、その条件を調整して、たとえば、
レジストと導電膜８ａとのエッチング速度がほぼ同じ程
度になるようにし、エッチング終了時にレジストパター
ンＲがほぼ除去されるようにする。これにより、レジス
トパターンＲの形状が反映されて、プラグ７上に接続さ
れ断面が三角形の下部電極８が得られる。

【００４５】図４の工程では、下部電極８および第１層
間絶縁膜６の表面の全域に、たとえば、酸化シリコン、
窒化シリコンまたは酸化タンタルからなるキャパシタ誘
電体膜１０を、３０〜７０ｎｍほどＣＶＤ法により成膜
する。

【００４６】その後は、全面に、たとえば、Ｔｉ系導電
膜（バリアメタル層）、アルミニウム層、Ｔｉ系導電膜
（反射防止膜）の３層構造の導電膜をＣＶＤにより堆積
する。この導電膜を、下部電極８の傾斜面を覆う幅の平
行ストライプ状にパターンニングして、図５に示す上部
電極１１（読み出しワード線ＲＷＬ）を形成する。

【００４７】最後に、このような構成のメモリセルの動
作例を、図１を参照しながら説明する。データ保持時に
は、すべての書き込みワード線ＷＷＬ１，ＷＷＬ２およ
びすべての読み出しワード線ＲＷＬ１，ＲＷＬ２を接地
電位で保持する。また、図示しないディスチャージ回路
によりビット線ＢＬ１，ＢＬ２を接地電位に保持させ
る。

【００４８】読み出しのとき、ローレベルで保持されて
いた読み出しワード線（たとえばＲＷＬ２）にハイレベ
ルの読み出し電圧（たとえば、電源電圧Ｖ_DD）が印加さ
れる。これにより、読み出しワード線ＲＷＬ２に接続さ
れた全てのメモリセルにおいて、記憶ノードＳＮ電位、
すなわち読み出しトランジスタＴＲのゲート電位に応じ
て読み出しトランジスタＴＲがオンまたはオフする。た
とえば、“１”データ保持の場合のみ、読み出しトラン
ジスタＴＲがオンして、ビット線ＢＬ１またはＢＬ２が
電源電圧Ｖ_DDにより充電される。“０”データ保持の場
合、読み出しトランジスタＴＲがオフのままでビット線
に電位変化はない。

【００４９】この保持データに応じたビット線ＢＬ１ま
たはＢＬ２の電位変化がある程度生じた段階で、図示し
ないセンスアンプが活性化される。これにより、たとえ
ば、図示しないビット補線の電圧を参照電圧として、ビ
ット線ＢＬの電位差が電源電圧Ｖ_DDの振幅いっぱいまで
急激に開いて信号増幅が行われる。センスアンプにより
読み出されたデータは、図示しない列デコーダにより選
択されたものだけがデータ入出力線に送出され、外部に
出力される。

【００５０】リフレッシュ動作では、読み出しワード線
ＲＷＬ１，ＲＷＬ２をローレベルにし、続いて書き込み
ワード線ＷＷＬ１，ＷＷＬ２をハイレベルにする。する
と、たとえば、センスアンプで増幅されビット線ＢＬに
ラッチされている信号が、そのまま書き込みデータとし
て、オン状態の書き込みトランジスタＴＷを介して記憶
ノードＳＮに再書込みされる。

【００５１】データ書き換えのためには、書き込みワー
ド線ＷＷＬ１またはＷＷＬをハイレベルにして書き込み
トランジスタＴＷをオンさせる必要があるが、このとき
選択セルと同一書き込みワード線（たとえば、ＷＷＬ
２）に接続された全てのセル内で書き込みトランジスタ
ＴＷがオンしてしまう。したがって、これら選択セルと
同一行の非選択セルの記憶データを再現するには、新し
いデータを選択セルに書き込む前に、まず同一行のセル
全てのデータを、上記した方法で読み出す必要がある。
読み出されたデータは、たとえば、センスアンプによっ
てビット線上に元データとしてラッチされる。

【００５２】読み出し後、読み出しワード線（たとえ
ば、ＲＷＬ２）をハイレベルからローレベルに推移させ
る。その後、選択セルが接続されたビット線（たとえ
ば、ＢＬ１）のみ行デコーダで選択して、図示しない書
き込み用のラッチ回路に保持されていた新データを、強
制的に選択ビット線ＢＬ１に設定してラッチする。続い
て、書き込みワード線ＷＷＬ２をローレベルからハイレ
ベルに設定して、ビット線ＢＬ１，ＢＬ２にラッチされ
ていたデータを選択セルと同一行のセル全てに対し一斉
に書き込む。これにより、非選択セルでは元データが再
書き込みされ、選択セルは新データに書き換えられる。

【００５３】なお、メモリセルＭＣは図示のものに限定
されない。たとえば、ラッチデータを強制反転させる機
能を有する場合、読み出しトランジスタＴＲを電源電圧
Ｖ_DDの共通線ではなく接地線に接続させてもよい。ま
た、読み出しトランジスタＴＲおよび書き込みトランジ
スタＴＷの少なくとも一方をｐＭＯＳとしてもよい。さ
らに、ビット線を書き込み用と読み出し用に２本対で設
けてもよいし、ワード線を１本にする構成でもよい。こ
こでは詳細は省略するが、これらの変形例それぞれに適
した制御を行う。

【００５４】本実施形態に係る半導体装置１では、キャ
パシタ電極（下部電極８および上部電極１１）がロジッ
ク部の配線層と一括して形成されるため、ロジックプロ
セスとの整合性が高いという利点がある。したがって、
メモリ・ロジック混載としたことによる製造工程数の増
加が少なく、製造コストの大幅な増大、歩留りの低下を
防止できる構成となっている。

【００５５】この半導体装置１では、キャパシタＣＡＰ
の下部電極８は断面が三角形に形成されていることか
ら、下部電極８の離間幅は従来と同じでも、隣り合う下
部電極同士の結合容量は小さい。また、下部電極８の全
ての傾斜面がキャパシタ誘電体膜１０を介して上部電極
１１により覆われていることから、そのシールディング
効果により、横方向の結合容量は桁違いに小さくなる。
さらに、動作時に隣りの非選択セルの上部電極１１を基
準電位（たとえば接地電位）で保持することにより、上
記結合容量をほぼゼロにすることができる。以上より、
記憶ノードＳＮを成すキャパシタＣＡＰの下部電極８
が、周辺の他のセルの配線との容量結合により変動する
ことが有効に防止され、誤動作しにくい構造となってい
る。

【００５６】さらに、キャパシタＣＡＰの下部電極８に
順テーパの傾斜面を有するため、下部電極８間の隙間に
上部電極材料を十分に埋め込むことができるため、この
隙間部分で上部電極１１が断線したり、配線抵抗が極端
に大きくなることがない。

【００５７】なお、図５のキャパシタ構造は、マスク合
わせマージンを考慮しても上部電極１１が下部電極８の
傾斜面を必ず覆うようにして、実効的なキャパシタ面積
およびキャパシタ容量値が変化しないようにしたが、キ
ャパシタ構造もこの図に限定されない。

【００５８】図８および図９に、キャパシタ構造の変形
例を図５に対応した断面図により示す。これらの変形例
では、キャパシタＣＡＰの上部電極２０が、いわゆるダ
マシン法により第２層間絶縁膜９内に形成した溝配線で
形成されている。

【００５９】図４の工程の後に、下部電極８上に第２層
間絶縁膜９を厚く堆積し、必要に応じて表面を平坦化す
る。この第２層間絶縁膜９に、幅が下部電極８と同じか
やや広い程度の平行ストライプ状の開口部９ａを形成す
る。この開口部９ａを完全に埋め込むように上部電極用
の導電物質を厚く堆積し、その後、エッチバックにより
第２層間絶縁膜９の不要部分を除去する。これにより、
第２層間絶縁膜９の貫通溝（開口部９ａ）に埋め込まれ
た上部電極２０が形成される。

【００６０】このダマシン法では、溝配線により上部電
極２０を形成することから、第２層間絶縁膜９の貫通溝
（開口部９ａ）を形成する際のエッチングマスク層、た
とえばレジストパターンをフォトリソグラフィの解像限
界で形成した場合でも、その後のエッチング時にオーバ
ーエッチング量を調整すると、開口部９ａの幅を太く形
成できる。このため、図示のように、上部電極２０のラ
イン幅Ｌを大きく離間幅Ｓを小さくでき、その結果、上
部電極２０を下部電極８に対して十分余裕をもって重ね
合わせることができる。したがって、この変形例では、
キャパシタ蓄積容量値が最大値で安定する利点が得られ
る。また、上部電極２０による下部電極８のシールディ
ング効果が更に高くなるという利点もある。

【００６１】さらに、図９の変形例では、図３の下部電
極８形成後、この下部電極８をマスクにして下層の第１
層間絶縁膜６の表面を所定量エッチングにより削り、段
差６ａを形成している。このため、図９のように、上部
電極２０が下部電極８より下方まで延在する構成が得ら
れ、上記シールディング効果がさらに高められている。

【００６２】第２実施形態 図１０に、第２実施形態に係る半導体装置において、メ
モリセルＭＣの読み出しトランジスタＲＴとキャパシタ
ＣＡＰの積層部分を断面図で示す。また、図１１に、図
１０のＣ−Ｃ線に沿った９０度異なる方向の断面図を示
す。

【００６３】第２実施形態における下部電極３０は、断
面が台形に形成されている。下部電極３０の断面を台形
とすることは、たとえば、その形成時のフォトリソグラ
フィ加工技術の条件、すなわちレジストの種類のほか、
露光、現像、ベーキング及び／又はエッチングの条件を
第１実施形態の条件から変更することで達成できる。

【００６４】下部電極３０の断面を台形とすると、上記
第１実施形態と同様な効果に加え、このような断面形状
はロジック部の配線層としてより好ましいという利点が
ある。本実施形態においても、第１実施形態と同様にし
て、キャパシタ構造に関する種々の変形が可能である。

【００６５】

【発明の効果】本発明に係る半導体装置によれば、２ト
ランジスタ−１キャパシタ型のメモリセルにおけるキャ
パシタ電極を、ロジックプロセスとの整合性を高くする
ために上層配線層で形成した場合でも、記憶ノードとし
て機能するキャパシタの下部電極と、隣接したメモリセ
ルのキャパシタ下部電極あるいは上部電極との結合容量
が低減される。この容量結合による記憶ノード電位の変
動が抑制される結果、読み出しまたは書き込みトランジ
スタを正常動作させるための記憶ノード電位の電圧マー
ジンが拡大し、誤動作しずらくなる。また、下部電極に
よる凹部に上部電極材料を埋め込むことが容易になり、
上部電極の断線、配線抵抗の増大が有効に防止され、信
頼性が向上する。

【００６６】本発明に係る半導体装置の製造方法では、
上記した利点がある半導体装置を、下部電極形成時の条
件を変更するだけで、何ら特別の工程の追加なしに容易
に製造できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置のメモリセ
ルアレイの回路図である。

【図２】第１実施形態に係る半導体装置の製造におい
て、トランジスタ形成後を示す断面図である。

【図３】図２に続く、キャパシタ下部電極の形成後の断
面図である。

【図４】図３に続く、キャパシタ誘電体膜の成膜後の断
面図である。

【図５】図４に続く、キャパシタ上部電極の形成後の断
面図である。

【図６】図５のＢ−Ｂ線に沿った９０度異なる方向の断
面図である。

【図７】第１実施形態に係る半導体装置の製造におい
て、キャパシタ下部電極形成の詳細を示す要部断面図で
ある。

【図８】第１実施形態に係る半導体装置において、キャ
パシタ構造の第１変形例を示す断面図である。

【図９】第１実施形態に係る半導体装置において、キャ
パシタ構造の第２変形例を示す断面図である。

【図１０】第２実施形態に係る半導体装置の、キャパシ
タ上部電極の形成後の断面図である。

【図１１】図１０のＣ−Ｃ線に沿った９０度異なる方向
の断面図である。

【図１２】ＴＦＴを用いた従来の２トランジスタ−１キ
ャパシタ型ＤＲＡＭセルの平面図および断面図である。

【図１３】キャパシタ電極を上層配線層を用いて形成し
た従来の２トランジスタ−１キャパシタ型ＤＲＡＭセル
の要部断面図である。

【図１４】図１３のＡ−Ａ線に沿った９０度異なる方向
の断面図である。

【符号の説明】

１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、
４…ソース不純物領域、５…ドレイン不純物領域（電源
電圧の供給線）、６…第１層間絶縁膜、６ａ…断面、７
…プラグ、８，３０…下部電極、８ａ…導電膜、９…第
２層間絶縁膜、１０…キャパシタ誘電体膜、１１…上部
電極（ワード線）、２０…溝配線で形成した上部電極
（ワード線）、ＭＣ…ＤＲＡＭゲインセル（メモリセ
ル）、ＴＷ…書き込みトランジスタ、ＴＲ…読み出しト
ランジスタ、ＣＡＰ…キャパシタ、ＷＷＬ１等…書き込
みワード線、ＲＷＬ１等…読み出しワード線、ＢＬ１等
…ビット線、ＳＮ…記憶ノード、Ｖ_DD…電源電圧。

Claims (13)

【特許請求の範囲】
1. 【請求項１】ビット線と記憶ノードとの間に接続された
   書き込みトランジスタと、電源電圧の供給線とビット線
   との間に接続され、制御電極が上記記憶ノードに接続さ
   れた読み出しトランジスタと、上記記憶ノードとワード
   線との間に接続されたキャパシタとをメモリセル内に有
   する半導体装置であって、 上記キャパシタが、下部電極、キャパシタ誘電体膜、上
   部電極を積層させた構造を有し、 上記下部電極の側面が傾斜面となっている半導体装置。
2. 【請求項２】上記下部電極の断面形状が三角形である請
   求項１に記載の半導体装置。
3. 【請求項３】上記下部電極の断面形状が台形である請求
   項１に記載の半導体装置。
4. 【請求項４】上記下部電極の全ての傾斜面が、上記キャ
   パシタ誘電体膜を介して上記上部電極で覆われている請
   求項１に記載の半導体装置。
5. 【請求項５】メモリセルが、メモリセルアレイ内に行列
   状に複数配列され、 複数のワード線それぞれに、複数の上記メモリセルが接
   続され、 上記キャパシタの下部電極はメモリセルごとに分離され
   て配置され、 上記ワード線を兼用する上記上部電極が、上記キャパシ
   タ誘電体膜で上記下部電極と絶縁分離され、かつ下部電
   極の離間スペースを埋め込みながら一方向に配線されて
   いる請求項４に記載の半導体装置。
6. 【請求項６】上記キャパシタは、上記読み出しおよび書
   き込みトランジスタを埋め込んだ層間絶縁膜上、また
   は、さらに上層の層間絶縁膜上に形成されている請求項
   １に記載の半導体装置。
7. 【請求項７】上記メモリセルを含むメモリ部と、論理回
   路が形成されたロジック部とを有し、 上記下部電極および上記上部電極は、上記ロジック部に
   おける配線層と同じ導電材料からなる請求項６に記載の
   半導体装置。
8. 【請求項８】上記上部電極は、層間絶縁膜に埋め込まれ
   た溝配線からなる請求項１に記載の半導体装置。
9. 【請求項９】上面に上記下部電極が設けられた層間絶縁
   膜は、その下部電極周囲に一段低い段差が設けられ、 上記上部電極は、上記キャパシタ誘電体膜を介して当該
   段差の側面を覆う請求項１に記載の半導体装置。
10. 【請求項１０】ビット線と記憶ノードとの間に接続され
    た書き込みトランジスタと、電源電圧の供給線とビット
    線との間に接続され、制御電極が上記記憶ノードに接続
    された読み出しトランジスタと、上記記憶ノードとワー
    ド線との間に接続されたキャパシタとをメモリセル内に
    有する半導体装置の製造方法であって、 上記キャパシタの下部電極となる導電膜を成膜する工程
    と、 形成されるパターン側面が順テーパとなる条件を用い
    て、上記導電膜上にレジストパターンを形成する工程
    と、 上記レジストパターンの側面形状が反映されて傾斜面が
    形成される条件で、上記導電膜をエッチングし、上記下
    部電極となる膜をメモリセルごとに分離する工程とを含
    む半導体装置の製造方法。
11. 【請求項１１】上記レジストパターン形成、及び／又
    は、上記エッチングの条件を制御して、断面形状が三角
    形となるように上記下部電極を形成する請求項１０に記
    載の半導体装置の製造方法。
12. 【請求項１２】上記レジストパターン形成、及び／又
    は、上記エッチングの条件を制御して、断面形状が台形
    となるように上記下部電極を形成する請求項１０に記載
    の半導体装置の製造方法。
13. 【請求項１３】上記下部電極の表面に上記キャパシタ誘
    電体膜を成膜する工程と、 上記下部電極の全ての傾斜面を上記キャパシタ誘電体膜
    を介して覆うように、上記上部電極を形成する工程とを
    さらに有する請求項１０に記載の半導体装置の製造方
    法。