TWI557742B - 半導體記憶體裝置，其驅動方法及製造半導體裝置之方法 - Google Patents

半導體記憶體裝置，其驅動方法及製造半導體裝置之方法 Download PDF

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Description

半導體記憶體裝置，其驅動方法及製造半導體裝置之方法
本發明有關使用半導體之記憶體裝置。
具有使用半導體之許多記憶體裝置。例如，可給定動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可電性拭除及編程僅讀記憶體(EEPROM)、快閃記憶體、及其類似物。
在DRAM中，資料係藉由保持電荷於設置在記憶體胞格中的電容器之中而予以儲存。然而，即使當使用於開關的電晶體係在截止狀態之中時，微量的漏電流仍會產生於源極與汲極之間；因而，資料會在相對短的時間內(最長數十秒)失去。因此，資料需以一定的週期(通常數十毫秒)來加以重寫入(加以再新)。
在SRAM中，資料係藉由使用正反器電路的雙穩態而予以保持。雖然CMOS反相器係大致地使用於SRAM的正反器電路之中，但因為使用六個電晶體於一記憶體胞格中，所以SRAM之集積度會比DRAM的集積度更低。此外，當不供應電力時，會失去資料。
另一方面，在EEPROM或快閃記憶體中，所謂浮動閘極係設置於通道與閘極之間，且電荷係儲存於浮動閘極中，藉以保持資料。即使在停止對電晶體供應電源之後，儲存於該浮動閘極之中的電荷亦會被保持，此係該等記憶體為何會被稱作非揮發性記憶體的理由。例如，可針對快閃記憶體而參考專利文獻1。
在此說明書中，其實例係EEPROM及快閃記憶體之具有浮動閘極的記憶體係稱為浮動閘極非揮發性記憶體(FGNVM)。因為在一些層級之資料(多值之資料)可儲存於FGNVM中的一記憶體胞格之中，所以可使儲存容量變大。進一步地，因為接觸孔的數目可大大地減少於NAND型快閃記憶體中，所以集積度可增加至某一程度。
然而，在習知的FGNVM中，當對浮動閘極注入電荷或去除電荷時，需要高壓。由於此，並不能避免閘極絕緣膜之劣化，且無法無限地重複著寫入和拭除操作。進一步地，由於高壓的施加，所以在某一層級以上之集積度時會發生鄰接之記憶體胞格間的干擾；因此，需保持一定的距離於記憶體胞格之間。
[參考文件] [專利文獻]
[專利文獻1]日本公開專利申請案第S57-105889號
如上述地，習知之半導體記憶體裝置具有優點及缺點，且半導體裝置並不能符合所有必要的情形。在記憶體裝置中，第一優先序係較低的功率消耗。當功率消耗高時，用以供應電力之裝置的尺寸需變成更大，或在電池上的操作時間會縮短。而且，半導體元件會變熱；因而，可使元件的特徵劣化，且在某些情況中，會使電路損壞。此外，較佳地，在重寫入次數上並不受限制，且可執行十億次或更多次的重寫入係所欲的。不用多說地，高的集積度亦係必要的。
按照該等論點，DRAM在降低功率消耗上具有難度，因為漏電流會產生且再新係隨時地執行。相對地，在SRAM中，雖然可將功率消耗的問題解決至某一程度，但存在有其中無法增加集積度之另一問題，因為在一記憶體胞格中包含六個電晶體。此外，在FGNVM中，雖然功率消耗及集積度並不成為問題，但重寫入次數僅係十萬次或更少次。
鑑於上述，本發明實施例之第一目的在於達成以下三情形：用以保持記憶體之由記憶體胞格所消耗的功率係低於DRAM中所消耗之功率；使用於記憶體胞格中之電晶體的數目係五個或更少個；以及重寫入次數係十億次或更多次。進一步地，第二目的在於達成以下二情形：資料係無需電源供應地保持10小時或更久，較佳地，100小時或更久；以及重寫入次數係十億次或更多次。注意的是，在此說明書中，資料保持時間係指保持於記憶體胞格中之電荷數量減少至最初數量的90%時所需之時間。
在本發明的實施例中，除了上述目的之外，另一目的在於提供新穎的半導體裝置，具體而言，新穎的半導體記憶體裝置。再一目的在於提供新穎的半導體裝置，具體而言，新穎的半導體記憶體裝置之驅動方法。進一步地，又一目的在於提供新穎的半導體裝置，具體而言，新穎的半導體裝置，具體而言，新穎的半導體記憶體裝置之製造方法。本發明可達成上述該等目的的至少一者。
將簡單地敘述此說明書中所使用之術語。在此說明書中，當稱呼電晶體之源極及汲極的其中一者為源極時，則為便利起見，將稱呼另一者為汲極；惟，它們並無特殊之區別。因此，在此說明書中之源極可被選擇性地稱為汲極。
在本發明之第一構造中，一記憶體胞格包含：做為寫入電晶體之電晶體，其中在截止狀態中之源極與汲極間的漏電流低；另一電晶體(讀取電晶體)；以及電容器。進一步地，做為連接至該等者之佈線，係製備五種佈線，亦即，寫入字線、寫入位元線、讀取字線、讀取位元線、及偏壓線。
寫入電晶體之汲極係連接至讀取電晶體之閘極及電容器的一電極。進一步地，寫入電晶體之閘極係連接至寫入字線；寫入電晶體之源極係連接至寫入位元線；讀取電晶體之源極係連接至讀取位元線；讀取電晶體之汲極係連接至偏壓線；以及電容器的另一電極係連接至讀取字線。
在截止狀態中的寫入電晶體之中(在n通道電晶體之情況，其中閘極的電位係低於源極與汲極的電位之狀態中)，源極與汲極之間的漏電流係1×10-20A或更低，較佳地，1×10-24A或更低(在當該電晶體係在使用之中時的溫度(例如，25℃))，或1×10-20A或更低(在85℃時)。在一般矽半導體的情況中，很難以實現具有此一小數值之漏電流；然而，在藉由以較佳的情形來處理氧化物半導體所獲得的電晶體中，可達成此一數值。因此，較佳地使用氧化物半導體於該寫入電晶體。不用多說地，若可藉由另一方法，透過矽半導體或其他種類之半導體的使用，而使漏電流成為具有小於或等於上述之數值的值時，則並不排除該等半導體的使用。
雖然可使用各式各樣已知的材料做為氧化物半導體，但具有3電子伏特或更大，較佳地，大於或等於3電子伏特且小於3.6電子伏特之能隙的材料係所欲的。此外，所欲的是，使用其中電子親合力係4電子伏特，進一步較佳地，係大於或等於4電子伏特且小於4.9電子伏特的材料。在該等材料之中，其中載子濃度係小於1×1014/cm-3，較佳地，小於1×1011/cm-3之者係所欲的。
關於讀取電晶體，雖然在截止狀態中之源極與汲極間的漏電流上並無限制，但所欲的是，使用可高速操作之電晶體，以便增加讀取速率。較佳地，使用具有10奈秒或更少之開關速度的電晶體。進一步地，在寫入電晶體及讀取電晶體二者之中，閘極漏電流(閘極與源極之間或閘極與汲極之間的漏電流)需成為極低；而且，在電容器中，內部漏電流(電極之間的漏電流)需變低。較佳地，在當電晶體或電容器係在使用之中時的溫度(例如，25℃)，該等漏電流之每一者係1×10-20A或更低，進一步較佳地，係1×10-24A或更低。
所施加至讀取電晶體之閘極的電壓係根據讀取字線的電壓而改變，且成比例於(電容器的電容)/(讀取電晶體的閘極電容+電容器的電容)。因此，當電容器的電容係比讀取電晶體的閘極電容更大時，則可施加適當的電壓至讀取電晶體的閘極，而無需改變讀取字線的電壓太多。另一方面，當電容器的電容係比該閘極電容更小時，為了要施加接近於該適當電壓的電壓至讀取電晶體的閘極，則需相當大改變讀取字線的電壓。
因此，較佳地，電容器的電容係大於或等於讀取電晶體的閘極電容，進一步較佳地，係大於或等於讀取電晶體的閘極電容之二倍。較佳地，電容器的電容係10fF或更小，使得半導體記憶體裝置操作於高速度。
寫入字線、寫入位元線、讀取位元線、偏壓線、及讀取字線係以矩陣而配置；寫入字線係較佳地與寫入位元線正交，且讀取位元線係較佳地與偏壓線平行，使得可執行矩陣驅動。此外，寫入字線係較佳地與讀取字線平行。
具有上述構造之記憶體胞格的實例係描繪於第1A圖之中。在此，將敘述在第n列及第m行中的記憶體胞格。在第1A圖中，係描繪包含寫入電晶體Tr1(n，m)、讀取電晶體Tr2(n，m)、及電容器C(n，m)之記憶體胞格。此處，寫入電晶體Tr1(n，m)之汲極係連接至讀取電晶體Tr2(n，m)之閘極及電容器C(n，m)的一電極。
進一步地，寫入電晶體Tr1(n，m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n，m)之源極係連接至寫入位元線Rm；讀取電晶體Tr2(n，m)之源極係連接至讀取位元線Om；讀取電晶體Tr2(n，m)之汲極係連接至偏壓線Sm；以及電容器C(n，m)的另一電極係連接至讀取字線Pn。
在第1A圖中，寫入字線Qn係與讀取字線Pn平行，且寫入位元線Rm、讀取位元線Om、及偏壓線Sm係彼此互相平行。進一步地，寫入字線Qn及讀取字線Pn係與寫入位元線Rm、讀取位元線Om、及偏壓線Sm正交。
在第1B圖中，係描繪第n列及第m行中的記憶體胞格以及該記憶體胞格之周圍的一部分。如該圖所示地，每一列二佈線及每一行三佈線係必要的；因此，在N列及M行的矩陣中，(2N+3M)個佈線係必要的。
為了要使資料寫入於第1A圖中所描繪的記憶體胞格中，寫入電晶體Tr1(n，m)係藉由施加適當的電位至寫入字線Qn而導通。由於此時之寫入位元線Rm的電位，電荷會注入至寫入電晶體Tr1(n，m)之汲極側。在此時所注入之電荷的數量係根據寫入位元線Rm的電位、讀取電晶體Tr2(n，m)的閘極電容、以及電容器C(n，m)的電容、及其類似者而決定，且因此，結果一直與其中情形係相同的情況中幾乎相同，而變化很小。資料係以此方式而寫入。
然後，寫入電晶體Tr1(n，m)係藉由施加不同的適當電位至寫入字線Qn而關閉。在截止狀態中之流動於寫入電晶體Tr1(n，m)的源極與汲極間之電流係1×10-20A或更低，在該寫入電晶體Tr1(n，m)之汲極側的電荷可藉以照現狀地保持極長的時間。
當讀取資料時，係施加適當的電位至讀取字線Pn，且監測讀取電晶體Tr2(n，m)的狀態。例如，以下之二狀態係視為資料：其中並無電荷於寫入電晶體Tr1(n，m)的汲極側之狀態；以及其中具有正電荷於寫入電晶體Tr1(n，m)的汲極側之狀態。
同時，假定的是，讀取電晶體Tr2(n，m)係n通道電晶體；偏壓線Sm係保持於適當的正電位；以及低於或等於讀取電晶體Tr2(n，m)之臨限值的適當電位係施加至讀取字線Pn。
在其中並無電荷之狀態中，因為讀取電晶體Tr2(n，m)之閘極的電位係低於或等於該臨限值，所以讀取電晶體Tr2(n，m)係在截止狀態中。因而，在源極與汲極之間的電阻極高。因此，讀取位元線Om的電位與偏壓線Sm的電位係大大地不同。然而，當具有正電荷於寫入電晶體Tr1(n，m)的汲極側時，讀取電晶體Tr2(n，m)可在某些情況中導通，即使當讀取字線Pn的電位並未到達臨限值時亦然；從而，在某些情況中，讀取位元線Om的電位與偏壓線Sm的電位係相同的或極為接近的。在此方式中，可知道所保持之資料係何者。
藉由相同的原理，可知道對應於一記憶體胞格中所儲存之電荷數量的層級。在讀取時之電路係等效地描繪於第4A圖之中。藉由改變寫入時之寫入位元線Rm的電位，電荷Q之值係在四個層級(Q0、Q1、Q2、及Q3，其中Q0<Q1<Q2<Q3)。在讀取時，寫入電晶體Tr1(n，m)可視為絕緣體，且因此，與寫入字線Qn及寫入位元線Rm一起自圖式而省略。
依據電荷Q之值，讀取電晶體Tr2(n，m)的表觀特徵會改變。當讀取位元線Om的電位係0，偏壓線Sm的電位係VSH(>0)，且讀取字線Pn的電位改變時，流動於讀取電晶體Tr2(n，m)中的電流量會改變。此狀態係描繪於第4B圖之中。
在其中保持最大數量之電荷的情況中(Q=Q3)，即使當Vg係負時，足夠大的電流量會流動且讀取電晶體Tr2導通。例如，讀取電晶體Tr2係導通於當Vg=VP1時。為了要使讀取電晶體Tr2關閉，Vg需成為足夠大的負值(例如，VPL)。從左邊算起之第二曲線顯示其中電荷的數量係第二大的情況(Q=Q2)。此時，讀取電晶體Tr2係在當Vg=VP1時之關閉狀態中。另一方面，讀取電晶體Tr2係導通於當Vg=VP2時。在其中電荷的數量係第三大的情況中(Q=Q1)，讀取電晶體Tr2係在當Vg=VP2時之關閉狀態中；然而，讀取電晶體Tr2係導通於當Vg=VP3時。在其中Q=Q0的情況中，讀取電晶體Tr2係在即使當Vg=VP3時之關閉狀態中。
也就是說，藉由施加某些位準的電位至讀取字線Pn，則可知道所保持的電荷數量。首先，Vg=VPL。在此情況中，讀取電晶體Tr2係在關閉狀態中而不管所保持的電荷數量。然後，當Vg=VP1時，讀取電晶體Tr2係僅在當所保持之電荷數量係Q3時才導通。若該讀取電晶體Tr2係在此階段導通時，則可判斷所保持之電荷數量係Q3。
當Vg=VP2時，讀取電晶體Tr2係僅在當所保持之電荷數量係Q3或Q2時才導通。若該讀取電晶體Tr2係在此階段才初次導通時，則可判斷所保持之電荷數量係Q2。
當Vg=VP3時，讀取電晶體Tr2係僅在當所保持之電荷數量係Q3、Q2、或Q1時才導通。若該讀取電晶體Tr2係在此階段才初次導通時，則可判斷所保持之電荷數量Q1。若甚至在此階段，讀取電晶體Tr2仍未導通時，則可判斷電荷數量仍Q0。在此方式中，可寫入及讀取四層級(2位元)的資料。不用多說地，以同樣的方式，亦可寫入及讀取諸如八層級(3位元)的資料或16層級(4位元)的資料之更多更多的資料。
如上述地，為了要使得更多的資料係藉由使保持於記憶體胞格中之電荷數量成為複數個層級而予以儲存，使所保持之電荷數量的變化小係必要的。此係因為當電荷數量的變化大時，需使第4B圖中的VPL、VP1、VP2、及VP3之間的每一個能隙成為更大。依據本發明之第一構造的矩陣型半導體記憶體裝置係適用於此目的，因為所保持之電荷數量的變化小。
在本發明的第二構造中，寫入位元線係取代上述本發明之第一構造中的讀取位元線。具有此構造的記憶體胞格係描繪於第5A圖中。在此，將敘述第n列及第m行中之記憶體胞格做為實例。在第5A圖中，係描繪包含寫入電晶體Tr1(n，m)、讀取電晶體Tr2(n，m)、及電容器C(n，m)的記憶體胞格。寫入電晶體Tr1(n，m)之汲極係連接至讀取電晶體Tr2(n，m)之閘極及電容器C(n，m)的一電極。
進一步地，寫入電晶體Tr1(n，m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n，m)之源極係連接至寫入位元線Rm；讀取電晶體Tr2(n，m)之源極亦係連接至寫入位元線Rm；讀取電晶體Tr2(n，m)之汲極係連接至偏壓線Sm；以及電容器C(n，m)的另一電極係連接至讀取字線Pn。
在第5B圖中，係描繪第n列及第m行中的記憶體胞格以及該記憶體胞格之周圍的一部分。如該圖所示地，每一列二佈線及每一行二佈線係必要的；因此，在N列及M行的矩陣中，(2N+2M)個佈線係必要的。寫入位元線係取代本發明之第一構造的讀取位元線，而可藉以使佈線數目小於本發明之第一構造的佈線數目。
在本發明的第三構造中，上述本發明之第二構造中的偏壓線亦用作鄰接之行中的偏壓線。具有此結構的記憶體胞格係描繪於第14A圖中。在此，將敘述第n列及第(2m-1)行中之記憶體胞格以及第n列及第2m行中之記憶體胞格做為實例。在第14A圖中，係描繪包含寫入電晶體Tr1(n，2m-1)、讀取電晶體Tr2(n，2m-1)、及電容器C(n，2m-1)的記憶體胞格，以及包含寫入電晶體Tr1(n，2m)、讀取電晶體Tr2(n，2m)、及電容器C(n，2m)的記憶體胞格。
寫入電晶體Tr1(n，2m-1)之汲極係連接至讀取電晶體Tr2(n，2m-1)之閘極及電容器C(n，2m-1)的一電極；同樣地，寫入電晶體Tr1(n，2m)之汲極係連接讀取電晶體Tr2(n，2m)之閘極及電容器C(n，2m)的一電極。
進一步地，寫入電晶體Tr1(n，2m-1)之閘極及寫入電晶體Tr1(n，2m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n，2m-1)之源極及讀取電晶體Tr2(n，2m-1)之源極係連接至寫入位元線R2m-1；寫入電晶體Tr1(n，2m)之源極及讀取電晶體Tr2(n，2m)之源極係連接至寫入位元線R2m；讀取電晶體Tr2(n，2m-1)之汲極及讀取電晶體Tr2(n，2m)之汲極係連接至偏壓線Sm；以及電容器C(n，2m-1)的另一電極及電容器C(n，2m)的另一電極係連接至讀取字線Pn。也就是說，在第n列及第(2m-1)行中的記憶體胞格與在第n列及第2m行中的記憶體胞格分享偏壓線Sm。
在第14B圖中，係描繪第n列及第2m行中的記憶體胞格以及該記憶體胞格之周圍的一部分。如該圖所示地，每一列二佈線及每二行三佈線係必要的；因此，在N列及2M行的矩陣中，(2N+3M)個佈線係必要的。在相同標度的矩陣中，於本發明之第一構造的情況中，(2N+6M)個佈線係必要的；在本發明之第二構造的情況中，(2N+4M)個佈線則係必要的。當在本發明之第二構造中的偏壓線亦以上述方式而用作鄰接行中的偏壓線時，則佈線數目可很小於本發明之第二構造中的佈線數目。
雖然在上文敘述三個構造做為用以達成該等目的之手段，但不同的解決方式亦係揭示於此說明書之中。進一步地，該等目的亦可藉由對上述三個構造做成明顯於熟習本項技藝之該等人士的修正，或可藉由用以達成此說明書中所揭示之該等目的的任何其他手段來予以達成。因此，用以達成該等目的之手段並未受限於上述該三個構造。
藉由使用上述該等構造的任一者，可達成上述該等目的的至少一者。在上述該等構造的每一者中，因為寫入操作係藉由普通地開啟或關閉電晶體而予以執行，所以絕緣膜劣化的問題不會發生。因此，在上述該等構造中之重寫入次數可變大。藉由使情形最佳化，則即使在執行重寫入十億次之後，電晶體之主要特徵(臨限電壓、導通狀態電流、S值、或類似者)的改變仍在測量誤差之範圍中，或僅小於1%。
第15圖係圖形，顯示習知FGNVM的記憶體胞格與具有本發明第一構造的記憶體胞格間之讀取電晶體的臨限值由於重寫入而改變的比較。在FGNVM的記憶體胞格中，當重寫入之次數超過1000時，則臨限值明顯地開始改變而不管寫入資料“0”(亦即，電子並不注入至浮動閘極)或寫入資料“1”(亦即，電子注入至浮動閘極)。當重寫入之次數係10000時，則當寫入資料“0”時的臨限值與當寫入資料“1”時的臨限值之間的差異係3伏或較小。另一方面，在具有本發明第一構造的記憶體胞格中，從開始起，並未發現明顯的改變，即使在執行重寫入十億次之後亦然。
第16圖係圖形，顯示習知FGNVM的記憶體胞格與具有本發明第一構造的記憶體胞格間之電晶體的電導由於重寫入而改變的比較。在FGNVM的記憶體胞格中，當重寫入之次數超過100時，則電導會明顯地開始減少。當重寫入之次數係10000時，則電導係開始時之電導的20%或更小。此意指電晶體的導通電阻增加。換言之，當重寫入之次數增加時，則記憶體胞格的回應速度會減少。另一方面，在具有本發明第一構造的記憶體胞格中，從開始起，並未發現明顯的改變，即使在執行重寫入十億次之後亦然。因此，在依據本發明實施例之半導體記憶體裝置中的重寫入次數上，並不具有實質的限制。
本發明之實施例亦顯示可儲存資料之週期期間的優異特徵。電荷可藉由使所使用之電晶體在截止狀態中之源極與汲極間的漏電流、閘極漏電流、及電容器中的內部漏電流符合上述情形，而保持10小時或更久，較佳地，100小時或更久。此外，藉由使情形最佳化，而可將電荷保持一個月或更久，或一年或更久。
在其中電荷係由於漏電流而降低的情況中，再新可與習知之DRAM相似地執行；再新之間的間距係根據可保持電荷之週期期間而決定。在其中電荷係如上述地保持長的週期之情況中，例如僅只一個月一次或一年一次的再新則係必要的。而且，並不需要習知DRAM之中所需的頻繁再新；因而，可降低半導體記憶體裝置的功率消耗。
注意的是，在習知之DRAM中，每次當讀取資料時，將再次地需要資料的寫入操作；相反地，在依據本發明實施例之半導體記憶體裝置中，該操作則並非必要的，因為資料不會由於讀取資料之操作而失去。此一特性可僅實現於SRAM中；然而，在依本發明實施例的半導體記憶體裝置中，使用於一記憶體胞格中之電晶體的數目可為五個或更少，典型地，係二個，而比習知SRAM的情況中之電晶體的數目更少。再者，當該等電晶體的其中一者係以薄膜形狀而使用氧化物半導體來予以形成時，可獲得增大的集積度，因為可將該電晶體堆疊於習知的矽半導體之上。
在本發明之實施例中，可降低記憶體胞格之必要電容的絕對值；因此，可增加集積度。例如，在DRAM中，至少30fF的電容係必要的，因為除非記憶體胞格之電容係幾乎相等於或大於佈線電容，否則操作會受到干擾。然而，電容係成比例於面積。在其中集積度增加的情況中，一記憶體胞格的面積會減少；因而，無法確保必要的電容。針對此理由，大的電容需藉由使用特別的形狀或特別的材料而在DRAM之中被獲得。
相反地，在本發明實施例中之電容器的電容可藉由對讀取電晶體之閘極電容的相對比例而決定。亦即，當增加集積度時，讀取電晶體的閘極電容會減少；因而，在電容器中所必要的電容亦可以以相同的比例而減少。因此，即使當增加集積度時，亦可使用在基本上具有相同構造的電容器。
進一步地，在具有上述構造的半導體記憶體裝置中，並不需要FGNVM中之用於寫入及拭除所需的高壓。在FGNVM中，就集積度而言，所謂快閃記憶體(特別地，NAND型快閃記憶體)係優於SRAM及DRAM；然而，為了要重寫入資料於甚至一記憶體胞格之中，仍必須使用高壓來集體地拭除預定區域之中的資料。在此方面，於依據本發明實施例之半導體記憶體裝置中，寫入(重寫入)係每一列地執行，且因此，可透過最小必要的操作而完成。
進一步地，因為在FGNVM中之電荷係在熱不平衡的狀態中，以一方向而注入至浮動閘極，所以電荷數量的變化大。而根據保持於浮動閘極中之電荷數量的複數個層級之資料則可加以儲存。然而，當考慮到電荷數量之變化時，大約在四層級(2位元)左右之資料係通用的。為了要儲存更多位元的資料，必須使用更高的電壓。
相反地，在本發明的實施例中，電荷係可逆地注入，且因而變化小；例如，由於電荷的注入而在讀取電晶體之臨限值中的變化可係0.5伏或更小。因此，可在更窄之電壓範圍內保持更多層級的資料於一記憶體胞格之中；因此，可降低用於寫入或讀取的電壓。例如，用以寫入或讀取4位元(16層級)之資料的電壓可係10伏或更低。
因為在本發明之實施例中所使用的電壓係相對地低，所以諸如與鄰接元件之相互干擾或對鄰接元件之信號的漏洩之現象會比在FGNVM中更少可能發生。
為了要進一步增加本發明之此功效，所使用的電晶體之S值可在當該電晶體係在使用之中時的溫度時，大於或等於59 mV/dec且小於或等於70 mV/dec，較佳地，大於或等於59 mV/dec且小於或等於63 mV/dec。以此方式，可降低整個半導體記憶體裝置中之臨限值的變化係理所當然的。尤其，當寫入電晶體具有在上述範圍中的S值時，在寫入資料時之電荷數量的變化會變小。此外，當讀取電晶體具有在上述範圍中的S值時，將在讀取時被施加至讀取字線的電位可透過短的間距來加以設定。在處理多值資料於半導體記憶體裝置中的情況中，該等特性係有利的。
在下文中，將參照圖式來敘述實施例。然而，該等實施例可以以各式各樣的模式而予以實施。熟習於本項技藝之該等人士將立即理解的是，模式及細節可以以各式各樣的方式來加以改變，而不會背離本發明之精神和範疇。因此，本發明不應被解讀為受限於下文該等實施例之說明。注意的是，在下文所述之本發明的構造中，相同的部分或具有相似功能的部分係藉由相同的參考符號而表示，且其詳細說明不再重複。
進一步地，在下文所述的實施例中，為易於瞭解起見，脈波之時序、寬度、高度、或其類似者係解說成具有固定值；然而，在本發明之精神的考慮中，可易於理解的是，脈波的時序無需一定要同步，或脈波之寬度或高度亦無需一定要被固定。
[實施例1]
在此實施例中，將敘述第1A及1B圖中所描繪之半導體記憶體電路的操作。在此，寫入電晶體Tr1及讀取電晶體Tr2二者均係n通道電晶體。首先，將參照第2A及2B圖來敘述寫入方法。在寫入時，讀取位元線(…，Om-1，Om，Om+1，…)、偏壓線(…，Sm-1，Sm，Sm+1，…)、及讀取字線(…，Pn-1，Pn，Pn+1，…)係保持於恆定。雖然電位可根據佈線的種類而有所不同，但此時，任一佈線的電位係設定為0伏。
在此狀態中，脈波係順序施加至寫入字線(…，Qn-1，Qn，Qn+1，…)，以致使寫入電晶體開啟/關閉。在此，當未施加脈波時之寫入字線的電位係VQL，且該脈波的電位係VQH。如第2A圖中所描繪地，藉由順序地施加脈波於每一列中，寫入電晶體係每一列地開啟/關閉。脈波持續的時間可考慮寫入電晶體的特徵而決定。
雖然在圖式中係防止施加脈波的週期期間彼此互相重疊，但例如，施加至Qn-1之脈波的週期期間可與施加至Qn之脈波的週期期間部分地重疊。此外，VQL需低於或等於寫入電晶體Tr1的臨限值，且可設定為例如，-2伏特。進一步地，VQH需高於或等於寫入電晶體Tr1的臨限值，且可設定為例如+2伏特。
此時，信號係施加至寫入位元線(…，Rm-1，Rm，Rm+1，…)。所施加至寫入位元線的信號包含複數個脈波，且該等脈波的高度可係各式各樣的。在此，該等脈波具有四位準之高度VRL、VRL+α、VRL+2α、及VRL+3α(α>0)。該等脈波並不與對寫入字線之該等脈波完全地同步，但對寫入位元線之該等脈波的施加係較佳地在起動對寫入字線之該等脈波的施加之後的預定週期(τ1)之後起動。進一步地，對寫入位元線之該等脈波的施加係較佳地在停止對寫入字線之該等脈波的施加之後的預定週期(τ2)之後停止。在此，可將τ1及τ2設定使得τ1<τ2或τ1>τ2；然而，針對電路之設計，較佳地，將它們設定使得τ1=τ2。
在第n列及第m列中之記憶體胞格的狀態係描繪於第2B圖中。在此，寫入字線Qn的電位係VQH，且因而，寫入電晶體Tr1(n，m)係在導通狀態之中。因此，寫入電晶體Tr1(n，m)的汲極(亦即，讀取電晶體Tr2(n，m)的閘極)係在此時之寫入位元線Rm的電位VRL+3α或在接近此電位的電位。
在每一個記憶體胞格中之電位係以此方式而決定。根據每一個記憶體胞格中之電位，可決定寫入電晶體Tr1之每一者的汲極側所產生之電荷的數量。在此，當對應於電位VRL之電荷的數量係Q0，對應於電位VRL+α之電荷的數量係Q1，對應於電位VRL+2α之電荷的數量係Q2，以及對應於電位VRL+3α之電荷的數量係Q3時，在該等記憶體胞格的每一者中之電荷的數量係顯示於第1表中。
電荷數量Q0、電荷數量Q1、電荷數量Q2、及電荷數量Q3對應於已參照第4B圖所敘述之該等者。上述電荷可保持極長的時間(10小時或更久)。
接著，將參照第3A及3B圖來敘述讀取方法。如第3B圖中所描繪地，在讀取時，係施加恆定的電位至寫入字線(…，Qn-1，Qn，Qn+1，…)以及寫入位元線(…，Rm-1，Rm，Rm+1，…)。施加低於或等於寫入電晶體之臨限值的電位至寫入字線係必要的。雖然寫入字線的電位係保持於VQL且寫入位元線的電位係保持於VRL，但可將該等線保持於另一電位。
進一步地，偏壓線(…，Sm-1，Sm，Sm+1，…)亦係保持於恆定電位VSH。例如，可將該電位VSH設定為+1伏。此外，具有適當大小的負載(電阻器)係連接至讀取位元線(…，Om-1，Om，Om+1，…)的末端，且該負載的一端係保持於恆定的電位(在此，0伏)。
除了當施加脈波之外，讀取字線的電位係保持於VPL。然後，如第3A圖中所描繪地，脈波係順序施加至讀取字線(…，Pn-1，Pn，Pn+1，…)。首先，最初之脈波的高度係VP1，且該脈波係施加至所有列；接著，在VP2之高度的脈波係依序施加至該等讀取字線。然後，在VP3之高度的脈波係依序施加至該等讀取字線。讀取係以此方式而執行。在上述說明中，VPL、VP1、VP2、及VP3對應於已參照第4B圖所敘述之該等者。
透過上述該等步驟，讀取電晶體Tr2係由於該等脈波的施加而在某些情況中導通。例如，如已參照第4B圖所敘述地，透過最低之VP1高度的脈波而導通的係其中電荷數量為Q3之記憶體胞格的讀取電晶體Tr2；因此，具有電荷數量Q3的記憶體胞格可藉由觀察讀取位元線(…，Om-1，Om，Om+1，…)的電位而被指明。此係因為當讀取電晶體Tr2導通時，讀取位元線的電位會變成接近於偏壓線的電位。
在第3A圖中，於當施加脈波至讀取字線Pn-1時的時候，讀取位元線Om+1的電位會增加(脈波產生)；於當施加脈波至讀取字線Pn時的時候，讀取位元線Om的電位會增加。由此事實來看，可指明的是，在第(n-1)列及第(m+1)行中的記憶體胞格之中的電荷數量以及在第n列及第m行中的記憶體胞格之中的電荷數量係Q3。
接著，在其中施加VP2高度的脈波至讀取字線的情況中，其中電荷數量係Q3或Q2之記憶體胞格的讀取電晶體會導通；因而，可以以相似的方式來知道該等記憶體胞格之何者具有電荷數量Q3或Q2。而且，同樣地，在其中施加VP3高度的脈波至讀取字線的情況中，讀取位元線的電位會根據電荷數量而改變。
因而，完成讀取。將每一個記憶體胞格中之脈波的產生次數記錄，則可藉以知道寫入於記憶體胞格中的資料。例如，在第3A圖中，於第n列及第m行中之記憶體胞格中，脈波係產生三次以供一讀取操作之用。此係因為所保持的電荷係Q3，以致使讀取電晶體Tr2回應於所施加至讀取字線Pn之所有脈波而導通，且讀取位元線Om的電位變成接近於偏壓線Sm的電位。
另一方面，在第(n+1)列及第(m-1)行中的記憶體胞格中，並無脈波產生。此係因為在記憶體胞格中的電荷數量係最小的Q0，且甚至透過最高脈波之VP3高度的脈波亦無法使讀取電晶體Tr2導通之故。在該等記憶體胞格的每一者之中所產生的脈波數目之合計結果係顯示於第2表之中。以此方式，可讀取每一個記憶體胞格之中所儲存的資料。雖然在上述實例中，資料係每一列地順序讀取，但亦可以以同樣的方式而僅讀取特定之記憶體胞格中的資料。
[實施例2]
在此實施例中，將敘述第5A及5B圖中所描繪之半導體記憶體電路的操作。在此，寫入電晶體Tr1及讀取電晶體Tr2二者均係n通道電晶體。在此實施例中，實施例1中之寫入位元線取代讀取位元線。如上述地，藉由使用此構造，可使半導體記憶體裝置的佈線數目小於實施例1中之佈線數目。
寫入方法係與實施例1中之寫入方法幾乎相同。偏壓線(…，Sm-1，Sm，Sm+1，…)及讀取字線(…，Pn-1，Pn，Pn+1，…)係保持於恆定的電位。雖然電位可根據佈線的種類而有所不同，但此處係將任一佈線的電位設定為0伏。
然後，脈波係如第2A圖中所描繪地施加至寫入字線(…，Qn-1，Qn，Qn+1，…)，以致使寫入電晶體開啟或關閉。同時，信號係施加至寫入位元線(…，Rm-1，Rm，Rm+1，…)，以致使資料寫入於記憶體胞格中。與實施例1相似地，保持於每一個記憶體胞格之中的電荷數量係顯示於第1表中。
接著，將參照第6A及6B圖來敘述讀取方法。在下文之實例中，資料係每一列地順序讀取；惟，亦可以以同樣的方式而僅讀取特定之記憶體胞格中的資料。如第6B圖中所描繪地，在讀取時，係施加恆定的電位至寫入字線(…，Qn-1，Qn，Qn+1，…)。施加低於或等於寫入電晶體之臨限值的電位至寫入字線係必要的。雖然寫入字線的電位係在此保持於VQL，但可將該線保持於另一電位。
進一步地，偏壓線(…，Sm-1，Sm，Sm+1，…)亦係保持於恆定電位VSH。例如，可將該電位VSH設定為+1伏。此外，具有適當大小的負載(電阻器)係連接至寫入位元線(…，Rm-1，Rm，Rm+1，…)的末端，且該負載的一端係保持於恆定的電位(在此，0伏)。
除了當施加脈波之外，讀取字線(…，Pn-1，Pn，Pn+1，…)的電位係保持於VPL。然後，如第6A圖中所描繪地，脈波係順序施加至讀取字線(…，Pn-1，Pn，Pn+1，…)。首先，最初之脈波的高度係VP1，且該脈波係施加至所有列；接著，在VP2之高度的脈波係依序施加至該等讀取字線。然後，在VP3之高度的脈波係依序施加至該等讀取字線。讀取係以此方式而執行。在上述說明中，VPL、VP1、VP2、及VP3對應於已參照第4B圖所敘述之該等者。
此時，藉由監測寫入位元線Rm的電位，可知道回應於對讀取字線的脈波之讀取電晶體Tr2的狀態(導通狀態或截止狀態)。細節係與實施例1中之該等細節相同，且因而，予以省略。
[實施例3]
在此實施例中，將敘述實施例2中所描述之半導體記憶體裝置的形狀和製造方法。在此實施例中，包含鋅和銦的氧化物半導體係使用於寫入電晶體Tr1，以及單晶矽半導體係使用於讀取電晶體Tr2。因此，寫入電晶體Tr1係堆疊於讀取電晶體Tr2之上。
也就是說，使用設置於單晶矽基板上之單晶矽半導體的絕緣閘極電晶體係使用做為讀取電晶體Tr2，以及其中使用氧化物半導體於半導體層的電晶體係形成於其上，做為寫入電晶體Tr1。注意的是，雖然其中半導體記憶體裝置係形成於單晶矽基板上的實例係敘述於此實施例中，但半導體記憶體裝置可選擇性地設置於另一種類的半導體基板或絕緣基板之上。
在此實施例中之半導體記憶體裝置的記憶體胞格之佈局的實例係描繪於第7A至7C圖之中。在第7A圖中，係描繪設置於單晶矽基板上的主要佈線、主要電極、及其類似物。元件分離區102係形成於該基板上。進一步地，包含導電材料之佈線、摻雜之矽、及其類似物係形成於除了元件分離區102之外的區域中，且部分地用作讀取電晶體Tr2的源極106a及汲極106b。由汲極106b所延伸出之佈線用作偏壓線。源極106a及汲極106b係透過讀取電晶體Tr2的閘極電極104，而彼此互相分離。寫入位元線109b係連接至源極106a。
集中在使用形成於第7A圖之電路上的氧化物半導體之電晶體上的主要佈線、主要電極、及其類似物係描繪於第7B圖中。形成具有島狀形狀的氧化物半導體區110、寫入字線112a、及讀取字線112b。寫入字線112a的一部分與氧化物半導體110重疊，且用作寫入電晶體Tr1的閘極電極。氧化物半導體區110係連接至下方層之中的閘極電極104。進一步地，電容器係形成於其中讀取字線112b與閘極電極104重疊的部分之中。
可與將於稍後被形成之氧化物半導體膜形成歐姆接觸的材料係較佳地做為閘極電極104之材料。此材料的實例係其中功函數W係與氧化物半導體之親合力Φ(氧化物半導體之傳導帶的最下端與真空能階之間的能隙)幾乎相同或更小的材料。換言之，W<Φ+0.3[電子伏特]可符合要求。例如，可給定鈦、鉬、及氮化鈦。
第7C圖描繪其中第7A圖中所描繪的構造與第7B圖中所描繪的構造重疊之構造。在第7C圖中，該等構造係彼此互相偏移少許，以便看到該重疊。注意的是，在整個第7A至7C圖中，點A、B、及C表示相同的位置。雖然可適當選擇該等元件的設計準則，但較佳的是，每一個電晶體的通道寬度係大於或等於10奈米且小於或等於0.4微米，且其之通道長度係大於或等於10奈米且小於或等於0.4微米，以供集積度的增加之用。
雖然在第7A至7C圖之中，其中讀取字線112b與閘極電極104重疊的部分(亦即，電容器)中之讀取字線112b的寬度與寫入電晶體之寫入字線的寬度係幾乎相同，但較佳地，在該部分中之讀取字線112b的寬度係大於或等於0.5倍且小於或等於1.5倍之寫入電晶體之寫入字線的寬度。
在下文中，將敘述具有上述構造之半導體記憶體裝置的製造方法。第8A至8D圖及第9A至9D圖係沿著第7A至7C圖中之穿過點B而鏈接點A至點C的線所取得的橫剖面視圖。首先，透過已知之半導體製造技術的使用，在單晶矽基板101之上，如第8A圖中所描繪地形成以下之元件：元件分離區102；源極106a及汲極106b，其各自具有摻雜之矽區(摻雜區)；閘極絕緣膜103；以及閘極電極104。注意的是，雖然二閘極電極104係描繪於第8A圖之中，但從第7A及7C圖顯而易見的是，它們係一連續的閘極電極。
側壁可設置於閘極電極104的側表面上。較佳地，閘極絕緣膜103的厚度係10奈米或更大，使得可抑制漏電流的產生。為了要使閘極電容小於將於稍後被形成之電容器的電容，具有相對低的電介質常數之諸如氧化矽的材料係較佳地使用做為閘極絕緣膜103之材料。
在各自具有雜質區的源極106a及汲極106b之上，可設置矽化物區105a及矽化物區105b，使得導電率增加。在此說明書中，源極106a及汲極106b意指包含以此方式所形成之矽化物區的區域。此外，如上述地，汲極106b用作偏壓線的一部分。
然後，形成層間絕緣體107。該層間絕緣體107可形成為單層或多層，且可包含應力襯墊，用以造成電晶體之通道中的畸變。層間絕緣體107係藉由化學機械研磨(CMP)而平坦化。然後，如第8B圖中所描繪地，到達矽化物區105a之似刻槽開口108係形成於該層間絕緣體107之中。該似刻槽開口108的深度係較佳地大於或等於2倍且小於或等於4倍之閘極電極104的高度。注意的是，該似刻槽開口108係形成以供第7A及7C圖中之寫入位元線109b的形成之用。
接著，沈積包含導電材料之單層或多層的膜109。如第8C圖中所描繪地，選擇其中允許該膜109完全地充填及覆蓋該似刻槽開口108的厚度和沈積方法。做為該導電材料，其中可與將於稍後被形成之氧化物半導體膜形成歐姆接觸的材料係較佳的，此係與閘極電極104的情況相似。
然後，包含導電材料之膜109係藉由各向異性乾蝕刻法而予以蝕刻。此時，如第8D圖中所描繪地，該蝕刻係執行使得包含導電材料而位於層間絕緣體107上之膜109的一部分被全部地蝕刻掉，且在似刻槽開口108中之膜109保留。包含導電材料且保留於似刻槽開口108中之膜109a的表面之最下方部分係定位為高於閘極電極104的最高部分。當似刻槽開口108的深度係小於2倍之閘極電極104的高度時，則在上述蝕刻步驟中，於某些情況中，可將包含導電材料且保留於似刻槽開口108中之膜109a定位為低於閘極電極。此狀態並未被偏好於稍後的步驟之中。
之後，層間絕緣體107、閘極電極104、及包含導電材料的膜109a係藉由CMP法而予以平坦化及蝕刻，藉以形成如第9A圖中所描繪之具有幾乎相同高度的導電表面之閘極電極104及寫入位元線109b。然後，為了要降低包含於層間絕緣體107之表面附近的氫，係執行使用氬電漿之表面處理。當層間絕緣體107中之氫濃度低時，則無需一定要該表面處理。
然後，藉由濺鍍法而形成具有3奈米至30奈米之厚度的氧化物半導體膜。可使用除了濺鍍法之外的方法做為用以形成氧化物半導體膜的方法。較佳地，氧化物半導體包含鋅和銦。在該氧化物半導體膜中之氫濃度可低於1×1018cm-3，較佳地低於1×1016cm-3，以便增加半導體記憶體裝置的可靠度。
具有島狀形狀的氧化物半導體區110係藉由蝕刻氧化物半導體膜而形成。氧化物半導體區110可接受熱處理，使得半導體特徵增進。因而，閘極電極104與氧化物半導體區110彼此互相接觸，且寫入位元線109b與氧化物半導體區110彼此互相接觸。
然後，閘極絕緣膜111係藉由諸如濺鍍法之已知的沈積方法而形成，如第9B圖中所描繪地。為了要使漏電流的產生降低，較佳地，閘極絕緣膜111的厚度係10奈米或更大，且較佳地，在該閘極絕緣膜中之氫濃度係1×10-19cm-3或更小。
可將氧化矽、氧化鋁、氧化鉿、氧化鑭、氮化鋁、或其類似物使用於閘極絕緣膜。閘極絕緣膜111係使用閘極電極104及讀取字線112b所形成之電容器的電介質，且係較佳地使用具有10或更大之相對電容率的材料所形成，以致使電容器的電容比電晶體的閘極電容更大。熱處理可在形成閘極絕緣膜之後執行，以便增進氧化物半導體區110的特徵。
之後，如第9C圖中所描繪地，寫入字線112a及讀取字線112b係使用導電材料而形成。寫入字線112a的一部分用作使用氧化物半導體之電晶體的閘極電極。做為寫入字線112a及讀取字線112b的材料，其中功函數係比氧化物半導體之電子親合力更大0.5電子伏特或更多的材料係較佳的。例如，可給定鎢、金、鉑、p型矽、及其類似物。
基本元件構造係透過上述該等步驟而完成。之後，形成單層薄膜或多層薄膜之層間絕緣體113。透過上述步驟，如第9D圖中所描繪地，可製造出包含寫入電晶體114、電容器115、及讀取電晶體116之半導體記憶體裝置的記憶體胞格。
形成其中做為電介質的閘極絕緣膜111係設置於閘極電極104與讀取字線112b之間的電容器。該電容器的電容係藉由閘極電極104與讀取字線112b之重疊部分的大小而決定；該電容器的面積係較佳地大於或等於100平方奈米且小於或等於0.01平方微米。
從半導體記憶體裝置的集積度之增加的觀點，電容器的面積係較佳地小於或等於2倍之藉由讀取電晶體116之通道寬度和通道長度所決定的面積S，較佳地，大於或等於該面積S的十分之一且小於該面積S。
[實施例4]
在此實施例中，將敘述與實施例3中所敘述之製造方法不同的製造方法。在此實施例中之半導體記憶體裝置的記憶體胞格之佈局的實例係描繪於第10A至10C圖之中。基本構造係與第7A至7C圖中所描繪的構造相同。在第10A圖中，係描繪設置於單晶矽基板上的主要佈線、主要電極、及其類似物。元件分離區202係形成於該基板上。進一步地，包含導電材料之區域、摻雜之矽、及其類似物係形成於除了元件分離區202之外的區域中，且部分地用作讀取電晶體Tr2的源極206a及汲極206b。
源極206a及汲極206b係透過讀取電晶體Tr2的閘極電極209a而彼此互相分離。寫入位元線209b係連接至源極206a。偏壓線209c係連接至汲極206b。寫入位元線209b及偏壓線209c係嵌入於層間絕緣體中所形成的刻槽之中。
集中在使用形成於第10A圖之電路上的氧化物半導體之電晶體上的主要佈線、主要電極、及其類似物係描繪於第10B圖中。形成具有島狀形狀的氧化物半導體區210、寫入字線212a、及讀取字線212b。寫入字線212a的一部分與氧化物半導體區210重疊，且用作寫入電晶體Tr1的閘極電極。進一步地，氧化物半導體區210係連接至下方層之中的閘極電極209a。進一步地，電容器係形成於其中讀取字線212b與閘極電極209a重疊的部分中。
第10C圖描繪其中第10A圖中所描繪的構造與第10B圖中所描繪的構造重疊之構造。在第10C圖中，該等構造係彼此互相偏移少許，以便看到該重疊。注意的是，在整個第10A至10C圖中，點A、B、及C表示相同的位置。
在下文中，將敘述具有上述構造之半導體記憶體裝置的製造方法。第11A至11D圖及第12A至12D圖係沿著第10A至10C圖中之穿過點B而鏈接點A至點C的線所取得的橫剖面視圖。首先，透過已知之半導體製造技術的使用，在單晶矽基板201之上，如第11A圖中所描繪地形成以下之元件：元件分離區202；源極206a及汲極206b，其各自具有摻雜之矽區(摻雜區)；閘極絕緣膜203；以及虛擬閘極204。在源極206a及汲極206b之上，可設置矽化物區205a及矽化物區205b，使得導電率增加。側壁可設置於虛擬閘極204的側表面上。可使用多晶矽於該虛擬閘極204。
接著，形成層間絕緣體207，如第11B圖中所描繪地。該層間絕緣體207可形成為單層或多層，且可包含應力襯墊，用以造成電晶體之通道中的畸變。藉由旋塗法而使頂層中的膜平坦化可助成更後的步驟。在此，可藉由旋塗法而獲得之單層平坦化的氧化矽膜係使用做為層間絕緣體207。
然後，層間絕緣體207係藉由乾蝕刻法而予以蝕刻。乾蝕刻係停止於一旦暴露出虛擬閘極204的頂部表面時；隨後，平坦化及蝕刻係藉由CMP法而執行。如第11C圖中所描繪地，虛擬閘極204係蝕刻至預定的程度。藉由CMP法之平坦化可停止於當被最深地蝕刻的虛擬閘極204之部分的高度變成大於或等於初始高度的一半，且小於或等於該初始高度的三分之二時。
接著，選擇性地蝕刻該層間絕緣體207，藉以形成分別到達矽化物區205a及矽化物區205b之似刻槽開口208a及似刻槽開口208b，如第11D圖中所描繪地。該似刻槽開口208a及該似刻槽開口208b可平行地設置。
接著，選擇性地蝕刻該虛擬閘極204，藉以形成開口208c，如第12A圖中所描繪地。當使用多晶矽做為虛擬閘極204的材料時，可使用2%至40%，較佳地，20%至25%之TMAH(氫氧化四甲銨)，以供蝕刻之用。
其次，沈積包含導電材料之單層或多層膜209。如第12B圖中所描繪地，選擇可允許該膜209完全充填及覆蓋該等似刻槽開口208a及208b以及該開口208c的厚度及沈積方法。做為導電材料，可使用實施例3中所敘述之材料做為包含導電材料之該膜109的材料。
然後，包含導電材料之該膜209係藉由關於CMP法之蝕刻而予以平坦化。此步驟係停止於一旦暴露出層間絕緣體207時。因而，如第12C圖中所描繪地，形成閘極電極209a、寫入位元線209b、及偏壓線209c。
接著，氧化物半導體膜係藉由濺鍍法而形成為3奈米至30奈米的厚度，且予以蝕刻，以致使具有島狀形狀的氧化物半導體區210形成。進一步地，閘極絕緣膜211係藉由諸如濺鍍法之已知的沈積方法而形成。之後，如第12D圖所描繪地，寫入字線212a及讀取字線212b係使用導電材料而形成。
寫入字線212a的一部分用作使用氧化物半導體之電晶體的閘極電極。做為寫入字線212a及讀取字線212b的材料，可使用實施例3中之可使用於寫入字線112a及讀取字線112b的材料。半導體記憶體裝置的基本元件結構係透過上述步驟而完成。
在實施例3中，係使用形成於矽基板上的雜質區及矽化物區做為偏壓線；在此實施例中，偏壓線可使用具有較高導電率之材料而形成，此係有利於半導體記憶體裝置的高速操作。
[實施例5]
在實施例2中所敘述的半導體記憶體裝置中，係將實施例1中所敘述的半導體記憶體裝置中之寫入位元線取代讀取位元線。惟，在此構造中具有在寫入時會增加功率消耗的問題，其係由於以下原因所造成。在下文中，將敘述其中讀取電晶體係n通道讀取電晶體的情況。
例如，正電荷係保持於第n列及第m行中的記憶體胞格之中，且因此，在某些情況中，該記憶體胞格的讀取電晶體Tr2(n，m)會導通。此電晶體的汲極係連接至偏壓線Sm，且源極係連接至寫入位元線Rm。在寫入時，偏壓線Sm係保持於恆定的電位。在實施例2中，例如該電位係0伏。
另一方面，寫入位元線Rm的電位係一直改變，且可表示為VRL+x[伏]，此係因為資料被寫入於同一行中的另一記憶體胞格之中。在某些情況中，電位VRL+x具有正值；在寫入時，寫入電晶體Tr1(n，m)係在導通狀態中，且因而，讀取位元線的電位係讀取電晶體Tr2(n，m)之閘極的電位。
在此情勢中，具有其中讀取電晶體Tr2(n，m)的閘極與偏壓線間之電位差大於或等於讀取電晶體Tr2(n，m)之臨限電壓的情況。因此，讀取電晶體Tr2(n，m)導通。結果，如第13A圖中所描繪地，在寫入時，電流會流動於讀取電晶體Tr2(n，m)的源極與汲極之間。
為了要防止該電流，可將偏壓線Sm的電位設定為與寫入位元線Rm的最高電位相同或更高。在其中偏壓線Sm的電位係設定於上述範圍之中的情況中，於寫入時(亦即，當寫入電晶體Tr1(n，m)係在導通狀態之中時)，讀取電晶體Tr2(n，m)之閘極的電位係與源極或汲極的電位相同或更低，即使當寫入位元線Rm的電位係以任何方式而改變時亦然。換言之，讀取電晶體Tr2(n，m)係在關閉狀態之中。因而，如第13B圖中所描繪地，電流並不流動於讀取電晶體Tr2(n，m)的源極與汲極之間。
注意的是，在此情況中，因為讀取電晶體Tr2(n，m)的閘極電容C2無法使用以保持資料，所以所欲的是，電容器C(n，m)的電容C1應與讀取電晶體Tr2(n，m)的閘極電容相同或更大，較佳地，大於或等於讀取電晶體Tr2(n，m)之閘極電容的2倍。在讀取時，因為讀取電晶體Tr2(n，m)的閘極電容係串聯連接至電容器C(n，m)，所以當與寫入時之電位相較時，讀取電晶體Tr2(n，m)之閘極的電位會變低。該電位之差異係成比例於C1/(C1+C2)。因此，當C1係充分地大於C2時，在該電位中之降低會變小。
上述之寫入方法係有效於諸如第14A及14B圖中所描繪者之其中偏壓線亦用作鄰接之行中的偏壓線之半導體記憶體裝置中。此係因為與例如第5A及5B圖中所描繪之其中偏壓線係設置於每一行中且與寫入位元線之電位相同的電位係施加至該偏壓線之情況不一樣地，在其中偏壓線亦用作鄰接之行中的偏壓線之情況中，如第14A及14B圖中所描繪地，偏壓線的電位無法與寫入位元線之電位相同，而可藉以防止電流流動於讀取電晶體Tr2的源極與汲極之間。
注意的是，除了當執行寫入於列之中外，讀取字線係保持於低電位，以致使讀取電晶體在截止狀態中，而不管寫入電晶體之汲極側的電荷數量；因而，不管寫入位元線的電位為何，讀取電晶體均可在截止狀態之中。
此申請案係根據2010年2月19日在日本專利局所申請之日本專利申請案序號2010-034903，該申請案之全部內容係結合於本文中，以供參考。
101、201．．．單晶矽基板
102、202．．．元件分離區
103、111、203、211．．．閘極絕緣膜
104、209a．．．閘極電極
105a、105b、205a、205b．．．矽化物區
106a、206a．．．源極
106b、206b．．．汲極
107、113、207．．．層間絕緣體
108、208a、208b．．．似刻槽開口
109、109a、209．．．包含導電材料之膜
109b、209b．．．寫入位元線
110、210．．．氧化物半導體區
112a、212a．．．寫入字線
112b、212b．．．讀取字線
114．．．寫入電晶體
115．．．電容器
116．．．讀取電晶體
204．．．虛擬閘極
208c．．．開口
209c．．．偏壓線
第1A及1B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第2A及2B圖係描繪依據本發明實施例之半導體記憶體裝置的驅動方法(寫入)之圖式；
第3A及3B圖係描繪依據本發明實施例之半導體記憶體裝置的驅動方法(讀取)之圖式；
第4A及4B圖係描繪依據本發明實施例之讀取複數個層級之資料的原理之圖式；
第5A及5B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第6A及6B圖係描繪依據本發明實施例之半導體記憶體裝置的驅動方法(讀取)之圖式；
第7A至7C圖係描繪依據本發明實施例之半導體記憶體裝置之佈線的佈局及其類似者之圖式；
第8A至8D圖係描繪依據本發明實施例之半導體記憶體裝置的製造步驟之圖式；
第9A至9D圖係描繪依據本發明實施例之半導體記憶體裝置的製造步驟之圖式；
第10A至10C圖係描繪依據本發明實施例之半導體記憶體裝置之佈線的佈局及其類似者之圖式；
第11A至11D圖係描繪依據本發明實施例之半導體記憶體裝置的製造步驟之圖式；
第12A至12D圖係描繪依據本發明實施例之半導體記憶體裝置的製造步驟之圖式；
第13A及13B圖係描繪依據本發明實施例之半導體記憶體裝置的驅動方法(寫入)之圖式；
第14A及14B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第15圖係圖形，顯示依據本發明實施例的記憶體胞格與習知FGNVM的記憶體胞格之間由於重寫入的劣化位準(臨限值的改變)之比較；以及
第16圖係圖形，顯示依據本發明實施例的記憶體胞格與習知FGNVM的記憶體胞格之間由於重寫入的劣化位準(電導的改變)之比較。
101．．．單晶矽基板
113．．．層間絕緣體
114．．．寫入電晶體
115．．．電容器
116．．．讀取電晶體

Claims (7)

  1. 一種矩陣型半導體記憶體裝置的驅動方法，該矩陣型半導體記憶體裝置包含第一線、第二線、第三線、第四線、及複數個記憶體胞格，其中該第一線係與該第二線平行，其中該第三線係與該第四線平行，其中該複數個記憶體胞格的其中至少一者包含第一電晶體、第二電晶體、及電容器，其中該第一電晶體之汲極係連接至該第二電晶體之閘極及該電容器之一電極，其中該第一電晶體之閘極係連接至該第一線，其中該第一電晶體之源極及該第二電晶體之源極係連接至該第三線，其中該第二電晶體之汲極係連接至該第四線，其中該電容器之另一電極係連接至該第二線，且其中該第三線係設置於該第一線與基板之間，其中該第四線之電位係在寫入資料時比該第三線的電位更高。
  2. 一種半導體裝置的製造方法，包含以下步驟：形成第一閘極絕緣膜於基板上；形成第一線於該第一閘極絕緣膜之上；形成不與該第一線接觸之似刻槽的開口；沈積導電材料於該似刻槽的開口中；藉由蝕刻使該導電材料平坦化，而形成第二線； 形成與該第一線及該第二線接觸的半導體層；形成第二閘極絕緣膜於該半導體層之上，以及形成第三線於該半導體層之上，該第二閘極絕緣膜於該第三線及該半導體層之間，其中該第二線係設置於該第三線與該基板之間。
  3. 如申請專利範圍第1項之矩陣型半導體記憶體裝置的驅動方法，其中該第四線包含與該第三線相同的材料。
  4. 如申請專利範圍第1項之矩陣型半導體記憶體裝置的驅動方法，其中該第二電晶體之該閘極包含與該第三線相同的材料。
  5. 如申請專利範圍第1項之矩陣型半導體記憶體裝置的驅動方法，其中該第一線、該第二線、該第三線、該第四線、及該複數個記憶體胞格係設置於半導體基板之上。
  6. 如申請專利範圍第1項之矩陣型半導體記憶體裝置的驅動方法，其中該第一線係與該第三線正交。
  7. 如申請專利範圍第1項之矩陣型半導體記憶體裝置的驅動方法，其中該第二線之寬度係大於或等於該第一線之寬度的0.5倍，且小於或等於該第一線之該寬度的1.5倍。
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