KR20180093103A - 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법 - Google Patents

반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법 Download PDF

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Abstract

각각 판독 트랜지스터의 게이트 및 용량 소자의 하나의 전극에 기록 트랜지스터의 드레인이 접속되는 복수의 메모리 셀들을 사용하여 매트릭스가 형성된다. 상기 기록 트랜지스터의 게이트, 상기 기록 트랜지스터의 소스, 상기 판독 트랜지스터의 소스, 및 상기 판독 트랜지스터의 드레인은 각각 기록 워드선, 기록 비트선, 판독 비트선, 및 바이어스선에 접속된다. 상기 용량 소자의 다른 전극은 판독 워드선에 접속된다. 배선들의 수를 감소시키기 위해, 상기 기록 비트선은 상기 판독 비트선으로 대체될 수 있다. 상기 판독 비트선은 기판 위에 형성된 홈형 개구에 임베딩되도록 형성된다.

Description

반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법{SEMICONDUCTOR MEMORY DEVICE, DRIVING METHOD THEREOF, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체를 사용한 메모리 장치에 관한 것이다.
반도체들을 사용한 많은 종류의 반도체 장치들이 있다. 예를 들어, DRAM(dynamic random access memory), SRAM(static random access memory), EEPROM(electrically erasable and programmable read only memory), 플래시 메모리, 등이 있다.
DRAM에서, 메모리 셀에 제공된 용량 소자에 전하를 보유함으로써 데이터가 저장된다. 그러나, 스위칭을 위해 사용된 트랜지스터가 오프상태일 때에도, 소스와 드레인간에 적은 량의 누설 전류가 발생되어, 비교적 단시간(최대 수십초)에 상기 데이터가 손실된다. 따라서, 상기 데이터는 일정한 사이클(일반적으로 수십 밀리초)로 재기록(리프레시)될 필요가 있다.
SRAM에서, 플립-플랍 회로의 쌍안정(bistable) 상태를 사용하여 데이터가 유지된다. 일반적으로 CMOS 인버터가 SRAM의 플립-플랍 회로에 사용되지만, 하나의 메모리 셀에 6개의 트랜지스터들이 사용되기 때문에, 상기 SRAM의 집적도는 DRAM보다 낮다. 또한, 상기 데이터는 전력이 공급되지 않을 때 손실된다.
한편, EEPROM 또는 플래시 메모리에서, 채널과 게이트 사이에 소위 플로팅 게이트가 제공되고 전하가 상기 플로팅 게이트에 저장되어, 데이터가 보유된다. 상기 플로팅 게이트에 저장된 전하는 트랜지스터로의 전력 공급이 중단된 후에도 유지되고, 이는 이들 메모리들이 비휘발성 메모리라고 하기 때문이다. 예를 들어, 특허 문헌 1은 플래시 메모리에 대해 참조될 수 있다.
본 명세서에서, EEPROM 또는 플래시 메모리의 예들인, 플로팅 게이트를 갖는 메모리는 플로팅 게이트 비휘발성 메모리(FGNVM)라고 한다. 몇몇 단계들의 데이터(다치 데이터(multivalued data))는 FGNVM의 하나의 메모리 셀에 저장될 수 있기 때문에, 저장 용량이 클 수 있다. 또한, 콘택트 홀들의 수가 NAND-형 플래시 메모리에서 상당히 감소될 수 있기 때문에, 집적도는 어느 정도 증가될 수 있다.
그러나, 종래의 FGNVM에서, 플로팅 게이트로의 전하의 주입 및 전하의 제거시 고전압이 필요하다. 이 때문에, 게이트 절연막의 열화를 방지할 수 없고 제한 없는 반복 기록 및 소거 동작들이 불가능하다. 또한, 고전압의 인가에 의해, 인접한 메모리 셀들 간의 간섭이 일정한 레벨 이상의 집적도에서 발생할 수 있고; 따라서, 메모리 셀들 간에 일정한 거리가 유지될 필요가 있다.
일본 공개 특허 출원 번호 S57-105889호
상기한 바와 같이, 종래의 반도체 메모리 장치는 장점들 및 단점들을 갖고, 모든 필요 조건들을 만족하는 반도체 장치들이 없었다. 메모리 장치에서, 제 1 우선 순위는 저소비 전력이다. 전력 소비가 높을 때, 전력을 공급하기 위한 장치의 크기는 더 커져야 하고, 또는 배터리의 동작 시간이 단축된다. 또한, 반도체 소자가 가열되어; 상기 소자의 특성이 열화될 수 있고, 어떤 경우들에서, 회로가 파손된다. 또한, 재기록 횟수에 제한이 없는 것이 바람직하고 재기록이 10억회 이상 수행될 수 있는 것이 바람직하다. 물론, 고집적도 또한 필요하다.
이들 관점에서, DRAM은 누설 전류가 발생되고 리프레싱이 항상 수행되기 때문에 소비 전력을 감소시키는 것이 어렵다. 반대로, SRAM에서, 소비 전력의 문제는 어느 정도 해결되지만, 6개의 트랜지스터들이 하나의 메모리 셀에 포함되기 때문에 집적도가 증가되지 않는다는 다른 문제가 있다. 또한, FGNVM에서, 상기 소비 전력 및 집적도는 문제가 되지 않지만, 재기록 횟수는 10만회 이하이다.
상기의 관점에서, 본 발명의 일 실시형태의 제 1 목적은 다음의 3가지 조건들을 달성하는 것이다: 메모리 유지를 위해 메모리 셀에 의해 소비된 전력은 DRAM에서의 것보다 낮고; 메모리 셀에 사용된 트랜지스터들의 수는 5 이하이고; 재기록 횟수는 100만회 이상이다. 또한, 다음의 2가지 조건들을 달성하는 것을 제 2 목적으로 한다: 데이터가 전력 공급없이 10시간 이상, 바람직하게 100시간 이상 유지되고; 재기록 횟수는 100만회 이상이다. 본 명세서에서, 데이터 유지 시간은 메모리 셀에 유지된 전하량이 초기 전하량의 90%로 감소되는데 필요한 시간이라는 것을 주의한다.
본 발명의 일 실시형태에서, 상기 목적들 외에, 다른 목적은 새로운 반도체 장치, 구체적으로 새로운 반도체 메모리 장치를 제공하는 것이다. 새로운 반도체 장치, 구체적으로 새로운 반도체 메모리 장치의 구동 방법을 제공하는 것이 다른 목적이다. 또한, 새로운 반도체 장치, 구체적으로 새로운 반도체 메모리 장치의 제작 방법을 제공하는 것이 다른 목적이다. 본 발명은 상기한 목적들 중 적어도 하나를 달성하는 것이다.
본 명세서에 사용된 용어들을 간략히 설명한다. 본 명세서에서, 편의성을 위해 트랜지스터의 소스 및 드레인 중 하나를 소스, 다른 하나를 드레인이라고 하지만, 특별히 구별되는 것은 아니다. 따라서, 본 명세서에서, 소스는 대안적으로 드레인으로 참조될 수 있다.
본 발명의 제 1 구성에서, 하나의 메모리 셀은 기록 트랜지스터로서 오프 상태에서 소스와 드레인 간의 누설 전류가 낮은 트랜지스터, 또 다른 트랜지스터(판독 트랜지스터), 및 용량 소자를 포함한다. 또한, 이들에 접속된 배선들로서, 5 종류의 배선들, 기록 워드선, 기록 비트선, 판독 워드선, 판독 비트선, 및 바이어스선이 준비된다.
상기 기록 트랜지스터의 드레인은 상기 판독 트랜지스터의 게이트 및 상기 용량 소자의 하나의 전극에 접속된다. 또한, 상기 기록 트랜지스터의 게이트는 상기 기록 워드선에 접속되고; 상기 기록 트랜지스터의 소스는 상기 기록 비트선에 접속되고; 상기 판독 트랜지스터의 소스는 상기 판독 비트선에 접속되고; 상기 판독 트랜지스터의 드레인은 상기 바이어스선에 접속되고; 상기 용량 소자의 다른 전극은 상기 판독 워드선에 접속된다.
오프 상태(n-채널 트랜지스터의 경우, 상기 게이트의 전위가 상기 소스 및 상기 드레인의 전위 미만)의 기록 트랜지스터에서, 상기 소스와 상기 드레인 간의 누설 전류는 트랜지스터가 사용되는 온도(예를 들어, 25℃)에서 １×10-20Ａ 이하, 바람직하게는 １×10-24Ａ 이하, 또는 85℃에서 １×10-20Ａ 이하이다. 일반적인 실리콘 반도체의 경우에서, 이렇게 작은 값의 누설 전류를 실현하는 것이 어렵다; 그러나, 바람직한 조건에서 산화물 반도체를 가공함으로써 획득된 트랜지스터에서, 이러한 값이 획득될 수 있다. 따라서, 산화물 반도체가 상기 기록 트랜지스터로서 사용되는 것이 바람직하다. 물론, 누설 전류가 실리콘 반도체 또는 다른 종류의 반도체들을 사용하는 다른 방법에 의해 상기 값 이하의 값을 갖게 되는 경우, 이러한 반도체들의 사용은 불가능하지 않다.
다양한 공지의 재료들이 상기 산화물 반도체로서 사용될 수 있지만, 3eV 이상의 밴드갭을 갖는 재료, 바람직하게 3eV 이상 3.6eV 미만인 것이 바람직하다. 또한, 전자 친화력 4eV 이상인 재료, 바람직하게는 4eV 이상 4.9eV 미만인 재료를 사용하는 것이 바람직하다. 이러한 재료들 중 캐리어 농도가 １×1014 ㎝-3미만, 바람직하게는 １×1011 ㎝-3 미만인 것이 바람직하다.
상기 판독 트랜지스터로서, 오프 상태에서 상기 소스와 상기 드레인 간의 누설 전류에 대한 제한은 없지만, 판독 레이트를 증가시키기 위해 고속으로 동작하는 트랜지스터를 사용하는 것이 바람직하다. 10ns 이하의 스위칭 속도를 갖는 트랜지스터를 사용하는 것이 바람직하다. 또한, 상기 기록 트랜지스터 및 상기 판독 트랜지스터 둘다에서, 게이트 누설 전류(상기 게이트와 상기 소스 사이 또는 상기 게이트와 상기 드레인 사이의 누설 전류)는 극히 작을 필요가 있고; 또한 상기 용량 소자에서, 내부 누설 전류(상기 전극들 간의 누설 전류)도 작을 필요가 있다. 상기 누설 전류 각각은 상기 트랜지스터 또는 용량 소자가 사용되는 온도(예를 들어, 25℃)에서 바람직하게 １×10-20Ａ 이하, 더 바람직하게는 １×10-24Ａ 이하이다.
상기 판독 트랜지스터의 게이트에 인가된 전압은 상기 판독 워드선의 전압에 따라 변하고 (용량 소자의 용량)/(판독 트랜지스터의 게이트 용량 + 용량 소자의 용량)에 비례한다. 따라서, 상기 용량 소자의 용량은 상기 판독 트랜지스터의 게이트 용량보다 크고, 상기 판독 워드선의 전압을 많이 변화시키지 않고 상기 판독 트랜지스터의 게이트에 적절한 전압이 인가될 수 있다. 한편, 상기 용량 소자의 용량이 상기 게이트 용량보다 작을 때, 상기 판독 워드선의 전압은 상기 판독 트랜지스터의 게이트에 인가될 적절한 전압에 가깝게 상당히 변화될 필요가 있다.
따라서, 상기 용량 소자의 용량은 바람직하게는 상기 판독 트랜지스터의 게이트 용량 이상, 더 바람직하게는 상기 판독 트랜지스터의 게이트 용량의 2배 이상이다. 상기 용량 소자의 용량은 바람직하게 10fF 이하여서 상기 반도체 메모리 장치가 고속으로 동작한다.
상기 기록 워드선, 상기 기록 비트선, 상기 판독 비트선, 상기 바이어스선, 및 상기 판독 워드선은 매트릭스로 배열되고; 상기 기록 워드선은 상기 기록 비트선에 수직인 것이 바람직하고 상기 판독 비트선은 상기 바이어스선에 평행한 것이 바람직하여 매트릭스 구동이 수행된다. 또한, 상기 기록 워드선은 상기 판독 워드선에 평행한 것이 바람직하다.
상기한 구조를 갖는 메모리 셀의 예가 도 1a에 도시된다. 여기서, n행 m열의 메모리 셀이 기술된다. 도 1a에서, 기록 트랜지스터 Tr1(n,m), 판독 트랜지스터 Tr2(n,m), 및 용량 소자 C(n,m)을 포함하는 메모리 셀이 도시된다. 여기서, 상기 기록 트랜지스터 Tr1(n,m)의 드레인은 상기 판독 트랜지스터 Tr2(n,m)의 게이트 및 상기 용량 소자 C(n,m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n,m)의 게이트는 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n,m)의 소스는 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n,m) 의 소스는 판독 비트선 Om에 접속되고; 상기 판독 트랜지스터 Tr2(n,m)의 드레인은 바이어스선 Sm에 접속되고; 상기 용량 소자 C(n,m)의 다른 전극은 판독 워드선 Pn에 접속된다.
도 1a에서, 상기 기록 워드선 Qn은 상기 판독 워드선 Pn에 평행하고, 상기 기록 비트선 Rm, 상기 판독 비트선 Om, 및 상기 바이어스선 Sm은 서로 평행하다. 또한, 상기 기록 워드선 Qn 및 상기 판독 워드선 Pn은 상기 기록 비트선 Rm, 상기 판독 비트선 Om, 및 상기 바이어스선 Sm에 직교한다.
도 1b에, 상기 n행 m열의 메모리 셀 및 상기 메모리 셀의 주변부가 도시된다. 도면에서 명백한 바와 같이, 행당 2개의 배선들 및 열당 3개의 배선들이 필요하고; 따라서, N행 M열의 매트릭스에 (2N+3M)개의 배선들이 필요하다.
도 1a에 도시된 상기 메모리 셀에 데이터를 기록하려면, 상기 기록 워드선 Qn에 적절한 전위를 인가함으로써 상기 기록 트랜지스터 Tr1(n,m)가 턴 온된다. 이 때, 상기 기록 비트선 Rm의 전위에 의해, 상기 기록 트랜지스터 Tr1(n,m)의 드레인 측에 전하가 주입된다. 이 때 주입된 상기 전하량은 상기 기록 비트선 Rm의 전위, 상기 판독 트랜지스터 Tr2(n,m)의 게이트 용량, 상기 용량 소자 C(n,m)의 용량, 등에 의해 결정되고, 따라서 상기 조건이 동일한 경우에 결과는 거의 같고, 편차가 적다. 이러한 방식으로, 데이터가 기록된다.
다음에, 상기 기록 워드선 Qn에 다른 적절한 전위를 인가함으로써, 상기 기록 트랜지스터 Tr1(n,m)는 턴 오프된다. 오프 상태의 상기 기록 트랜지스터 Tr1(n,m)의 상기 소스와 상기 드레인 간에 흐르는 전류는 １×10-20Ａ 이하이고, 상기 기록 트랜지스터 Tr1(n,m)의 드레인 측의 전하는 매우 장시간 동안 유지된다.
상기 데이터가 판독될 때, 적절한 전위가 상기 판독 워드선 Pn에 인가되고 상기 판독 트랜지스터 Tr2(n,m)의 상태가 모니터링된다. 예를 들어, 다음의 두 상태들이 데이터로서 고려된다: 상기 기록 트랜지스터 Tr1(n,m)의 드레인측에 전하가 없는 상태; 및 상기 기록 트랜지스터 Tr1(n,m)의 드레인측에 양의 전하가 있는 상태.
또한 상기 판독 트랜지스터 Tr2(n,m)는 n-채널 트랜지스터이고; 상기 바이어스선 Sm은 적절한 양의 전위로 유지되고; 상기 판독 트랜지스터 Tr2(n,m)의 임계값 이하의 적절한 전위가 상기 판독 워드선 Pn에 인가된다고 가정된다.
전하가 없는 상태에서, 상기 판독 트랜지스터 Tr2(n,m)의 게이트의 전위는 상기 임계값 이하이기 때문에, 상기 판독 트랜지스터 Tr2(n,m)는 오프 상태에 있다. 따라서, 상기 소스와 상기 드레인 간의 저항은 매우 높다. 따라서, 상기 판독 비트선 Om의 전위는 상기 바이어스선 Sm의 전위와 크게 다르다. 그러나, 상기 기록 트랜지스터 Tr1(n,m)의 드레인측 상에 양의 전위가 있을 때, 상기 판독 워드선 Pn의 전위가 상기 임계값에 이르지 않는 경우에도 몇몇 경우들에서 상기 판독 트랜지스터 Tr2(n,m)는 턴 온되고; 따라서, 상기 판독 비트선 Om의 전위는 일부 경우들에서 상기 바이어스선 Sm의 전위와 같거나 매우 가깝다. 이러한 방식으로, 유지된 데이터를 알 수 있다.
동일한 원리를 사용하여, 하나의 메모리 셀에 저장된 전하량에 대응하는 단계를 알 수 있다. 판독시 회로는 도 4a에 동등하게 도시된다. 기록시 상기 기록 비트선 Rm의 전위를 변경함으로써, 전하 값 Q가 4단계가 된다(Q0, Q1, Q2, 및 Q3, 여기서 Q0 < Q1 < Q2 < Q3). 판독시, 상기 기록 트랜지스터 Tr1(n,m)가 절연체로 간주되어 상기 기록 워드선 Qn 및 상기 기록 비트선 Rm과 함께 도면으로부터 생략된다.
상기 전하 값 Q에 따라, 상기 판독 트랜지스터 Tr2(n,m)의 명백한 특성들이 변경된다. 상기 판독 비트선 Om의 전위가 0일 때, 상기 바이어스선 Sm의 전위는 VSH(> 0)이고, 상기 판독 워드선 Pn의 전위가 변경되고, 상기 판독 트랜지스터 Tr2(n,m)에 흐르는 전류량이 변경된다. 상기 상태가 도 4b에 도시된다.
전하의 최대량이 유지되는 경우(Q = Q3), Vg가 음일 때에도, 충분히 큰 양의 전류가 흐르고, 상기 판독 트랜지스터 Tr2가 턴 온된다. 예를 들어, Vg = VP1일 때, 상기 판독 트랜지스터 Tr2가 턴 온된다. 상기 판독 트랜지스터 Tr2를 턴 오프하기 위해, Vg는 충분히 큰 음의 값이어야 한다(예를 들어, VPL). 왼쪽으로부터 두번째 곡선은 상기 전하량이 두 번째로 큰 경우(Q = Q2)를 도시한다. 이 때, 상기 판독 트랜지스터 Tr2는 Vg = VP1일 때 오프 상태이다. 한편, 상기 판독 트랜지스터 Tr2는 Vg = VP2일 때 턴 온된다. 상기 전하량이 세번째로 큰 경우에서(Q = Q1), 상기 판독 트랜지스터 Tr2는 Vg = VP2일 때 오프 상태이고; 그러나, 상기 판독 트랜지스터 Tr2는 Vg = VP3일 때 턴 온된다. Q = Q0인 경우, 상기 판독 트랜지스터 Tr2는 Vg = VP3일 때도 오프 상태이다.
즉, 상기 판독 워드선 Pn에 어느 정도의 전위를 인가함으로써, 유지된 전하량을 알 수 있다. 먼저, Vg = VPL이다. 이 경우, 상기 판독 트랜지스터 Tr2는 유지된 전하량에 상관없이 오프 상태이다. 그 후, Vg = VP1일 때, 상기 판독 트랜지스터 Tr2는 상기 유지된 전하량이 Q3일 때에만 턴 온된다. 상기 판독 트랜지스터 Tr2가 이 단계에서 턴 온되면, 상기 유지된 전하량은 Q3라고 판단될 수 있다.
Vg = VP2일 때, 상기 판독 트랜지스터 Tr2는 상기 유지된 전하량이 Q3 또는 Q2일 때에만 턴 온된다. 상기 판독 트랜지스터 Tr2가 이 단계의 시작에서 턴 온되면, 상기 유지된 전하량은 Q2라고 판단될 수 있다.
Vg＝VP3일 때, 상기 판독 트랜지스터 Tr2는 상기 유지된 전하량이 Q3, Q2, 또는 Q1일 때에만 턴 온된다. 상기 판독 트랜지스터 Tr2가 이 단계의 초기에 턴 온되면, 상기 유지된 전하량이 Q1이라고 판단될 수 있다. 상기 판독 트랜지스터 Tr2가 이 단계에서도 턴 온되지 않으면, 상기 전하량은 Q0으로 판단될 수 있다. 이러한 방식으로, 4단계의 데이터(2비트)가 기록 및 판독될 수 있다. 물론, 유사한 방법으로, 8단계의 데이터(3비트) 또는 16단계의 데이터(4비트)와 같은 더 많은 데이터가 기록 및 판독될 수 있다.
상기한 바와 같이, 상기 메모리 셀에 유지된 전하량이 복수의 단계들이 되도록 함으로써 많은 데이터가 저장되도록 하기 위해, 상기 유지된 전하량의 편차가 작을 필요가 있다. 이는 상기 전하량의 편차가 클 때, 도 4b의 VPL, VP1, VP2 및 VP3 간의 각 갭이 커질 필요가 있기 때문이다. 본 발명의 제 1 구성에 따른 매트릭스-형 반도체 메모리 장치는 상기 유지된 전하량의 편차가 작기 때문에 이 목적에 적절하다.
본 발명의 제 2 구성에서, 상기 기록 비트선은 본 발명의 상기 제 1 구성의 상기 판독 비트선을 대체된다. 이러한 구조를 갖는 메모리 셀이 도 5a에 도시된다. 여기서, n행 m열의 메모리 셀이 예로서 기술된다. 도 5a에서, 상기 기록 트랜지스터 Tr1(n,m), 상기 판독 트랜지스터 Tr2(n,m), 및 상기 용량 소자 C(n,m)를 포함하는 상기 메모리 셀이 도시된다. 상기 기록 트랜지스터 Tr1(n,m)의 드레인은 상기 판독 트랜지스터 Tr2(n,m)의 게이트 및 상기 용량 소자C(n,m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n,m)의 게이트는 상기 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n,m)의 소스는 상기 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n,m)의 소스는 또한 상기 기록 비트선 Rm에 또한 접속되고; 상기 판독 트랜지스터 Tr2(n,m)의 드레인은 상기 바이어스선 Sm에 접속되고; 상기 용량 소자 C(n,m)의 다른 전극은 상기 판독 워드선 Pn에 접속된다.
도 5b에서, 상기 n행 m열의 메모리 셀 및 상기 메모리 셀 주변부가 도시된다. 도면에서 명백한 바와 같이, 행당 2개의 배선들 및 열당 2개의 배선들이 필요하고; 따라서, N행 M열의 매트릭스에 (2N+2M)개의 배선들이 필요하다. 상기 기록 비트선은 본 발명의 제 1 구성의 상기 판독 비트선을 대체하여, 상기 배선들의 수가 본 발명의 제 1 구성의 것보다 적다.
본 발명의 제 3 구성에서, 본 발명의 상기 제 2 구성의 상기 바이어스선은 또한 인접한 열의 바이어스선으로서 기능한다. 이러한 구조를 갖는 메모리 셀들이 도 14a에 도시된다. 여기서, n행 (2m-1)열의 메모리 셀 및 n행 2m열의 메모리 셀이 예로서 기술된다. 도 14a에서, 기록 트랜지스터 Tr1(n,2m-1), 판독 트랜지스터 Tr2(n,2m-1), 및 용량 소자 C(n,2m-1)를 포함하는 메모리 셀 및 기록 트랜지스터 Tr1(n,2m), 판독 트랜지스터 Tr2(n,2m), 및 용량 소자 C(n,2m)를 포함하는 인접한 메모리 셀이 도시된다.
상기 기록 트랜지스터 Tr1(n,2m-1)의 드레인은 상기 판독 트랜지스터 Tr2(n,2m-1)의 게이트 및 상기 용량 소자 C(n,2m-1)의 하나의 전극에 접속되고; 유사하게, 상기 기록 트랜지스터 Tr1(n,2m)의 드레인은 상기 판독 트랜지스터 Tr2(n,2m)의 게이트 및 상기 용량 소자 C(n,2m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n,2m-1) 및 상기 기록 트랜지스터 Tr1(n,2m)의 게이트는 상기 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n,2m-1)의 소스와 상기 판독 트랜지스터 Tr2(n,2m-1)의 소스는 기록 비트선 R2m-1에 접속되고; 상기 기록 트랜지스터 Tr1(n,2m)의 소스 및 상기 판독 트랜지스터 Tr2(n,2m)의 소스는 기록 비트선 R2m에 접속되고; 상기 판독 트랜지스터 Tr2(n,2m-1)의 드레인 및 상기 판독 트랜지스터 Tr2(n,2m)의 드레인은 상기 바이어스선 Sm에 접속되고; 상기 용량 소자 C(n,2m-1)의 다른 전극 및 상기 용량 소자 C(n,2m)의 다른 전극은 상기 판독 워드선 Pn에 접속된다. 즉, 상기 n행 (2m-1)열의 메모리 셀 및 상기 n행 2m열의 메모리 셀은 상기 바이어스선 Sm을 공유한다.
도 14b에서, 상기 n행 2m열의 메모리 셀 및 상기 메모리 셀 주변부가 도시된다. 도면으로부터 명백한 바와 같이, 행당 2개의 배선들 및 2개의 열당 3개의 배선들이 필요하다; 따라서, N행 2M열의 매트릭스는 (2N+3M)개의 배선들이 필요하다. 동일한 규모의 매트릭스에서, 본 발명의 제 1 구성의 경우에서, (2N+6M)의 배선들이 필요하고; 본 발명의 제 2 구성의 경우에서, (2N+4M)개의 배선들이 필요하다. 본 발명의 제 2 구성의 상기 바이어스선이 또한 상기된 방식으로 상기 인접한 열의 바이어스선으로 기능할 때, 배선들의 수는 본 발명의 제 2 구성보다 훨씬 적다.
상기 목적을 달성하기 위한 수단으로서 3가지 구조들이 상기되었지만, 다른 솔루션이 또한 본 명세서에 기술된다. 또한, 상기 목적들은 상기 3가지 구조들 또는 본 명세서에 기술된 상기 목적을 달성하기 위한 임의의 다른 수단에 대해 당업자들에게 명백한 변경들을 함으로써 달성될 수 있다. 따라서, 상기 목적들을 달성하기 위한 수단은 상기 3가지 구성들로 제한되지 않는다.
임의의 상기된 구성들을 채용함으로써, 상기 목적들 중 적어도 하나가 달성될 수 있다. 상기 구성들 각각에서, 기록 동작이 트랜지스터를 통상적으로 턴 온 또는 오프함으로써 행해지기 때문에, 절연막의 열화 문제는 발생할 수 없다. 따라서, 상기 구성들에서 재기록 횟수는 커질 수 있다. 조건들을 최적화함으로써, 10억회 이상 재기록을 수행한 후에도, 상기 트랜지스터의 주요 특성들(임계값 전압, 온 상태 전류, S값 등)의 변화는 측정 에러의 범위 내에 있거나 단지 1% 미만이다.
도 15는 종래의 FGNVM의 메모리 셀과 본 발명의 제 1 구성을 갖는 메모리 셀 간의 재기록으로 인한 판독 트랜지스터의 임계값의 변화의 비교를 도시하는 그래프이다. 상기 FGNVM의 메모리 셀에서, 재기록 횟수가 1000회를 초과할 때, 상기 임계값은 데이터 "0"이 기록(즉, 전자가 플로팅 게이트로 주입되지 않는 경우) 또는 데이터 "1"이 기록(즉, 상기 플로팅 게이트로 전자가 주입되는 경우)되는지와 상관 없이 현저하게 변하기 시작한다. 재기록 횟수가 10000일 때, 데이터 "0"이 기록될 때 상기 임계값과 데이터 "1"이 기록될 때 상기 임계값 사이의 차이는 3V 이하이다. 한편, 본 발명의 제 1 구성을 갖는 메모리 셀에서는, 재기록이 10억회 수행된 후에도 초기로부터의 현저한 변화는 관찰되지 않을 수 있다.
도 16은 종래 FGNVM의 메모리셀과 본 발명의 제 1 구성을 갖는 메모리 셀 간의 재기록으로 인한 트랜지스터의 도전성(conductance)의 변화의 비교를 도시하는 그래프이다. 상기 FGNVM 메모리 셀에서, 재기록 횟수가 100회를 초과하면, 상기 도전성은 현저하게 저하되기 시작한다. 재기록 횟수가 10000회일 때, 상기 도전성은 초기의 20% 이하이다. 이는 상기 트랜지스터의 온 저항이 증가한다는 것을 의미한다. 즉, 상기 메모리 셀의 응답 속도는 재기록 횟수가 증가함에 따라 감소된다. 한편, 본 발명의 제 1 구성을 갖는 메모리 셀에서는, 재기록이 10억회 수행된 후에도 초기로부터 현저한 변화가 관찰되지 않을 수 있다. 따라서, 본 발명의 실시형태에 따른 상기 반도체 메모리 장치에서 실질적으로 재기록 횟수에 대한 제한이 없다.
본 발명의 실시형태는 또한 데이터가 저장될 수 있는 기간에 대한 우수한 특성들을 보여준다. 사용되는 트랜지스터의 소스와 드레인 간의 오프 상태에서의 누설 전류, 게이트 누설 전류, 및 용량 소자의 내부 누설 전류가 상기된 조건들을 만족하도록 함으로써 전하가 10시간 이상, 바람직하게는 100시간 이상 유지될 수 있다. 또한, 조건들을 최적화함으로써, 전하는 1개월 이상, 또는 1년 이상 유지될 수 있다.
상기 누설 전류로 인해 전하가 감소되는 경우, 종래의 DRAM과 유사하게 리프레싱이 수행될 수 있고; 리프레싱 동작들 간의 간격은 상기 전하가 유지되는 기간에 따라 결정된다. 상기 전하가 상기된 바와 같이 장기간 동안 유지되는 경우, 리프레싱은 예를 들어, 한달에 한번만 또는 1년에 한번만 필요하다. 종래의 DRAM에서 필요한 빈번한 리프레싱이 필요하지 않고 따라서 반도체 메모리 장치의 소비 전력이 감소된다.
종래의 DRAM에서, 데이터 기록 동작은 상기 데이터가 판독될 때마다 다시 필요하고; 한편, 본 발명의 실시형태에 따른 반도체 메모리 장치에서, 이러한 동작은 데이터가 데이터의 판독 동작에 의해 손실되지 않기 때문에 불필요하다. 이러한 특징은 SRAM에서만 실현될 수 있다; 하지만, 본 발명의 실시형태에 따른 반도체 메모리 장치에서, 하나의 메모리 셀에 사용된 트랜지스터들의 수는 5 이하, 통상적으로 종래의 SRAM의 경우보다 적은 2개이다. 또한, 트랜지스터들 중 하나가 박막형의 산화물 반도체를 사용하여 형성될 때, 상기 트랜지스터가 종래의 실리콘 반도체 위에 적층될 수 있기 때문에 향상된 집적도가 획득될 수 있다.
본 발명의 일 실시형태에서, 메모리 셀에 대해 필요한 용량의 절대값은 저감될 수 있고; 따라서, 집적도가 향상될 수 있다. DRAM에서, 예를 들어, 메모리 셀의 용량이 배선 용량과 거의 같거나 크지 않으면 동작이 방해되기 때문에 적어도 30fF의 용량이 필요하다. 그러한, 용량은 면적에 비례한다. 집적도가 증가되는 경우, 하나의 메모리 셀의 면적은 감소하고; 따라서, 필요한 용량은 보장할 수 없다. 이러한 이유 때문에, 특별한 형상이나 특별한 재료를 사용함으로써 DRAM에서 큰 용량이 획득될 필요가 있다.
한편, 본 발명의 실시형태의 용량 소자의 용량은 상기 판독 트랜지스터의 게이트 용량에 대한 상대 비율로 결정될 수 있다. 즉, 집적도가 증가됨에 따라, 상기 판독 트랜지스터의 게이트 용량이 감소되고; 따라서, 상기 용량 소자에 필요한 용량이 또한 동일한 비율로 감소된다. 따라서, 집적도가 향상되는 경우에도, 기본적으로 동일한 구조를 갖는 용량 소자가 사용될 수 있다.
또한, 상기 구성을 갖는 반도체 메모리 장치에서, FGNVM에서 기록 및 소거를 위해 필요한 고 전압이 필요하지 않다. FGNVM 중에서, 소위 플래시 메모리(특히 NAND-형 플래시 메모리)는 집적도 면에서 SRAM 및 DRAM보다 뛰어나다; 그러나, 하나의 메모리 셀이라도 데이터를 재기록하기 위해, 미리 결정된 영역의 데이터는 고 전압을 사용하여 집합적으로 소거될 필요가 있다. 이러한 점에서, 본 발명의 실시형태에 따른 상기 반도체 메모리 장치에서, 행당 기록(재기록)이 수행되고 따라서 최소 필요 동작을 통해 완료된다.
또한, FGNVM에서 열적 비평형상태로 전하가 일 방향으로 플로팅 게이트에 주입되기 때문에, 전하량의 편차가 크다. 플로팅 게이트에 유지된 전하량에 따라 복수의 단계로 데이터가 저장될 수 있다. 그러나, 전하량의 편차가 고려될 때, 4단계(2비트) 정도의 데이터가 일반적이다. 더 많은 수의 비트의 데이터가 저장되기 위해 더 높은 전압이 사용될 필요가 있다.
한편, 본 발명의 실시형태에서 전하가 가역적으로 주입되고 따라서 편차가 작고; 예를 들면, 전하의 주입으로 인한 상기 판독 트랜지스터의 임계값의 편차는 0.5V 이하일 수 있다. 따라서, 더 좁은 전압 범위에서 더 많은 단계의 데이터가 하나의 메모리 셀에 유지될 수 있고; 결과적으로, 기록 또는 판독을 위한 전압이 감소될 수 있다. 예를 들어, 4비트(16단계들)의 데이터를 기록 또는 판독하기 위해 사용된 전압은 10V 이하일 수 있다.
본 발명의 실시형태에서 사용된 전압이 비교적 낮기 때문에, 인접한 소자와의 간섭 또는 인접한 소자로의 신호의 누설과 같은 현상이 FGNVM에서보다 발생하기 어렵다.
본 발명의 이러한 효과를 더 향상시키기 위해, 사용된 트랜지스터의 S 값은 상기 트랜지스터가 사용되는 온도에서 59 mV/dec 이상 70 mV/dec 이하, 바람직하게 59 mV/dec 이상 63 mV/dec 이하일 수 있다. 이러한 방식으로, 필연적인 전체 반도체 메모리 장치의 임계값의 편차가 감소될 수 있다. 특히, 상기 기록 트랜지스터가 상기 범위의 S값을 가질 때, 데이터를 기록할 때 전하량의 편차가 저감된다. 또한, 상기 판독 트랜지스터가 상기 범위의 S값을 가질 때, 판독시 상기 판독 워드선에 인가된 전위를 세분화하여 설정될 수 있다. 이들 특징들은 반도체 메모리 장치에서 다값의 데이터를 다루는 경우 유리하다.
도 1a 및 도 1b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 예를 도시하는 도면들.
도 2a 및 도 2b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 구동 방법(기록)을 도시하는 도면들.
도 3a 및 도 3b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시하는 도면들.
도 4a 및 도 4b는 본 발명의 실시형태에 따른 복수의 단계의 데이터를 판독하는 원리를 도시하는 도면들.
도 5a 및 도 5b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 예를 도시하는 도면들.
도 6a 및 도 6b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시하는 도면들.
도 7a 내지 도 7c는 본 발명의 실시형태에 따른 반도체 메모리 장치의 배선들의 레이아웃 등을 도시하는 도면들.
도 8a 내지 도 8d는 본 발명의 실시형태에 따른 반도체 메모리 장치의 제작 공정들을 도시하는 도면들.
도 9a 내지 도 9d는 본 발명의 실시형태에 따른 반도체 메모리 장치의 제작 공정을 도시하는 도면들.
도 10a 내지 도 10c는 본 발명의 실시형태에 따른 반도체 메모리 장치의 배선들의 레이아웃 등을 도시하는 도면들.
도 11a 내지 도 11d는 본 발명의 실시형태에 따른 반도체 메모리 장치의 제작 공정들을 도시하는 도면들.
도 12a 내지 도 12d는 본 발명의 실시형태에 따른 반도체 메모리 장치의 제작 공정들을 도시하는 도면들.
도 13a 및 도 13b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 구동 방법(기록)을 도시하는 도면들.
도 14a 및 도 14b는 본 발명의 실시형태에 따른 반도체 메모리 장치의 예를 도시하는 도면들.
도 15는 본 발명의 실시형태에 따른 메모리 셀과 종래 FGNVM의 메모리 셀 간의 재기록으로 인한 열화 레벨(임계값 변동)의 비교를 도시하는 도면.
도 16은 본 발명의 실시형태에 따른 메모리 셀과 종래 FGNVM의 메모리 셀 간의 재기록으로 인한 열화 레벨(용량 변동)의 비교를 도시하는 도면.
이하에서는, 실시형태들은 도면들을 참조하여 설명한다. 그러나, 실시형태들은 다양한 형태들로 구현될 수 있다. 본 발명의 정신 및 범위를 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태들의 기재 내용에 한정해서 해석되는 것은 아니다. 이하에 설명된 본 발명의 구성들에서, 동일한 부분들 또는 동일한 기능들을 갖는 부분들은 동일한 참조 번호들에 의해 표시되고, 그의 상세한 설명은 반복되지 않는다는 것을 주의한다.
또한, 이하에 기재된 실시형태들에서, 용이한 이해를 위해, 펄스의 타이밍, 폭, 높이 등은 일정한 값을 갖는 것으로 설명되지만; 그러나, 본 발명의 정신을 고려하여, 펄스의 타이밍이 동기될 필요는 없고 또는 펄스의 폭 또는 높이는 일정할 필요가 없다는 것이 용이하게 이해될 수 있다.
(실시형태 1)
본 실시형태에서, 도 1a 및 도 1b에 도시된 반도체 메모리 장치의 동작이 기술된다. 여기서, 상기 기록 트랜지스터 Tr1 및 상기 판독 트랜지스터 Tr2는 n-채널 트랜지스터들이다. 먼저, 도 2a 및 도 2b를 참조하여 기록 방법이 기술된다. 기록시, 상기 판독 비트선(…, Om-1, Om, Om+1, …), 상기 바이어스선(…, Sm-1, Sm, Sm+1, …), 및 상기 판독 워드선(…, Pn-1, Pn, Pn+1, …)은 일정한 전위로 유지된다. 전위는 배선의 종류에 따라 상이할 수 있지만, 임의의 배선의 전위는 본원에서 0V로 설정된다.
이 상태에서, 상기 기록 워드선(…, Qn-1, Qn, Qn+1, …)에 순차적으로 펄스가 인가되어 상기 기록 트랜지스터가 턴 온/오프된다. 여기서, 상기 기록 워드선의 전위는 상기 펄스가 인가되지 않을 때 VQL이고 상기 펄스의 전위는 VQH이다. 도 2a에 도시된 바와 같이, 각 행에 상기 펄스를 순차적으로 인가함으로써, 상기 기록 트랜지스터는 행별로 턴 온/오프된다. 상기 펄스의 지속 시간은 상기 기록 트랜지스터의 특성을 고려하여 결정될 수 있다.
도면에서 상기 펄스가 인가되는 기간들이 중첩되는 것이 방지되지만, 예를 들어, Qn-1에 펄스가 인가되는 기간은 Qn에 펄스가 인가되는 기간과 부분적으로 중첩할 수 있다. 또한, VQL는 상기 기록 트랜지스터 Tr1의 임계값 이하일 필요가 있고 예를 들어, -2V로 설정될 수 있다. 또한, VQH는 상기 기록 트랜지스터 Tr1의 임계값 이상일 필요가 있고 예를 들어, +2V로 설정될 수 있다.
동시에, 신호가 상기 기록 비트선들(…, Rm-1, Rm, Rm+1, …)에 인가된다. 상기 기록 비트선들에 인가된 신호는 복수의 펄스들을 포함하고 상기 펄스들의 높이는 변할 수 있다. 여기서, 상기 펄스들은 VRL, VRL+α, VRL+2α, 및 VRL+3α(α>0)의 4 단계들을 갖는다. 상기 펄스들은 상기 기록 워드선들에 대한 펄스들과 완전히 동기되지 않지만 상기 기록 비트선들에 대한 상기 펄스들의 인가는 상기 기록 워드선들로의 상기 펄스들의 인가가 시작된 후에 미리 결정된 시간(τ1) 후에 시작되는 것이 바람직하다. 또한, 상기 기록 비트선들로 상기 펄스들의 인가는 바람직하게는 상기 기록 워드선들로의 상기 펄스들의 인가가 종료된 후에 미리 결정된 시간(τ2) 후에 종료된다. 여기서, τ1 및 τ2는 τ1<τ2 또는 τ1>τ2로 설정되지만; 회로 설계를 위해 τ1=τ2로 설정되는 것이 바람직하다.
n행 m열의 메모리 셀의 상태가 도 2b에 도시된다. 여기서, 상기 기록 워드선 Qn의 전위는 VQH이고, 따라서 상기 기록 트랜지스터 Tr1(n,m)는 온 상태이다. 따라서, 상기 기록 트랜지스터 Tr1(n,m)의 드레인(즉, 상기 판독 트랜지스터 Tr2(n,m)의 게이트)은 이 때 기록 비트선 Rm의 전위 VRL+3α 또는 이 전위에 가까운 전위이다.
이러한 방식으로, 각 메모리 셀의 전위가 결정된다. 각 메모리 셀의 전위에 기초하여, 상기 기록 트랜지스터들 Tr1의 각각의 드레인측에서 발생된 전하량이 결정된다. 여기서, 상기 전위 VRL에 대응하는 전하량은 Q0, 상기 전위 VRL+α에 대응하는 전하량은 Q1, 상기 전위 VRL+2α에 대응하는 전하량은 Q2이고, 상기 전위 VRL+3α에 대응하는 전하량은 Q3이고, 각각의 메모리 셀들의 전하량은 표 1로 표현된다.
Figure pat00001
상기 전하량 Q0, 상기 전하량 Q1, 상기 전하량 Q2, 및 상기 전하량 Q3은 도 4b를 참조하여 이미 설명된 것에 대응한다. 상기 전하는 매우 장시간 동안(10시간 이상) 유지될 수 있다.
다음, 도 3a 및 도 3b를 참조하여, 판독 방법이 기술된다. 도 3b에 도시된 바와 같이, 판독시, 일정한 전위가 상기 기록 워드선들(…, Qn-1, Qn, Qn+1, …) 및 상기 기록 비트선들(…, Rm-1, Rm, Rm+1, …)에 인가된다. 상기 기록 트랜지스터의 임계값 이하의 전위를 상기 기록 워드선에 인가할 필요가 있다. 상기 기록 워드선의 전위가 VQL로 유지되고 상기 기록 비트선의 전위는 여기서 VRL로 유지되지만 상기 선들은 다른 전위로 유지된다.
또한, 상기 바이어스선들(…, Sm-1, Sm, Sm+1, …)은 일정한 전위 VSH로 또한 유지된다. 상기 전위 VSH는 예를 들어, +1V로 설정될 수 있다. 또한, 적절한 크기를 갖는 부하(저항)가 상기 판독 비트선들(…, Om-1, Om, Om+1, …)의 단부에 접속되고 상기 부하의 단부는 일정한 전위(여기서 0V)로 유지된다.
상기 판독 워드선의 전위는 펄스가 인가될 때를 제외하고 VPL로 유지된다. 다음, 도 3a에 도시된 바와 같이, 상기 판독 워드선들(…, Pn-1, Pn, Pn+1, …)에 순차적으로 펄스들이 인가된다. 먼저, 펄스의 높이는 최초에 VP1이고 상기 펄스가 모든 행들에 인가된 후, 높이 VP2의 펄스가 상기 판독 워드선들에 순차적으로 인가된다. 다음에, 높이 VP3의 펄스가 상기 판독 워드선들에 순차적으로 인가된다. 이러한 방식으로, 판독이 행해진다. 상기 설명에서, VPL, VP1, VP2, 및 VP3는 도 4b를 참조하여 이미 기술된 것들에 대응한다.
상기 단계들을 통해, 상기 판독 트랜지스터 Tr2가 펄스들을 인가함으로써 일부 경우들에서 턴 온된다. 예를 들어, 도 4b를 참조하여 이미 기술된 바와 같이, 전하량이 Q3인 메모리 셀의 판독 트랜지스터 Tr2는 최소 높이 VP1의 펄스로 턴 온되고; 따라서, 상기 판독 비트선들(…, Om-1, Om, Om+1, …)의 전위를 관찰함으로써 전하량이 Q3인 메모리셀이 특정될 수 있다. 이는 상기 판독 트랜지스터 Tr2가 턴 온될 때, 상기 판독 비트선의 전위가 상기 바이어스선의 전위에 가까워지기 때문이다.
도 3a에서, 상기 판독 워드선 Pn-1에 펄스가 인가될 때, 상기 판독 비트선 Om+1의 전위는 상승(펄스가 발생)하고; 상기 판독 워드선 Pn에 펄스가 인가될 때, 상기 판독 비트선 Om의 전위가 상승된다. 이 사실로부터, (n-1)행 (m+1)열의 메모리 셀의 전하량 및 n행 m열의 메모리 셀의 전하량은 Q3라고 특정될 수 있다.
다음, 높이 VP2의 펄스가 상기 판독 워드선에 인가되는 경우, 전하량이 Q3 또는 Q2인 메모리 셀의 판독 트랜지스터가 턴 온되고; 따라서, 유사한 방식으로, 전하량 Q3 또는 Q2을 갖는 메모리 셀들이 공지될 수 있다. 유사하게, VP3의 높이의 펄스가 상기 판독 워드선에 인가되는 경우, 상기 판독 비트선의 전위는 전하량에 따라 변한다.
따라서, 판독이 완료된다. 각 메모리 셀에서의 펄스 발생 횟수가 기록되고, 그에 의해 상기 메모리 셀에 기록된 데이터가 공지될 수 있다. 예를 들어, 도 3a에서, n행 m열의 메모리 셀에서, 한 번의 판독 동작에 대해 펄스가 3회 발생된다. 유지된 전하가 Q3이기 때문에, 상기 판독 트랜지스터 Tr2는 상기 판독 워드선 Pn에 인가된 모든 펄스들에 응답하여 턴 온되고 상기 판독 비트선 Om의 전위가 상기 바이어스선 Sm의 전위에 가까워진다.
한편, (n+1)행 (m-1)열의 메모리 셀에서, 펄스가 발생하지 않는다. 이는 메모리 셀의 전하량이 최소인 Q0이기 때문이고,상기 판독 트랜지스터 Tr2는 최고 펄스인 높이 VP3의 펄스로도 턴 온되지 않는다. 이러한 방식으로 메모리 셀들의 각각에서 발생된 펄스들의 수를 더한 결과들이 표 2에 나타내진다. 이러한 방식으로, 각 메모리 셀에 저장된 데이터가 판독될 수 있다. 상기 예에서 데이터가 행별로 순차적으로 판독되지만, 또한 유사한 방식으로 특정한 메모리 셀의 데이터만을 판독하는 것도 가능하다.
Figure pat00002
(실시형태 2)
이 실시형태에서, 도 5a 및 도 5b에 도시된 반도체 메모리 회로의 동작이 기술된다. 여기서, 상기 기록 트랜지스터 Tr1 및 상기 판독 트랜지스터 Tr2 모두는 n-채널 트랜지스터들이다. 이 실시형태에서, 실시형태 1의 상기 기록 비트선은 상기 판독 비트선을 대체한다. 상기한 바와 같이, 이러한 구조를 사용함으로써, 반도체 메모리 장치의 배선들의 수가 실시형태 1보다 적을 수 있다.
기록 방법은 실시형태 1의 기록 방법과 거의 같다. 상기 바이어스선들(…, Sm-1, Sm, Sm+1, …) 및 상기 판독 워드선들(…, Pn-1, Pn, Pn+1, …)은 일정한 전위를 유지한다. 전위는 배선의 종류에 따라 다를 수 있고, 임의의 배선의 전위는 여기서 0V로 설정된다.
다음, 도 2a에 도시된 바와 같이 상기 기록 워드선들(…, Qn-1, Qn, Qn+1, …)에 순차적으로 펄스가 인가되어 상기 기록 트랜지스터가 턴 온/오프된다. 동시에, 상기 기록 비트선들(…, Rm-1, Rm, Rm+1, …)에 신호가 인가되어 데이터가 메모리 셀에 기록된다. 각 메모리 셀에 유지된 전하량은 실시형태 1과 유사하게 표 1로 표현된다.
다음에, 도 6a 및 도 6b를 참조하여, 판독 방법이 기술된다. 이하의 예에서, 데이터는 행별로 순차적으로 판독되고; 유사한 방식으로 특정 메모리 셀의 데이터만을 판독하는 것도 가능하다. 도 6b에 도시된 바와 같이, 판독시, 일정한 전위가 상기 기록 워드선들(…, Qn-1, Qn, Qn+1, …)에 인가된다. 상기 기록 트랜지스터의 임계값 이하의 전위를 상기 기록 워드선에 인가할 필요가 있다. 여기서 상기 기록 워드선의 전위가 VQL로 유지되지만 상기 선들은 다른 전위로 유지된다.
또한, 상기 바이어스선들(…, Sm-1, Sm, Sm+1, …)은 일정한 전위 VSH로 또한 유지된다. 상기 전위 VSH는 예를 들어, +1V로 설정될 수 있다. 또한, 적절한 크기를 갖는 부하(저항)가 상기 기록 비트선들(…, Rm-1, Rm, Rm+1, …)의 단부에 접속되고 상기 부하의 단부는 일정한 전위(여기서 0V)로 유지된다.
상기 판독 워드선들(…, Pn-1, Pn, Pn+1, …)의 전위는 펄스가 인가될 때를 제외하고 VPL로 유지된다. 이후, 도 6a에 도시된 바와 같이, 상기 판독 워드선(…, Pn-1, Pn, Pn+1, …)에 순차적으로 펄스가 인가된다. 먼저, 펄스의 높이는 최초에 VP1이고 상기 펄스가 모든 행들에 인가된 후; 높이 VP2의 펄스가 상기 판독 워드선들에 순차적으로 인가된다. 다음에, 높이 VP3의 펄스가 상기 판독 워드선들에 순차적으로 인가된다. 이러한 방식으로, 판독이 행해진다. 상기 설명에서, VPL, VP1, VP2, 및 VP3는 도 4b를 참조하여 이미 기술된 것들에 대응한다.
이때, 상기 기록 비트선 Rm의 전위를 모니터링함으로써, 상기 판독 워드선의 전위에 응답하여 상기 판독 트랜지스터 Tr2의 상태(온 상태 또는 오프 상태)가 공지될 수 있다. 상세한 설명은 실시형태 1과 동일하여 생략된다.
(실시형태 3)
본 실시형태에서, 실시형태 2에 기술된 상기 반도체 메모리 장치의 형상 및 제작 방법이 기술된다. 본 실시형태에서, 아연 및 인듐을 함유하는 산화물 반도체가 상기 기록 트랜지스터 Tr1로 사용되고 단결정 실리콘 반도체가 상기 판독 트랜지스터 Tr2로 사용된다. 따라서, 상기 기록 트랜지스터 Tr1는 상기 판독 트랜지스터 Tr2 위에 적층된다.
즉, 단결정 실리콘 기판 위에 제공된 단결정 실리콘 반도체를 사용한 절연된 게이트 트랜지스터가 상기 판독 트랜지스터 Tr2로서 사용되고 그 위에 반도체층으로서 산화물 반도체가 사용되는 트랜지스터가 상기 기록 트랜지스터 Tr1로서 형성된다. 단결정 실리콘 기판 위에 반도체 메모리 장치가 형성되는 예가 본 실시형태에서 기술되지만, 상기 반도체 메모리 장치는 대안적으로 다른 종류의 반도체 기판 또는 절연 기판 위에 제공될 수 있다는 것을 주의한다.
본 실시형태의 상기 반도체 메모리 장치의 메모리 셀의 레이아웃의 예가 도 7a 내지 도 7c에 도시된다. 도 7a에서, 단결정 실리콘 기판 위에 제공된 주요 배선들, 주요 전극들 등이 도시된다. 소자 분리 영역(102)이 상기 기판 위에 형성된다. 또한, 도전성 재료, 도핑된 실리콘, 등을 함유하는 배선이 상기 소자 분리 영역(102) 이외의 영역에 형성되고 부분적으로 상기 판독 트랜지스터 Tr2의 소스(106a) 및 드레인(106b)으로서 기능한다. 상기 드레인(106b)으로부터 연장된 배선이 바이어스선으로서 기능한다. 상기 소스(106a) 및 상기 드레인(106b)은 상기 판독 트랜지스터 Tr2의 게이트 전극(104)으로 서로 분리된다. 기록 비트선(109b)은 상기 소스(106a)에 접속된다.
도 7a의 상기 회로 위에 형성된 상기 산화물 반도체를 사용한 트랜지스터를 중심으로 주요 배선들, 주요 전극들 등이 도 7b에 도시된다. 섬형상을 갖는 산화물 반도체 영역(110), 기록 워드선(112a), 및 판독 워드선(112b)이 형성된다. 상기 기록 워드선(112a)의 일부는 상기 산화물 반도체 영역(110)과 중첩하고 상기 기록 트랜지스터 Tr1의 게이트 전극으로서 기능한다. 상기 산화물 반도체 영역(110)은 하층의 상기 게이트 전극(104)에 접속된다. 또한, 상기 판독 워드선(112b)이 상기 게이트 전극(104)과 중첩하는 부분에 용량 소자가 형성된다.
상기 게이트 전극(104)의 재료로서 나중에 형성되는 산화물 반도체막과 오믹 콘택트(ohmic contact)를 형성하는 재료가 바람직하다. 이러한 재료의 예는 일함수 W가 상기 산화물 반도체의 전자 친화력 φ(상기 산화물 반도체의 전도대의 하한과 진공준위 간의 에너지 갭)과 거의 같거나 작은 재료이다. 즉, W < φ+ 0.3 [eV] 가 만족될 수 있다. 예를 들어, 티타늄, 몰리브덴, 및 질화 티타늄을 들 수 있다.
도 7c는 도 7a에 도시된 구성이 도 7b에 도시된 구성과 중첩하는 구성을 도시한다. 도 7c에서, 중첩을 볼 수 있도록 상기 구성들이 서로 약간씩 시프트된다. 점들(A, B, 및 C)은 도 7a 내지 도 7c에서 동일한 부분들을 나타낸다는 것을 주의한다. 이러한 소자들의 설계 규칙은 적절히 선택될 수 있지만, 집적도를 향상시키기 위해, 각 트랜지스터의 채널 폭이 10㎚ 이상 0.4㎛ 이하, 채널 길이가 10㎚ 이상 0.4㎛ 이하인 것이 바람직하다.
상기 게이트 전극(104)(즉, 용량 소자)과 상기 판독 워드선(112b)가 중첩하는 부분의 상기 판독 워드선(112b)의 폭은 도 7a 내지 도 7c의 상기 기록 트랜지스터의 상기 기록 워드선의 폭과 거의 같고, 상기 부분의 상기 판독 워드선(112b)의 폭은 상기 기록 트랜지스터의 상기 기록 워드선의 폭의 0.5배 이상 1.5배 이하인 것이 바람직하다.
이하, 상기 구성을 갖는 반도체 메모리 장치의 제작 방법이 기술된다. 도 8a 내지 도 8d 및 도 9a 내지 도 9d는 도 7a 내지 도 7c의 점 B를 통해 점 A를 점 C로 잇는 선을 따라 취해진 단면도이다. 먼저, 공지의 반도체 제작 기술을 사용하여, 도 8a에 도시된 바와 같이, 단결정 실리콘 기판(101) 위에 다음의 소자들: 상기 소자 분리 영역(102); 각각 도핑된 실리콘 영역(불순물 영역)을 갖는 상기 소스(106a) 및 상기 드레인(106b); 게이트 절연막(103); 및 상기 게이트 전극(104)을 형성한다. 도 8a에 2개의 게이트 전극들(104)이 도시되지만, 도 7a 및 도 7c로 명백한 바와 같이 하나의 연속하는 게이트 전극이 있다는 것을 주의한다.
상기 게이트 전극(104)의 측면에 사이드 월이 설치될 것이다. 상기 게이트 절연막(103)의 두께는 10㎚ 이상인 것이 바람직하여 누설 전류의 발생이 억제된다. 게이트 용량이 나중에 형성될 용량 소자의 용량보다 작도록, 산화 실리콘과 같이 비교적 작은 유전율을 갖는 재료가 상기 게이트 절연막(103)의 재료로서 사용되는 것이 바람직하다.
불순물 영역을 갖는 상기 소스(106a) 및 상기 드레인(106b)의 각각 위에, 실리사이드 영역(105a) 및 실리사이드 영역(105b)이 설치되어 도전성이 향상된다. 본 명세서에서, 상기 소스(106a) 및 상기 드레인(106b)은 이러한 방식으로 형성된 상기 실리사이드 영역들을 포함하는 영역들을 의미한다. 또한, 상기한 바와 같이, 상기 드레인(106b)은 상기 바이어스선의 일부로서 기능한다.
다음에, 층간 절연물(107)이 형성된다. 상기 층간 절연물(107)은 단층 또는 다층으로 형성될 수 있고 상기 트랜지스터의 채널의 열화를 유발하는 스트레스 라이너(stress liner)를 포함할 수 있다. 상기 층간 절연물(107)은 화학적 기계 연마(CMP) 법으로 평탄화된다. 이어서, 도 8b에 도시된 바와 같이, 상기 실리사이드 영역(105a)에 이르는 홈형 개구(groove-like opening; 108)가 상기 층간 절연물(107)에 형성된다. 상기 홈형 개구(108)의 깊이는 상기 게이트 전극(104)의 높이의 2배 이상 4배 이하인 것이 바람직하다. 상기 홈형 개구(108)는 도 7a 및 도 7c의 상기 기록 비트선(109b)의 형성을 위해 형성된다는 것을 주의한다.
다음에, 도전성 재료를 함유하는 단층 또는 다층막(109)이 증착된다. 도 8c에 도시된 바와 같이, 상기 막(109)을 완전히 채우고 상기 홈형 개구(108)를 덮는 두께 및 성막 방법이 선택된다. 상기 도전성 재료로서, 상기 게이트 전극(104)의 경우와 유사하게, 나중에 형성될 산화물 반도체막과의 오믹 콘택트를 형성하는 재료가 바람직하다.
다음에, 상기 도전성 재료를 함유하는 막(109)이 이방성 드라이 에칭법에 의해 에칭된다. 이 때, 도 8d에 도시된 바와 같이, 에칭이 수행되어 상기 층간 절연물(107) 위에 위치된 상기 도전성 재료를 함유하는 막(109)의 부분은 완전히 에칭되고 상기 홈형 개구(108)의 상기 막(109)은 남는다. 상기 도전성 재료를 함유하고 상기 홈형 개구(108)에 남아 있는 막(109a)의 표면의 최하부는 상기 게이트 전극(104)의 최상부보다 높이 위치된다. 상기 홈형 개구(108)의 깊이가 상기 게이트 전극(104)의 높이의 2배 이하이고, 상기 에칭 단계에서, 상기 도전성 재료를 함유하고 상기 홈형 개구(108)에 남아 있는 상기 막(109a)은 일부 경우들에서 상기 게이트 전극보다 낮게 위치될 수 있다. 이러한 상태는 이후의 단계에서는 바람직하지 않다.
그 후, 상기 층간 절연물(107), 상기 게이트 전극(104), 및 상기 도전성 재료를 함유하는 상기 막(109a)은 CMP법에 의해 평탄화되고 에칭되어, 도 9a에 도시된 바와 같이, 거의 동일한 높이의 도전성 표면을 갖는 상기 게이트 전극(104) 및 상기 기록 비트선(109b)이 형성된다. 그 후, 상기 층간 절연물(107)의 표면 부근에 함유된 수소를 저감하기 위해 아르곤 플라즈마를 사용하여 표면 처리가 수행된다. 상기 층간 절연물(107)의 수소 농도가 낮을 때, 상기 표면 처리는 불필요하다.
그 후, 3㎚ 내지 30㎚의 두께를 갖는 상기 산화물 반도체막이 스퍼터링법에 의해 형성된다. 스퍼터링법 이외의 방법이 상기 산화물 반도체막의 형성 방법으로서 채용될 수 있다. 상기 산화물 반도체는 아연 및 인듐을 함유하는 것이 바람직하다. 상기 반도체 메모리 장치의 신뢰성을 증가시키기 위해, 상기 산화물 반도체막의 수소 농도는 １×1018 cm-3 미만, 바람직하게는 １×1016cm-3 미만일 수 있다.
상기 산화물 반도체막을 에칭함으로써 섬형상을 갖는 상기 산화물 반도체 영역(110)이 형성된다. 반도체 특성이 개선되도록 상기 산화물 반도체 영역(110)이 가열 처리될 수 있다. 따라서, 상기 게이트 전극(104) 및 상기 산화물 반도체 영역(110)이 서로 접하고, 상기 기록 비트선(109b) 및 상기 산화물 반도체 영역(110)이 서로 접한다.
그 후, 도 9b에 도시된 바와 같이, 게이트 절연막(111)이 스퍼터링법과 같은 공지의 성막 방법으로 형성된다. 누설 전류의 발생을 저감하기 위해, 상기 게이트 절연막(111)의 두께가 10㎚ 이상인 것이 바람직하고, 상기 게이트 절연막의 수소 농도는 １×10-19 cm-3 이하인 것이 바람직하다.
산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 란탄, 질화 알루미늄, 등이 상기 게이트 절연막으로서 사용될 수 있다. 상기 게이트 절연막(111)은 상기 게이트 전극(104)과 상기 판독 워드선(112b) 사용하여 형성된 용량 소자의 유전체이고 상기 용량 소자의 용량이 상기 트랜지스터의 상기 게이트 용량보다 크도록 비유전율이 10 이상인 재료를 사용하여 형성되는 것이 바람직하다. 상기 산화물 반도체 영역(110)의 특성들을 개선하기 위해 가열 처리가 상기 게이트 절연막의 형성 후에 수행될 수 있다.
그 후, 도 9c에 도시된 바와 같이, 상기 기록 워드선(112a) 및 상기 판독 워드선(112b)은 도전성 재료를 사용하여 형성된다. 상기 기록 워드선(112a)의 일부는 상기 산화물 반도체를 사용하는 상기 트랜지스터의 상기 게이트 전극으로서 기능한다. 상기 기록 워드선(112a) 및 상기 판독 워드선(112b)의 재료로서, 일함수가 상기 산화물 반도체의 전자 친화력보다 0.5eV만큼 큰 재료가 바람직하다. 예로서, 텅스텐, 금, 백금, p-형 실리콘 등을 들 수 있다.
이상의 단계들을 통해, 기본적인 소자 구조가 완성된다. 그 후, 단층 박막 또는 다층 박막의 층간 절연물(113)이 형성된다. 도 9d에 도시된 바와 같이, 이상의 단계들을 통해, 기록 트랜지스터(114), 용량 소자(115), 및 판독 트랜지스터(116)를 포함하는 반도체 메모리 장치의 메모리 셀이 제작된다.
상기 게이트 전극(104)과 상기 판독 워드선(112b) 사이에 상기 게이트 절연막(111)을 유전체로서 제공되는 용량 소자가 형성된다. 상기 용량 소자의 용량은 상기 게이트 전극(104)과 상기 판독 워드선(112b)이 중첩되는 부분의 크기에 의해 결정되고; 상기 용량 소자의 면적은 100㎚2 이상 0.01㎛2 이하인 것이 바람직하다.
상기 반도체 메모리 장치의 집적도를 향상시키는 관점에서, 상기 용량 소자의 면적은 바람직하게는 상기 판독 트랜지스터(116)의 채널 폭 및 채널 길이에 의해 결정되는 면적 S의 2배 이하, 바람직하게는 상기 면적 S의 1/10 이상 상기 면적 S 미만이다.
(실시형태 4)
본 실시형태에서, 실시형태 3에 기술된 방법과 상이한 제작 방법이 기술된다. 본 실시형태의 반도체 메모리 장치의 메모리 셀의 레이아웃의 예가 도 10a 내지 도 10c에 도시된다. 기본적인 구조는 도 7a 내지 도 7c에 도시된 구조와 동일하다. 도 10a에서, 단결정 실리콘 기판 위에 제공된 주요 배선들, 주요 전극들 등이 도시된다. 소자 분리 영역(202)이 상기 기판 위에 형성된다. 또한, 도전성 재료, 도핑된 실리콘 등을 함유하는 영역이 상기 소자 분리 영역(202) 이외의 영역에 형성되고 부분적으로 상기 판독 트랜지스터 Tr2의 소스(206a) 및 드레인(206b)으로서 기능한다.
상기 소스(206a) 및 상기 드레인(206b)은 상기 판독 트랜지스터 Tr2의 게이트 전극(209a)으로 서로 분리된다. 기록 비트선(209b)이 상기 소스(206a)에 접속된다. 바이어스선(209c)이 상기 드레인(206b)에 접속된다. 상기 기록 비트선(209b) 및 상기 바이어스선(209c)은 층간 절연물에 형성된 홈부에 임베딩된다.
도 10a에 도시된 상기 회로 위에 형성된 상기 산화물 반도체를 사용한 트랜지스터를 중심으로 주요 배선들, 주요 전극들 등이 도 10b에 도시된다. 섬형상을 갖는 산화물 반도체 영역(210), 기록 워드선(212a), 및 판독 워드선(212b)이 형성된다. 상기 기록 워드선(212a)의 일부는 상기 산화물 반도체 영역(210)과 중첩하고 상기 기록 트랜지스터 Tr1의 게이트 전극으로서 기능한다. 상기 산화물 반도체 영역(210)은 하층의 상기 게이트 전극(209a)에 접속된다. 또한, 상기 판독 워드선(212b)이 상기 게이트 전극(209a)과 중첩하는 부분에 용량 소자가 형성된다.
도 10c는 도 10a에 도시된 구조가 도 10b에 도시된 구조와 중첩하는 구조를 도시한다. 도 10c에서, 상기 구성들은 중첩을 볼 수 있도록 서로 약간씩 시프트된다. 점 A, B, 및 C는 도 10a 내지 도 10c에 걸쳐 동일한 부분들을 나타낸다는 것을 주의하자.
이하, 상기 구조를 갖는 반도체 메모리 장치의 제작 방법이 기술된다. 도 11a 내지 도 11d 및 도 12a 내지 도 12d는 도 10a 내지 도 10c에서 점 B를 통해 점 A를 점 C로 잇는 선을 따라 취해진 단면도들이다. 먼저, 공지의 반도체 제작 기술을 사용하여, 도 11a에 도시된 바와 같이, 단결정 실리콘 기판(201) 위에 다음의 소자들: 상기 소자 분리 영역(202); 각각 도핑된 실리콘 영역(불순물 영역)을 갖는 상기 소스(206a) 및 상기 드레인(206b); 게이트 절연막(203); 및 더미 게이트(204)가 형성된다. 상기 소스(206a) 및 상기 드레인(206b) 위에, 실리사이드 영역(205a) 및 실리사이드 영역(205b)이 제공되어 도전성이 향상된다. 상기 더미 게이트(204)의 측면에 사이드월이 형성될 수 있다. 다결정 실리콘이 상기 더미 게이트(204)로 사용될 수 있다.
다음에, 도 11b에 도시된 바와 같이, 층간 절연물(207)이 형성된다. 상기 층간 절연물(207)은 단층 또는 다층으로 형성될 수 있고 상기 트랜지스터의 채널의 열화를 유발하는 스트레스 라이너를 포함할 수 있다. 스핀 코팅법으로 최상층의 막을 평탄화하면 나중의 공정에 유리하다. 여기서, 스핀 코팅법에 의해 획득될 수 있는 단층의 평탄화된 산화 실리콘막이 상기 층간 절연물(207)로서 사용된다.
그 후, 상기 층간 절연물(207)이 드라이 에칭법에 의해 에칭된다. 상기 드라이 에칭은 상기 더미 게이트(204)의 상면이 노출될 때 중지되고; 후속하여, 평탄화 및 에칭이 CMP법에 의해 수행된다. 도 11c에 도시된 바와 같이, 상기 더미 게이트(204)는 미리 결정된 정도까지 에칭된다. CMP법에 의한 상기 평탄화는 상기 더미 게이트(204)의 가장 깊게 에칭된 부분의 높이가 초기 높이의 1/2 이상 2/3 이하가 되는 시점에 정지된다.
다음에, 상기 층간 절연물(207)이 선택적으로 에칭되어, 도 11d에 도시된 바와 같이, 각각 실리사이드 영역(205a) 및 실리사이드 영역(205b)에 이르는 홈형 개구(208a) 및 홈형 개구(208b)가 형성된다. 상기 홈형 개구(208a) 및 상기 홈형 개구(208b)는 평행하게 설치된다.
다음에, 상기 더미 게이트(204)가 선택적으로 에칭되어, 도 12a에 도시된 바와 같이, 개구부(208c)가 형성된다. 상기 더미 게이트(204)의 재료로서 다결정 실리콘이 사용될 때, 에칭을 위해 2 % 내지 40 %, 바람직하게 20 % 내지 25 %의 TMAH(tetramethyl ammonium hydroxide)가 사용될 수 있다.
다음에, 도전성 재료를 함유하는 단층 또는 다층막(209)가 증착된다. 도 12b에 도시된 바와 같이, 상기 막(209)이 상기 홈형 개구들(208a 및 208b) 및 상기 개구(208c)를 완전히 채우고 덮도록 하는 두께 및 성막 방법이 선택된다. 상기 도전성 재료로서, 실시형태 3에서 상기 도전성 재료를 함유하는 상기 막(109)의 재료로서 기술된 재료가 사용될 수 있다.
다음에, 상기 도전성 재료를 함유하는 막(209)은 CMP법에 의해 에칭에 의해 평탄화된다. 이러한 단계는 상기 층간 절연물(207)의 노출시 중지될 수 있다. 따라서, 도 12c에 도시된 바와 같이, 상기 게이트 전극(209a), 상기 기록 비트선(209b), 및 상기 바이어스선(209c)이 형성된다.
그 후, 3㎚ 내지 30㎚의 두께를 갖는 상기 산화물 반도체막이 스퍼터링법에 의해 형성되고 에칭되어 섬형상을 갖는 산화물 반도체 영역(210)이 형성된다. 또한, 게이트 절연막(211)이 스퍼터링법과 같은 공지의 성막 방법으로 형성된다. 그 후, 도 12d에 도시된 바와 같이, 상기 기록 워드선(212a) 및 상기 판독 워드선(212b)이 도전성 재료를 사용하여 형성된다.
상기 기록 워드선(212a)의 일부는 상기 산화물 반도체를 사용하는 트랜지스터의 게이트 전극으로서 기능한다. 상기 기록 워드선(212a) 및 상기 판독 워드선(212b)의 재료로서, 실시형태 3에서 상기 기록 워드선(112a) 및 상기 판독 워드선(112b)으로 사용될 수 있는 재료가 사용될 수 있다. 상기 반도체 메모리 장치의 기본적인 소자 구조는 상기한 단계들을 통해 완성된다.
실시형태 3에서는, 상기 실리콘 기판 위에 형성된 상기 불순물 영역 및 상기 실리사이드 영역이 상기 바이어스선으로서 사용되고; 본 실시형태에서는, 더 높은 도전성의 재료를 사용하여 상기 바이어스선이 형성되어 상기 반도체 메모리 장치의 고속 동작에 유리하다.
(실시형태 5)
실시형태 2에 기술된 상기 반도체 메모리 장치에서, 실시형태 1에 기술된 상기 반도체 메모리 장치의 상기 기록 비트선은 상기 판독 비트선을 대체한다. 그러나, 이러한 구성으로는 이하의 이유에 의해 유발되는 기록시의 소비 전력이 증가하는 문제가 있다. 이하, 상기 판독 트랜지스터가 n-채널 판독 트랜지스터인 경우가 기술된다.
예를 들어, n행 m열의 메모리 셀에 양의 전하가 유지되어 그 결과, 상기 메모리 셀의 상기 판독 트랜지스터 Tr2(n, m)가 일부 경우들에서 턴 온된다. 이러한 트랜지스터의 드레인은 상기 바이어스선 Sm에 접속되고 상기 소스는 상기 기록 비트선 Rm에 접속된다. 상기 바이어스선 Sm은 기록시 일정한 전위로 유지된다. 실시형태 2에서, 예로서, 상기 전위는 0V이다.
한편, 상기 기록 비트선 Rm의 전위는, 동일한 열의 다른 메모리 셀에 데이터가 기록되기 때문에 항상 변하고, VRL+x[V]로 표현될 수 있다. 일부 경우들에서 상기 전위 VRL+x은 양의 값을 갖고; 기록시, 상기 기록 트랜지스터 Tr1(n,m)는 온 상태이고, 따라서 상기 판독 비트선의 전위는 상기 판독 트랜지스터 Tr2(n,m)의 게이트의 전위이다.
이러한 상황에서, 상기 판독 트랜지스터 Tr2(n,m)의 게이트와 상기 바이어스선 간의 전위차가 상기 판독 트랜지스터 Tr2(n,m)의 임계값 전압 이상인 경우가 있다. 따라서, 상기 판독 트랜지스터 Tr2(n,m)가 턴 온된다. 그 결과, 도 13a에 도시된 바와 같이, 기록시에 전류가 상기 판독 트랜지스터 Tr2(n,m)의 상기 소스와 상기 드레인 사이에 흐른다.
이러한 전류를 방지하기 위해, 상기 바이어스선 Sm의 전위는 상기 기록 비트선 Rm의 최대 전위 이상으로 설정될 수 있다. 상기 바이어스선 Sm의 전위가 상기한 범위로 설정되는 경우, 기록시(즉, 상기 기록 트랜지스터 Tr1(n,m)가 온 상태일 때), 상기 판독 트랜지스터 Tr2(n,m)의 게이트의 전위는 상기 기록 비트선 Rm의 전위가 어떠한 방식으로 변경되더라도 상기 소스 또는 상기 드레인의 전위 이하이다. 즉, 상기 판독 트랜지스터 Tr2(n,m)는 오프 상태이다. 그 결과, 도 13b에 도시된 바와 같이, 상기 판독 트랜지스터 Tr2(n,m)의 상기 소스와 상기 드레인 사이에 전류가 흐르지 않는다.
이러한 경우에서, 상기 판독 트랜지스터 Tr2(n,m)의 게이트 용량 C2는 데이터를 유지하기 위해 사용될 수 없기 때문에, 상기 용량 소자 C(n,m)의 용량 C1을 상기 상기 판독 트랜지스터 Tr2(n,m)의 게이트 용량 이상, 바람직하게 상기 판독 트랜지스터 Tr2(n,m)의 게이트 용량의 2배 이상으로 하는 것이 바람직하다. 판독시, 상기 판독 트랜지스터 Tr2(n,m)의 게이트 용량이 상기 용량 소자 C(n,m)와 직렬 접속되기 때문에, 상기 판독 트랜지스터 Tr2(n,m)의 게이트의 전위는 기록시의 전위와 비교해 낮다. 상기 전위차는 C1/(C1 + C2)에 비례한다. 따라서, C1가 C2보다 충분히 클 때, 전위의 저하가 감소된다.
상기된 기록 방법은 도 14a 및 도 14b에 도시된 바와 같이 바이어스선이 인접한 열의 바이어스선으로서 또한 기능하는 반도체 메모리 장치에 유효하다. 이는 예를 들어, 도 5a 및 도 5b에 도시된 경우에서, 각 열에 설치된 바이어스선 및 상기 기록 비트선과 동일한 전위가 상기 바이어스선에 인가되어 상기 판독 트랜지스터 Tr2의 상기 소스와 상기 드레인 간의 전류가 방지되지만, 도 14a 및 도 14b에 도시된 바와 같이 바이어스선이 인접한 열의 바이어스선으로서 또한 기능하는 경우의 상기 기록 비트선의 전위와 상기 바이어스선의 전위가 같지 않기 때문이다.
상기 판독 워드선은 행에 기록이 수행되는 경우를 제외하고 저 전위로 유지되어 상기 판독 트랜지스터는 상기 기록 트랜지스터의 드레인 측의 전하량과 상관 없이 오프 상태이고; 따라서, 상기 판독 트랜지스터는 상기 기록 비트선의 전위와 상관 없이 오프 상태일 수 있다는 것을 주의하자.
본 명세서는 전체 내용이 본원에 참조로서 통합된, 2010년 2월 19일 일본 특허청에 제출된 일본 특허 출원 번호 제 2010-034903 호에 기초한다.
101: 단결정 실리콘 기판 102: 소자 분리 영역
103: 게이트 절연막 104: 게이트 전극
105a: 실리사이드 영역 105b: 실리사이드 영역
106a: 소스 106b: 드레인
107: 층간 절연물 108: 홈형 개구
109: 도전성 재료를 함유하는 막 109a: 도전성 재료를 함유하는 막
109b: 기록 비트선 110: 산화물 반도체 영역
111: 게이트 절연막 112a: 기록 워드선
112b: 판독 워드선 113: 층간 절연물
114: 기록 트랜지스터 115: 용량 소자
116: 판독 트랜지스터 201: 단결정 실리콘 기판
202: 소자 분리 영역 203: 게이트 절연막
204: 더미 게이트 205a: 실리사이드 영역
205b: 실리사이드 영역 206a: 소스
206b: 드레인 207: 층간 절연물
208a: 홈형 개구 208b: 홈형 개구
208c: 개구 209: 도전성 재료를 함유하는 막
209a: 게이트 전극 209b: 기록 비트선
209c: 바이어스선 210: 산화물 반도체 영역
211: 게이트 절연막 212a: 기록 워드선
212b: 판독 워드선

Claims (6)

  1. 제 1 선, 제 2 선, 제 3 선, 및 메모리 셀을 포함하는 반도체 메모리 장치를 구동하는 방법에 있어서,
    상기 제 2 선은 상기 제 3 선에 평행하고,
    상기 메모리 셀은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 드레인은 상기 제 2 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 선에 접속되고,
    상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 소스는 상기 제 2 선에 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 제 3 선에 접속되고,
    상기 방법은:
    상기 메모리 셀에 데이터를 기록하는 단계를 포함하고,
    상기 메모리 셀에 데이터를 기록하는 상기 단계는:
    상기 제 2 선에 제 1 전위를 공급하는 단계;
    상기 제 3 선에 제 2 전위를 공급하는 단계; 및
    상기 제 1 트랜지스터를 턴온한 후, 상기 제 1 트랜지스터를 턴오프하는 단계를 포함하고,
    상기 제 2 전위는 상기 제 1 전위보다 높은, 반도체 메모리 장치를 구동하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 상기 게이트는 상기 제 2 선과 동일한 재료를 포함하는, 반도체 메모리 장치를 구동하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 메모리 장치를 구동하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 선, 상기 제 2 선, 상기 제 3 선 및 상기 메모리 셀은 반도체 기판 위에 제공되는, 반도체 메모리 장치를 구동하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 선은 상기 제 3 선에 직교하는, 반도체 메모리 장치를 구동하는 방법.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 n형인, 반도체 메모리 장치를 구동하는 방법.
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