JP5813840B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5813840B2 JP5813840B2 JP2014185428A JP2014185428A JP5813840B2 JP 5813840 B2 JP5813840 B2 JP 5813840B2 JP 2014185428 A JP2014185428 A JP 2014185428A JP 2014185428 A JP2014185428 A JP 2014185428A JP 5813840 B2 JP5813840 B2 JP 5813840B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- read
- write
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 130
- 239000003990 capacitor Substances 0.000 claims description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000015654 memory Effects 0.000 description 87
- 210000004027 cell Anatomy 0.000 description 79
- 239000010408 film Substances 0.000 description 45
- 238000000034 method Methods 0.000 description 30
- 239000000463 material Substances 0.000 description 14
- 230000010354 integration Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 239000012212 insulator Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 229910052772 Samarium Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 239000004020 conductor Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 5
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 239000011701 zinc Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Databases & Information Systems (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッ
シュメモリ等である。
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッ
シュメモリ等である。
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する
。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソ
ースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）
で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフ
レッシュ）する必要がある。
。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソ
ースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）
で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフ
レッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡ
Ｍのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セ
ルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供
給されないとデータが失われてしまう。
Ｍのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セ
ルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供
給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チ
ャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを
保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた
後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリ
に関しては、例えば、特許文献１に記載されている。以下では、これらを、特に、フロー
ティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。
ャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを
保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた
後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリ
に関しては、例えば、特許文献１に記載されている。以下では、これらを、特に、フロー
ティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。
ＦＧＮＶＭでは、多段階（多値）のデータを１つの記憶セルに保存できるので、記憶容量
を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に
減らせるため、ある程度まで集積度を高めることができる。
を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に
減らせるため、ある程度まで集積度を高めることができる。
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に
高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制
限に書き込みや消去を繰り返せなかった。さらに、高い電圧を印加する関係で、ある程度
以上（線幅５０ｎｍ以下）の集積度となると隣接する記憶セル間の干渉が生じるため、セ
ルとの間を一定の間隔に保つ必要があった。
高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制
限に書き込みや消去を繰り返せなかった。さらに、高い電圧を印加する関係で、ある程度
以上（線幅５０ｎｍ以下）の集積度となると隣接する記憶セル間の干渉が生じるため、セ
ルとの間を一定の間隔に保つ必要があった。
このように従来の半導体メモリ装置は、一長一短があった。半導体メモリ装置としては、
電源が切られた後も一定程度、例えば、１日以上、好ましくは１年以上、より好ましくは
１０年以上、データを保持できるものが望まれる。また、書き込み回数の制限がないこと
が好ましく、１０億回以上の書き込みができることが望まれる。
電源が切られた後も一定程度、例えば、１日以上、好ましくは１年以上、より好ましくは
１０年以上、データを保持できるものが望まれる。また、書き込み回数の制限がないこと
が好ましく、１０億回以上の書き込みができることが望まれる。
また、集積度も重要で、最小線幅をＦとするとき、１つの記憶セルの占める面積は、従来
、ＳＲＡＭで１００−１５０Ｆ２、ＤＲＡＭで８Ｆ２、ＮＡＮＤ型フラッシュメモリで４
−６Ｆ２、ＮＯＲ型フラッシュメモリで６−１２Ｆ２であったが、４０Ｆ２以下、好まし
くは１０Ｆ２以下、より好ましくは５Ｆ２以下であることが望まれる。
、ＳＲＡＭで１００−１５０Ｆ２、ＤＲＡＭで８Ｆ２、ＮＡＮＤ型フラッシュメモリで４
−６Ｆ２、ＮＯＲ型フラッシュメモリで６−１２Ｆ２であったが、４０Ｆ２以下、好まし
くは１０Ｆ２以下、より好ましくは５Ｆ２以下であることが望まれる。
上記の点に関して、ＤＲＡＭやＳＲＡＭは電源が切られるとデータも消えてしまうので望
ましくない。ＳＲＡＭに関しては、集積度に関しても、必要とされる大きさを下回ってい
る。ＦＧＮＶＭにおいては、電源が切られた後も最低１０年はデータが保持されるという
特長があったが、書き込み回数は１０万回以下であった。
ましくない。ＳＲＡＭに関しては、集積度に関しても、必要とされる大きさを下回ってい
る。ＦＧＮＶＭにおいては、電源が切られた後も最低１０年はデータが保持されるという
特長があったが、書き込み回数は１０万回以下であった。
上記を鑑み、本発明の一は、電源が切られた後も、１時間以上、好ましくは１日以上、よ
り好ましくは１０年以上、データを保持できること、書き込み回数を１００万回以上とで
きること、さらに集積度が４０Ｆ２以下、好ましくは１０Ｆ２以下、より好ましくは５Ｆ
２以下であること、という３つの条件を同時に克服する半導体メモリ装置を提供すること
を課題とする。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷
量が初期の電荷量の９０％となる時間と定義する。
り好ましくは１０年以上、データを保持できること、書き込み回数を１００万回以上とで
きること、さらに集積度が４０Ｆ２以下、好ましくは１０Ｆ２以下、より好ましくは５Ｆ
２以下であること、という３つの条件を同時に克服する半導体メモリ装置を提供すること
を課題とする。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷
量が初期の電荷量の９０％となる時間と定義する。
また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課
題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供す
ることを課題とする。
題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供す
ることを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、トランジスタのソースとドレインについては、本来、印加される電位に応じて呼び名が
決められるのであるが、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上
、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソー
スとされているものをドレインと読み替えることも可能である。
、トランジスタのソースとドレインについては、本来、印加される電位に応じて呼び名が
決められるのであるが、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上
、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソー
スとされているものをドレインと読み替えることも可能である。
本発明の第１は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを
書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、
キャパシタで１つの記憶セルを構成し、このような記憶セルを複数マトリクス状に配置す
る。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出
しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、
キャパシタで１つの記憶セルを構成し、このような記憶セルを複数マトリクス状に配置す
る。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出
しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパ
シタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード
線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソ
ースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシ
タの他方の電極を読み出しワード線に接続する。
シタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード
線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソ
ースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシ
タの他方の電極を読み出しワード線に接続する。
書き込みトランジスタのオフ状態でのソースとドレイン間のリーク電流は、使用時の温度
（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、ある
いは８５℃で１×１０−２０Ａ以下であることが望ましい。通常のシリコン半導体では、
リーク電流をそのような低い値とすることは困難であるが、バンドギャップが３電子ボル
ト以上の半導体、特に酸化物半導体を好ましい条件で加工して得られたトランジスタにお
いては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いること
が好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において
、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものでは
ない。
（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、ある
いは８５℃で１×１０−２０Ａ以下であることが望ましい。通常のシリコン半導体では、
リーク電流をそのような低い値とすることは困難であるが、バンドギャップが３電子ボル
ト以上の半導体、特に酸化物半導体を好ましい条件で加工して得られたトランジスタにお
いては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いること
が好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において
、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものでは
ない。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３
電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子
ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい
。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好まし
くは、１×１０１１ｃｍ−３未満であるものを用いるとよい。本発明者は、このような条
件を満たす酸化物半導体は、例えば、１５０℃においても、室温で観測される半導体特性
とほとんど変わらないことを見いだした。
電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子
ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい
。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好まし
くは、１×１０１１ｃｍ−３未満であるものを用いるとよい。本発明者は、このような条
件を満たす酸化物半導体は、例えば、１５０℃においても、室温で観測される半導体特性
とほとんど変わらないことを見いだした。
読み出しトランジスタとしては、オフ状態でのソースとドレイン間リーク電流についての
制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイ
ッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジス
タ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレ
イン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流
（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度
（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下である
ことが望ましい。
制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイ
ッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジス
タ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレ
イン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流
（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度
（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下である
ことが望ましい。
キャパシタの容量についてはＦＧＮＶＭとは異なり、特に制限はないが、キャパシタが大
きいと集積度が下がるので、キャパシタの面積は、読み出しトランジスタのチャネル領域
の面積（長方形のチャネルにおいては、チャネル幅×チャネル長）の１０分の１以上２倍
未満、好ましくは１０分の１以上１倍未満とする。キャパシタの面積は１００ｎｍ２乃至
０．０１μｍ２が好ましい。
きいと集積度が下がるので、キャパシタの面積は、読み出しトランジスタのチャネル領域
の面積（長方形のチャネルにおいては、チャネル幅×チャネル長）の１０分の１以上２倍
未満、好ましくは１０分の１以上１倍未満とする。キャパシタの面積は１００ｎｍ２乃至
０．０１μｍ２が好ましい。
キャパシタの誘電体は、必要に応じて、酸化ハフニウム、酸化ランタン、酸化イットリウ
ム、酸化アルミニウム等の材料を用い、比誘電率を１０倍以上、好ましくは、１５倍以上
としてもよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの
容量は１０ｆＦ以下とすることが望ましい。
ム、酸化アルミニウム等の材料を用い、比誘電率を１０倍以上、好ましくは、１５倍以上
としてもよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの
容量は１０ｆＦ以下とすることが望ましい。
書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワ
ード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード
線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ま
しい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
ード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード
線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ま
しい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
図１（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶
セルを例にして説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読
み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示さ
れている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトラン
ジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続され
ている。
セルを例にして説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読
み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示さ
れている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトラン
ジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続され
ている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴ
ｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は
読み出しワード線Ｐｎに、それぞれ接続されている。
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴ
ｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は
読み出しワード線Ｐｎに、それぞれ接続されている。
図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、また、書
き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書
き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット
線Ｏｍ、バイアス線Ｓｍと直交する。
き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書
き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット
線Ｏｍ、バイアス線Ｓｍと直交する。
図１（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺まで図示したものである。図から明らかなよ
うに、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクス
では（２Ｎ＋３Ｍ）本の配線が必要である。
うに、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクス
では（２Ｎ＋３Ｍ）本の配線が必要である。
図１（Ａ）に示す記憶セルにデータを書き込むには、書き込みワード線Ｑｎに適切な電位
を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。そ
の際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のド
レイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、
読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等
によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少な
い。このようにして、データが書き込まれる。
を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。そ
の際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のド
レイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、
読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等
によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少な
い。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑｎに別の適切な電位を印加することによって、書き込みトラン
ジスタＴｒ１（ｎ，ｍ）をオフ状態とする。書き込みトランジスタＴｒ１（ｎ，ｍ）のオ
フ状態でのリーク電流を１×１０−２０Ａ以下とすることにより、相当の長時間にわたり
書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。
ジスタＴｒ１（ｎ，ｍ）をオフ状態とする。書き込みトランジスタＴｒ１（ｎ，ｍ）のオ
フ状態でのリーク電流を１×１０−２０Ａ以下とすることにより、相当の長時間にわたり
書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。
読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＴｒ
２（ｎ，ｍ）がどのような状態となるかをモニターする。例えば、データとして、書き込
みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に、電荷がないあるいは正の電荷がある、
という２つの状態があるとする。読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、
バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジス
タＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
２（ｎ，ｍ）がどのような状態となるかをモニターする。例えば、データとして、書き込
みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に、電荷がないあるいは正の電荷がある、
という２つの状態があるとする。読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、
バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジス
タＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
電荷がない場合には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位はしきい値
以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態となり、ソースとド
レイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線
Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイ
ン側に正の電荷があれば、読み出しワード線Ｐｎのゲート電位がしきい値以下であっても
読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線
Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。こ
のようにして、どのようなデータが保持されているかを知ることができる。
以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態となり、ソースとド
レイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線
Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイ
ン側に正の電荷があれば、読み出しワード線Ｐｎのゲート電位がしきい値以下であっても
読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線
Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。こ
のようにして、どのようなデータが保持されているかを知ることができる。
同じ原理を用いて、１つの記憶セルに蓄えられた電荷量の大小を知ることができる。図４
（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビッ
ト線Ｒｍの電位を変化させることにより、書き込みトランジスタＴｒ１のドレイン側の電
荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３、Ｑ０は０以上）
とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は絶縁体とみなせるの
で、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビッ
ト線Ｒｍの電位を変化させることにより、書き込みトランジスタＴｒ１のドレイン側の電
荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３、Ｑ０は０以上）
とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は絶縁体とみなせるの
で、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
電荷Ｑの値に応じて、読み出しトランジスタＴｒ２（ｎ，ｍ）のみかけの特性が変化する
。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み
出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）に流れ
る電流量が変化する。その様子を図４（Ｂ）に示す。
。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み
出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）に流れ
る電流量が変化する。その様子を図４（Ｂ）に示す。
電荷がもっとも多く保持されている場合（Ｑ＝Ｑ３）は、Ｖｇが負であっても十分大きな
電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオ
フ状態とするには、Ｖｇを十分、大きな負の値（例えば、ＶＰＬ）とする必要がある。電
荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ
２ではオン状態となる。しかし、Ｖｇ＝ＶＰ１ではオフ状態である。電荷量が３番目の場
合（Ｑ＝Ｑ１）は、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態とな
る。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオ
フ状態とするには、Ｖｇを十分、大きな負の値（例えば、ＶＰＬ）とする必要がある。電
荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ
２ではオン状態となる。しかし、Ｖｇ＝ＶＰ１ではオフ状態である。電荷量が３番目の場
合（Ｑ＝Ｑ１）は、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態とな
る。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
すなわち、読み出しワード線Ｐｎに何段階かの電位を印加することにより、保持されてい
る電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されてい
る電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電
荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場
合は、保持されていた電荷量はＱ３であったと判断できる。
る電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されてい
る電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電
荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場
合は、保持されていた電荷量はＱ３であったと判断できる。
Ｖｇ＝ＶＰ２とすると、保持されている電荷量がＱ３もしくはＱ２の場合にのみオン状態
となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電
荷量はＱ２であったと判断できる。
となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電
荷量はＱ２であったと判断できる。
Ｖｇ＝ＶＰ３とすると、保持されている電荷量がＱ３もしくはＱ２もしくはＱ１の場合に
のみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持
されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなか
った場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２
ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例
えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出
しできる。
のみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持
されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなか
った場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２
ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例
えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出
しできる。
このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを
記憶するには、保持される電荷量のばらつきが小さいことが必要である。これは、電荷量
のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくす
ることが必要となるためである。本発明の第１に示したマトリクス型の半導体記憶装置は
、保持される電荷量のばらつきが小さいため、この目的に適している。
記憶するには、保持される電荷量のばらつきが小さいことが必要である。これは、電荷量
のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくす
ることが必要となるためである。本発明の第１に示したマトリクス型の半導体記憶装置は
、保持される電荷量のばらつきが小さいため、この目的に適している。
また、ＦＧＮＶＭにおいては、書き込みや消去の際に非常に高い電圧をトランジスタに印
加することが求められたが、本発明においては、トランジスタに印加する電圧を、書き込
み時、読み出し時ともより小さくできる。そのため、キャパシタの容量と読み出しトラン
ジスタのゲート容量との間に制約が少ない。
加することが求められたが、本発明においては、トランジスタに印加する電圧を、書き込
み時、読み出し時ともより小さくできる。そのため、キャパシタの容量と読み出しトラン
ジスタのゲート容量との間に制約が少ない。
一般に、キャパシタの容量が読み出しトランジスタのゲート容量より大きいと、バイアス
線と読み出しワード線に印加される電圧の多くの部分が読み出しトランジスタのゲートに
印加されるので、読み出しトランジスタのゲートに印加される電圧が大きくなる。そのた
めより低い電圧でデータを読み出すことができる。
線と読み出しワード線に印加される電圧の多くの部分が読み出しトランジスタのゲートに
印加されるので、読み出しトランジスタのゲートに印加される電圧が大きくなる。そのた
めより低い電圧でデータを読み出すことができる。
一方、キャパシタの容量が読み出しトランジスタのゲート容量より小さいと、バイアス線
と読み出しワード線に印加される電圧の多くの部分がキャパシタに印加されるので、バイ
アス線と読み出しワード線の間に印加される電圧の多くの部分がキャパシタにかかってし
まい、読み出しトランジスタのゲートに印加される電圧が小さくなる。したがって、より
高い電圧を読み出しワード線とバイアス線の間に印加しないとデータを読み出せない。
と読み出しワード線に印加される電圧の多くの部分がキャパシタに印加されるので、バイ
アス線と読み出しワード線の間に印加される電圧の多くの部分がキャパシタにかかってし
まい、読み出しトランジスタのゲートに印加される電圧が小さくなる。したがって、より
高い電圧を読み出しワード線とバイアス線の間に印加しないとデータを読み出せない。
しかしながら、本発明では、書き込み時、読み出し時ともトランジスタに必要とされる絶
対的な電圧は、ＦＧＮＶＭに比べるとはるかに小さい。典型的には０．５ボルト乃至３ボ
ルトであり、仮に、キャパシタの容量が読み出しトランジスタのゲート容量の３分の１と
しても、記憶セルに印加される電圧は最大で９ボルトである。しかも、このような電圧は
、トランジスタのゲート絶縁膜に直接かかるわけではない。したがって、トランジスタが
高い電圧のために劣化することはない。
対的な電圧は、ＦＧＮＶＭに比べるとはるかに小さい。典型的には０．５ボルト乃至３ボ
ルトであり、仮に、キャパシタの容量が読み出しトランジスタのゲート容量の３分の１と
しても、記憶セルに印加される電圧は最大で９ボルトである。しかも、このような電圧は
、トランジスタのゲート絶縁膜に直接かかるわけではない。したがって、トランジスタが
高い電圧のために劣化することはない。
このことは従来のＦＧＮＶＭとは全く異なる。従来のＦＧＮＶＭの一例として、ＮＡＮＤ
型フラッシュメモリの記憶セルを図１３を用いて説明する。図１３（Ａ）は第ｎ行第ｍ列
の記憶セル周辺の様子を上方よりみたものである。表面に素子分離領域１５１が形成され
た半導体ウェハ上にフローティングゲート１５３とコントロールゲート１５４を積層し、
半導体ウェハに不純物領域１５２を設ける。
型フラッシュメモリの記憶セルを図１３を用いて説明する。図１３（Ａ）は第ｎ行第ｍ列
の記憶セル周辺の様子を上方よりみたものである。表面に素子分離領域１５１が形成され
た半導体ウェハ上にフローティングゲート１５３とコントロールゲート１５４を積層し、
半導体ウェハに不純物領域１５２を設ける。
コントロールゲート１５４はワード線（・・、Ｗｍ−１、Ｗｍ、Ｗｍ＋１、・・）でもあ
る。また、不純物領域は、フローティングゲート１５３が重なる部分で分断されているが
、動作時にはビット線（・・、Ｂｍ−１、Ｂｍ、Ｂｍ＋１、・・）に接続する。
る。また、不純物領域は、フローティングゲート１５３が重なる部分で分断されているが
、動作時にはビット線（・・、Ｂｍ−１、Ｂｍ、Ｂｍ＋１、・・）に接続する。
図１３（Ｂ）は図１３（Ａ）の点Ｘ１と点Ｘ２を結ぶ直線の断面の様子を示す。半導体ウ
ェハ１５０上にフローティングゲート１５３とコントロールゲート１５４が積層し、また
、それらにあわせて不純物領域１５２が設けられる。半導体ウェハ１５０とフローティン
グゲート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、そ
れぞれ絶縁膜１５５、絶縁膜１５６が設けられる。
ェハ１５０上にフローティングゲート１５３とコントロールゲート１５４が積層し、また
、それらにあわせて不純物領域１５２が設けられる。半導体ウェハ１５０とフローティン
グゲート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、そ
れぞれ絶縁膜１５５、絶縁膜１５６が設けられる。
図１３（Ｃ）は図１３（Ａ）の点Ｙ１と点Ｙ２を結ぶ直線の断面の様子を示す。半導体ウ
ェハ１５０上に、素子分離領域１５１を設け、その上にフローティングゲート１５３とコ
ントロールゲート１５４が積層して設けられる。半導体ウェハ１５０とフローティングゲ
ート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、それぞ
れ絶縁膜１５５，絶縁膜１５６が設けられる。
ェハ１５０上に、素子分離領域１５１を設け、その上にフローティングゲート１５３とコ
ントロールゲート１５４が積層して設けられる。半導体ウェハ１５０とフローティングゲ
ート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、それぞ
れ絶縁膜１５５，絶縁膜１５６が設けられる。
このような記憶セルは、図１３（Ｄ）のような回路で表現できる。すなわち、フローティ
ングゲート１５３と半導体ウェハ１５０との間で形成され、絶縁膜１５５を誘電体とする
容量Ｃ１と、フローティングゲート１５３とコントロールゲート１５４との間で形成され
、絶縁膜１５６を誘電体とする容量Ｃ２とが直列に接続したものである。
ングゲート１５３と半導体ウェハ１５０との間で形成され、絶縁膜１５５を誘電体とする
容量Ｃ１と、フローティングゲート１５３とコントロールゲート１５４との間で形成され
、絶縁膜１５６を誘電体とする容量Ｃ２とが直列に接続したものである。
ところで、このようなＦＧＮＶＭの記憶セルにおいては、Ｃ１はＣ２よりも相当に小さい
ことが要求された。それは、書き込み時あるいはデータの消去時に半導体ウェハ１５０（
あるいは不純物領域１５２）とフローティングゲート１５３との間に高電圧（１０ボルト
以上）をかける必要からである。
ことが要求された。それは、書き込み時あるいはデータの消去時に半導体ウェハ１５０（
あるいは不純物領域１５２）とフローティングゲート１５３との間に高電圧（１０ボルト
以上）をかける必要からである。
仮に、Ｃ１＝Ｃ２であれば、半導体ウェハ１５０（あるいは不純物領域１５２）とフロー
ティングゲート１５３との間の電圧を１０ボルトとするには、コントロールゲート１５４
と半導体ウェハ１５０（あるいは不純物領域１５２）との間には２０ボルトもの電圧を印
加しなければならない。
ティングゲート１５３との間の電圧を１０ボルトとするには、コントロールゲート１５４
と半導体ウェハ１５０（あるいは不純物領域１５２）との間には２０ボルトもの電圧を印
加しなければならない。
そのため、ＦＧＮＶＭではＣ１はＣ２の２分の１以下であることが望まれる。しかしなが
ら、そのようにＣ２をＣ１より大きくするには、記憶セルの形状に制約をもたらすことと
なる。図１３（Ｃ）に示すように、容量Ｃ１が必要とする面積Ｓ１は記憶セルのトランジ
スタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。
ら、そのようにＣ２をＣ１より大きくするには、記憶セルの形状に制約をもたらすことと
なる。図１３（Ｃ）に示すように、容量Ｃ１が必要とする面積Ｓ１は記憶セルのトランジ
スタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。
一方、容量Ｃ２の面積Ｓ２は、フローティングゲート１５３の上面の表面積と概略一致す
る。したがって、フローティングゲート１５３を必要以上に大きくしなければ、容量Ｃ２
を十分に大きくすることができなかった。このことにより、従来のＦＧＮＶＭは、記憶セ
ルの面積が必要以上に大きくなっていた。
る。したがって、フローティングゲート１５３を必要以上に大きくしなければ、容量Ｃ２
を十分に大きくすることができなかった。このことにより、従来のＦＧＮＶＭは、記憶セ
ルの面積が必要以上に大きくなっていた。
本発明においてはこのような制約がないので、キャパシタの配置の自由度が高まり、記憶
セルあたりの面積を縮小し、半導体メモリ装置の集積度をさらに高めることが可能である
。
セルあたりの面積を縮小し、半導体メモリ装置の集積度をさらに高めることが可能である
。
本発明の第２は、上記本発明の第１の構成における読み出しビット線を書き込みビット線
で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここで
は、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジス
タＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）
からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは
読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の
電極に接続されている。
で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここで
は、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジス
タＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）
からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは
読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の
電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴ
ｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は
読み出しワード線Ｐｎに、それぞれ接続されている。
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴ
ｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は
読み出しワード線Ｐｎに、それぞれ接続されている。
図５（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなよう
に、１行あたり２本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスで
は（２Ｎ＋２Ｍ）本の配線が必要である。このように、本発明の第１の読み出しビット線
を書き込みビット線で代用することにより、本発明の第１よりも配線数を減らすことがで
きる。
に、１行あたり２本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスで
は（２Ｎ＋２Ｍ）本の配線が必要である。このように、本発明の第１の読み出しビット線
を書き込みビット線で代用することにより、本発明の第１よりも配線数を減らすことがで
きる。
本発明の第３は、上記本発明の第１の構成における読み出しビット線を別の列のバイアス
線で代用するものである。図１４（Ａ）に、上記の構造を有する記憶セルを図示する。こ
こでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１４（Ａ）では、書き込みトラ
ンジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ
，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレ
インは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の
一方の電極に接続されている。
線で代用するものである。図１４（Ａ）に、上記の構造を有する記憶セルを図示する。こ
こでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１４（Ａ）では、書き込みトラ
ンジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ
，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレ
インは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の
一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースは隣の列のバイアス線Ｓｍ−１に、読み出しトランジ
スタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の
電極は読み出しワード線Ｐｎに、それぞれ接続されている。
き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）のソースは隣の列のバイアス線Ｓｍ−１に、読み出しトランジ
スタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の
電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１４（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなよ
うに、１行あたり２本、１列あたり２本の配線と、最初の列に１本のバイアス線が必要で
あるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋２Ｍ＋１）本の配線が必要である。このよ
うに、本発明の第１の読み出しビット線を別の列のバイアス線で代用することにより、本
発明の第１よりも配線数を減らすことができる。
うに、１行あたり２本、１列あたり２本の配線と、最初の列に１本のバイアス線が必要で
あるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋２Ｍ＋１）本の配線が必要である。このよ
うに、本発明の第１の読み出しビット線を別の列のバイアス線で代用することにより、本
発明の第１よりも配線数を減らすことができる。
以上、課題解決手段として３つの構成を示したが、本明細書では、それ以外の解決手段も
開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業
者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段が上記の
３つの構成に限られるものではない。
開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業
者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段が上記の
３つの構成に限られるものではない。
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。
書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトラン
ジスタのオンオフによりなされるため、ＦＧＮＶＭで問題となるような絶縁膜の劣化は起
こりえない。条件の最適化により、１０億回の書き込みにおいても、トランジスタの主要
な特性（しきい値電圧、オン電流、Ｓ値）には測定誤差範囲あるいは１％未満の変動しか
観測されない。
書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトラン
ジスタのオンオフによりなされるため、ＦＧＮＶＭで問題となるような絶縁膜の劣化は起
こりえない。条件の最適化により、１０億回の書き込みにおいても、トランジスタの主要
な特性（しきい値電圧、オン電流、Ｓ値）には測定誤差範囲あるいは１％未満の変動しか
観測されない。
また、用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリー
ク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１時間以上
、好ましくは１日以上保持できる。さらには、好ましい条件を用いることにより、１年以
上、あるいは１０年以上保持できる。
ク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１時間以上
、好ましくは１日以上保持できる。さらには、好ましい条件を用いることにより、１年以
上、あるいは１０年以上保持できる。
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえば
よいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長
期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度とか
１年に１度とかとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要である
ので、より消費電力の少ない半導体メモリ装置となる。
よいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長
期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度とか
１年に１度とかとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要である
ので、より消費電力の少ない半導体メモリ装置となる。
なお、従来のＤＲＡＭでは、データの読み出しの度に、再度、データを書き込む操作が必
要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが
消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭ
でも実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いら
れるトランジスタは従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しか
も、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリ
コン半導体の上に積層して形成できるため集積度を向上できる。
要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが
消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭ
でも実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いら
れるトランジスタは従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しか
も、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリ
コン半導体の上に積層して形成できるため集積度を向上できる。
集積度に関しては、本発明では、上記のように、従来のＦＧＮＶＭのように記憶セルの大
きさに制約がないので、キャパシタの面積を小さくすることにより集積度を上げることが
できる。
きさに制約がないので、キャパシタの面積を小さくすることにより集積度を上げることが
できる。
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要
な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリでは１つでも
データの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要
があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最
小限の操作で完了する。
な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリでは１つでも
データの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要
があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最
小限の操作で完了する。
また、ＦＧＮＶＭにおいては、フローティングゲートへの電荷の注入は一方通行であり、
非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保
持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつ
きを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記
憶するためには、より高い電圧を用いる必要があった。
非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保
持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつ
きを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記
憶するためには、より高い電圧を用いる必要があった。
これに対し、本発明の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小
さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５ボ
ルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの
記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、
４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボル
ト以下とできる。
さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５ボ
ルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの
記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、
４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボル
ト以下とできる。
このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への
信号もれのような現象は、ＦＧＮＶＭよりも生じにくく、計算上は１つの記憶セルの１辺
の長さを１０ｎｍまで小さくできる。
信号もれのような現象は、ＦＧＮＶＭよりも生じにくく、計算上は１つの記憶セルの１辺
の長さを１０ｎｍまで小さくできる。
このような本発明の効果をさらに高めるためには、使用するトランジスタのＳ値を使用時
の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以
上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置
全体のしきい値のばらつきを低減できる。特に書き込みトランジスタが上記の範囲のＳ値
を有すると、データの書き込みの際の電荷のばらつきが小さくなる。また、読み出しトラ
ンジスタが上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電
位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上
で有効である。
の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以
上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置
全体のしきい値のばらつきを低減できる。特に書き込みトランジスタが上記の範囲のＳ値
を有すると、データの書き込みの際の電荷のばらつきが小さくなる。また、読み出しトラ
ンジスタが上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電
位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上
で有効である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等
は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが
完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう
。
は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが
完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう
。
（実施の形態１）
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、と
もにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き
込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイ
アス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１
、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は
異なってもよいが、ここですべての電位を０ボルトとする。
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、と
もにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き
込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイ
アス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１
、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は
異なってもよいが、ここですべての電位を０ボルトとする。
この状態で、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルス
を印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されな
い場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする
。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごと
に書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジス
タの特性を考慮して決定すればよい。
を印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されな
い場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする
。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごと
に書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジス
タの特性を考慮して決定すればよい。
図では、各パルスが印加される時間は重ならないようにしているが、例えば、Ｑｎ−１に
パルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また
、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例え
ば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい
値以上であることが必要であり、例えば＋２ボルトとすることができる。
パルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また
、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例え
ば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい
値以上であることが必要であり、例えば＋２ボルトとすることができる。
このとき、同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）にも信号
を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、
さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋
３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全
に同期するのではなく、書き込みワード線のパルスが印加されて、一定の時間（τ１）を
おいた後、印加され、書き込みワード線のパルスが終了した後、一定の時間（τ２）をお
いた後、終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよい
が、回路設計上、τ１＝τ２となるように設定することが好ましい。
を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、
さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋
３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全
に同期するのではなく、書き込みワード線のパルスが印加されて、一定の時間（τ１）を
おいた後、印加され、書き込みワード線のパルスが終了した後、一定の時間（τ２）をお
いた後、終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよい
が、回路設計上、τ１＝τ２となるように設定することが好ましい。
図２（Ｂ）は、第ｎ行第ｍ列の記憶セルの状態を示しているが、ここでは、書き込みワー
ド線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状
態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわ
ち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビ
ット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
ド線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状
態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわ
ち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビ
ット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みト
ランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲ
Ｌ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１，Ｑ２
，Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
ランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲ
Ｌ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１，Ｑ２
，Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３は図４（Ｂ）で説明した電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３に
相当するものとする。これらの電荷は書き込みワード線の電位を適切に保つことにより、
相当の長時間（１０時間以上）にわたって保持されうる。
相当するものとする。これらの電荷は書き込みワード線の電位を適切に保つことにより、
相当の長時間（１０時間以上）にわたって保持されうる。
次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）に示
すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・
）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一
定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電
位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット
線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・
、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、
例えば、＋１ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、
Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電
位は一定の値（ここでは０Ｖ）に保つものとする。
すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・
）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一
定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電
位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット
線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・
、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、
例えば、＋１ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、
Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電
位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線の電位はパルス印加時以外は、ＶＰＬに保たれている。そして、
図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）
に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印
加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高
さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。こ
こで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、Ｖ
Ｐ２、ＶＰ３に相当するものとする。
図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）
に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印
加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高
さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。こ
こで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、Ｖ
Ｐ２、ＶＰ３に相当するものとする。
すると、パルスの印加によって、読み出しトランジスタＴｒ２がオン状態となる場合があ
る。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態
となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出
しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量
がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス
線の電位に近い値となるからである。
る。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態
となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出
しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量
がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス
線の電位に近い値となるからである。
図３（Ａ）では、読み出しワード線Ｐｎ−１にパルスが印加された際に、読み出しビット
線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印
加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行
第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印
加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行
第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
次に、読み出しワード線に高さＶＰ２のパルスが印加された場合、電荷量がＱ３あるいは
Ｑ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの
電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高
さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の
電位が変動する。
Ｑ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの
電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高
さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の
電位が変動する。
以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで
、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば
、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。
これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加される
すべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線
Ｓｍの電位と同じあるいはそれに近い値となったためである。
、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば
、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。
これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加される
すべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線
Ｓｍの電位と同じあるいはそれに近い値となったためである。
逆に、第（ｎ＋１）行第（ｍ−１）の記憶セルは、一回もパルスを発生させなかった。こ
れはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスで
もオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集
計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読
み出すことができる。
れはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスで
もオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集
計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読
み出すことができる。
（実施の形態２）
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、と
もにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を書き込
みビット線で代用したものである。先に説明した通り、このような構造とすることにより
、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、と
もにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を書き込
みビット線で代用したものである。先に説明した通り、このような構造とすることにより
、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
書き込み方法は、実施の形態１とほぼ同じである。バイアス線（・・、Ｓｍ−１、Ｓｍ、
Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定
の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべ
ての電位を０ボルトとする。
Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定
の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべ
ての電位を０ボルトとする。
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１
、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に
書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することによ
り、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同
様に表１のようになる。
、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に
書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することによ
り、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同
様に表１のようになる。
次に読み出し方法について、図６（Ａ）および（Ｂ）を用いて説明する。以下の例では、
行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデー
タのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みワ
ード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）にそれぞれ一定の電位を印加する。書
き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある
。ここでは、書き込みワード線の電位はＶＱＬに保持するが、それ以外の電位としてもよ
い。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに
保持する。ＶＳＨとしては、例えば、＋１ボルトとすることができる。さらに、書き込み
ビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の先には適切な大きさの負荷（抵抗
）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデー
タのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みワ
ード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）にそれぞれ一定の電位を印加する。書
き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある
。ここでは、書き込みワード線の電位はＶＱＬに保持するが、それ以外の電位としてもよ
い。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに
保持する。ＶＳＨとしては、例えば、＋１ボルトとすることができる。さらに、書き込み
ビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の先には適切な大きさの負荷（抵抗
）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）の電位はパルス印加
時以外は、ＶＰＬに保たれている。そして、図６（Ａ）に示すように、読み出しワード線
（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは
、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次
、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線
に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、
図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
時以外は、ＶＰＬに保たれている。そして、図６（Ａ）に示すように、読み出しワード線
（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは
、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次
、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線
に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、
図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
このとき、書き込みビット線Ｒｍの電位をモニタすることにより読み出しワード線のパル
スに応じた読み出しトランジスタＴｒ２の状態（オン状態あるいはオフ状態）を知ること
ができる。詳細は実施の形態１と同じであるので省略する。
スに応じた読み出しトランジスタＴｒ２の状態（オン状態あるいはオフ状態）を知ること
ができる。詳細は実施の形態１と同じであるので省略する。
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について
説明する。本実施の形態では、書き込みトランジスタＴｒ１は、亜鉛とインジウムを含有
する酸化物半導体を用い、読み出しトランジスタＴｒ２としては、単結晶シリコン半導体
を用いる。そのため、書き込みトランジスタＴｒ１は読み出しトランジスタＴｒ２の上に
設けられた積層構造となる。
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について
説明する。本実施の形態では、書き込みトランジスタＴｒ１は、亜鉛とインジウムを含有
する酸化物半導体を用い、読み出しトランジスタＴｒ２としては、単結晶シリコン半導体
を用いる。そのため、書き込みトランジスタＴｒ１は読み出しトランジスタＴｒ２の上に
設けられた積層構造となる。
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート
型トランジスタを読み出しトランジスタＴｒ２とし、その上に、酸化物半導体を半導体層
として用いたトランジスタを形成して、これを書き込みトランジスタＴｒ１とする。なお
、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明す
るが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
型トランジスタを読み出しトランジスタＴｒ２とし、その上に、酸化物半導体を半導体層
として用いたトランジスタを形成して、これを書き込みトランジスタＴｒ１とする。なお
、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明す
るが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は
単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板には素子分離領域１
０２が設けられる。また、素子分離領域１０２以外の部分上には、導電性の材料やドーピ
ングされたシリコンを用いた配線１０６ｃ、配線１０６ｄが形成され、読み出しトランジ
スタＴｒ２のソース１０６ａ、ドレイン１０６ｂと接続している。配線１０６ｃ、１０６
ｄは、それぞれ、書き込みビット線、バイアス線となる。ソース１０６ａとドレイン１０
６ｂは読み出しトランジスタＴｒ２のゲート電極１１１で分離されている。ソース１０６
ａには接続電極１１０を設けて、上層の配線と接続させる。
単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板には素子分離領域１
０２が設けられる。また、素子分離領域１０２以外の部分上には、導電性の材料やドーピ
ングされたシリコンを用いた配線１０６ｃ、配線１０６ｄが形成され、読み出しトランジ
スタＴｒ２のソース１０６ａ、ドレイン１０６ｂと接続している。配線１０６ｃ、１０６
ｄは、それぞれ、書き込みビット線、バイアス線となる。ソース１０６ａとドレイン１０
６ｂは読み出しトランジスタＴｒ２のゲート電極１１１で分離されている。ソース１０６
ａには接続電極１１０を設けて、上層の配線と接続させる。
図７（Ｂ）は酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す
。図７（Ｂ）に示される配線や電極等は図７（Ａ）の回路の上に形成される。ここには島
状の酸化物半導体領域１１２と書き込みワード線１１４ａ、読み出しワード線１１４ｂが
形成される。書き込みワード線１１４ａの一部は酸化物半導体領域１１２と重なって、書
き込みトランジスタＴｒ１のゲート電極となる。また、酸化物半導体領域１１２は、下層
のゲート電極１１１と物理的に接触する。また、読み出しワード線１１４ｂは、ゲート電
極１１１と重なる部分において、キャパシタＣを形成する。
。図７（Ｂ）に示される配線や電極等は図７（Ａ）の回路の上に形成される。ここには島
状の酸化物半導体領域１１２と書き込みワード線１１４ａ、読み出しワード線１１４ｂが
形成される。書き込みワード線１１４ａの一部は酸化物半導体領域１１２と重なって、書
き込みトランジスタＴｒ１のゲート電極となる。また、酸化物半導体領域１１２は、下層
のゲート電極１１１と物理的に接触する。また、読み出しワード線１１４ｂは、ゲート電
極１１１と重なる部分において、キャパシタＣを形成する。
図７（Ａ）および（Ｂ）を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重
なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の
点Ａ、Ｂ、Ｃ、Ｄは同じ位置を示すものである。このような素子のデザインルールは、実
施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０
ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の
点Ａ、Ｂ、Ｃ、Ｄは同じ位置を示すものである。このような素子のデザインルールは、実
施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０
ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
なお、図７においては、読み出しワード線１１４ｂがゲート電極１１１と重なる部分（す
なわち、キャパシタ）における読み出しワード線１１４ｂの幅を書き込みトランジスタの
書き込みワード線の幅（チャネル幅）とほぼ同じとしたが、チャネル幅の０．５倍以上１
．５倍以下とすることが好ましい。
なわち、キャパシタ）における読み出しワード線１１４ｂの幅を書き込みトランジスタの
書き込みワード線の幅（チャネル幅）とほぼ同じとしたが、チャネル幅の０．５倍以上１
．５倍以下とすることが好ましい。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図
７の点Ａと点Ｂを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に
示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリ
コンを用いて不純物領域１０５ａ、１０５ｂ、ゲート絶縁膜１０３、ダミーゲート１０４
を形成する。
７の点Ａと点Ｂを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に
示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリ
コンを用いて不純物領域１０５ａ、１０５ｂ、ゲート絶縁膜１０３、ダミーゲート１０４
を形成する。
ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。ゲート
絶縁膜の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。ま
た、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶
縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
絶縁膜の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。ま
た、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶
縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
不純物領域１０５ａ、１０５ｂ上には、シリサイド領域を設けて導電性を高めてもよい。
本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース１０６
ａ、ドレイン１０６ｂと呼ぶ。また、図７（Ａ）に関連して説明したように、それらは書
き込みビット線として機能する配線１０６ｃ、バイアス線として機能する配線１０６ｄと
接続している。
本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース１０６
ａ、ドレイン１０６ｂと呼ぶ。また、図７（Ａ）に関連して説明したように、それらは書
き込みビット線として機能する配線１０６ｃ、バイアス線として機能する配線１０６ｄと
接続している。
次に図８（Ｂ）に示すように、層間絶縁物１０７を形成する。層間絶縁物１０７は単層で
も多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナ
ーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を
平坦化しつつ、エッチングし、ダミーゲート１０４が露出した時点でエッチングを停止す
る。そして、図８（Ｃ）に示すように、ダミーゲートを選択的に除去して、空孔部１０８
を形成する。また、図８（Ｄ）に示すように、コンタクトホール１０９も形成する。
も多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナ
ーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を
平坦化しつつ、エッチングし、ダミーゲート１０４が露出した時点でエッチングを停止す
る。そして、図８（Ｃ）に示すように、ダミーゲートを選択的に除去して、空孔部１０８
を形成する。また、図８（Ｄ）に示すように、コンタクトホール１０９も形成する。
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図８（Ｅ）に
示すように、空孔部１０８とコンタクトホール１０９に、それぞれ、ゲート電極１１１、
接続電極１１０を形成する。その後、アルゴン等の希ガスのイオンを用いた表面処理をお
こない、層間絶縁物１０７の表面の水素濃度を低下させてもよい。ゲート電極１１１、接
続電極１１０の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する
材料が好ましい。
示すように、空孔部１０８とコンタクトホール１０９に、それぞれ、ゲート電極１１１、
接続電極１１０を形成する。その後、アルゴン等の希ガスのイオンを用いた表面処理をお
こない、層間絶縁物１０７の表面の水素濃度を低下させてもよい。ゲート電極１１１、接
続電極１１０の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する
材料が好ましい。
そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体
の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。
すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリ
ブテン、窒化チタン等である。
の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。
すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリ
ブテン、窒化チタン等である。
ついで、厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導
体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むこと
が好ましい。図９（Ａ）に示すように、この酸化物半導体膜をエッチングして島状の酸化
物半導体領域１１２を形成する。半導体特性を改善するため酸化物半導体領域１１２に熱
処理を施してもよい。かくして、ゲート電極１１１と酸化物半導体領域１１２および接続
電極１１０と酸化物半導体領域１１２が接触する。
体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むこと
が好ましい。図９（Ａ）に示すように、この酸化物半導体膜をエッチングして島状の酸化
物半導体領域１１２を形成する。半導体特性を改善するため酸化物半導体領域１１２に熱
処理を施してもよい。かくして、ゲート電極１１１と酸化物半導体領域１１２および接続
電極１１０と酸化物半導体領域１１２が接触する。
その後、図９（Ｂ）に示すようにゲート絶縁膜１１３をスパッタ法等の公知の成膜方法で
形成する。リーク電流を減らす目的から、ゲート絶縁膜１１３の厚さは２０ｎｍ以上が好
ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。
ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、
窒化アルミニウム等を用いるとよい。ゲート絶縁膜１１３はキャパシタの誘電体でもあり
、比誘電率が１０以上の材料を用いることが好ましい。
形成する。リーク電流を減らす目的から、ゲート絶縁膜１１３の厚さは２０ｎｍ以上が好
ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。
ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、
窒化アルミニウム等を用いるとよい。ゲート絶縁膜１１３はキャパシタの誘電体でもあり
、比誘電率が１０以上の材料を用いることが好ましい。
ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。その後、導電性
材料により書き込みワード線１１４ａと読み出しワード線１１４ｂ（図９には図示せず）
を形成する。書き込みワード線１１４ａの一部は酸化物半導体を用いたトランジスタのゲ
ート電極となる。書き込みワード線１１４ａと読み出しワード線１１４ｂの材料としては
、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好まし
い。例えば、タングステン、金、白金、ｐ型シリコン等である。
材料により書き込みワード線１１４ａと読み出しワード線１１４ｂ（図９には図示せず）
を形成する。書き込みワード線１１４ａの一部は酸化物半導体を用いたトランジスタのゲ
ート電極となる。書き込みワード線１１４ａと読み出しワード線１１４ｂの材料としては
、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好まし
い。例えば、タングステン、金、白金、ｐ型シリコン等である。
その後、図９（Ｃ）に示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸
化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チ
タン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリン
は従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような
薄いゲート絶縁膜１１３，酸化物半導体領域１１２に注入するには、硼素よりも原子量の
大きいリンイオンが望ましい。
化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チ
タン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリン
は従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような
薄いゲート絶縁膜１１３，酸化物半導体領域１１２に注入するには、硼素よりも原子量の
大きいリンイオンが望ましい。
酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、ｎ型の導電性を示す
ようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性
を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理を
おこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体にお
いても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域１１２
中にｎ型の導電性を示す領域１１５ａ、１１５ｂを形成する。これらの領域のキャリア（
電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが
好ましい。
ようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性
を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理を
おこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体にお
いても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域１１２
中にｎ型の導電性を示す領域１１５ａ、１１５ｂを形成する。これらの領域のキャリア（
電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが
好ましい。
以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶
縁物１１７を形成する。そして、その表面を平坦化して、酸化物半導体領域に達するコン
タクトホールを形成し、接続電極１１６を埋め込む。その後、配線１１８を形成する。配
線１１８は書き込みビット線として機能する配線１０６ｃと平行に走る配線であり、配線
１０６ｃの実質的な抵抗を低減する目的で形成する。同様な配線を、書き込みワード線１
１４ａや読み出しワード線１１４ｂと平行に形成してもよい。かくして、図９（Ｄ）に示
される半導体メモリ装置の記憶セルが作製される。
縁物１１７を形成する。そして、その表面を平坦化して、酸化物半導体領域に達するコン
タクトホールを形成し、接続電極１１６を埋め込む。その後、配線１１８を形成する。配
線１１８は書き込みビット線として機能する配線１０６ｃと平行に走る配線であり、配線
１０６ｃの実質的な抵抗を低減する目的で形成する。同様な配線を、書き込みワード線１
１４ａや読み出しワード線１１４ｂと平行に形成してもよい。かくして、図９（Ｄ）に示
される半導体メモリ装置の記憶セルが作製される。
図１０には、図７の点Ｃから点Ｄにかけての断面図を示す。図に示されるように、ゲート
電極１１１と読み出しワード線１１４ｂの間に、ゲート絶縁膜１１３を誘電体とするキャ
パシタ１２０が形成される。キャパシタ１２０の容量はゲート電極１１１と読み出しワー
ド線１１４ｂの重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下
とすることが好ましい。
電極１１１と読み出しワード線１１４ｂの間に、ゲート絶縁膜１１３を誘電体とするキャ
パシタ１２０が形成される。キャパシタ１２０の容量はゲート電極１１１と読み出しワー
ド線１１４ｂの重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下
とすることが好ましい。
半導体メモリ装置の集積度をあげる観点からはキャパシタ１２０の面積は、読み出しトラ
ンジスタＴｒ２のチャネル幅とチャネル長で定義される面積（以下、ＳＴｒ１とする）の
２倍以下、好ましくは、ＳＴｒ１の１／１０以上ＳＴｒ１の１倍未満とすることが好まし
い。
ンジスタＴｒ２のチャネル幅とチャネル長で定義される面積（以下、ＳＴｒ１とする）の
２倍以下、好ましくは、ＳＴｒ１の１／１０以上ＳＴｒ１の１倍未満とすることが好まし
い。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる半導体メモリ装置の記憶セルの作製方法につ
いて図１１を用いて説明する。実施の形態３と同様に、単結晶シリコン基板１０１上に素
子分離領域１０２，ソース、ドレイン、ゲート絶縁膜、ダミーゲートを形成する。そして
、層間絶縁物１０７を形成した後、層間絶縁物１０７を平坦化しつつ、エッチングし、ダ
ミーゲートを選択的に除去して、図１１（Ａ）に示すように、空孔部１０８を形成する。
また、コンタクトホール１０９も形成する。
本実施の形態では、実施の形態３とは異なる半導体メモリ装置の記憶セルの作製方法につ
いて図１１を用いて説明する。実施の形態３と同様に、単結晶シリコン基板１０１上に素
子分離領域１０２，ソース、ドレイン、ゲート絶縁膜、ダミーゲートを形成する。そして
、層間絶縁物１０７を形成した後、層間絶縁物１０７を平坦化しつつ、エッチングし、ダ
ミーゲートを選択的に除去して、図１１（Ａ）に示すように、空孔部１０８を形成する。
また、コンタクトホール１０９も形成する。
その後、空孔部１０８およびコンタクトホール１０９を埋めて、導電性材料により被膜を
形成し、これをパターニングして、電極１１０ａ、電極１１１ａを形成する。このとき、
電極１１０ａと１１１ａの間隔は、酸化物半導体を用いたトランジスタのチャネル長とな
る。また、用いる導電性材料は実施の形態３のゲート電極１１１、接続電極１１０と同様
に、酸化物半導体の電子親和力を考慮して決定すればよい。少なくとも、その後に形成す
る酸化物半導体膜に接する部分には酸化物半導体の電子親和力と仕事関数が同程度もしく
はそれ以下の導電性材料を設けることが好ましい。
形成し、これをパターニングして、電極１１０ａ、電極１１１ａを形成する。このとき、
電極１１０ａと１１１ａの間隔は、酸化物半導体を用いたトランジスタのチャネル長とな
る。また、用いる導電性材料は実施の形態３のゲート電極１１１、接続電極１１０と同様
に、酸化物半導体の電子親和力を考慮して決定すればよい。少なくとも、その後に形成す
る酸化物半導体膜に接する部分には酸化物半導体の電子親和力と仕事関数が同程度もしく
はそれ以下の導電性材料を設けることが好ましい。
さらに、図１１（Ｂ）に示すように、酸化珪素等の絶縁被膜１１９を適切な厚さに形成す
る。そして、図１１（Ｃ）に示すように、絶縁被膜１１９と電極１１０ａ、１１１ａをエ
ッチングして平坦化する。かくして、接続電極１１０ｂおよび読み出しトランジスタのゲ
ート電極１１１ｂが得られる。また、絶縁被膜１１９はエッチングされ、絶縁被膜１１９
ａとなる。
る。そして、図１１（Ｃ）に示すように、絶縁被膜１１９と電極１１０ａ、１１１ａをエ
ッチングして平坦化する。かくして、接続電極１１０ｂおよび読み出しトランジスタのゲ
ート電極１１１ｂが得られる。また、絶縁被膜１１９はエッチングされ、絶縁被膜１１９
ａとなる。
その後、厚さ３乃至１０ｎｍの酸化物半導体膜１１２ａを形成する。半導体特性を改善す
るため酸化物半導体膜１１２ａに熱処理を施してもよい。酸化物半導体膜の抵抗率は１０
×１０１０Ωｍ以上となるようにする。かくして、ゲート電極１１１ｂと酸化物半導体膜
１１２ａおよび接続電極１１０ｂと酸化物半導体膜１１２ａが接触する。
るため酸化物半導体膜１１２ａに熱処理を施してもよい。酸化物半導体膜の抵抗率は１０
×１０１０Ωｍ以上となるようにする。かくして、ゲート電極１１１ｂと酸化物半導体膜
１１２ａおよび接続電極１１０ｂと酸化物半導体膜１１２ａが接触する。
その後、図１１（Ｄ）に示すようにゲート絶縁膜１１３とゲート電極１１４ｃを形成する
。ゲート電極１１４ｃの材料としては、実施の形態３の書き込みワード線１１４ａおよび
読み出しワード線１１４ｂと同様に、酸化物半導体の電子親和力を考慮して選択すればよ
い。本実施の形態は、実施の形態３のようなイオン注入をしなくともトランジスタ特性を
得られる。
。ゲート電極１１４ｃの材料としては、実施の形態３の書き込みワード線１１４ａおよび
読み出しワード線１１４ｂと同様に、酸化物半導体の電子親和力を考慮して選択すればよ
い。本実施の形態は、実施の形態３のようなイオン注入をしなくともトランジスタ特性を
得られる。
（実施の形態５）
実施の形態２で示した半導体メモリ装置は、実施の形態１で示した半導体メモリ装置の読
み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では
、以下の理由により、書き込み時に消費電力が多くなるという問題がある。
実施の形態２で示した半導体メモリ装置は、実施の形態１で示した半導体メモリ装置の読
み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では
、以下の理由により、書き込み時に消費電力が多くなるという問題がある。
例えば、第ｎ行第ｍ列の記憶セルに正の電荷が保持された結果、当該セルの読み出しトラ
ンジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。このトランジスタのドレインは
バイアス線Ｓｍに、ソースは書き込みビット線Ｒｍに接続されている。書き込み時にはバ
イアス線Ｓｍは一定の電位に保たれている一方、Ｒｍは、同じ列の他の記憶セルにデータ
を書き込むため常に電位が変動する。この結果、書き込み時には、読み出しトランジスタ
Ｔｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
ンジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。このトランジスタのドレインは
バイアス線Ｓｍに、ソースは書き込みビット線Ｒｍに接続されている。書き込み時にはバ
イアス線Ｓｍは一定の電位に保たれている一方、Ｒｍは、同じ列の他の記憶セルにデータ
を書き込むため常に電位が変動する。この結果、書き込み時には、読み出しトランジスタ
Ｔｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
このような電流を防止するためには、書き込み時に、バイアス線Ｓｍの電位を書き込みビ
ット線Ｒｍの電位と同じになるように、書き込みビット線Ｒｍに流すのと同じ信号を同じ
位相でバイアス線に流せばよい。あるいは、バイアス線Ｓｍに流す信号を書き込みビット
線Ｒｍと同期させればよい。
ット線Ｒｍの電位と同じになるように、書き込みビット線Ｒｍに流すのと同じ信号を同じ
位相でバイアス線に流せばよい。あるいは、バイアス線Ｓｍに流す信号を書き込みビット
線Ｒｍと同期させればよい。
図１２（Ａ）は、本実施の形態における、第ｎ行第ｍ列の記憶セルに印加される電位を説
明するための図である。図に示される状態では、書き込みワード線Ｑｎの電位はＶＱＨと
なり、書き込みトランジスタＴｒ１（ｎ，ｍ）はオン状態となる。このため、書き込みト
ランジスタＴｒ１（ｎ，ｍ）のドレイン側の電位は、書き込みビット線Ｒｍの電位と同じ
か、近いものとなり、ここでは、読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態とな
るものとする。
明するための図である。図に示される状態では、書き込みワード線Ｑｎの電位はＶＱＨと
なり、書き込みトランジスタＴｒ１（ｎ，ｍ）はオン状態となる。このため、書き込みト
ランジスタＴｒ１（ｎ，ｍ）のドレイン側の電位は、書き込みビット線Ｒｍの電位と同じ
か、近いものとなり、ここでは、読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態とな
るものとする。
読み出しトランジスタＴｒ２（ｎ，ｍ）のソースに接続する書き込みビット線Ｒｍと読み
出しトランジスタＴｒ２（ｎ，ｍ）のドレインに接続するバイアス線Ｓｍの電位が異なれ
ば、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位によっては読み出しトランジ
スタＴｒ２（ｎ，ｍ）のソースとドレイン間に電流が流れることがある。しかしながら、
本実施の形態では、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を同じとなるようにす
るので、理論的には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に
は電流は流れない。
出しトランジスタＴｒ２（ｎ，ｍ）のドレインに接続するバイアス線Ｓｍの電位が異なれ
ば、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位によっては読み出しトランジ
スタＴｒ２（ｎ，ｍ）のソースとドレイン間に電流が流れることがある。しかしながら、
本実施の形態では、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を同じとなるようにす
るので、理論的には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に
は電流は流れない。
また、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を完全に同じとしなくとも、実効的
な電位差が十分に小さくなるようにバイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位
にあわせれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に流れる
電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Ｓｍの電位と
書き込みビット線Ｒｍの電位の位相のずれを５％以下とすることが好ましい。
な電位差が十分に小さくなるようにバイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位
にあわせれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に流れる
電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Ｓｍの電位と
書き込みビット線Ｒｍの電位の位相のずれを５％以下とすることが好ましい。
このような信号をバイアス線に送るには、図１２（Ｂ）に示すように、半導体メモリ装置
のマトリクスへ信号を入力する部分にスイッチングトランジスタＴｒ３を設ければよい。
スイッチングトランジスタＴｒ３は各列に設けられ、ソースとドレインを、それぞれ、各
列の書き込みビット線とバイアス線に接続する。また、ゲートは書き込みビット線とバイ
アス線に直交する制御用配線Ｔに接続される。
のマトリクスへ信号を入力する部分にスイッチングトランジスタＴｒ３を設ければよい。
スイッチングトランジスタＴｒ３は各列に設けられ、ソースとドレインを、それぞれ、各
列の書き込みビット線とバイアス線に接続する。また、ゲートは書き込みビット線とバイ
アス線に直交する制御用配線Ｔに接続される。
書き込み時に、すべてのバイアス線をフローティングにした上で、Ｔに適切な信号を印加
することで、すべてのスイッチングトランジスタＴｒ３をオン状態として、各列のバイア
ス線の電位を書き込みビット線と概略等しくすることができる。図１２（Ｂ）では、スイ
ッチングトランジスタＴｒ３を用いて書き込みビット線とバイアス線の電位を概略同じと
する方法を示したが、同じような機能を有する機構を複数のトランジスタやダイオード、
キャパシタ等を用いて構成してもよい。
することで、すべてのスイッチングトランジスタＴｒ３をオン状態として、各列のバイア
ス線の電位を書き込みビット線と概略等しくすることができる。図１２（Ｂ）では、スイ
ッチングトランジスタＴｒ３を用いて書き込みビット線とバイアス線の電位を概略同じと
する方法を示したが、同じような機能を有する機構を複数のトランジスタやダイオード、
キャパシタ等を用いて構成してもよい。
（実施の形態６）
本実施の形態では、図１４（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説
明する。なお、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路は、本実施の形態
以外の方法でも動作するので、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路を
必ずしも、本実施の形態に示すような方法で動作させなければならないというものではな
い。
本実施の形態では、図１４（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説
明する。なお、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路は、本実施の形態
以外の方法でも動作するので、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路を
必ずしも、本実施の形態に示すような方法で動作させなければならないというものではな
い。
ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ
型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を他の列のバイ
アス線で代用したものである。先に説明した通り、このような構造とすることにより、半
導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を他の列のバイ
アス線で代用したものである。先に説明した通り、このような構造とすることにより、半
導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
書き込み方法は、実施の形態１とほぼ同じである。バイアス線（・・、Ｓｍ−１、Ｓｍ、
Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定
の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべ
ての電位を０ボルトとする。
Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定
の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべ
ての電位を０ボルトとする。
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１
、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に
書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することによ
り、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同
様に表１のようになる。
、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に
書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することによ
り、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同
様に表１のようになる。
次に読み出し方法について、図１５乃至図１７を用いて説明する。図１５（Ｂ）に示すよ
うに、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に
は、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのし
きい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬに
保持するが、それ以外の電位としてもよい。
うに、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に
は、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのし
きい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬに
保持するが、それ以外の電位としてもよい。
また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）は、読み出す列に応じて電
位ＶＳＨもしくはＶＳＬ（ＶＳＨ＞ＶＳＬ）に保持するか、電位判定回路を接続する。電
位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ
、第ｍ列の記憶セルの読み出し時に、第ｍ列のバイアス線Ｓｍに電気的に接続するように
する。
位ＶＳＨもしくはＶＳＬ（ＶＳＨ＞ＶＳＬ）に保持するか、電位判定回路を接続する。電
位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ
、第ｍ列の記憶セルの読み出し時に、第ｍ列のバイアス線Ｓｍに電気的に接続するように
する。
電位判定回路は、少なくとも、バイアス線に接続できる配線からの端子と電位計測手段と
、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか１つに接続を切
り替えるスイッチング機構とを有する。バイアス線Ｓｍは、第ｍ列のデータの読み出し時
にスイッチング機構により、キャパシタ、電位計測手段のいずれか１つと接続される。
、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか１つに接続を切
り替えるスイッチング機構とを有する。バイアス線Ｓｍは、第ｍ列のデータの読み出し時
にスイッチング機構により、キャパシタ、電位計測手段のいずれか１つと接続される。
図１６（Ｂ）には、第ｍ列の電位判定回路とバイアス線ＳｍにＶＳＬあるいはＶＳＨのい
ずれかの電位を供給する手段とを示す。バイアス線Ｓｍは、切り替えスイッチＳＷ１ｍに
よって、これらのひとつと接続できる。第ｍ列の電位判定回路においては、図１６（Ｂ）
に示すように、切り替えスイッチＳＷ２ｍと電位計測手段ＶｍとキャパシタＣｍとＶＳＬ
の電位を供給する手段に接続する端子を有し、切り替えスイッチＳＷ２ｍは、バイアス線
Ｓｍ側の配線、上記端子もしくは電位計測手段Ｖｍのいずれかとキャパシタとを接続させ
る。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キ
ャパシタの電位をＶＳＬとしておくとよい。
ずれかの電位を供給する手段とを示す。バイアス線Ｓｍは、切り替えスイッチＳＷ１ｍに
よって、これらのひとつと接続できる。第ｍ列の電位判定回路においては、図１６（Ｂ）
に示すように、切り替えスイッチＳＷ２ｍと電位計測手段ＶｍとキャパシタＣｍとＶＳＬ
の電位を供給する手段に接続する端子を有し、切り替えスイッチＳＷ２ｍは、バイアス線
Ｓｍ側の配線、上記端子もしくは電位計測手段Ｖｍのいずれかとキャパシタとを接続させ
る。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キ
ャパシタの電位をＶＳＬとしておくとよい。
以下に第ｎ行第ｍ列のデータを読み出す方法を示す。図１４（Ａ）の回路は、読み出し時
には、図１６（Ａ）の等価回路で表現される。したがって、第ｎ行第ｍ列の記憶セルやそ
の周辺の記憶セルは、読み出し時には図１６（Ｂ）に示されるようなマトリクスで表現さ
れる。第ｍ列の記憶セルのデータを読み出すときには、第（ｍ−１）列より左の列のバイ
アス線の電位をＶＳＨ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＬとする。
には、図１６（Ａ）の等価回路で表現される。したがって、第ｎ行第ｍ列の記憶セルやそ
の周辺の記憶セルは、読み出し時には図１６（Ｂ）に示されるようなマトリクスで表現さ
れる。第ｍ列の記憶セルのデータを読み出すときには、第（ｍ−１）列より左の列のバイ
アス線の電位をＶＳＨ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＬとする。
また、第ｍ列のバイアス線Ｓｍは、電位判定回路に接続される前には、切り替えスイッチ
ＳＷ１ｍによって、電位をＶＳＬとなるようにしておく。そして、切り替えスイッチＳＷ
１ｍによって、バイアス線Ｓｍと電位判定回路を接続する。また、このとき、電位判定回
路においては、バイアス線ＳｍとキャパシタＣｍが接続された状態となっている。キャパ
シタＣｍのバイアス線Ｓｍ側の電位はＶＳＬとなるように、キャパシタＣｍは蓄電されて
いる。
ＳＷ１ｍによって、電位をＶＳＬとなるようにしておく。そして、切り替えスイッチＳＷ
１ｍによって、バイアス線Ｓｍと電位判定回路を接続する。また、このとき、電位判定回
路においては、バイアス線ＳｍとキャパシタＣｍが接続された状態となっている。キャパ
シタＣｍのバイアス線Ｓｍ側の電位はＶＳＬとなるように、キャパシタＣｍは蓄電されて
いる。
バイアス線Ｓｍ−１より左の記憶セルおよびバイアス線Ｓｍ＋１より右側の記憶セルは、
いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れな
いので、回路から無視できる。また、読み出しワード線Ｐｎに接続された記憶セル以外の
記憶セルも、読み出しトランジスタはオフ状態であるので、回路から無視できる。
いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れな
いので、回路から無視できる。また、読み出しワード線Ｐｎに接続された記憶セル以外の
記憶セルも、読み出しトランジスタはオフ状態であるので、回路から無視できる。
その結果、注目すればよい回路は、図１７（Ａ）に示されるように、バイアス線Ｓｍをは
さんだ、第ｎ行第ｍ列の記憶セルと第ｎ行第（ｍ＋１）列の記憶セルであり、なかでも、
それぞれの読み出しトランジスタＴｒ２（ｎ，ｍ）とＴｒ２（ｎ，ｍ＋１）を中心とする
回路である。これらのトランジスタは第ｎ行の読み出しワード線Ｐｎの電位によってオン
状態あるいはオフ状態となる。
さんだ、第ｎ行第ｍ列の記憶セルと第ｎ行第（ｍ＋１）列の記憶セルであり、なかでも、
それぞれの読み出しトランジスタＴｒ２（ｎ，ｍ）とＴｒ２（ｎ，ｍ＋１）を中心とする
回路である。これらのトランジスタは第ｎ行の読み出しワード線Ｐｎの電位によってオン
状態あるいはオフ状態となる。
トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる
。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオ
ン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタＴｒ２（ｎ，ｍ）とＴ
ｒ２（ｎ，ｍ＋１）のオンオフ（すなわち、第ｎ行第ｍ列の記憶セルおよび第ｎ行第（ｍ
＋１）列の記憶セルのデータ）の組み合わせにより、図１７（Ｂ）乃至（Ｅ）に示される
ような等価回路となる。
。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオ
ン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタＴｒ２（ｎ，ｍ）とＴ
ｒ２（ｎ，ｍ＋１）のオンオフ（すなわち、第ｎ行第ｍ列の記憶セルおよび第ｎ行第（ｍ
＋１）列の記憶セルのデータ）の組み合わせにより、図１７（Ｂ）乃至（Ｅ）に示される
ような等価回路となる。
例えば、読み出しトランジスタＴｒ２（ｎ，ｍ）がオフで、読み出しトランジスタＴｒ２
（ｎ，ｍ＋１）がオンの場合は、図１７（Ｂ）に示すような回路となる。同様に、読み出
しトランジスタＴｒ２（ｎ，ｍ）がオンで、読み出しトランジスタＴｒ２（ｎ，ｍ＋１）
がオフの場合は、図１７（Ｃ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ
）、Ｔｒ２（ｎ，ｍ＋１）ともオンの場合は、図１７（Ｄ）に示すような回路、読み出し
トランジスタＴｒ２（ｎ，ｍ）、Ｔｒ２（ｎ，ｍ＋１）ともオフの場合は、図１７（Ｅ）
に示すような回路になる。
（ｎ，ｍ＋１）がオンの場合は、図１７（Ｂ）に示すような回路となる。同様に、読み出
しトランジスタＴｒ２（ｎ，ｍ）がオンで、読み出しトランジスタＴｒ２（ｎ，ｍ＋１）
がオフの場合は、図１７（Ｃ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ
）、Ｔｒ２（ｎ，ｍ＋１）ともオンの場合は、図１７（Ｄ）に示すような回路、読み出し
トランジスタＴｒ２（ｎ，ｍ）、Ｔｒ２（ｎ，ｍ＋１）ともオフの場合は、図１７（Ｅ）
に示すような回路になる。
ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同
様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる
。記憶セルに用いられるトランジスタはすべて同じものとなるように設計されているので
、各トランジスタは概略同じ抵抗を示すものとして扱ってよい。
様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる
。記憶セルに用いられるトランジスタはすべて同じものとなるように設計されているので
、各トランジスタは概略同じ抵抗を示すものとして扱ってよい。
回路が安定して電流が流れなくなったとき（定常状態となったとき、すなわち、キャパシ
タＣｍがその状態に応じた電荷を蓄積したとき）の、キャパシタＣｍのバイアス線Ｓｍ側
の電位は、理想的には、図１７（Ｂ）では、ＶＳＬ、図１７（Ｃ）では、ＶＳＨ、図１７
（Ｄ）では、ＶＳＨ／２、図１７（Ｅ）ではＶＳＬとなる。図１７（Ｅ）では、バイアス
線は初期の状態と変わらないので、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬで
ある。
タＣｍがその状態に応じた電荷を蓄積したとき）の、キャパシタＣｍのバイアス線Ｓｍ側
の電位は、理想的には、図１７（Ｂ）では、ＶＳＬ、図１７（Ｃ）では、ＶＳＨ、図１７
（Ｄ）では、ＶＳＨ／２、図１７（Ｅ）ではＶＳＬとなる。図１７（Ｅ）では、バイアス
線は初期の状態と変わらないので、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬで
ある。
ここで、Ｔｒ２（ｎ、ｍ）がオフ状態（図１７（Ｂ）と図１７（Ｅ）の状態）であれば、
Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶ
ＳＬとなる。あるいは、Ｔｒ２（ｎ、ｍ）がオン状態（図１７（Ｃ）と図１７（Ｄ）の状
態）であれば、Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓ
ｍ側の電位はＶＳＬ以外の値となる。したがって、キャパシタＣｍのバイアス線Ｓｍ側の
電位を観測することによって、Ｔｒ２（ｎ、ｍ）の状態を知ることができる。
Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶ
ＳＬとなる。あるいは、Ｔｒ２（ｎ、ｍ）がオン状態（図１７（Ｃ）と図１７（Ｄ）の状
態）であれば、Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓ
ｍ側の電位はＶＳＬ以外の値となる。したがって、キャパシタＣｍのバイアス線Ｓｍ側の
電位を観測することによって、Ｔｒ２（ｎ、ｍ）の状態を知ることができる。
ＶＳＨ、ＶＳＬの値としては、例えば、それぞれ、＋１ボルト、０ボルトとすることがで
きる。キャパシタＣｍのバイアス線側の電位は切り替えスイッチＳＷ２ｍによって、キャ
パシタＣｍと電位計測手段Ｖｍとを接続することにより測定することができる。接地電位
を０ボルトとすれば、電位計測手段Ｖｍによって、キャパシタＣｍに０Ｖ以外の何らかの
電荷が充電されていたことが観測できれば、Ｔｒ２（ｎ、ｍ）はオン状態であったという
ことを知ることができる。あるいは、キャパシタＣｍの電位が０Ｖであれば、Ｔｒ２（ｎ
、ｍ）はオフ状態であったということを知ることができる。
きる。キャパシタＣｍのバイアス線側の電位は切り替えスイッチＳＷ２ｍによって、キャ
パシタＣｍと電位計測手段Ｖｍとを接続することにより測定することができる。接地電位
を０ボルトとすれば、電位計測手段Ｖｍによって、キャパシタＣｍに０Ｖ以外の何らかの
電荷が充電されていたことが観測できれば、Ｔｒ２（ｎ、ｍ）はオン状態であったという
ことを知ることができる。あるいは、キャパシタＣｍの電位が０Ｖであれば、Ｔｒ２（ｎ
、ｍ）はオフ状態であったということを知ることができる。
すなわち、記憶セルに表１に示されるデータが入力されていた場合には、読み出しワード
線Ｐｎ−１、Ｐｎ、Ｐｎ＋１に図１５（Ａ）で示されるパルスを入力すれば、図１５（Ａ
）のＶｍに示されるような電位の変動が観測される。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、
ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとす
る。
線Ｐｎ−１、Ｐｎ、Ｐｎ＋１に図１５（Ａ）で示されるパルスを入力すれば、図１５（Ａ
）のＶｍに示されるような電位の変動が観測される。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、
ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとす
る。
図１５（Ａ）に示されるパルスの波形は、波高が揃っていないことを除けば、図３（Ａ）
のＯｍで示されるパルスの数と同じである。すなわち、実施の形態１と同様に、各記憶セ
ルに対応するパルスを数えれば、その記憶セルに保持されていた多値のデータを知ること
ができる。
のＯｍで示されるパルスの数と同じである。すなわち、実施の形態１と同様に、各記憶セ
ルに対応するパルスを数えれば、その記憶セルに保持されていた多値のデータを知ること
ができる。
以上の例では、第（ｍ−１）列より左の列のバイアス線の電位をＶＳＨ、第（ｍ＋１）列
より右のバイアス線の電位をＶＳＬとしたが、逆に、第（ｍ−１）列より左の列のバイア
ス線の電位をＶＳＬ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＨとしてもよい。
より右のバイアス線の電位をＶＳＬとしたが、逆に、第（ｍ−１）列より左の列のバイア
ス線の電位をＶＳＬ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＨとしてもよい。
（実施の形態７）
実施の形態５で指摘したように、実施の形態２で示した半導体メモリ装置の駆動方法では
書き込み時に消費電力が多くなるという問題がある。本実施の形態では、それを削減する
駆動方法を説明する。
実施の形態５で指摘したように、実施の形態２で示した半導体メモリ装置の駆動方法では
書き込み時に消費電力が多くなるという問題がある。本実施の形態では、それを削減する
駆動方法を説明する。
本実施の形態では、当該行の書き込み時以外において、読み出しワード線の電位を書き込
みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態と
なるように保持するものである。例えば、読み出しトランジスタがｎ型であれば、読み出
しワード線を十分に大きな負の電位に保つ。書き込みトランジスタのドレイン側に保持さ
れる電荷量が図４（Ｂ）に示される４段階（Ｑ０、Ｑ１、Ｑ２、Ｑ３）であれば、例えば
、読み出しワード線の電位をＶＰＬ以下とすれば、読み出しトランジスタは、常時、オフ
状態であるため、読み出しトランジスタのソースとドレイン間に電流は流れない。
みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態と
なるように保持するものである。例えば、読み出しトランジスタがｎ型であれば、読み出
しワード線を十分に大きな負の電位に保つ。書き込みトランジスタのドレイン側に保持さ
れる電荷量が図４（Ｂ）に示される４段階（Ｑ０、Ｑ１、Ｑ２、Ｑ３）であれば、例えば
、読み出しワード線の電位をＶＰＬ以下とすれば、読み出しトランジスタは、常時、オフ
状態であるため、読み出しトランジスタのソースとドレイン間に電流は流れない。
具体的には、以下のように書き込みをおこなう。図５（Ａ）の第ｎ行第ｍ列の記憶セルに
おいて、バイアス線Ｓｍの電位は常に一定の値、例えば、０とする。また、データを書き
込む際には、読み出しワード線Ｐｎも電位を、例えば、０とする。書き込みワード線Ｑｎ
はＶＱＨとすれば、書き込みトランジスタＴｒ１（ｎ、ｍ）はオン状態となる。もし、書
き込みビット線Ｒｍが何らかの電位であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の
ゲートの電位がしきい値以上となり、読み出しトランジスタＴｒ２（ｎ、ｍ）もオン状態
となる。すると、この記憶セルに書き込む間だけ、読み出しトランジスタＴｒ２（ｎ、ｍ
）のソースとドレイン間に電流が流れることがある。
おいて、バイアス線Ｓｍの電位は常に一定の値、例えば、０とする。また、データを書き
込む際には、読み出しワード線Ｐｎも電位を、例えば、０とする。書き込みワード線Ｑｎ
はＶＱＨとすれば、書き込みトランジスタＴｒ１（ｎ、ｍ）はオン状態となる。もし、書
き込みビット線Ｒｍが何らかの電位であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）の
ゲートの電位がしきい値以上となり、読み出しトランジスタＴｒ２（ｎ、ｍ）もオン状態
となる。すると、この記憶セルに書き込む間だけ、読み出しトランジスタＴｒ２（ｎ、ｍ
）のソースとドレイン間に電流が流れることがある。
次に、他の行の記憶セルの書き込み時について説明する。この場合もバイアス線Ｓｍの電
位は０である。一方、書き込みビット線Ｒｍには、他の行の書き込みのために絶えずパル
スが送られている。また、書き込みワード線Ｑｎの電位はＶＱＬとなり、書き込みトラン
ジスタＴｒ１（ｎ、ｍ）はオフ状態である。一方、読み出しワード線Ｐｎの電位はＶＰＬ
（ＶＰＬ＞ＶＱＬ）以下とする。
位は０である。一方、書き込みビット線Ｒｍには、他の行の書き込みのために絶えずパル
スが送られている。また、書き込みワード線Ｑｎの電位はＶＱＬとなり、書き込みトラン
ジスタＴｒ１（ｎ、ｍ）はオフ状態である。一方、読み出しワード線Ｐｎの電位はＶＰＬ
（ＶＰＬ＞ＶＱＬ）以下とする。
すると、書き込みトランジスタＴｒ１（ｎ、ｍ）のドレイン側に保持されている電荷量に
かかわらず、読み出しトランジスタＴｒ２（ｎ、ｍ）はオフ状態である。したがって、読
み出しトランジスタＴｒ２（ｎ、ｍ）のソースとドレイン間に電流は流れない。なお、書
き込みトランジスタＴｒ１（ｎ、ｍ）のドレインにかかる電位はＶＱＬよりも高いので、
書き込みトランジスタＴｒ１（ｎ、ｍ）がオンとなることはない。
かかわらず、読み出しトランジスタＴｒ２（ｎ、ｍ）はオフ状態である。したがって、読
み出しトランジスタＴｒ２（ｎ、ｍ）のソースとドレイン間に電流は流れない。なお、書
き込みトランジスタＴｒ１（ｎ、ｍ）のドレインにかかる電位はＶＱＬよりも高いので、
書き込みトランジスタＴｒ１（ｎ、ｍ）がオンとなることはない。
本実施の形態では、当該行の書き込み時には、読み出しトランジスタのソースとドレイン
間に電流が流れることがあるが、その他の行の書き込み時には電流を遮断することができ
る。したがって、実施の形態５の場合よりは、電力の消費は大きくなるが、比較的簡単に
、かつ、実施の形態２の場合より消費電力が減らせる。
間に電流が流れることがあるが、その他の行の書き込み時には電流を遮断することができ
る。したがって、実施の形態５の場合よりは、電力の消費は大きくなるが、比較的簡単に
、かつ、実施の形態２の場合より消費電力が減らせる。
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ａ 不純物領域
１０５ｂ 不純物領域
１０６ａ ソース
１０６ｂ ドレイン
１０６ｃ 配線
１０６ｄ 配線
１０７ 層間絶縁物
１０８ 空孔部
１０９ コンタクトホール
１１０ 接続電極
１１０ａ 電極
１１０ｂ 接続電極
１１１ ゲート電極
１１１ａ 電極
１１１ｂ ゲート電極
１１２ 酸化物半導体領域
１１２ａ 酸化物半導体膜
１１３ ゲート絶縁膜
１１４ａ 書き込みワード線
１１４ｂ 読み出しワード線
１１４ｃ ゲート電極
１１５ａ ｎ型の導電性を示す領域
１１５ｂ ｎ型の導電性を示す領域
１１６ 接続電極
１１７ 層間絶縁物
１１８ 配線
１１９ 絶縁被膜
１１９ａ 絶縁被膜
１２０ キャパシタ
１５０ 半導体ウェハ
１５１ 素子分離領域
１５２ 不純物領域
１５３ フローティングゲート
１５４ コントロールゲート
１５５ 絶縁膜
１５６ 絶縁膜
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ａ 不純物領域
１０５ｂ 不純物領域
１０６ａ ソース
１０６ｂ ドレイン
１０６ｃ 配線
１０６ｄ 配線
１０７ 層間絶縁物
１０８ 空孔部
１０９ コンタクトホール
１１０ 接続電極
１１０ａ 電極
１１０ｂ 接続電極
１１１ ゲート電極
１１１ａ 電極
１１１ｂ ゲート電極
１１２ 酸化物半導体領域
１１２ａ 酸化物半導体膜
１１３ ゲート絶縁膜
１１４ａ 書き込みワード線
１１４ｂ 読み出しワード線
１１４ｃ ゲート電極
１１５ａ ｎ型の導電性を示す領域
１１５ｂ ｎ型の導電性を示す領域
１１６ 接続電極
１１７ 層間絶縁物
１１８ 配線
１１９ 絶縁被膜
１１９ａ 絶縁被膜
１２０ キャパシタ
１５０ 半導体ウェハ
１５１ 素子分離領域
１５２ 不純物領域
１５３ フローティングゲート
１５４ コントロールゲート
１５５ 絶縁膜
１５６ 絶縁膜
Claims (3)
- 第１のトランジスタと、
第２のトランジスタと、
容量と、を有し、
前記第１のトランジスタは、酸化物半導体を有し、
前記第２のトランジスタは、シリコン半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記容量の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記容量の第２の電極は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第１の配線は、第１の電位、第２の電位、又は第３の電位を伝達する機能を有し、
前記第３の配線は、第４の電位、第５の電位、又は第６の電位を伝達する機能を有することを特徴とする半導体装置。 - 第１のトランジスタと、
第２のトランジスタと、
容量と、を有し、
前記第１のトランジスタは、酸化物半導体を有し、
前記第２のトランジスタは、シリコン半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記容量の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記容量の第２の電極は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
前記第１の配線は、第１の電位、第２の電位、又は第３の電位を伝達する機能を有し、
前記第３の配線は、第４の電位、第５の電位、又は第６の電位を伝達する機能を有することを特徴とする半導体装置。 - 請求項１又は請求項２において、
前記容量は、前記第２のトランジスタのゲートと、前記第３の配線とが重なる領域にあることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014185428A JP5813840B2 (ja) | 2010-01-22 | 2014-09-11 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010012417 | 2010-01-22 | ||
| JP2010012417 | 2010-01-22 | ||
| JP2014185428A JP5813840B2 (ja) | 2010-01-22 | 2014-09-11 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011010327A Division JP5619634B2 (ja) | 2010-01-22 | 2011-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015038799A JP2015038799A (ja) | 2015-02-26 |
| JP5813840B2 true JP5813840B2 (ja) | 2015-11-17 |
Family
ID=44306655
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011010327A Expired - Fee Related JP5619634B2 (ja) | 2010-01-22 | 2011-01-21 | 半導体装置 |
| JP2014185428A Active JP5813840B2 (ja) | 2010-01-22 | 2014-09-11 | 半導体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011010327A Expired - Fee Related JP5619634B2 (ja) | 2010-01-22 | 2011-01-21 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US8395931B2 (ja) |
| JP (2) | JP5619634B2 (ja) |
| KR (2) | KR20180043383A (ja) |
| CN (1) | CN102714209B (ja) |
| TW (1) | TWI529859B (ja) |
| WO (1) | WO2011089852A1 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011074407A1 (en) | 2009-12-18 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR20180043383A (ko) * | 2010-01-22 | 2018-04-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작 방법 |
| KR101862823B1 (ko) | 2010-02-05 | 2018-05-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| KR102094131B1 (ko) | 2010-02-05 | 2020-03-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치를 구동하는 방법 |
| CN102725842B (zh) | 2010-02-05 | 2014-12-03 | 株式会社半导体能源研究所 | 半导体器件 |
| WO2011096264A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| KR102015762B1 (ko) * | 2010-02-19 | 2019-08-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법 |
| KR101932909B1 (ko) * | 2010-03-04 | 2018-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 및 반도체 장치 |
| US8416622B2 (en) | 2010-05-20 | 2013-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor |
| US9209314B2 (en) | 2010-06-16 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor |
| US8422272B2 (en) | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US8582348B2 (en) | 2010-08-06 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| JP5727892B2 (ja) | 2010-08-26 | 2015-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI535014B (zh) | 2010-11-11 | 2016-05-21 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| JP5975635B2 (ja) | 2010-12-28 | 2016-08-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9048142B2 (en) | 2010-12-28 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9443984B2 (en) | 2010-12-28 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8729545B2 (en) | 2011-04-28 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8837203B2 (en) * | 2011-05-19 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6013682B2 (ja) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| US8891285B2 (en) | 2011-06-10 | 2014-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8958263B2 (en) | 2011-06-10 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9001564B2 (en) | 2011-06-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for driving the same |
| US9082663B2 (en) | 2011-09-16 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR102504604B1 (ko) | 2011-09-29 | 2023-02-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| SG11201504615UA (en) | 2011-10-14 | 2015-07-30 | Semiconductor Energy Lab | Semiconductor device |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US8796683B2 (en) | 2011-12-23 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8969867B2 (en) | 2012-01-18 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102097171B1 (ko) * | 2012-01-20 | 2020-04-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9419146B2 (en) | 2012-01-26 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TWI642193B (zh) | 2012-01-26 | 2018-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
| JP6250955B2 (ja) | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| JP2014195243A (ja) | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9612795B2 (en) | 2013-03-14 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device, data processing method, and computer program |
| US9607991B2 (en) * | 2013-09-05 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9349418B2 (en) | 2013-12-27 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| US10192875B2 (en) * | 2014-10-14 | 2019-01-29 | Ememory Technology Inc. | Non-volatile memory with protective stress gate |
| US20160155849A1 (en) | 2014-12-02 | 2016-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, module, and electronic device |
| JP6689062B2 (ja) | 2014-12-10 | 2020-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9716852B2 (en) * | 2015-04-03 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Broadcast system |
| US9773787B2 (en) * | 2015-11-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, electronic device, or method for driving the semiconductor device |
| US10008502B2 (en) | 2016-05-04 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| EP3507831B1 (en) * | 2016-08-31 | 2021-03-03 | Micron Technology, Inc. | Memory arrays |
| EP3507829B1 (en) * | 2016-08-31 | 2022-04-06 | Micron Technology, Inc. | Memory cells and memory arrays |
| US10223194B2 (en) | 2016-11-04 | 2019-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage device, semiconductor device, electronic device, and server system |
| CN110192280A (zh) | 2017-01-12 | 2019-08-30 | 美光科技公司 | 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法 |
| TWI785043B (zh) * | 2017-09-12 | 2022-12-01 | 日商松下知識產權經營股份有限公司 | 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法 |
| US10985162B2 (en) * | 2018-12-14 | 2021-04-20 | John Bennett | System for accurate multiple level gain cells |
| US10872666B2 (en) * | 2019-02-22 | 2020-12-22 | Micron Technology, Inc. | Source line management for memory cells with floating gates |
| JP6753986B2 (ja) * | 2019-07-04 | 2020-09-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN112802523B (zh) * | 2019-11-14 | 2024-07-19 | 力旺电子股份有限公司 | 只读式存储单元及其相关的存储单元阵列 |
Family Cites Families (151)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614749A (en) * | 1969-06-02 | 1971-10-19 | Burroughs Corp | Information storage device |
| EP0053878B1 (en) | 1980-12-08 | 1985-08-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS6034199B2 (ja) | 1980-12-20 | 1985-08-07 | 株式会社東芝 | 半導体記憶装置 |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPS6260191A (ja) | 1985-09-11 | 1987-03-16 | Nec Corp | 半導体メモリセル |
| JPS62230043A (ja) | 1986-03-31 | 1987-10-08 | Seiko Epson Corp | 半導体装置 |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244763A (ja) * | 1988-08-05 | 1990-02-14 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2719237B2 (ja) * | 1990-12-20 | 1998-02-25 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
| JPH0529571A (ja) | 1991-07-19 | 1993-02-05 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2775040B2 (ja) | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| KR0147352B1 (ko) * | 1995-05-17 | 1998-08-01 | 김주용 | 다이나믹 램의 셀 및 그 제조방법 |
| KR0146075B1 (ko) * | 1995-05-25 | 1998-11-02 | 문정환 | 반도체 메모리 셀 |
| WO1997006554A2 (en) | 1995-08-03 | 1997-02-20 | Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (ja) * | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4103968B2 (ja) * | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| US6016268A (en) * | 1997-02-18 | 2000-01-18 | Richard Mann | Three transistor multi-state dynamic memory cell for embedded CMOS logic applications |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000113683A (ja) | 1998-10-02 | 2000-04-21 | Hitachi Ltd | 半導体装置 |
| TW449746B (en) * | 1998-10-23 | 2001-08-11 | Kaitech Engineering Inc | Semiconductor memory device and method of making same |
| JP2000150861A (ja) * | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| US6094368A (en) * | 1999-03-04 | 2000-07-25 | Invox Technology | Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories |
| JP2001093988A (ja) * | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
| JP2001053164A (ja) | 1999-08-04 | 2001-02-23 | Sony Corp | 半導体記憶装置 |
| TW460731B (en) * | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP3863330B2 (ja) * | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2001351386A (ja) | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体記憶装置およびその動作方法 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| JP2002093924A (ja) * | 2000-09-20 | 2002-03-29 | Sony Corp | 半導体記憶装置 |
| KR20020038482A (ko) * | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) * | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP2002368226A (ja) | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| US7061014B2 (en) * | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) * | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) * | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) * | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7189992B2 (en) | 2002-05-21 | 2007-03-13 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures having a transparent channel |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) * | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) * | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) * | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| GB0225353D0 (en) * | 2002-10-31 | 2002-12-11 | Amersham Biosciences Kk | Chip-based resonator and liquid-phase sensor |
| US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) * | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7088606B2 (en) * | 2004-03-10 | 2006-08-08 | Altera Corporation | Dynamic RAM storage techniques |
| JP4620046B2 (ja) | 2004-03-12 | 2011-01-26 | 独立行政法人科学技術振興機構 | 薄膜トランジスタ及びその製造方法 |
| US7282782B2 (en) * | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) * | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7145174B2 (en) * | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) * | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) * | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7453065B2 (en) * | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7791072B2 (en) * | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7829444B2 (en) * | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| CA2708335A1 (en) * | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| WO2006051995A1 (en) * | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| AU2005302963B2 (en) * | 2004-11-10 | 2009-07-02 | Cannon Kabushiki Kaisha | Light-emitting device |
| JP5053537B2 (ja) | 2004-11-10 | 2012-10-17 | キヤノン株式会社 | 非晶質酸化物を利用した半導体デバイス |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7579224B2 (en) * | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) * | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) * | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) * | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) * | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) * | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) * | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) * | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) * | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) * | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) * | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) * | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) * | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP5116225B2 (ja) * | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP2007073705A (ja) * | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4280736B2 (ja) * | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| EP3614442A3 (en) * | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| JP5037808B2 (ja) * | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101117948B1 (ko) * | 2005-11-15 | 2012-02-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 제조 방법 |
| TWI292281B (en) * | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) * | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) * | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) * | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) * | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| JP5016831B2 (ja) * | 2006-03-17 | 2012-09-05 | キヤノン株式会社 | 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置 |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) * | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) * | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) * | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) * | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) * | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) * | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) * | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) * | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) * | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) * | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) * | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) * | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) * | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) * | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) * | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) * | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) * | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
| US8044464B2 (en) * | 2007-09-21 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7609546B2 (en) * | 2007-10-15 | 2009-10-27 | Rao G R Mohan | Multivalue memory storage with two gating transistors |
| JP5215158B2 (ja) * | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| KR101412761B1 (ko) * | 2008-01-18 | 2014-07-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP5121478B2 (ja) | 2008-01-31 | 2013-01-16 | 株式会社ジャパンディスプレイウェスト | 光センサー素子、撮像装置、電子機器、およびメモリー素子 |
| KR101468591B1 (ko) * | 2008-05-29 | 2014-12-04 | 삼성전자주식회사 | 산화물 반도체 및 이를 포함하는 박막 트랜지스터 |
| JP2010021170A (ja) | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4623179B2 (ja) * | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) * | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5781720B2 (ja) * | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2011052396A1 (en) * | 2009-10-29 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011052488A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP2494597A4 (en) * | 2009-10-30 | 2015-03-18 | Semiconductor Energy Lab | SEMICONDUCTOR COMPONENT |
| WO2011055660A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102612741B (zh) * | 2009-11-06 | 2014-11-12 | 株式会社半导体能源研究所 | 半导体装置 |
| KR101662359B1 (ko) * | 2009-11-24 | 2016-10-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 메모리 셀을 포함하는 반도체 장치 |
| CN105702631B (zh) * | 2009-12-28 | 2019-05-28 | 株式会社半导体能源研究所 | 半导体器件 |
| KR101762316B1 (ko) * | 2009-12-28 | 2017-07-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101848516B1 (ko) * | 2010-01-15 | 2018-04-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011086812A1 (en) * | 2010-01-15 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101798367B1 (ko) * | 2010-01-15 | 2017-11-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20180043383A (ko) * | 2010-01-22 | 2018-04-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작 방법 |
| CN102742002B (zh) * | 2010-02-12 | 2015-01-28 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| TWI511236B (zh) * | 2010-05-14 | 2015-12-01 | Semiconductor Energy Lab | 半導體裝置 |
-
2010
- 2010-12-28 KR KR1020187010642A patent/KR20180043383A/ko not_active Application Discontinuation
- 2010-12-28 CN CN201080061918.7A patent/CN102714209B/zh not_active Expired - Fee Related
- 2010-12-28 KR KR1020127021830A patent/KR101855060B1/ko active Application Filing
- 2010-12-28 WO PCT/JP2010/073905 patent/WO2011089852A1/en active Application Filing
-
2011
- 2011-01-19 US US13/009,034 patent/US8395931B2/en active Active
- 2011-01-21 TW TW100102294A patent/TWI529859B/zh not_active IP Right Cessation
- 2011-01-21 JP JP2011010327A patent/JP5619634B2/ja not_active Expired - Fee Related
-
2013
- 2013-03-08 US US13/790,044 patent/US8811066B2/en not_active Expired - Fee Related
-
2014
- 2014-08-15 US US14/460,399 patent/US9336858B2/en not_active Expired - Fee Related
- 2014-09-11 JP JP2014185428A patent/JP5813840B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102714209B (zh) | 2015-09-16 |
| US8395931B2 (en) | 2013-03-12 |
| JP2015038799A (ja) | 2015-02-26 |
| TWI529859B (zh) | 2016-04-11 |
| TW201205724A (en) | 2012-02-01 |
| WO2011089852A1 (en) | 2011-07-28 |
| KR20180043383A (ko) | 2018-04-27 |
| CN102714209A (zh) | 2012-10-03 |
| US20130194858A1 (en) | 2013-08-01 |
| US8811066B2 (en) | 2014-08-19 |
| US9336858B2 (en) | 2016-05-10 |
| JP2011171726A (ja) | 2011-09-01 |
| US20140355333A1 (en) | 2014-12-04 |
| JP5619634B2 (ja) | 2014-11-05 |
| US20110182110A1 (en) | 2011-07-28 |
| KR20120116493A (ko) | 2012-10-22 |
| KR101855060B1 (ko) | 2018-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5813840B2 (ja) | 半導体装置 | |
| JP6480043B2 (ja) | 半導体装置 | |
| JP5860119B2 (ja) | 半導体装置 | |
| JP5823707B2 (ja) | 半導体装置 | |
| JP5544326B2 (ja) | 半導体装置 | |
| JP5651524B2 (ja) | 半導体メモリ装置 | |
| JP2017204647A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150810 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150908 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150916 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5813840 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |