JP6480043B2

JP6480043B2 - 半導体装置

Info

Publication number: JP6480043B2
Application number: JP2018019009A
Authority: JP
Inventors: 竹村　保彦; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-03-19
Filing date: 2018-02-06
Publication date: 2019-03-06
Anticipated expiration: 2031-03-18
Also published as: JP2019117681A; TW201203246A; WO2011114905A1; JP2020145464A; US20130256658A1; TWI532041B; JP6708763B2; US8487303B2; KR101840797B1; JP6289555B2; JP2013211090A; US20110228584A1; JP2018107461A; JP2016225635A; US9142549B2; JP5259002B2; JP2011227981A; JP2015038997A; JP2023099076A; JP5618875B2

Description

本発明は、半導体を用いたメモリ装置に関する。

半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッ
シュメモリ等である。

ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する
。しかしながら、従来、スイッチングに用いられてきたトランジスタはオフ状態であって
も、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長
くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再
書き込み（リフレッシュ）する必要がある。

また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡ
Ｍのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セ
ルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供
給されないとデータが失われてしまう。

一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チ
ャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを
保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた
後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリ
に関しては、例えば、特許文献１を参照するとよい。

本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有す
るメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭ
では、多段階のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加
えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある
程度まで集積度を高めることができる。

しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に
高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制
限に書き込みや消去を繰り返せなかった。

特開昭５７−１０５８８９号公報

上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる
要件すべてを必要十分に満たすものはなかった。メモリ装置においては、低消費電力が求
められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、
また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の
特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、
書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望ま
れる。もちろん、集積度の高いことも必要である。

この点、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電
力の点で難があった。一方、ＳＲＡＭでは、１つの記憶セルに６つのトランジスタを有す
るため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電
力や集積度の点では問題はなかったが、書き換え回数が１０万回以下であった。

上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること
、記憶セルに用いるトランジスタの数を５つ以下とすること、書き換え回数を１００万回
以上とすること、という３つの条件を同時に克服することが第一の課題となる。また、電
力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持するこ
とと、書き換え回数を１００万回以上とすること、という２つの条件を同時に克服するこ
とが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持さ
れた電荷量が初期の電荷量の９０％となる時間と定義する。

本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供す
ることを課題とする。また、新規の半導体装置の駆動方法、特に、半導体メモリ装置の駆
動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法、特に、半導
体メモリ装置の作製方法を提供することを課題とする。本発明は、上記の課題の少なくと
も一を解決する。

以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、トランジスタのソースとドレインについては、構造や機能が同じもしくは同等である、
また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でな
い、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他
方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースと
されているものをドレインと読み替えることも可能である。

また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという
意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図におい
て直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配
線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平
行である、という意味である。

本発明の一態様は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタ
を書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および
、キャパシタで１つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みト
ランジスタの導電型と異なるものとする。例えば、書き込みトランジスタがＮチャネル型
であれば、読み出しトランジスタはＰチャネル型とする。また、これらに接続する配線と
して、書き込みワード線、ビット線、読み出しワード線という少なくとも３種類の配線を
用意する。

そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパ
シタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード
線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に
、キャパシタの他方の電極を読み出しワード線に接続する。

書き込みトランジスタのオフ状態（Ｎチャネル型にあっては、ゲートの電位がソース、ド
レインのいずれよりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度
（例えば、２５℃）で１×１０^−２０Ａ以下、好ましくは、１×１０^−２１Ａ以下、ある
いは８５℃で１×１０^−２０Ａ以下であることが望ましい。通常のシリコン半導体では、
リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件
で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジス
タの材料として、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により
、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることがで
きるのであれば、その使用を妨げるものではない。

酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３
電子ボルト以上、好ましくは、３電子ボルト以上３．６電子ボルト未満であるものが望ま
しい。また、電子親和力が４電子ボルト以上、好ましくは、４電子ボルト以上４．９電子
ボルト未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発
明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタ
に由来するキャリア濃度が１×１０^−１４ｃｍ^−３未満、好ましくは、１×１０^−１１ｃ
ｍ^−３未満であるものが望ましい。

読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流について
の制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、
読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッ
チングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ
、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイ
ン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（
電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（
例えば、２５℃）で１×１０^−２０Ａ以下、好ましくは、１×１０^−２１Ａ以下であるこ
とが望ましい。

また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化す
るが、その結果、読み出しトランジスタのゲート容量が変動することがある。すなわち、
読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量
が大きくなることがある。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶
セルを動作させる上で問題を生じる。

したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは
２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャ
パシタの容量は１０ｆＦ以下とすることが望ましい。

書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス
駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読
み出しワード線は平行であることが望ましい。

図１（Ａ）に、上記の構造を有する記憶セルの例を図示する。ここでは、第ｎ行第ｍ列の
記憶セルを例にして説明する。ｎ、ｍは自然数とすればよい。図１（Ａ）では、書き込み
トランジスタＷＴｒ（ｎ，ｍ）と読み出しトランジスタＲＴｒ（ｎ，ｍ）とキャパシタＣ
（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＷＴｒ（ｎ
，ｍ）のドレインは読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートおよびキャパシタＣ
（ｎ，ｍ）の一方の電極に接続されている。

さらに、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書
き込みトランジスタＷＴｒ（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ（ｎ，ｍ）
のソースはビット線Ｒｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐ
ｎに、それぞれ接続されている。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレインはバイアス線Ｓｎに接続されて
いる。図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎ、バイアス線Ｓｎ
は平行である。そして、書き込みワード線Ｑｎとビット線Ｒｍは直交する。

図１（Ｂ）は第ｎ行第ｍ列（ｎ、ｍは２以上の自然数）の記憶セルの周辺を図示したもの
である。図から明らかなように、１行あたり３本、１列あたり１本の配線が必要であるの
で、Ｎ行Ｍ列のマトリクスでは（３Ｎ＋Ｍ）本の配線が必要である。

図１（Ａ）に示す記憶セルでは、書き込みワード線Ｑｎに適切な電位を与えることによっ
て、書き込みトランジスタＷＴｒ（ｎ，ｍ）をオン状態とする。その際のビット線Ｒｍの
電位により、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインに電荷が注入される。こ
の際の電荷の注入量は、ビット線Ｒｍの電位、読み出しトランジスタＲＴｒ（ｎ，ｍ）の
ゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこ
なえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれ
る。

次に、書き込みワード線Ｑｎに別の適切な電位を与えることによって、書き込みトランジ
スタＷＴｒ（ｎ，ｍ）をオフ状態とする。この場合でも、書き込みトランジスタＷＴｒ（
ｎ，ｍ）のドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Ｐ
ｎ、バイアス線Ｓｎ等に適切な電位を与え、読み出しトランジスタＲＴｒ（ｎ，ｍ）がど
のような状態となるかをモニターすることによって、書き込まれたデータを知ることがで
きる。

上記構成において、隣接する行でバイアス線を共有してもよい。図５に、上記の構造を有
する記憶セルの例を図示する。ここでは、第（２ｎ−１）行第ｍ列の記憶セルと隣接する
第２ｎ行第ｍ列（ｎ、ｍは自然数）の記憶セルを例にして説明する。

図５では、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）と読み出しトランジスタＲＴｒ
（２ｎ−１，ｍ）とキャパシタＣ（２ｎ−１，ｍ）からなる第（２ｎ−１）行第ｍ列の記
憶セルと、書き込みトランジスタＷＴｒ（２ｎ，ｍ）と読み出しトランジスタＲＴｒ（２
ｎ，ｍ）とキャパシタＣ（２ｎ，ｍ）からなる第２ｎ行第ｍ列の記憶セルが示されている
。

書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のドレインは読み出しトランジスタＲＴｒ
（２ｎ−１，ｍ）のゲートおよびキャパシタＣ（２ｎ−１，ｍ）の一方の電極に接続され
ている。同様に、書き込みトランジスタＷＴｒ（２ｎ，ｍ）のドレインは読み出しトラン
ジスタＲＴｒ（２ｎ，ｍ）のゲートおよびキャパシタＣ（２ｎ，ｍ）の一方の電極に接続
されている。

さらに、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のゲートは書き込みワード線Ｑ２
ｎ−１に、書き込みトランジスタＷＴｒ（２ｎ，ｍ）のゲートは書き込みワード線Ｑ２ｎ
に、キャパシタＣ（２ｎ−１，ｍ）の他方の電極は読み出しワード線Ｐ２ｎ−１に、キャ
パシタＣ（２ｎ，ｍ）の他方の電極は読み出しワード線Ｐ２ｎに、読み出しトランジスタ
ＲＴｒ（２ｎ−１，ｍ）のドレインと読み出しトランジスタＲＴｒ（２ｎ，ｍ）のドレイ
ンはバイアス線Ｓｎに、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のソース、書き込
みトランジスタＷＴｒ（２ｎ，ｍ）のソース、読み出しトランジスタＲＴｒ（２ｎ−１，
ｍ）のソース、読み出しトランジスタＲＴｒ（２ｎ，ｍ）のソースはビット線Ｒｍに、そ
れぞれ接続されている。

以上から明らかなように、２行あたり５本、１列あたり１本の配線が必要であるので、２
Ｎ行Ｍ列のマトリクスでは（５Ｎ＋Ｍ）本の配線が必要である。図１の半導体メモリ装置
では、同じ規模のマトリクスで（６Ｎ＋Ｍ）本の配線が必要である。このように、隣接す
る行でバイアス線を共有することにより、図１の構成よりも配線数を減らすことができる
。

また、上記図１の構成におけるバイアス線を隣接する書き込みワード線で代用してもよい
。図６（Ａ）に、上記の構造を有する記憶セルの例を図示する。ここでは、第ｎ行第ｍ列
（ｎ、ｍは自然数）の記憶セルを例にして説明する。図６（Ａ）では、書き込みトランジ
スタＷＴｒ（ｎ，ｍ）と読み出しトランジスタＲＴｒ（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ
）からなる記憶セルが示されている。

書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインは読み出しトランジスタＲＴｒ（ｎ，
ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。さらに、書
き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトラ
ンジスタＷＴｒ（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ（ｎ，ｍ）のソースは
ビット線Ｒｍに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレインは１行下の書き込み
ワード線Ｑｎ＋１に、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、
それぞれ接続されている。

図６（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなよう
に、１行あたり２本、１列あたり１本の配線が必要であるので、マトリクスの端の部分も
考慮すると、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋Ｍ＋１）本の配線が必要である。このよ
うに、図１の構成におけるバイアス線を隣接する書き込みワード線で代用することにより
、図１の構成よりも、さらに配線数を減らすことができる。

本発明の別の一態様は、上記図１に用いるものと同様な書き込みトランジスタ、読み出し
トランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導
体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は
互いに異なるものとし、例えば、書き込みトランジスタがＮチャネル型であれば読み出し
トランジスタはＰチャネル型である。

すなわち、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、お
よび第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレ
インは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接
続する。

また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと
接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソース
と接続する。さらに、第１の書き込みトランジスタのゲートは、第１の書き込みワード線
に、第２の書き込みトランジスタのゲートは、第２の書き込みワード線に、第１のキャパ
シタの他方の電極は、第１の読み出しワード線に、第２のキャパシタの他方の電極は、第
２の読み出しワード線に、それぞれ接続する。

また、第１の書き込みトランジスタのソースと第１の読み出しトランジスタのソースはビ
ット線に接続してもよい。なお、第１の書き込みトランジスタのソースとビット線の間、
あるいは、第１の読み出しトランジスタのソースとビット線の間のいずれか一方、あるい
は双方に、１つ以上のトランジスタが挿入されてもよい。

第１の書き込みワード線、第２の書き込みワード線、第１の読み出しワード線、第２の読
み出しワード線は、互いに平行であり、また、ビット線とは直交する。

図１６（Ａ）に、上記の構造を有する記憶ユニットの例を図示する。ここで示される記憶
ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備えた
単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しトラン
ジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷＴｒ
２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き込み
トランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第３の
記憶セル、という３つの記憶セルよりなる記憶ユニットが示されている。

それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極
と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタ
の接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、
これらの交点をノードＦ１、Ｆ２、Ｆ３という。

書き込みトランジスタＷＴｒ１のドレインは書き込みトランジスタＷＴｒ２のソースと接
続し、読み出しトランジスタＲＴｒ１のドレインは読み出しトランジスタＲＴｒ２のソー
スと接続する。さらに、書き込みトランジスタＷＴｒ２のドレインは書き込みトランジス
タＷＴｒ３のソースと接続し、読み出しトランジスタＲＴｒ２のドレインは読み出しトラ
ンジスタＲＴｒ３のソースと接続する。

この例では、読み出しトランジスタＲＴｒ３のドレインはバイアス線Ｓに接続される。読
み出しトランジスタＲＴｒ３のドレインとバイアス線Ｓの間に１つ以上のトランジスタを
有してもよい。また、書き込みトランジスタＷＴｒ１のソースと読み出しトランジスタＲ
Ｔｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、
ＷＴｒ３のゲートは、それぞれ、書き込みワード線Ｑ１、Ｑ２、Ｑ３に接続する。キャパ
シタＣ１、Ｃ２、Ｃ３の他方の電極は、読み出しワード線Ｐ１、Ｐ２、Ｐ３に接続する。

書き込みワード線Ｑ１、Ｑ２、Ｑ３と、読み出しワード線Ｐ１、Ｐ２、Ｐ３は互いに平行
であり、また、ビット線Ｒと直交する。なお、バイアス線Ｓを常に一定の電位に保つので
あれば、その他の配線と平行にする、あるいは、直交させる必要はない。ただし、集積度
を高める点では、ビット線と直交する方が好ましい。

このように、３つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有
することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ
、集積度を向上させることができる。図１６（Ａ）では記憶ユニットに３つの記憶セルを
設ける例を示したが、１つの記憶ユニットをより多くの記憶セルで構成してもよい。例え
ば、１つの記憶ユニットを１６個、３２個といった記憶セルで構成してもよい。

このような構造は、フラッシュメモリのＮＡＮＤ構造と同様のものである。図１６（Ａ）
のように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線
と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面
積を低減できる。例えば、最小加工線幅をＦとしたときに、半導体メモリ装置における単
位記憶セルあたりの面積を１２Ｆ^２、あるいはそれ以下まで低減できる。

図１６（Ａ）に示す回路図は、半導体メモリ装置に用いられる１つの記憶ユニットである
が、半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図
１９にその例を示す。ここでは、第ｎ行第（ｍ−１）列、第ｎ行第ｍ列、第ｎ行第（ｍ＋
１）列、第ｎ行第（ｍ＋２）列、第（ｎ＋１）行第（ｍ−１）列、第（ｎ＋１）行第ｍ列
、第（ｎ＋１）行第（ｍ＋１）列、第（ｎ＋１）行第（ｍ＋２）列、という８つの記憶ユ
ニット、２４個の記憶セルが示されている。

第ｎ行第ｍ列の記憶ユニットには、書き込みワード線Ｑ１ｎ、Ｑ２ｎ、Ｑ３ｎ、読み出し
ワード線Ｐ１ｎ、Ｐ２ｎ、Ｐ３ｎ、バイアス線Ｓｎ、ビット線Ｒｍが設けられる。他の記
憶ユニットでも同様である。

本発明の別の一態様は、図１６（Ａ）に示されるものと同様な書き込みトランジスタ、読
み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからな
る半導体メモリ装置である。すなわち、第１の書き込みトランジスタのドレインは第１の
キャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の
書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出
しトランジスタのゲートに接続し、第３の書き込みトランジスタのドレインは第３のキャ
パシタの一方の電極、および第３の読み出しトランジスタのゲートに接続する。

また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと
接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソース
と接続する。同様に、第２の書き込みトランジスタのドレインは第３の書き込みトランジ
スタのソースと接続し、第２の読み出しトランジスタのドレインは第３の読み出しトラン
ジスタのソースと接続する。

さらに、第１の書き込みトランジスタのゲートは、第１の書き込みワード線に、第１のキ
ャパシタの他方の電極と第２の書き込みトランジスタのゲートは、第２の書き込みワード
線に、第２のキャパシタの他方の電極と第３の書き込みトランジスタのゲートは、第３の
書き込みワード線に接続する。

第１の書き込みワード線、第２の書き込みワード線、第３の書き込みワード線は、互いに
平行であり、また、ビット線とは直交する。

図１６（Ｂ）に、上記の構造を有する記憶ユニットの例を図示する。図１６（Ｂ）では、
記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備
えた単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しト
ランジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷ
Ｔｒ２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き
込みトランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第
３の記憶セル、という３つの記憶セルよりなる記憶ユニットが示されている。

それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極
、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタ
の接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、
これらの交点をノードＦ１、Ｆ２、Ｆ３という。

この例では、読み出しトランジスタＲＴｒ３のドレインはバイアス線Ｓに接続される。読
み出しトランジスタＲＴｒ３のドレインとバイアス線Ｓの間に１つ以上のトランジスタを
有してもよい。また、書き込みトランジスタＷＴｒ１のソースと読み出しトランジスタＲ
Ｔｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、
ＷＴｒ３のゲートは、それぞれ、書き込みワード線Ｑ１、Ｑ２、Ｑ３に接続する。キャパ
シタＣ１、Ｃ２の他方の電極も、それぞれ、書き込みワード線Ｑ２、Ｑ３に接続する。ま
た、キャパシタＣ３の他方の電極は、読み出しワード線Ｐに接続する。

書き込みワード線Ｑ１、Ｑ２、Ｑ３、読み出しワード線Ｐは互いに平行であり、また、ビ
ット線Ｒと直交する。なお、バイアス線Ｓを常に一定の電位に保つのであれば、その他の
配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビ
ット線と直交する方が好ましい。

図１６（Ａ）に示される記憶ユニットと同様に、３つの記憶セルで、ビット線と記憶セル
の間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコン
タクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶
セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、
単位記憶セルあたりの面積を低減できる。

加えて、図１６（Ｂ）に示される構成では、図１６（Ａ）に示される構成で必要な読み出
しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上
のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を９
Ｆ^２、あるいはそれ以下まで低減できる。

以上、課題解決手段としていくつかの構成を示したが、本明細書では、それ以外の解決手
段も開示している。また、上記の構成やその他の本明細書に開示された解決手段に、当業
者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の
３つの構成に限られるものではない。

上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。
書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも書き込みトラ
ンジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記
の構成の半導体メモリ装置は実質的に書き換えの制限がない。

また、データの保存できる期間に関しても、上記の構成の半導体メモリ装置は優れた特性
を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリ
ーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間
以上、好ましくは１００時間以上保持できる。さらには、条件を改善することにより、１
ヶ月以上、あるいは１年以上保持できる。

リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえば
よいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長
期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度とか
１年に１度とかとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要である
ので、より消費電力の少ない半導体メモリ装置となる。

なお、上記の構成の半導体メモリ装置では、データを読み出す操作により、データが消え
ることがない。従来、このような特徴はＳＲＡＭで実現できるものであったが、上記の構
成の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のＳＲＡ
Ｍより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうちひとつを
薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成で
きるため集積度を向上できる。

集積度に関しては、上記の構成の半導体メモリ装置では、記憶セルに必要な容量の絶対値
を低減させることができる。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と
同程度以上でないと動作に支障をきたすため、少なくとも３０ｆＦの容量が必要とされた
。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面
積が小さくなり、必要な容量を確保できなくなる。そのため、ＤＲＡＭでは特殊な形状や
材料を用いて大きな容量を形成する必要があった。

これに対し、上記の構成の半導体メモリ装置では、キャパシタの容量は、読み出しトラン
ジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても
、そのことは読み出しトランジスタのゲート容量が小さくなることを意味するので、キャ
パシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、
基本的に同じ構造のキャパシタを用いることができる。

さらに、上記の構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必
要な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリ（特にＮＡ
ＮＤ）は集積度の点でＳＲＡＭやＤＲＡＭより有利であったが、一部でもデータの書き換
えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その
点、上記の構成を有する半導体メモリ装置では行ごとの書き込み（書き換え）であるので
、必要最小限の操作で完了する。

また、ＦＧＮＶＭにおいては、書き込み時のフローティングゲートへの電荷の注入は一方
通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティン
グゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電
荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビット
のデータを記憶するためには、より高い電圧を用いる必要があった。

これに対し、上記の構成を有する構成では、キャパシタへの電荷の蓄積が可逆的におこな
われるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしき
い値のばらつきを０．５ボルト以下にできる。このため、より狭い電圧範囲において、よ
り多くのデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧
も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、
使用する電圧を１０ボルト以下とできる。

本発明の半導体メモリ装置の一例を示す図である。本発明の半導体メモリ装置の駆動方法（書き込み）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（読み出し）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法の一例を説明する図である。本発明の半導体メモリ装置の一例を示す図である。本発明の半導体メモリ装置の一例を示す図である。本発明の半導体メモリ装置の配線のレイアウト等の一例を示す図である。本発明の半導体メモリ装置の作製工程の一例を示す図である。本発明の半導体メモリ装置の作製工程の一例を示す図である。本発明の半導体メモリ装置の配線のレイアウト等の一例を示す図である。本発明の半導体メモリ装置の駆動方法の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（書き込み）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（読み出し）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（書き込み）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（読み出し）の一例を説明する図である。本発明の半導体メモリ装置の一例を示す図である。本発明の半導体メモリ装置の駆動方法（書き込み）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（読み出し）の一例を説明する図である。本発明の半導体メモリ装置の一例を示す図である。本発明の半導体メモリ装置の駆動方法（書き込み）の一例を説明する図である。本発明の半導体メモリ装置の駆動方法（読み出し）の一例を説明する図である。本発明の半導体メモリ装置の配線のレイアウト等の一例を示す図である。本発明の半導体メモリ装置の配線のレイアウト等の一例を示す図である。本発明の半導体メモリ装置の作製工程の一例を示す図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。

また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても
適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指
す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分
の詳細な説明は省略することもある。

また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等
は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが
完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう
。

（実施の形態１）
本実施の形態では、図４を用いて、図１（Ａ）および（Ｂ）に示す半導体メモリ装置の動
作の例について説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、
技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタ
やキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。
また、図１に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを
書き込み、あるいは読み出すことができる。

ここでは、書き込みトランジスタＷＴｒ（ｎ，ｍ）はＮチャネル型、読み出しトランジス
タＲＴｒ（ｎ，ｍ）をＰチャネル型とする。書き込みトランジスタＷＴｒ（ｎ，ｍ）は、
ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなると
オンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。また
、読み出しトランジスタＲＴｒ（ｎ，ｍ）は、ゲートの電位が、ソースあるいはドレイン
のいずれか一方の電位より１Ｖ以上低くなるとオンになる（電流を流す）とし、それ以外
はオフである（電流を流さない）とする。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによ
って変動する分はキャパシタＣ（ｎ，ｍ）の容量に比べて無視できるものとする。さらに
、書き込みトランジスタＷＴｒ（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ（ｎ
，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０と
して考える。また、図４では、オン状態であるトランジスタには丸印を、オフ状態である
トランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件で
オンになるものについては、別途、図中に記載することがある。

書き込み時には、図４（Ａ）に示すように、読み出しワード線Ｐｎとバイアス線Ｓｎの電
位を０Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ
、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。そして、書き込みワード線Ｑｎの電位
を、＋４Ｖとすると、書き込みトランジスタＷＴｒ（ｎ，ｍ）がオンとなり、書き込みト
ランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は書き込みトランジスタのソース（すなわ
ち、ビット線Ｒｍ）の電位に近づく。ここでは、ビット線Ｒｍの電位と等しくなるものと
する。

一方、この段階では読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込み
トランジスタＷＴｒ（ｎ，ｍ）のドレインの電位と等しい。すなわち、読み出しトランジ
スタＲＴｒ（ｎ，ｍ）のゲートの電位は０Ｖ以上であり、読み出しトランジスタＲＴｒ（
ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位と同じである。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわち、バイアス線Ｓｎ）
の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電
位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタＲＴｒ（ｎ，ｍ
）はオフ状態である。このようにして、データを書き込むことができる。

なお、書き込み時を含めて、可能な限り、読み出しトランジスタＲＴｒ（ｎ，ｍ）をオフ
状態とすることは、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートからソース、あるい
はゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリ
ーク電流は、オン状態で増加し、オフ状態では非常に少なくなる。

このようなリーク電流は、キャパシタＣ（ｎ，ｍ）に保持された電荷の漏れであるので、
その量が多ければ、データの保持時間の減少を意味する。本実施の形態では、読み出しト
ランジスタＲＴｒ（ｎ，ｍ）がオンとなるのは、読み出し時のみであるため、データの保
持の面で優れている。

次に、第ｎ行以外の行の書き込みをおこなう場合には、図４（Ｂ）に示すように、書き込
みワード線Ｑｎの電位を、−３Ｖとする。また、読み出しワード線Ｐｎの電位を＋３Ｖ、
バイアス線Ｓｎの電位を０Ｖとする。一方、ビット線Ｒｍの電位は、書き込みのおこなわ
れる行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとる。

書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、読み出しワード線Ｐｎとキ
ャパシタＣ（ｎ，ｍ）を介して接続しているため、読み出しワード線Ｐｎの電位の変動（
すなわち、図４（Ａ）の０Ｖから図４（Ｂ）の＋３Ｖへの上昇）により、３Ｖ上昇する。
すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかの
値となる。

また、この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソース（ビット線Ｒｍ）
の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位（＋３
〜＋６Ｖ）よりも、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（−３Ｖ）が
低いため、書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフとなる。

さらに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の
電位（０〜＋３Ｖ）の電位や読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわ
ち、バイアス線Ｓｎ）の電位（０Ｖ）よりも、読み出しトランジスタＲＴｒ（ｎ，ｍ）の
ゲートの電位（＋３〜＋６Ｖ）が高いため、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオ
フとなる。

次に、読み出しについて説明する。図４（Ｃ）に示すように、書き込みワード線Ｑｎとバ
イアス線Ｓｎの電位を−３Ｖとする。また、読み出しワード線Ｐｎの電位を０Ｖとする。
この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、書き込まれ
たデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなり、ビット線Ｒｍの電
位が−３Ｖ以上０Ｖ以下にあれば、書き込みトランジスタＷＴｒ（ｎ，ｍ）、読み出しト
ランジスタＲＴｒ（ｎ，ｍ）ともオフである。すなわち、読み出さない行については、こ
のようにして、書き込みトランジスタ、読み出しトランジスタをオフとする。

一方、読み出す行については、読み出しワード線Ｐｎの電位を−３Ｖとする。これによっ
て、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込まれたデータに応
じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖのいずれかとなる。また、ビット線Ｒｍの電位は−
３Ｖとする。このとき、バイアス線Ｓｎの電位が−３Ｖであれば、読み出しトランジスタ
ＲＴｒ（ｎ，ｍ）はオフである。

しかし、図４（Ｄ）に示すように、バイアス線Ｓｎの電位が−２Ｖになれば、読み出しト
ランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が−３Ｖであれば、読み出しトランジスタＲ
Ｔｒ（ｎ，ｍ）はオン状態となる。

読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態となることにより、ビット線Ｒｍに電
流が流れるので、これを検知することによって、読み出しトランジスタＲＴｒ（ｎ，ｍ）
がオン状態であることを知ることができる。あるいは、ビット線Ｒｍの終端がキャパシタ
であるならば、当初の電位（−３Ｖ）は、バイアス線Ｓｎの電位に近づくので、やはり、
読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態であることを知ることができる。

同様に、図４（Ｅ）に示すように、バイアス線Ｓｎの電位が、−１Ｖになれば、読み出し
トランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、−３Ｖと−２Ｖの場合には、読み出し
トランジスタＲＴｒ（ｎ，ｍ）はオンとなる。

また、図４（Ｆ）に示すように、バイアス線Ｓｎの電位が、０Ｖになれば、読み出しトラ
ンジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、−３Ｖと−２Ｖと−１Ｖの場合には、読み
出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなる。

バイアス線の電位を０Ｖにしても、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオフのまま
であれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、０Ｖであったと推
測できる。

このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同
様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデー
タ（４ビット）を書き込み・読み出しできる。

上記の説明では、寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量をキャ
パシタＣ（ｎ，ｍ）の容量に対して、無視したが、現実の記憶セルではそれらを考慮した
上で、与える電位を決定する必要がある。

読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変
動するので、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位はその影響を受ける
。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のキャパシタＣ（ｎ，ｍ）の容量
に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ（ｎ，ｍ
）の容量は読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量の２倍以上とするとよい
。

なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ（多値
のデータ）を記憶するには、保持される電荷量のばらつきが小さいことが必要である。本
実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のば
らつきが小さいため、この目的に適している。

（実施の形態２）
本実施の形態では、実施の形態１に示した、半導体メモリ装置への書き込み方法や読み出
し方法について、各種配線に与える信号のタイミングについて説明する。まず、書き込み
方法について、図２を用いて説明する。

実施の形態１で説明したように、ビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に
はデータに応じた信号を印加する。ここでは、ビット線の電位はＶＲＭ以上ＶＲＨ以下と
なるものとする。また、書き込む記憶セルのある行の書き込みワード線（例えば、Ｑｎ）
には、書き込みトランジスタがオンとなるような信号が、順次、与えられ、また、同じ行
の読み出しワード線（例えば、Ｐｎ）とバイアス線（例えば、Ｓｎ）には、それぞれが適
切な電位となるような信号が与えられる。このときの書き込みワード線の電位をＶＱＨ、
読み出しワード線の電位をＶＰＭ、バイアス線の電位をＶＳＭとする。

一方、それ以外の行の書き込みワード線には、書き込みトランジスタがオフとなるような
信号が与えられ、また、読み出しワード線とバイアス線には、それぞれが適切な電位とな
るような信号が与えられる。このときの書き込みワード線の電位をＶＱＬ，読み出しワー
ド線の電位をＶＰＭ、バイアス線の電位をＶＳＨとする。

ここで、読み出しトランジスタをオフとするためには、読み出しワード線の電位ＶＰＨは
、（ＶＰＭ＋（ＶＲＨ−ＶＲＭ））以上であること、および、バイアス線の電位ＶＳＨは
、（ＶＲＭ＋（ＶＰＨ−ＶＰＭ））以下であることが好ましい。例えば、ビット線の電位
が、ＶＲＭ、ＶＲＭ＋α、ＶＲＭ＋２α、ＶＲＭ＋３α（α＞０）の４段階の値を取ると
すれば、ＶＲＨ＝ＶＲＭ＋３α、であるので、読み出しワード線の電位ＶＰＨは、（ＶＰ
Ｍ＋３α）以上であることが好ましい。

実施の形態１では、ＶＲＭ＝０［Ｖ］、α＝１［Ｖ］、ＶＰＭ＝０［Ｖ］、ＶＳＭ＝０［
Ｖ］、ＶＰＨ＝＋３［Ｖ］、ＶＳＨ＝０［Ｖ］であり、上記の条件を満たす。実施の形態
１では、バイアス線の電位（ＶＳＭ、ＶＳＨ）は、書き込みの際、常に０Ｖに保持されて
いた（すなわち、ＶＳＭ＝ＶＳＨ＝０）が、当該行にデータ書き込む場合と、書き込まな
い場合とで変動させてもよい。

以上を考慮した信号のタイミングチャートを図２に示す。図２は、書き込みワード線（Ｑ
ｎ−１、Ｑｎ、Ｑｎ＋１）、ビット線（Ｒｍ−１、Ｒｍ、Ｒｍ＋１）、読み出しワード線
（Ｐｎ−１、Ｐｎ、Ｐｎ＋１）に印加するパルスの例を示す。パルスの波高や振幅の大き
さは概念的なものである。パルスの持続時間は書き込みトランジスタの特性を考慮して決
定すればよい。

図では、書き込みワード線（Ｑｎ−１、Ｑｎ、Ｑｎ＋１）に印加される各パルスが重なら
ないようにしているが、例えば、書き込みワード線Ｑｎ−１にパルスが印加される時間の
一部が書き込みワード線Ｑｎにパルスが印加される時間と重なってもよい。また、ＶＱＬ
は、書き込みトランジスタのしきい値以下であることが必要であり、実施の形態１では、
−３ボルトとした。また、ＶＱＨは書き込みトランジスタのしきい値以上であることが必
要であり、実施の形態１では、＋４ボルトとした。しかし、これら以外の値を取ることも
可能である。

ビット線（Ｒｍ−１、Ｒｍ、Ｒｍ＋１）に印加される信号は複数のパルスからなり、その
高さは、さまざまとすることができる。ここでは、ＶＲＭ、ＶＲＭ＋α、ＶＲＭ＋２α、
ＶＲＭ＋３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパル
スと完全に同期するのではなく、書き込みワード線のパルスが開始して、一定の時間（τ
_１）をおいた後、開始することが好ましく、また、書き込みワード線のパルスが終了した
後、一定の時間（τ_２）をおいた後、終了することが好ましい。ここで、τ_１＜τ_２ある
いはτ_１＞τ_２としてもよいが、回路設計上、τ_１＝τ_２となるように設定することが好
ましい。

また、読み出しワード線（Ｐｎ−１、Ｐｎ、Ｐｎ＋１）に印加するパルスも書き込みワー
ド線に印加されるパルスに同期させるか、少し遅らせればよい。なお、書き込みトランジ
スタのドレインの電位を、確実に設定した値とするためには、読み出しワード線（Ｐｎ−
１、Ｐｎ、Ｐｎ＋１）に印加するパルスは、同じ行の書き込みワード線に印加されるパル
スが終了した後、一定の時間を経過した後に、終了することが好ましい。

このようにして、各記憶セルの書き込みトランジスタのドレインの電位が決定される。こ
の電位により、各書き込みトランジスタのドレインに生じる電荷量が決定される。ここで
、電位ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ
、Ｑ０、Ｑ１，Ｑ２，Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。書き込
みトランジスタとして、オフ状態でのソースとドレイン間のリーク電流が少ないものを用
いることにより、これらの電荷は、この半導体メモリ装置への電源供給が停止された後で
も、相当の長時間（１０時間以上）にわたって保持されうる。

次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）では
、読み出しをおこなうための方法の一例の原理を示す。図３（Ｂ）示すように、ビット線
Ｒｍの終端部には、キャパシタ１３、キャパシタ１３の電極の電位を測定する手段１１、
キャパシタ１３に電位を与える手段１２、スイッチ１４が設けられている。

最初、スイッチ１４をオン状態として、キャパシタ１３に電位を与える手段１２により、
キャパシタ１３の記憶セル側の電極（図の上側）の電位（すなわち、ビット線Ｒｍの電位
）をある特定の電位ＶＲＬとする。そして、スイッチ１４をオフ状態とする。その後、何
らかの事情により、ビット線Ｒｍの電位が変動すれば、キャパシタの電極の電位を測定す
る手段１１により、電位の変動が観測できる。一連の操作が終了すれば、再度、ビット線
Ｒｍの電位をＶＲＬとする。

読み出しをおこなう行では、読み出しトランジスタが、バイアス線の電位によってオンと
なったり、オフとなったりする。例えば、図３（Ａ）に示すように、バイアス線Ｓｎ−１
、Ｓｎ、Ｓｎ＋１に３種類の高さ（ＶＳ１、ＶＳ２、ＶＳ３）のパルスを順次入力する。

実施の形態１において、図４（Ｄ）乃至（Ｆ）に関連して説明したことから明らかなよう
に、読み出しトランジスタのゲートの電位とバイアス線の電位に応じて、読み出しトラン
ジスタはオン状態、オフ状態を取りうる。ここでは、高さＶＳ１のパルスでは、記憶セル
に保持された電荷がＱ０の場合に、読み出しトランジスタがオンとなり、高さＶＳ２のパ
ルスでは、記憶セルに保持された電荷がＱ０とＱ１の場合に、読み出しトランジスタがオ
ンとなり、高さＶＳ３のパルスでは、記憶セルに保持された電荷がＱ０、Ｑ１、Ｑ２の場
合に、読み出しトランジスタがオンとなるものとする。

読み出しトランジスタがオンとなれば、ビット線の電位が、バイアス線の電位に近づく、
あるいは同一となる。この変動を図３（Ｂ）のキャパシタの電極の電位を測定する手段１
１で測定することにより、読み出しトランジスタがオンとなったか否かを観測できる。

例えば、同じ記憶セルに３種類の高さの異なるパルスが印加されると、その記憶セルに保
持されていた電荷がＱ０であれば、すべての高さのパルスに応答して、キャパシタの電位
が変動する。すなわち、３回のパルスが観測される。

しかし、その記憶セルに保持されていた電荷がＱ１であれば、一番低いパルスには応答せ
ず、残りの２回のパルスに応答するので、２回のパルスが観測される。同様に、その記憶
セルに保持されていた電荷がＱ２であれば、一番高いパルスにのみ応答するので、１回の
パルスが観測され、その記憶セルに保持されていた電荷がＱ３であれば、どのパルスにも
応答せず、１回もパルスが観測されない。

このように、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き
込まれていた情報を知ることができる。例えば、図３（Ａ）によれば、第（ｎ＋１）行第
（ｍ−１）列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。こ
れは、保持されていた電荷がＱ０であったために、バイアス線Ｓｎに印加されるすべての
パルスに応答して、オン状態となり、ビット線Ｒｍの電位がバイアス線Ｓｎの電位と同じ
あるいはそれに近い値となったためである。

逆に、第ｎ行第ｍ列の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セ
ルの電荷量がＱ３と最も多かったため、もっとも高いＶＳ３のパルスでもオン状態となら
なかったからである。このようにして、各記憶セルが発したパルスを集計すると表２のよ
うになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができ
る。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、
特定の記憶セルのデータのみを読み出すこともできる。

なお、上記のように発生するパルスの数により記憶セルに保持されていた電荷量を知る以
外に、直接、電圧を測定して知ることもできる。例えば、図３（Ｃ）のように、読み出し
ワード線Ｐｎの電位を−３Ｖ、書き込みワード線Ｑｎの電位を−３Ｖとすると、書き込み
トランジスタＷＴｒ（ｎ，ｍ）はオフ状態であり、読み出しトランジスタＲＴｒ（ｎ，ｍ
）のゲートの電位は、−３Ｖ以上０Ｖ以下となる。

また、ビット線Ｒｍの終端には図３（Ｂ）のキャパシタ１３が接続され、ビット線Ｒｍの
電位は０Ｖであったとする。また、当初、バイアス線Ｓｎの電位は０Ｖであったとすると
、この状態では、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が−３Ｖ、−２
Ｖ、−１Ｖであれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオン状態であるが、ソー
スとドレインの電位が等しいため、電流は流れない。また、読み出しトランジスタＲＴｒ
（ｎ，ｍ）のゲートの電位が０Ｖであれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオ
フ状態である。

次に、バイアス線Ｓｎの電位を−３Ｖまで下げると、読み出しトランジスタＲＴｒ（ｎ，
ｍ）のゲートの電位が０Ｖ以外の場合に、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソー
スとドレイン間に電流が流れる。ただし、ビット線Ｒｍの終端がキャパシタ１３であるの
で、ビット線Ｒｍの電位が一定の値となると電流は流れなくなる。

例えば、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、−２Ｖであったとす
ると、ビット線Ｒｍの電位は０Ｖから低下する。ビット線Ｒｍの電位が−１Ｖになった段
階では、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位（−２Ｖ）がソースの電
位（−１Ｖ）より１Ｖだけ低いので読み出しトランジスタＲＴｒ（ｎ，ｍ）はオン状態で
ある。しかし、さらにビット線Ｒｍの電位が低下すると、読み出しトランジスタＲＴｒ（
ｎ，ｍ）のゲートの電位（−２Ｖ）とソースの電位（ビット線Ｒｍの電位で−１Ｖ未満）
との差が１Ｖ未満となるためオフ状態となる。その結果、ビット線Ｒｍの電荷量が変化せ
ず、ビット線Ｒｍの電位はほぼ一定となる。

この場合、ビット線Ｒｍの電位は−１Ｖより低いが、−２Ｖまで下がる前に読み出しトラ
ンジスタＲＴｒ（ｎ，ｍ）がオフとなるため、ビット線Ｒｍの電位は−２Ｖ以上−１Ｖ未
満である。このときのビット線Ｒｍの電位は、図３（Ｂ）の電位を測定する手段１１によ
って検出できる。すなわち、ビット線Ｒｍの電位が−２Ｖ以上−１Ｖ未満であれば、読み
出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、−２Ｖであったと推測でき、この
ことから、この記憶セルに書き込まれたデータを知ることができる。

同様に、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が−３Ｖ、−１Ｖであれ
ば、ビット線Ｒｍの電位は、それぞれ、−３Ｖ以上−２Ｖ未満、−１Ｖ以上０Ｖ未満であ
る。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が０Ｖであれば、読み出しト
ランジスタＲＴｒ（ｎ，ｍ）はオフ状態を保つため、ビット線Ｒｍの電位は０Ｖから変化
しない。このようにしても、書き込み時の電荷量を知ることができる。

（実施の形態３）
本実施の形態では、実施の形態１および２で説明した半導体メモリ装置の形状や作製方法
の例について説明する。本実施の形態では、書き込みトランジスタＷＴｒは、亜鉛とイン
ジウムを含有する酸化物半導体を用い、読み出しトランジスタＲＴｒとしては、単結晶シ
リコン半導体を用いる。そのため、書き込みトランジスタＷＴｒは読み出しトランジスタ
ＲＴｒの上に積層して設けられる。

すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート
型トランジスタを読み出しトランジスタＲＴｒとし、その上に、酸化物半導体を用いたト
ランジスタを形成して、これを書き込みトランジスタＷＴｒとする。なお、本実施の形態
は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外
の基板上に設けることも可能である。

図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は
単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１
０２を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性
領域１０６ａ、１０６ｂを形成し、その一部は、読み出しトランジスタＲＴｒのソース、
ドレインとなる。導電性領域１０６ｂの一部はバイアス線となる。導電性領域１０６ａ、
１０６ｂは読み出しトランジスタＲＴｒの読み出しゲート１１０で分離されている。導電
性領域１０６ａには第１接続電極１１１が設けられる。

図７（Ｂ）は、図７（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを
中心とした主要な配線や電極等を示す。島状の酸化物半導体領域１１２と第１配線１１４
ａ、１１４ｂを形成する。ここでは、第１配線１１４ａは書き込みワード線、第１配線１
１４ｂは読み出しワード線となる。第１配線１１４ａの一部は酸化物半導体領域１１２と
重なって、書き込みトランジスタＷＴｒのゲート電極となる。また、酸化物半導体領域１
１２は、下層の読み出しゲート１１０と接続する。第１配線１１４ｂは、読み出しゲート
１１０との重なりの部分において、キャパシタを形成する。また、酸化物半導体領域１１
２から上層（例えば、ビット線）への接続のための第２接続電極１１７が設けられている
。

読み出しゲート１１０としては、後に形成する酸化物半導体とオーミック接触を形成する
材料が好ましい。そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力
φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材
料が挙げられる。すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例え
ば、チタン、モリブデン、窒化チタン等である。

図７（Ａ）および（Ｂ）を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重
なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いた
トランジスタの上に形成される第２配線１１８（ビット線等）も図示してある。

なお、図７（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すものである。このような素子
のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジ
スタのチャネル幅を１０ｎｍ以上０．１μｍ以下、チャネル長を１０ｎｍ以上０．１μｍ
以下とすると好ましい。

以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図
７の点Ａと点Ｂを結ぶ断面である。本実施の形態では、基板として、ｎ型の単結晶シリコ
ン基板を用いるが、ｐ型の単結晶シリコン基板にｎ型のウェルを形成し、その上に本実施
の形態のトランジスタを設けてもよい。以下、図の番号にしたがって、作製工程を説明す
る。

＜図８（Ａ）＞
まず、公知の半導体製造技術を用いて、ｎ型の単結晶シリコン基板１０１上に、図８（Ａ
）に示すように、素子分離領域１０２，ｐ型にドーピングされたシリコン等よりなる導電
性領域１０６ａ、１０６ｂ、第１ゲート絶縁膜１０３、ダミーゲート１０４、第１層間絶
縁物１０７を形成する。図８（Ａ）では、ダミーゲート１０４が２カ所表示されているが
、図７から明らかなように、これらは、ひと続きのものである。

ダミーゲート１０４の側面には、図８（Ａ）に示すようにサイドウォールを設けてもよい
。ダミーゲート１０４としては、多結晶シリコンを用いるとよい。第１ゲート絶縁膜１０
３の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、
ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、第１ゲート
絶縁膜１０３の誘電体として酸化珪素等の比較的、誘電率の低い材料を用いることが好ま
しい。

導電性領域１０６ａ、１０６ｂには、その表面にシリサイド領域１０５ａ、１０５ｂを設
けて導電性を高める構造としてもよい。また、図７（Ａ）に関連して、説明したように、
導電性領域１０６ｂはバイアス線の一部となる。

第１層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみ
を与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法
によって平坦な膜とすると、その後の工程で有利である。例えば、第１層間絶縁物１０７
として、プラズマＣＶＤ法による窒化珪素膜を形成し、その上にスピンコーティング法に
より得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。

＜図８（Ｂ）＞
第１層間絶縁物１０７の表面が十分に平坦である場合には、ドライエッチング法により、
第１層間絶縁物１０７をエッチングし、ダミーゲート１０４の上面が現れた時点でドライ
エッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨（ＣＭＰ）法を用
いてもよいし、最初にＣＭＰ法で第１層間絶縁物１０７の表面を平坦にした後、ドライエ
ッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法で
ある程度、層間絶縁物をエッチングした後、ＣＭＰ法で平坦化処理してもよい。かくして
、平坦な表面を有する第１層間絶縁物１０７ａを得る。

＜図８（Ｃ）＞
次に、ダミーゲート１０４を選択的にエッチングして、開口部１０８を形成する。ダミー
ゲート１０４の材料として多結晶シリコンを使用している場合には、２乃至４０％、好ま
しくは、２０乃至２５％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いればよい
。また、平坦な表面を有する第１層間絶縁物１０７ａに、シリサイド領域１０５ａに達す
る開口部１０９も形成する。

＜図８（Ｄ）＞
単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化
物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しト
ランジスタ（ここではＰチャネル型）のゲート電極でもあるので、そのしきい値を決定す
る上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら２つの
要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。
例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。

次に、導電性材料の膜をＣＭＰ法で平坦化しつつエッチングする。この作業は、平坦な表
面を有する第１層間絶縁物１０７ａが現れた時点で停止するとよい。かくして、図８（Ｄ
）に示すように、読み出しトランジスタの読み出しゲート１１０、第１接続電極１１１が
形成される。その後、平坦な表面を有する第１層間絶縁物１０７ａの表面付近に含まれる
水素を低減させるために、フッ素を含むプラズマによる表面処理をおこなう。平坦な表面
を有する第１層間絶縁物１０７ａの水素濃度が十分に低ければ、その処理は必要ない。平
坦な表面を有する第１層間絶縁物１０７ａの表面から１００ｎｍの領域における水素濃度
は１×１０^１８ｃｍ^−３未満、好ましくは、１×１０^１６ｃｍ^−３未満とするとよい。

＜図９（Ａ）＞
厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作
製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好
ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、
１×１０^１８ｃｍ^−３未満、好ましくは１×１０^１６ｃｍ^−３未満とするとよい。

この酸化物半導体膜をエッチングして島状の酸化物半導体領域１１２を形成する。半導体
特性を改善するため酸化物半導体領域１１２に熱処理を施してもよい。かくして、読み出
しゲート１１０と酸化物半導体領域１１２および第１接続電極１１１と酸化物半導体領域
１１２が接触する構造が得られる。

その後、第２ゲート絶縁膜１１３をスパッタ法等の公知の成膜方法で形成する。リーク電
流を減らす目的から、第２ゲート絶縁膜１１３の厚さは１０ｎｍ以上が好ましく、また、
ゲート絶縁膜中の水素濃度は、１×１０^−１８ｃｍ^−３未満、好ましくは、１×１０^１６
ｃｍ^−３未満とするとよい。

ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、
窒化アルミニウム等を用いるとよい。これらの単層膜のみならず多層膜を用いてもよい。
第２ゲート絶縁膜１１３は、読み出しゲート１１０と第１配線１１４ｂとで形成されるキ
ャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量より
も大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜
形成後にも酸化物半導体領域１１２の特性を改善するため熱処理をしてもよい。

＜図９（Ｂ）＞
導電性材料により第１配線１１４ａ（書き込みワード線）と第１配線１１４ｂ（読み出し
ワード線）を形成する。第１配線１１４ａの一部は酸化物半導体を用いたトランジスタの
ゲート電極となる。第１配線１１４ａ、１１４ｂの材料としては、その仕事関数が酸化物
半導体の電子親和力より０．５電子ボルト以上高い材料が好ましい。例えば、タングステ
ン、金、白金、ｐ型シリコン等である。

読み出しゲート１１０と第１配線１１４ｂの間には、第２ゲート絶縁膜１１３を誘電体と
するキャパシタが形成される。このキャパシタの容量は読み出しゲート１１０と第１配線
１１４ｂの重なりで定義されるが、その重なった部分の面積は１００ｎｍ^２以上０．０１
μｍ^２以下とすることが好ましい。

図９（Ｂ）では、第１接続電極１１１の一端と書き込みトランジスタのゲート電極である
第１配線１１４ａの一端、および、読み出しゲート１１０の一端と第１配線１１４ａの他
端がちょうど一致するように示されている。しかしながら、実際には、マスクあわせの精
度により、第１配線１１４ａは、図より左側（第１接続電極１１１側）あるいは右側（読
み出しゲート１１０側）にずれることがある。その場合、ずれた方と反対側では、第１配
線１１４ａと、第１接続電極１１１あるいは読み出しゲート１１０のいずれか一方の電極
との間がオフセット状態となるため、オン状態でのトランジスタの抵抗が高くなる。

それを防止するには、第１配線１１４ａの幅を大きくして、少々のずれでも重なるように
する方法が考えられるが、第１配線１１４ａと第１接続電極１１１や読み出しゲート１１
０との寄生容量が生じるので、高速な動作をおこなうには不利である。また、配線の幅を
大きくすることはデザインルールの縮小にも反する。

これらの問題を解決するためには、酸化物半導体領域に第１配線１１４ａをマスクとして
自己整合的にｎ型の領域を形成すればよい。そのためには、公知のイオン注入法を用いて
、酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては
、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素や
リンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のよ
うな薄い第２ゲート絶縁膜１１３，酸化物半導体領域１１２に注入するには、硼素よりも
原子量の大きいリンが望ましい。

これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の
水素の濃度は好ましくは、０．１％以下とする。水素は酸化物半導体のドナーとなること
が知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が
酸化物半導体中を移動して、素子の信頼性を低下させる。

酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、ｎ型の
導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入
後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのよ
うな熱処理をおこなわなくても高い導電性を得られることにある。

かくして、酸化物半導体領域１１２中にｎ型の導電性を示す領域１１５ａおよび１１５ｂ
が形成される。これらの領域のキャリア（電子）濃度が１×１０^−１９ｃｍ^−３以上とな
るようにイオン注入条件を設定することが好ましい。以上で、基本的な素子構造は完成す
る。

＜図９（Ｃ）＞
その後、単層もしくは多層の薄膜よりなる第２層間絶縁物１１６を形成する。そして、そ
の表面を平坦化して、ｎ型の導電性を示す領域１１５ａに達するコンタクトホールを形成
し、第２接続電極１１７を埋め込む。その後、第２配線１１８（ビット線）を形成する。
同様な配線を、第１配線１１４ａ、１１４ｂと平行に形成してもよい。かくして、図９（
Ｃ）に示されるように、書き込みトランジスタ１１９、読み出しトランジスタ１２０、キ
ャパシタ１２１を有する半導体メモリ装置の記憶セルが作製される。

（実施の形態４）
本実施の形態では、図５に示した半導体メモリ装置の例について、図１０を用いて説明す
る。本実施の形態では、書き込みトランジスタＷＴｒは、ガリウムとインジウムを含有す
る酸化物半導体を用い、読み出しトランジスタＲＴｒとしては、単結晶シリコン半導体を
用いる。そのため、書き込みトランジスタＷＴｒは読み出しトランジスタＲＴｒの上に積
層して設けられる。

すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート
型トランジスタを読み出しトランジスタＲＴｒとし、その上に、酸化物半導体を用いたト
ランジスタを形成して、これを書き込みトランジスタＷＴｒとする。なお、本実施の形態
では、読み出しトランジスタＲＴｒとして単結晶シリコン半導体を用いる例について説明
するが、それ以外の半導体を用いることも可能である。

図１０に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図１０（Ａ
）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。図１０（Ａ）におい
て点線で囲まれた領域２００ａおよび２００ｂは、それぞれひとつの記憶セルの占有する
領域を示す。例えば、領域２００ａは、図５の第（２ｎ−１）行第ｍ列の記憶セルの占有
する領域に相当し、領域２００ｂは図５の第２ｎ行第ｍ列の記憶セルの占有する領域に相
当する。

基板上には素子分離領域２０２が形成される。また、基板上には、導電性の材料やドーピ
ングされたシリコンを用いて導電性領域２０６ａ、２０６ｂを形成する。その一部は、読
み出しトランジスタＲＴｒのドレイン、ソースとなる。導電性領域２０６ａから続く配線
はバイアス線（・・、Ｓｎ、Ｓｎ＋１、・・）となる。導電性領域２０６ａ、２０６ｂは
読み出しゲート２１０で分離されている。導電性領域２０６ｂには第１接続電極２１１が
設けられ、上層の回路と接続する。

図１０（Ｂ）は、図１０（Ａ）の回路の上に形成される酸化物半導体を用いたトランジス
タを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域２１２と、導電性材
料によって、第１配線２１４が形成される。第１配線２１４は、例えば、書き込みワード
線（・・、Ｑ２ｎ−１、Ｑ２ｎ、Ｑ２ｎ＋１、・・）、読み出しワード線（・・、Ｐ２ｎ
−１、Ｐ２ｎ、Ｐ２ｎ＋１、・・）となる。

書き込みワード線の一部は酸化物半導体領域２１２と重なって、書き込みトランジスタＷ
Ｔｒのゲート電極となる。また、酸化物半導体領域２１２は、下層の読み出しゲート２１
０と接続する。読み出しワード線は、読み出しゲート２１０との重なる部分において、キ
ャパシタを形成する。

酸化物半導体領域２１２は、第１接続電極２１１によって、読み出しトランジスタＲＴｒ
のソース（導電性領域２０６ｂ）と接続する。また、酸化物半導体領域２１２から上層（
ビット線）への接続のための第２接続電極２１７が設けられている。第２接続電極２１７
は、下層と酸化物半導体領域２１２とを結ぶ第１接続電極２１１と同じ位置に設けると、
記憶セルの面積を縮小する上で好ましい。

図１０（Ａ）および（Ｂ）を重ね合わせると、図１０（Ｃ）に示すようになる。ここでは
、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用
いたトランジスタの上に形成される導電性材料を用いた第２配線２１８も図示してある。
第２配線２１８は、ビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）となり、第２接
続電極２１７で、酸化物半導体領域２１２に接続する。

以上のような構造の半導体メモリ装置の作製には、実施の形態３で示した方法を用いれば
よい。

（実施の形態５）
本実施の形態では、実施の形態１とは異なる方法で、図１（Ａ）および（Ｂ）に示す半導
体メモリ回路を動作させる例について、図１１を用いて説明する。なお、電位として、以
下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的であ
る。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によっ
て、あるいは実施者の都合によって変更される。

ここでは、書き込みトランジスタＷＴｒ（ｎ，ｍ）はＮチャネル型、読み出しトランジス
タＲＴｒ（ｎ，ｍ）をＰチャネル型とする。書き込みトランジスタＷＴｒ（ｎ，ｍ）は、
ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなると
オンになるとし、それ以外はオフであるとする。また、読み出しトランジスタＲＴｒ（ｎ
，ｍ）は、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上
低くなるとオンになるとし、それ以外はオフであるとする。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによ
って変動する分はキャパシタＣ（ｎ，ｍ）の容量に比べて無視できるものとする。さらに
、書き込みトランジスタＷＴｒ（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ（ｎ
，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０と
して考える。

また、図１１では、オン状態であるトランジスタは記号に丸印を、オフ状態であるトラン
ジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについては、別途、
図中に記載することもある。

＜図１１（Ａ）＞（第ｎ行への書き込み）
書き込み時には、図１１（Ａ）に示すように、読み出しワード線Ｐｎとバイアス線Ｓｎの
電位を０Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じて、０Ｖ、＋１
Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。そして、書き込みワード線Ｑｎの電
位を、＋４Ｖとすると、書き込みトランジスタＷＴｒ（ｎ，ｍ）がオンとなり、書き込み
トランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は書き込みトランジスタのソース（すな
わち、ビット線Ｒｍ）の電位に近づく。ここでは、ビット線Ｒｍの電位と等しくなるもの
とする。

＜図１１（Ｂ）＞（第ｎ行以外の行への書き込み）
次に、第ｎ行以外の行の書き込みをおこなう場合には、図１１（Ｂ）に示すように、書き
込みワード線Ｑｎの電位を、０Ｖとする。また、読み出しワード線Ｐｎの電位を＋３Ｖ、
バイアス線Ｓｎの電位を０Ｖとする。一方、ビット線Ｒｍの電位は、書き込みのおこなわ
れる行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとる。

書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、読み出しワード線Ｐｎとキ
ャパシタＣ（ｎ，ｍ）を介して接続しているため、読み出しワード線Ｐｎの電位の変動（
すなわち、図１１（Ａ）の０Ｖから図１１（Ｂ）の＋３Ｖへの上昇）により、３Ｖ上昇す
る。すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれ
かの値となる。

また、この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソース（ビット線Ｒｍ）
の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位（＋３
〜＋６Ｖ）よりも、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位が低いため、
書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフとなる。

さらに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソース（ビット線Ｒｍ）の電位（０〜
＋３Ｖ）や読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（バイアス線Ｓｎ）の電位
（０Ｖ）よりも、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が高いため、読
み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなる。

＜図１１（Ｃ）＞（読み出し）
次に、読み出しについて説明する。図１１（Ｃ）に示すように、書き込みワード線Ｑｎの
電位を、０Ｖとする。また、読み出しワード線Ｐｎ、バイアス線Ｓｎの電位を、＋３Ｖと
する。この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、書き
込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかとなり、ビット線
Ｒｍの電位が０Ｖ以上＋３Ｖ以下にあれば、書き込みトランジスタＷＴｒ（ｎ，ｍ）、読
み出しトランジスタＲＴｒ（ｎ，ｍ）ともオフである。すなわち、読み出さない行につい
ては、このようにして書き込みトランジスタ、読み出しトランジスタをオフとする。

＜図１１（Ｄ）＞（読み出し）
一方、読み出す行については、バイアス線Ｓｎの電位を＋３ボルトよりも大きくする。例
えば、図１１（Ｄ）に示すように、バイアス線Ｓｎの電位が＋４Ｖのとき、読み出しトラ
ンジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖであれば、読み出しトランジスタＲＴ
ｒ（ｎ，ｍ）はオンとなる。

あらかじめ、ビット線の電位を＋３Ｖとしておけば、ビット線Ｒｍに電流が流れるので、
これを検知することによって、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態である
ことを知ることができる。あるいは、ビット線Ｒｍの終端がキャパシタであるならば、バ
イアス線Ｓｎの電位に近づくので、やはり、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオ
ン状態であることを知ることができる。

＜図１１（Ｅ）＞（読み出し）
同様に、図１１（Ｅ）に示すように、バイアス線Ｓｎの電位が、＋５Ｖになれば、読み出
しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖと＋４Ｖであれば、読み出しト
ランジスタＲＴｒ（ｎ，ｍ）はオンとなる。

＜図１１（Ｆ）＞（読み出し）
また、図１１（Ｆ）に示すように、バイアス線Ｓｎの電位が、＋６Ｖになれば、読み出し
トランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖと＋４Ｖと＋５Ｖであれば、読み
出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなる。

バイアス線Ｓｎの電位を＋６Ｖにしても、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオフ
のままであれば、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位（＝読み出し
トランジスタＲＴｒ（ｎ，ｍ）のゲートの電位）は、＋６Ｖであったと推測できる。

このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同
様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデー
タ（４ビット）を書き込み・読み出しできる。本実施の形態では、上記の説明のように、
書き込みおよび読み出しにおいて、正の電位のみを用いておこなうことができる。

上記の説明では、寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量をキャ
パシタＣ（ｎ，ｍ）の容量に対して、無視したが、現実の記憶セルではそれらを考慮した
上で、与える電位を決定する必要がある。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲー
ト容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ（ｎ
，ｍ）のゲートの電位がその影響を受ける。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲ
ート容量のキャパシタＣ（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きい
ので、好ましくは、キャパシタＣ（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ（ｎ，
ｍ）のゲート容量の２倍以上とするとよい。

（実施の形態６）
本実施の形態では、図５に示す半導体メモリ回路を動作させる例について、図１２および
図１３を用いて説明する。ここでは、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）およ
びＷＴｒ（２ｎ，ｍ）はＮチャネル型、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）お
よびＲＴｒ（２ｎ，ｍ）はＰチャネル型とする。

書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）、ＷＴｒ（２ｎ，ｍ）は、ゲートの電位が
、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし
、それ以外はオフであるとする。また、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）、
ＲＴｒ（２ｎ，ｍ）は、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位
より１Ｖ以上低くなるとオンになるとし、それ以外はオフであるとする。

また、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）、ＲＴｒ（２ｎ，ｍ）のゲート容量
のうち、ゲートバイアスによって変動する分はキャパシタＣ（ｎ，ｍ）の容量に比べて無
視できるものとする。さらに、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）、ＷＴｒ（
２ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）、ＲＴｒ（２ｎ，
ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０とし
て考える。

また、図１２および図１３では、オン状態であるトランジスタは記号に丸印を、オフ状態
であるトランジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについ
ては、別途記載することもある。

＜図１２（Ａ）＞（第（２ｎ−１）行への書き込み）
第（２ｎ−１）行への書き込み時には、図１２（Ａ）に示すように、読み出しワード線Ｐ
２ｎ−１、書き込みワード線Ｑ２ｎ、バイアス線Ｓｎの電位を０Ｖとする。読み出しワー
ド線Ｐ２ｎの電位は＋３Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じ
て、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。なお、このときの書
き込みトランジスタＷＴｒ（２ｎ，ｍ）のドレインの電位は、＋３Ｖとする。

そして、書き込みワード線Ｑ２ｎ−１の電位を、＋４Ｖとすると、書き込みトランジスタ
ＷＴｒ（２ｎ−１，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）の
ドレインの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近
づく。ここでは、ビット線Ｒｍの電位と等しくなるものとする。

一方、この段階では読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）のゲートの電位は、書
き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のドレインの電位と等しい。すなわち、読み
出しトランジスタＲＴｒ（２ｎ−１，ｍ）のゲートの電位は０Ｖ以上であり、読み出しト
ランジスタＲＴｒ（２ｎ−１，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位と同じで
ある。

また、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）のドレイン（すなわち、バイアス線
Ｓｎ）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）
のゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタＲ
Ｔｒ（２ｎ−１，ｍ）はオフ状態である。

さらに、書き込みトランジスタＷＴｒ（２ｎ，ｍ）のゲートの電位（０Ｖ）は、そのソー
ス（すなわち、ビット線Ｒｍ）の電位（０Ｖ以上＋３Ｖ以下）やドレインの電位（＋３Ｖ
）よりも低いので、書き込みトランジスタＷＴｒ（２ｎ，ｍ）はオフ状態である。また、
読み出しトランジスタＲＴｒ（２ｎ，ｍ）のゲート（すなわち、書き込みトランジスタＷ
Ｔｒ（２ｎ，ｍ）のドレイン）の電位（＋３Ｖ）は、そのソース（すなわち、ビット線Ｒ
ｍ）の電位（０Ｖ以上＋３Ｖ以下）やドレインの電位（０Ｖ）よりも高いので、やはり、
オフ状態である。このようにして、第（２ｎ−１）行の記憶セルにデータを書き込むこと
ができる。

＜図１２（Ｂ）＞（第２ｎ行への書き込み）
次に、第２ｎ行の書き込みをおこなう場合には、図１２（Ｂ）に示すように、書き込みワ
ード線Ｑ２ｎ−１および読み出しワード線Ｐ２ｎの電位を、０Ｖとする。また、読み出し
ワード線Ｐ２ｎ−１の電位を＋３Ｖ、バイアス線Ｓｎの電位を０Ｖとする。一方、ビット
線Ｒｍの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値
をとる。

書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のドレインの電位は、読み出しワード線Ｐ
２ｎ−１とキャパシタＣ（２ｎ−１，ｍ）を介して接続しているため、読み出しワード線
Ｐ２ｎ−１の電位の変動（すなわち、図１２（Ａ）の０Ｖから図１２（Ｂ）の＋３Ｖへの
上昇）により、３Ｖ上昇する。すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ
、＋５Ｖ、＋６Ｖのいずれかの値となる。

そして、書き込みワード線Ｑ２ｎの電位を、＋４Ｖとすると、書き込みトランジスタＷＴ
ｒ（２ｎ，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（２ｎ，ｍ）のドレインの電
位は書き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近づく。ここで
は、ビット線Ｒｍの電位と等しくなるものとする。

一方、この段階では読み出しトランジスタＲＴｒ（２ｎ，ｍ）のゲートの電位は、書き込
みトランジスタＷＴｒ（２ｎ，ｍ）のドレインの電位と等しい。すなわち、読み出しトラ
ンジスタＲＴｒ（２ｎ，ｍ）のゲートの電位は０Ｖ以上であり、読み出しトランジスタＲ
Ｔｒ（２ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位と同じである。

また、読み出しトランジスタＲＴｒ（２ｎ，ｍ）のドレイン（すなわち、バイアス線Ｓｎ
）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）のゲ
ートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタＲＴｒ
（２ｎ，ｍ）はオフ状態である。また、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）、
読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）もオフ状態である。このようにして、第２
ｎ行の記憶セルにデータを書き込むことができる。

＜図１２（Ｃ）＞（他の行への書き込み）
次に、上記以外の行の書き込みをおこなう場合には、図１２（Ｃ）に示すように、書き込
みワード線Ｑ２ｎ−１、Ｑ２ｎの電位を、０Ｖとする。また、読み出しワード線Ｐ２ｎ−
１、Ｐ２ｎの電位を＋３Ｖ、バイアス線Ｓｎの電位を０Ｖとする。一方、ビット線Ｒｍの
電位は、書き込みのおこなわれる行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、
＋３Ｖの４段階の値をとる。

書き込みトランジスタＷＴｒ（２ｎ，ｍ）のドレインの電位は、読み出しワード線Ｐ２ｎ
とキャパシタＣ（２ｎ，ｍ）を介して接続しているため、読み出しワード線Ｐ２ｎの電位
の変動（すなわち、図１２（Ｂ）の０Ｖから図１２（Ｃ）の＋３Ｖへの上昇）により、３
Ｖ上昇する。すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖ
のいずれかの値となる。書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）のドレインの電位
も同様に＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかの値となる。

また、この状態では、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）およびＷＴｒ（２ｎ
，ｍ）のソース（ビット線Ｒｍ）の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒ（
２ｎ−１，ｍ）およびＷＴｒ（２ｎ，ｍ）のドレインの電位（＋３〜＋６Ｖ）よりも、書
き込みトランジスタＷＴｒ（２ｎ−１，ｍ）および書き込みトランジスタＷＴｒ（２ｎ，
ｍ）のゲートの電位（０Ｖ）が低いため、書き込みトランジスタＷＴｒ（２ｎ−１，ｍ）
およびＷＴｒ（２ｎ，ｍ）はオフとなる。

さらに、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）およびＲＴｒ（２ｎ，ｍ）のソー
ス（ビット線Ｒｍ）の電位（０〜＋３Ｖ）や読み出しトランジスタＲＴｒ（２ｎ−１，ｍ
）およびＲＴｒ（２ｎ，ｍ）のドレイン（（バイアス線Ｓｎ）の電位（０Ｖ））よりも、
読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）およびＲＴｒ（２ｎ，ｍ）のゲートの電位
（＋３〜＋６Ｖ）が高いため、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）および読み
出しトランジスタＲＴｒ（２ｎ，ｍ）はオフとなる。

＜図１３（Ａ）＞（読み出し）
次に、読み出しについて説明する。図１３（Ａ）に示すように、読み出しワード線Ｐ２ｎ
−１、Ｐ２ｎの電位を０Ｖ、書き込みワード線Ｑ２ｎ−１、Ｑ２ｎ、バイアス線Ｓｎの電
位を、−３Ｖとする。この状態では、読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）、Ｒ
Ｔｒ（２ｎ，ｍ）のゲートの電位は、書き込まれたデータに応じて、０Ｖ、＋１Ｖ、＋２
Ｖ、＋３Ｖのいずれかとなる。

ビット線Ｒｍの電位が−３Ｖ以上０Ｖ以下であれば、書き込みトランジスタＷＴｒ（２ｎ
−１，ｍ）、ＷＴｒ（２ｎ，ｍ）読み出しトランジスタＲＴｒ（２ｎ−１，ｍ）、ＲＴｒ
（２ｎ，ｍ）ともオフである。すなわち、読み出さない行については、このようにして、
当該行のトランジスタをオフとする。

＜図１３（Ｂ）＞（第２ｎ行の読み出し［１］）
次に、読み出しワード線Ｐ２ｎの電位を−３Ｖ、ビット線Ｒｍの電位を−３Ｖとする。こ
の結果、読み出しトランジスタＲＴｒ（２ｎ，ｍ）のゲートの電位は、書き込まれたデー
タに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖのいずれかとなる。この状態では、書き込み
トランジスタＷＴｒ（２ｎ，ｍ）、読み出しトランジスタＲＴｒ（２ｎ，ｍ）ともオフで
ある。しかしながら、バイアス線Ｓｎの電位を変動させると、読み出しトランジスタＲＴ
ｒ（２ｎ，ｍ）をオン状態とすることもできる。例えば、図１３（Ｂ）に示すように、バ
イアス線Ｓｎの電位が、−２Ｖになれば、読み出しトランジスタＲＴｒ（２ｎ，ｍ）のゲ
ートの電位が、−３Ｖの場合には、読み出しトランジスタＲＴｒ（２ｎ，ｍ）はオンとな
る。

＜図１３（Ｃ）＞（第２ｎ行の読み出し［２］）
同様に、図１３（Ｃ）に示すように、バイアス線Ｓｎの電位が、−１Ｖになれば、読み出
しトランジスタＲＴｒ（２ｎ，ｍ）のゲートの電位が、−３Ｖと−２Ｖの場合には、読み
出しトランジスタＲＴｒ（２ｎ，ｍ）はオンとなる。

＜図１３（Ｄ）＞（第２ｎ行の読み出し［３］）
また、図１３（Ｄ）に示すように、バイアス線Ｓｎの電位が、０Ｖになれば、読み出しト
ランジスタＲＴｒ（２ｎ，ｍ）のゲートの電位が、−３Ｖと−２Ｖと−１Ｖの場合には、
読み出しトランジスタＲＴｒ（２ｎ，ｍ）はオンとなる。

バイアス線Ｓｎの電位を０Ｖにしても、読み出しトランジスタＲＴｒ（２ｎ，ｍ）がオフ
のままであれば、読み出しトランジスタＲＴｒ（２ｎ，ｍ）のゲートの電位は、０Ｖであ
ったと推測できる。

同様に、第（２ｎ−１）行の記憶セルのデータも読み出すことができる。以上の例では、
４段階のデータ（２ビット）を書き込み・読み出しの例を示したが、同様にして、さらに
多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を
書き込み・読み出しできる。上記の説明では、寄生容量や読み出しトランジスタＲＴｒ（
ｎ，ｍ）のゲート容量をキャパシタＣ（ｎ，ｍ）の容量に対して、無視したが、現実の記
憶セルではそれらを考慮した上で、与える電位を決定する必要がある。

（実施の形態７）
本実施の形態では、図６（Ａ）および（Ｂ）に示す半導体メモリ回路を動作させる例につ
いて、図１４および図１５を用いて説明する。なお、電位として、以下に具体的な数値を
挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく
、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の
都合によって変更される。

ここでは、書き込みトランジスタＷＴｒをＮチャネル型、読み出しトランジスタＲＴｒを
Ｐチャネル型とする。書き込みトランジスタＷＴｒは、ゲートの電位が、ソースあるいは
ドレインのいずれか一方の電位より１Ｖ以上電位が高くなるとオンになるとし、それ以外
はオフであるとする。また、読み出しトランジスタＲＴｒは、ゲートの電位が、ソースあ
るいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになるとし、それ以外
はオフであるとする。

また、読み出しトランジスタＲＴｒのゲート容量のうち、ゲートバイアスによって変動す
る分はキャパシタＣの容量に比べて無視できるものとする。さらに、書き込みトランジス
タＷＴｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容
量等、図に示されていない容量はすべて０として考える。

また、図１４および図１５では、オン状態であるトランジスタは記号に丸印を、オフ状態
であるトランジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについ
ては、別途、記載する。以下の説明では、第（ｎ−１）行第ｍ列の記憶セルと第ｎ行第ｍ
列の記憶セルに注目して説明する。

＜図１４（Ａ）＞（第（ｎ−１）行への書き込み）
第（ｎ−１）行の記憶セルへの書き込み時には、図１４（Ａ）に示すように、読み出しワ
ード線Ｐｎ−１と書き込みワード線Ｑｎ、Ｑｎ＋１の電位を０Ｖ、読み出しワード線Ｐｎ
とＰｎ＋１の電位を＋４Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じ
て、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。また、書き込みトラ
ンジスタＷＴｒ（ｎ，ｍ）のドレイン（すなわち、読み出しトランジスタＲＴｒ（ｎ，ｍ
）のゲート）の電位は、当初、＋４Ｖ以上＋７Ｖ以下であったとする。

そして、書き込みワード線Ｑｎ−１の電位を、＋４Ｖとすると、書き込みトランジスタＷ
Ｔｒ（ｎ−１，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（ｎ−１，ｍ）のドレイ
ンの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近づく。
ここでは、ビット線Ｒｍの電位と等しくなるものとする。

一方、この段階では読み出しトランジスタＲＴｒ（ｎ−１，ｍ）のゲートの電位は、書き
込みトランジスタＷＴｒ（ｎ−１，ｍ）のドレインの電位と等しい。すなわち、読み出し
トランジスタＲＴｒ（ｎ−１，ｍ）のゲートの電位は、読み出しトランジスタＲＴｒ（ｎ
−１，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位と同じである。

また、読み出しトランジスタＲＴｒ（ｎ−１，ｍ）のドレイン（すなわち、書き込みワー
ド線Ｑｎ）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（ｎ−１，ｍ
）のゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタ
ＲＴｒ（ｎ−１，ｍ）はオフ状態である。

なお、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（０Ｖ）は、そのソース（
すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（＋４〜＋７Ｖ）と同じか低
いので書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフ状態であり、読み出しトランジスタ
ＲＴｒ（ｎ，ｍ）のゲートの電位（＋４〜＋７Ｖ）は、そのソース（すなわち、ビット線
Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（すなわち、書き込みワード線Ｑｎ＋１）の電位
（０Ｖ）より高いので読み出しトランジスタＲＴｒ（ｎ，ｍ）もオフ状態である。このよ
うにして、第（ｎ−１）行の記憶セルにデータを書き込むことができる。

＜図１４（Ｂ）＞（第ｎ行への書き込み）
第ｎ行の記憶セルへの書き込み時には、図１４（Ｂ）に示すように、読み出しワード線Ｐ
ｎと書き込みワード線Ｑｎ−１、Ｑｎ＋１の電位を０Ｖ、読み出しワード線Ｐｎ−１とＰ
ｎ＋１の電位を＋４Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じて、
０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。

読み出しワード線Ｐｎ−１の電位が４Ｖ上昇したため、読み出しトランジスタＲＴｒ（ｎ
−１，ｍ）のゲート（すなわち、書き込みトランジスタＷＴｒ（ｎ−１，ｍ）のドレイン
）の電位も同様に上昇し、＋４Ｖ以上＋７Ｖ以下となる。

そして、書き込みワード線Ｑｎの電位を、＋４Ｖとすると、書き込みトランジスタＷＴｒ
（ｎ，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は書
き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近づく。ここでは、ビ
ット線Ｒｍの電位と等しくなるものとする。

一方、この段階では読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込み
トランジスタＷＴｒ（ｎ，ｍ）のドレインの電位と等しい。すなわち、読み出しトランジ
スタＲＴｒ（ｎ，ｍ）のゲートの電位は、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソー
ス（すなわち、ビット線Ｒｍ）の電位と同じである。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわち、書き込みワード線
Ｑｎ＋１）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（ｎ，ｍ）の
ゲートの電位（ビット線Ｒｍの電位）は、ソースやドレインの電位と同じか高いので、読
み出しトランジスタＲＴｒ（ｎ，ｍ）はオフ状態である。

なお、書き込みトランジスタＷＴｒ（ｎ−１，ｍ）のゲートの電位（０Ｖ）は、そのソー
ス（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（＋４〜＋７Ｖ）と同じ
か低いので書き込みトランジスタＷＴｒ（ｎ−１，ｍ）はオフ状態であり、読み出しトラ
ンジスタＲＴｒ（ｎ−１，ｍ）のゲートの電位（＋４〜＋７Ｖ）は、そのソース（すなわ
ち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（すなわち、書き込みワード線Ｑｎ
）の電位（＋４Ｖ）と同じか高いのでオフ状態である。このようにして、第ｎ行の記憶セ
ルにデータを書き込むことができる。

＜図１４（Ｃ）＞（第（ｎ＋１）行への書き込み）
第（ｎ＋１）行の記憶セルへの書き込み時には、図１４（Ｃ）に示すように、読み出しワ
ード線Ｐｎ＋１と書き込みワード線Ｑｎ−１、Ｑｎの電位を０Ｖ、読み出しワード線Ｐｎ
−１とＰｎの電位を＋４Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じ
て、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。

読み出しワード線Ｐｎの電位が４Ｖ上昇したため、読み出しトランジスタＲＴｒ（ｎ，ｍ
）のゲート（すなわち、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレイン）の電位も同
様に上昇し、＋４Ｖ以上＋７Ｖ以下となる。

そして、書き込みワード線Ｑｎ＋１の電位を、＋４Ｖとすることによって、第（ｎ＋１）
行の記憶セルにデータを書き込める。

この段階では書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（０Ｖ）は、そのド
レインの電位（＋４〜＋７Ｖ）やソース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ
）と等しいか低いので、書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフ状態である。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位（＋４〜＋７Ｖ）はそのド
レイン（すなわち、書き込みワード線Ｑｎ＋１）の電位（＋４Ｖ）やソース（すなわち、
ビット線Ｒｍ）の電位（０〜＋３Ｖ）と等しいか高いので読み出しトランジスタＲＴｒ（
ｎ，ｍ）もオフ状態である。

さらに、書き込みトランジスタＷＴｒ（ｎ−１，ｍ）のゲートの電位（０Ｖ）は、そのソ
ース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（＋４〜＋７Ｖ）と同
じか低いので書き込みトランジスタＷＴｒ（ｎ−１，ｍ）はオフ状態であり、読み出しト
ランジスタＲＴｒ（ｎ−１，ｍ）のゲートの電位（＋４〜＋７Ｖ）は、そのソース（すな
わち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（すなわち、書き込みワード線Ｑ
ｎ）の電位（０Ｖ）より高いのでオフ状態である。このようにして、第（ｎ＋１）行の記
憶セルにデータを書き込むことができる。

＜図１４（Ｄ）＞（その他の行への書き込み）
上記以外の行の記憶セルへの書き込み時には、図１４（Ｄ）に示すように、書き込みワー
ド線Ｑｎ−１、Ｑｎ、Ｑｎ＋１の電位を０Ｖ、読み出しワード線Ｐｎ−１、Ｐｎ、Ｐｎ＋
１の電位を＋４Ｖとする。また、ビット線Ｒｍの電位は、書き込みのおこなわれる行に書
き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。

この状態では書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（０Ｖ）は、そのド
レインの電位（＋４〜＋７Ｖ）やソース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ
）と等しいか低いので、書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフ状態である。

また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位（＋４〜＋７Ｖ）はそのド
レイン（すなわち、書き込みワード線Ｑｎ＋１）の電位（０Ｖ）やソース（すなわち、ビ
ット線Ｒｍ）の電位（０〜＋３Ｖ）より高いので読み出しトランジスタＲＴｒ（ｎ，ｍ）
もオフ状態である。

さらに、書き込みトランジスタＷＴｒ（ｎ−１，ｍ）のゲートの電位（０Ｖ）は、そのソ
ース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（＋４〜＋７Ｖ）と同
じか低いので書き込みトランジスタＷＴｒ（ｎ−１，ｍ）はオフ状態であり、読み出しト
ランジスタＲＴｒ（ｎ−１，ｍ）のゲートの電位（＋４〜＋７Ｖ）は、そのソース（すな
わち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）、ドレイン（すなわち、書き込みワード線Ｑ
ｎ）の電位（０Ｖ）より高いのでオフ状態である。

＜図１５（Ａ）＞（読み出し）
次に、読み出しについて説明する。以下では、第ｎ行の記憶セルの読み出しについて説明
するが、それ以外の行の記憶セルの読み出しについても同様におこなうことができる。図
１５（Ａ）に示すように、書き込みワード線Ｑｎ−１、Ｑｎ、Ｑｎ＋１の電位を０Ｖとす
る。また、読み出しワード線Ｐｎ−１、Ｐｎ、Ｐｎ＋１の電位を、＋３Ｖとする。

この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、書き込まれ
たデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかとなり、ビット線Ｒｍの
電位が０Ｖ以上＋３Ｖ以下であれば、書き込みトランジスタＷＴｒ（ｎ，ｍ）、読み出し
トランジスタＲＴｒ（ｎ，ｍ）ともオフである。同様に、書き込みトランジスタＷＴｒ（
ｎ−１，ｍ）、読み出しトランジスタＲＴｒ（ｎ−１，ｍ）もオフである。すなわち、読
み出さない行については、このようにして書き込みトランジスタ、読み出しトランジスタ
をオフとする。

＜図１５（Ｂ）＞（読み出し）
一方、読み出す行については、読み出しワード線Ｐｎの電位を＋３ボルトよりも小さくす
る。例えば、図１５（Ｂ）に示すように、ビット線Ｒｍの電位を＋３Ｖとした状態で、読
み出しワード線Ｐｎの電位を＋２Ｖにする。このとき、読み出しトランジスタＲＴｒ（ｎ
，ｍ）のゲートの電位は、＋２Ｖ以上＋５Ｖ以下となり、中でも、＋２Ｖの場合は、ソー
ス（すなわち、ビット線Ｒｍ）の電位（＋３Ｖ）より低いので、読み出しトランジスタＲ
Ｔｒ（ｎ，ｍ）はオンとなる。

書き込みの際には、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４種類の電位が与えられたが、ここ
で、オンになるのは、書き込みの際に０Ｖの電位が与えられた場合である。読み出しトラ
ンジスタＲＴｒ（ｎ，ｍ）がオンとなったことは、他の実施例の場合と同様に、様々な方
法で知ることができる。

＜図１５（Ｃ）＞（読み出し）
同様に、図１５（Ｃ）に示すように、読み出しワード線Ｐｎの電位が、＋１Ｖになれば、
読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、＋１Ｖ以上＋４Ｖ以下となる
。そのうち、＋１Ｖと＋２Ｖの場合には、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオン
となる。ここで、オンになるのは、書き込みの際に０Ｖまたは＋１Ｖの電位が与えられた
場合である。

＜図１５（Ｄ）＞（読み出し）
また、図１５（Ｄ）に示すように、読み出しワード線Ｐｎの電位が、０Ｖになれば、読み
出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、０Ｖ以上＋３Ｖ以下となる。その
うち、０Ｖと＋１Ｖと＋２Ｖの場合には、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオン
となる。ここで、オンになるのは、書き込みの際に０Ｖ、＋１Ｖ、＋２Ｖの電位が与えら
れた場合である。

読み出しワード線Ｐｎの電位を０Ｖにしても、読み出しトランジスタＲＴｒ（ｎ，ｍ）が
オフのままであれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、＋３Ｖ
であったと推測できる。これは、書き込みの際に＋３Ｖの電位が与えられた場合である。

以上の過程において、書き込みトランジスタＷＴｒ（ｎ，ｍ）、ＷＴｒ（ｎ−１，ｍ）、
読み出しトランジスタＲＴｒ（ｎ−１，ｍ）はオフ状態を保つ。このようにして４段階の
データ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くの
データ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込
み・読み出しできる。

（実施の形態８）
本実施の形態では、図１６（Ａ）に示す半導体メモリ回路の動作の例について、図１７お
よび図１８を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それ
は、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジ
スタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される
。また、図１６（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても
、データを書き込み、あるいは読み出すことができる。

ここでは、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３をＮチャネル型、読み出
しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３をＰチャネル型とする。また、書き込みト
ランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか低い方の電位より１
Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトラン
ジスタは、ゲートの電位が、ソースあるいはドレインのいずれか高い方の電位より１Ｖ以
上低くなるとオンになるとし、それ以外はオフであるとする。

また、読み出しトランジスタのゲート容量のうち、ゲートバイアスによって変動する分は
キャパシタＣの容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴ
ｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容量等、
図に示されていない容量はすべて０として考える。また、図１７および図１８では、オン
状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、
トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、図中に
別途記載することもある。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。

最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セ
ルから始める。書き込み時には、図１７（Ａ）に示すように、読み出しワード線Ｐ１、Ｐ
２、Ｐ３の電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、０
Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。

そして、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を、＋４Ｖとすると、書き込みトラン
ジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３がオンとなり、書き込みトランジスタＷＴｒ３のド
レインの電位（すなわち、ノードＦ３の電位）はビット線Ｒの電位に近づく。ここでは、
ビット線Ｒの電位と等しくなるものとする。

一方、この段階では、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオフ状態で
ある。そして、図１７（Ｂ）に示すように、書き込みワード線Ｑ３の電位を０Ｖとする。
すると、書き込みトランジスタＷＴｒ３はオフとなるため、ノードＦ３には、直前のビッ
ト線Ｒの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むこ
とができる。

次に、中央の記憶セルにデータを書き込む。図１７（Ｂ）の状態では、ノードＦ２の電位
は、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ２の電位を０Ｖとする
（図１７（Ｃ）参照）と、書き込みトランジスタＷＴｒ２がオフとなるので、ノードＦ２
では、直前のビット線Ｒの電位が保持される。このようにして、中央の記憶セルにデータ
を書き込むことができる。

このようにして、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット
内に書き込む作業を必要としない場合（当該記憶ユニット以外の記憶ユニットにデータを
書き込む場合等）は、図１７（Ｄ）に示すように、読み出しワード線Ｐ１の電位を＋３Ｖ
とするとよい。このときノードＦ１の電位は、＋３Ｖ以上＋６Ｖ以下となる。ビット線Ｒ
の電位は０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１はオフ状態を保
つことができる。

次に読み出しについて図１８を用いて説明する。まず、当該記憶ユニット以外の行の読み
出しをおこなう場合には、図１８（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ
３の電位を０Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を＋４Ｖとする。こうすると
、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなる。また、ノードＦ１
、Ｆ２、Ｆ３の電位は、＋４Ｖ以上＋７Ｖ以下である。そして、ビット線Ｒの電位は、後
で説明するように０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴ
ｒ２、ＲＴｒ３はオフを維持できる。

当該記憶ユニットの読み出しをおこなうには、図１８（Ｂ）に示すように、書き込みワー
ド線Ｑ１、Ｑ２、Ｑ３の電位を０Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を０Ｖと
する。また、ビット線の電位を＋４Ｖとする。このときには、書き込みトランジスタＷＴ
ｒ１、ＷＴｒ２、ＷＴｒ３はオフとなるが、ノードＦ１、Ｆ２、Ｆ３の電位が０Ｖ以上＋
３Ｖ以下であり、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオンとなる。こ
のため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。

もし、ビット線Ｒの終端がキャパシタであれば、ビット線Ｒとバイアス線Ｓの間に電流が
流れると、当初の電位（＋４Ｖ）は、バイアス線Ｓの電位（０Ｖ）に近づくこととなる。
最終的な電位は、ノードＦ１、Ｆ２、Ｆ３の電位の最小値で決まるが、いずれにせよ、ビ
ット線Ｒの電位は０Ｖ以上＋４Ｖ以下で変動することとなる。

以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図１８
（Ｃ）に示すように読み出しワード線Ｐ２の電位を＋１Ｖに上昇させると、ノードＦ２の
電位は、書き込まれたデータに応じて＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる
。ここで、ノードＦ２の電位が＋４Ｖであれば、読み出しトランジスタＲＴｒ２はオフと
なるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。

この段階で、ノードＦ２の電位が＋４Ｖであるのは、書き込みの時にビット線の電位が＋
３Ｖであった場合である。すなわち、読み出しワード線Ｐ２の電位を＋１Ｖとしたときに
読み出しトランジスタＲＴｒ２がオフであれば、書き込みの時にビット線Ｒの電位が＋３
Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。

さらに、図１８（Ｄ）に示すように読み出しワード線Ｐ２の電位を＋２Ｖに上昇させると
、ノードＦ２の電位は、書き込まれたデータに応じて＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖの
いずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖであれば、読み出しトラン
ジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる
。

このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しト
ランジスタＲＴｒ２のゲートの電位が＋４Ｖあるいは＋５Ｖであるのは、書き込みの時に
ビット線Ｒの電位が＋２Ｖあるいは＋３Ｖであった場合であり、読み出しワード線Ｐ２の
電位が＋１Ｖ（すなわち、図１８（Ｃ）の状態）では、オン状態であったのに、＋２Ｖに
なるとオフ状態となった場合には、書き込みの時にビット線Ｒの電位が＋２Ｖであったと
きである。

同様に、図１８（Ｅ）に示すように読み出しワード線Ｐ２の電位を＋３Ｖに上昇させると
、ノードＦ２の電位は、書き込まれたデータに応じて＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖの
いずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖ、＋６Ｖであれば、読み出
しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れ
なくなる。すなわち、書き込みの時にビット線の電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれ
かであった場合である。

書き込みの時にビット線の電位が０Ｖであった場合には、読み出しワード線Ｐ２の電位を
＋３Ｖとした場合、ノードＦ２の電位は＋３Ｖであり、依然としてオンである。すなわち
、読み出しワード線Ｐ２の電位が＋３Ｖでもビット線Ｒとバイアス線Ｓの間に電流が流れ
る場合は、書き込みの時にビット線の電位が０Ｖであったとわかる。

以上は、読み出しワード線Ｐ２の電位を段階的に変化させてデータの値を知る方法である
が、電位を測定することによってもデータの値を知ることもできる。例えば、図１８（Ｆ
）に示すように、ビット線の端にキャパシタを設け、記憶セル側の電位を０Ｖとしておく
。

また、書き込みワード線Ｑ１、Ｑ２、Ｑ３と読み出しワード線Ｐ１、Ｐ３の電位を−３Ｖ
とする。この状態では、ノードＦ１、Ｆ３とも電位は−３Ｖ以上０Ｖ以下であるため、ノ
ードＦ２の電位を適切なものとすることにより、読み出しトランジスタＲＴｒ１、ＲＴｒ
２、ＲＴｒ３をオンとし、ビット線Ｒの電位をバイアス線Ｓの電位（０Ｖ）と近づけるこ
とができる。例えば、ノードＦ２が０Ｖ以下であれば、ビット線Ｒのキャパシタの電位は
０Ｖ以上＋１Ｖ未満となる。

はじめに、読み出しワード線Ｐ２を＋３Ｖとすると、ノードＦ２の電位は＋３Ｖ以上＋６
Ｖ以下であるので、この段階では読み出しトランジスタＲＴｒ２はオフである。しかし、
次に読み出しワード線Ｐ２の電位を０Ｖに下げると、ノードＦ２の電位は０Ｖ以上＋３Ｖ
以下となり、読み出しトランジスタＲＴｒ２はオンとなる。

先に説明したように、ノードＦ２の電位が０Ｖであれば、ビット線Ｒのキャパシタの電位
は０Ｖ以上＋１Ｖ未満となる。ここで、ノードＦ２の電位が０Ｖとなるのは、書き込み時
のビット線の電位が０Ｖであった場合である。

同様に、ノードＦ２の電位が＋１Ｖであれば、ビット線Ｒのキャパシタの電位は＋１Ｖ以
上＋２Ｖ未満、ノードＦ２の電位が＋２Ｖであれば、ビット線Ｒのキャパシタの電位は＋
２Ｖ以上＋３Ｖ未満、ノードＦ２の電位が＋３Ｖであれば、ビット線Ｒのキャパシタの電
位は＋３Ｖ以上＋４Ｖ未満となる。そして、それぞれの場合において、書き込み時のビッ
ト線の電位が特定できる。すなわち、ビット線Ｒのキャパシタの電位を測定することによ
り、ノードＦ２の電位を知ることができ、そのことから、書き込み時のビット線の電位を
知ることができる。

（実施の形態９）
本実施の形態では、実施の形態８で説明した半導体メモリ装置の形状や作製方法の例につ
いて説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含
有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用
いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられ
る。なお、詳細な作製方法等に関しては、公知の半導体製造技術あるいは実施の形態３を
参照するとよい。

図２２に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施
の形態では、単位記憶ユニットは４つの記憶セルを有する。

図２２（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に
素子分離領域３０２を形成する。基板上には、導電性の材料（シリサイド等）やドーピン
グされたシリコンを用いた導電性領域３０６を形成する。導電性領域３０６の一部は、読
み出しトランジスタのソース、ドレインとなる。また、導電性領域３０６の一部はバイア
ス線Ｓの一部ともなる。導電性領域３０６は読み出しトランジスタの読み出しゲート３１
０で分離されている部分もある。導電性領域３０６の一部には第１接続電極３１１が設け
られる。

導電性領域３０６を用いて、バイアス線Ｓを形成すると集積度を高めることができる。し
かしながら、その場合には、バイアス線Ｓは、書き込みワード線、読み出しワード線と平
行である（すなわち、ビット線と直交する）ことが好ましい。なお、図に示すように、バ
イアス線Ｓを隣接する記憶ユニット（バイアス線Ｓをはさんで右側の記憶ユニット）と共
有することにより集積度を高められる。

読み出しゲート３１０や第１接続電極３１１の材料としては、実施の形態３（あるいは図
８）に記載される読み出しゲート１１０や第１接続電極１１１に用いるような材料を用い
ればよい。

図２２（Ｂ）は、図２２（Ａ）の回路の上に形成される酸化物半導体を用いたトランジス
タを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域３１２と複数
の第１配線３１４を形成する。第１配線３１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、
Ｑ４、あるいは読み出しワード線Ｐ１、Ｐ２、Ｐ３、Ｐ４となる。

第１配線３１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極と
なる。また、酸化物半導体領域３１２は、下層の読み出しゲート３１０と接触する。第１
配線３１４の一部は、読み出しゲート３１０と重なり、キャパシタを形成する。また、酸
化物半導体領域３１２の一部には、上層（例えば、ビット線Ｒ）への接続のための第２接
続電極３１７が設けられている。

図２２（Ａ）および（Ｂ）を重ね合わせると、図２２（Ｃ）に示すようになる。ここでは
、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用
いたトランジスタの上に形成される第２配線３１８も図示してある。第２配線３１８の一
部はビット線Ｒとなる。なお、図２２（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すも
のである。

図２２においては、導電性領域３０６の幅、第１配線３１４は最小加工線幅Ｆで加工する
。すなわち、線幅および線間隔はＦである。その場合、単位記憶セルの大きさは１２Ｆ^２
となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セル
あたりの面積は１２Ｆ^２より大きくなる。図２２に示す記憶ユニットには、４つの記憶セ
ルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面
積は１２Ｆ^２に近づく。

（実施の形態１０）
本実施の形態では、図１６（Ｂ）に示す半導体メモリ回路の動作の例について、図２０お
よび図２１を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それ
は、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジ
スタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される
。また、図１６（Ｂ）に示される半導体メモリ装置は、以下の方法以外の方法によっても
、データを書き込み、あるいは読み出すことができる。

ここでは、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３をＮチャネル型、読み出
しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３をＰチャネル型とする。また、書き込みト
ランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ
以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジ
スタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低
くなるとオンになるとし、それ以外はオフであるとする。

また、読み出しトランジスタのゲート容量のうち、ゲートバイアスによって変動する分は
キャパシタＣの容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴ
ｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容量等、
図に示されていない容量はすべて０として考える。また、図２０および図２１では、オン
状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、
トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、図中に
別途記載することもある。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。

書き込みは、一番右の記憶セルから始める。書き込み時には、図２０（Ａ）に示すように
、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を＋４Ｖ、読み出しワード線Ｐの電位を−４
Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ
、＋３Ｖの４段階の値をとるものとする。

この状態では、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３がオンとなり、ノー
ドＦ３の電位はビット線Ｒの電位に近づく。ここでは、ビット線Ｒの電位と等しくなるも
のとする。

一方、この段階では、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオフ状態で
ある。そして、図２０（Ｂ）に示すように、書き込みワード線Ｑ３の電位を−４Ｖとする
。すると、書き込みトランジスタＷＴｒ３はオフとなるため、ノードＦ３では直前のビッ
ト線Ｒの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むこ
とができる。

次に、中央の記憶セルにデータを書き込む。図２０（Ｂ）の状態で、ノードＦ２の電位は
、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ２の電位を−４Ｖとする
（図２０（Ｃ）参照）と、書き込みトランジスタＷＴｒ２がオフとなり、ノードＦ２では
直前のビット線Ｒの電位が保持される。このようにして、中央の記憶セルにデータを書き
込むことができる。以下、同様に順にデータを書き込み、すべての記憶セルにデータを書
き込むことができる。

当該記憶ユニット内に書き込む作業を必要としない場合は、図２０（Ｄ）に示すように、
書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を０Ｖ、読み出しワード線Ｐの電位を０Ｖとす
るとよい。このときノードＦ１の電位は、＋４Ｖ以上＋７Ｖ以下となる。ビット線Ｒの電
位は０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ
３はオフ状態を保つことができる。

次に読み出しについて図２１を用いて説明する。まず、当該記憶ユニット以外の行の読み
出しをおこなう場合には、図２１（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ
３の電位を０Ｖ、読み出しワード線Ｐの電位を０Ｖとする。こうすると、書き込みトラン
ジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３の電
位は、＋４Ｖ以上＋７Ｖ以下である。そして、ビット線Ｒの電位は、後で説明するように
０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３は
オフを維持できる。

当該記憶ユニットの読み出しをおこなうには、図２１（Ｂ）に示すように、書き込みワー
ド線Ｑ１、Ｑ２、Ｑ３の電位を−４Ｖ、読み出しワード線Ｐの電位を−４Ｖとする。また
、ビット線の電位を＋４Ｖとする。このときには、書き込みトランジスタＷＴｒ１、ＷＴ
ｒ２、ＷＴｒ３はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３の電位が０Ｖ以上＋３Ｖ以
下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオンとなる。この
ため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。

以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図２１
（Ｃ）に示すように書き込みワード線Ｑ３の電位を−３Ｖに上昇させると、ノードＦ２の
電位は、書き込まれたデータに応じて＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる
。ここで、ノードＦ２の電位が＋４Ｖであれば、読み出しトランジスタＲＴｒ２はオフと
なるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。

この段階で、ノードＦ２の電位が＋４Ｖであるのは、書き込みの時にビット線の電位が＋
３Ｖであった場合である。すなわち、書き込みワード線Ｑ３の電位を＋１Ｖとしたときに
読み出しトランジスタＲＴｒ２がオフであれば、書き込みの時にビット線Ｒの電位が＋３
Ｖであったとわかる。このようにして、データの値を知ることができる。

さらに、図２１（Ｄ）に示すように書き込みワード線Ｑ３の電位を−２Ｖに上昇させると
、ノードＦ２の電位は、書き込まれたデータに応じて＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖの
いずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖであれば、読み出しトラン
ジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる
。ノードＦ２の電位が＋４Ｖか＋５Ｖとなるのは、書き込み時のビット線の電位が＋２Ｖ
か＋３Ｖであった場合である。

同様に、図２１（Ｅ）に示すように書き込みワード線Ｑ３の電位を−１Ｖに上昇させると
、ノードＦ２の電位は、書き込まれたデータに応じて＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖの
いずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖ、＋６Ｖであれば、読み出
しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れ
なくなる。すなわち、書き込みの時にビット線の電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれ
かであった場合である。

書き込みの時にビット線の電位が０Ｖであった場合には、書き込みワード線Ｑ３の電位を
−１Ｖとした場合、ノードＦ２の電位は＋３Ｖであり、依然としてオンのままである。す
なわち、書き込みワード線Ｑ３の電位が−１Ｖでもビット線Ｒとバイアス線Ｓの間に電流
が流れる場合は、書き込みの時にビット線Ｒの電位が０Ｖであったとわかる。

なお、実施の形態８で、図１８（Ｆ）を用いて説明したのと同様な手法で、電位を測定す
ることによっても多値のデータを読み出すことができる。

（実施の形態１１）
本実施の形態では、実施の形態１０で説明した半導体メモリ装置の形状や作製方法の例に
ついて説明する。図２３に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト
例を示す。本実施の形態では、単位記憶ユニットは４つの記憶セルを有する。

図２３（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に
素子分離領域４０２を形成する。また、導電性の材料やドーピングされたシリコンを用い
た導電性領域４０６を形成し、その一部は、読み出しトランジスタのソース、ドレインと
なる。導電性領域４０６の一部はバイアス線Ｓの一部となる。導電性領域４０６は読み出
しトランジスタの読み出しゲート４１０で分離されている部分がある。導電性領域４０６
の一部には第１接続電極４１１が設けられる。本実施の形態では、第１接続電極４１１を
隣接する記憶ユニットと共有することにより集積度を高められる。読み出しゲート４１０
や第１接続電極４１１の材料としては、実施の形態９に示した読み出しゲート３１０や第
１接続電極３１１の条件を満たすものを用いればよい。

図２３（Ｂ）は、図２３（Ａ）の回路の上に形成される酸化物半導体を用いたトランジス
タを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域４１２と複数
の第１配線４１４を形成する。第１配線４１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、
Ｑ４、あるいは読み出しワード線Ｐとなる。

第１配線４１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極と
なる。また、酸化物半導体領域４１２は、下層の読み出しゲート４１０と接触する。第１
配線４１４の一部は、読み出しゲート４１０と重なり、キャパシタを形成する。また、酸
化物半導体領域４１２には、上層（例えば、ビット線Ｒ）への接続のための第２接続電極
４１７が設けられる。

図２３（Ａ）および（Ｂ）を重ね合わせると、図２３（Ｃ）に示すようになる。ここでは
、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用
いたトランジスタの上に形成される第２配線４１８も図示してある。第２配線４１８の一
部はビット線Ｒとなる。

図２３（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すものである。図２３においては、
導電性領域４０６の幅は最小加工線幅Ｆで加工する。すなわち、線幅および線間隔はＦで
ある。その場合、単位記憶セルの大きさは９Ｆ^２となる。記憶ユニットには、各記憶セル
で共有する部分もあるため、現実には、記憶セルあたりの面積は９Ｆ^２より大きくなる。
図２３に示す記憶ユニットには、４つの記憶セルが設けられているが、記憶ユニット内の
記憶セルの数を増やせば、記憶セルあたりの面積は９Ｆ^２に近づく。

以下、上記の構造の半導体メモリ装置の作製方法について説明する。図２４は図２３の点
Ａと点Ｂを結ぶ工程断面図である。以下、図の番号にしたがって、作製工程を説明する。

＜図２４（Ａ）＞
まず、公知の半導体製造技術を用いて、ｎ型の単結晶シリコン基板４０１上に、素子分離
領域４０２、ｐ型にドーピングされたシリコン領域による導電性領域４０６、第１ゲート
絶縁膜４０３、ダミーゲート４０４、第１層間絶縁物４０７を形成する。ダミーゲート４
０４の側面には、図に示すようにサイドウォールを設けてもよい。導電性領域４０６には
、その表面にシリサイド領域を設けて導電性を高める構造としてもよい。

＜図２４（Ｂ）＞
実施の形態３で説明した方法を用いて、読み出しトランジスタの読み出しゲート４１０、
第１接続電極４１１を埋め込み形成した後、酸化物半導体領域４１２を形成する。ここで
は、酸化物半導体領域の厚さを３０〜５０ｎｍと、その後に形成する第２ゲート絶縁膜４
１３の厚さの１０ｎｍよりも数倍大きくするため、段差を緩和する目的で、酸化物半導体
領域４１２の端部をテーパー状に加工する。酸化物半導体領域の端でのテーパー角は３０
度ないし６０度とするとよい。

＜図２４（Ｃ）＞
導電性材料により複数の第１配線４１４を形成する。第１配線４１４は、書き込みワード
線Ｑ１、Ｑ２、Ｑ３等となる。書き込みワード線Ｑ１、Ｑ２、Ｑ３の一部は酸化物半導体
を用いたトランジスタのゲート電極となる。さらに、ｎ型の導電性を示す領域４１５、第
２層間絶縁物４１６、第２接続電極４１７、第２配線４１８を形成する。第２配線４１８
はビット線Ｒである。かくして、図２４（Ｃ）に示されるように、書き込みトランジスタ
４１９ａ、４１９ｂ、読み出しトランジスタ４２０、キャパシタ４２１を有する半導体メ
モリ装置の記憶セルが作製される。

図に示されるように、書き込みワード線Ｑ２は、キャパシタ４２１の電極および書き込み
トランジスタ４１９ｂのゲート電極として形成される。キャパシタ４２１の部分（すなわ
ち、書き込みワード線Ｑ２と読み出しゲート４１０に挟まれた部分）の酸化物半導体領域
４１２はドーピングされていないが、その厚さが５０ｎｍ以下であるので、半分以上の部
分は弱いｎ型の導体として機能する。

１１電位を測定する手段
１２電位を与える手段
１３キャパシタ
１４スイッチ
１０１単結晶シリコン基板
１０２素子分離領域
１０３第１ゲート絶縁膜
１０４ダミーゲート
１０５ａシリサイド領域
１０５ｂシリサイド領域
１０６ａ導電性領域
１０６ｂ導電性領域
１０７第１層間絶縁物
１０７ａ平坦な表面を有する第１層間絶縁物
１０８開口部
１０９開口部
１１０読み出しゲート
１１１第１接続電極
１１２酸化物半導体領域
１１３第２ゲート絶縁膜
１１４ａ第１配線
１１４ｂ第１配線
１１５ａｎ型の導電性を示す領域
１１５ｂｎ型の導電性を示す領域
１１６第２層間絶縁物
１１７第２接続電極
１１８第２配線
１１９書き込みトランジスタ
１２０読み出しトランジスタ
１２１キャパシタ
２００ａ単位記憶セルの領域
２００ｂ単位記憶セルの領域
２０２素子分離領域
２０６ａ導電性領域
２０６ｂ導電性領域
２１０読み出しゲート
２１１第１接続電極
２１２酸化物半導体領域
２１４第１配線
２１７第２接続電極
２１８第２配線
３０２素子分離領域
３０６導電性領域
３１０読み出しゲート
３１１第１接続電極
３１２酸化物半導体領域
３１４第１配線
３１７第２接続電極
３１８第２配線
４０１単結晶シリコン基板
４０２素子分離領域
４０３第１ゲート絶縁膜
４０４ダミーゲート
４０６導電性領域
４０７第１層間絶縁物
４１０読み出しゲート
４１１第１接続電極
４１２酸化物半導体領域
４１３第２ゲート絶縁膜
４１４第１配線
４１５ｎ型の導電性を示す領域
４１６第２層間絶縁物
４１７第２接続電極
４１８第２配線
４１９ａ書き込みトランジスタ
４１９ｂ書き込みトランジスタ
４２０読み出しトランジスタ
４２１キャパシタ
Ｐ読み出しワード線
Ｑ書き込みワード線
Ｒビット線
Ｓバイアス線
ＷＴｒ書き込みトランジスタ
ＲＴｒ読み出しトランジスタ
Ｃキャパシタ

Claims

第１の記憶セルと、第２の記憶セルと、を有し、
前記第１の記憶セルは、第１の書き込みトランジスタと、第１の読み出しトランジスタと、第１のキャパシタとを有し、
前記第２の記憶セルは、第２の書き込みトランジスタと、第２の読み出しトランジスタと、第２のキャパシタとを有し、
前記第１の書き込みトランジスタのソース及びドレインの一方は、前記第１の読み出しトランジスタのソース及びドレインの一方、及び第１の配線と電気的に接続され、
前記第１の書き込みトランジスタのソース及びドレインの他方は、前記第１の読み出しトランジスタのゲート、及び前記第１のキャパシタの一方の電極と電気的に接続され、
前記第１の書き込みトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２の書き込みトランジスタのソース及びドレインの一方は、前記第１の書き込みトランジスタのソース及びドレインの他方と電気的に接続され、
前記第２の書き込みトランジスタのソース及びドレインの他方は、前記第２の読み出しトランジスタのゲート、及び前記第２のキャパシタの一方の電極と電気的に接続され、
前記第２の書き込みトランジスタのゲートは、第３の配線と電気的に接続され、
前記第２の読み出しトランジスタのソース及びドレインの一方は、前記第１の読み出しトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１の配線は、前記第２の配線と交差し、
前記第１の配線は、前記第３の配線と交差することを特徴とする半導体装置。
第１の記憶セルと、第２の記憶セルと、を有し、
前記第１の記憶セルは、第１の書き込みトランジスタと、第１の読み出しトランジスタと、第１のキャパシタとを有し、
前記第２の記憶セルは、第２の書き込みトランジスタと、第２の読み出しトランジスタと、第２のキャパシタとを有し、
前記第１の書き込みトランジスタのソース及びドレインの一方は、前記第１の読み出しトランジスタのソース及びドレインの一方、及び第１の配線と電気的に接続され、
前記第１の書き込みトランジスタのソース及びドレインの他方は、前記第１の読み出しトランジスタのゲート、及び前記第１のキャパシタの一方の電極と電気的に接続され、
前記第１の書き込みトランジスタのゲートは、第２の配線と電気的に接続され、
前記第１のキャパシタの他方の電極は、前記第２の書き込みトランジスタのゲートと電気的に接続され、
前記第２の書き込みトランジスタのソース及びドレインの一方は、前記第１の書き込みトランジスタのソース及びドレインの他方と電気的に接続され、
前記第２の書き込みトランジスタのソース及びドレインの他方は、前記第２の読み出しトランジスタのゲート、及び前記第２のキャパシタの一方の電極と電気的に接続され、
前記第２の書き込みトランジスタのゲートは、第３の配線と電気的に接続され、
前記第２の読み出しトランジスタのソース及びドレインの一方は、前記第１の読み出しトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１の配線は、前記第２の配線と交差し、
前記第１の配線は、前記第３の配線と交差することを特徴とする半導体装置。