KR20130057423A - 반도체 메모리 장치 - Google Patents

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야스히코 타케무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오프 상태의 소스, 드레인간의 리크 전류가 낮은 트랜지스터를 쓰기 트랜지스터에 이용하여, 데이터를 저장하는 반도체 메모리 장치를 제공한다. 쓰기 트랜지스터의 드레인과 읽기 트랜지스터의 게이트, 및 상기 드레인과 커패시터의 한쪽의 전극을 접속한 기억셀을 복수 이용하여 형성된 매트릭스에 있어서, 쓰기 트랜지스터의 게이트를 쓰기 워드라인에, 쓰기 트랜지스터의 소스 및 읽기 트랜지스터의 소스를 비트라인에, 읽기 트랜지스터의 드레인을 읽기 워드라인에 접속한다. 여기서, 쓰기 트랜지스터와 읽기 트랜지스터의 도전형을 다른 것으로 한다. 집적도를 높이기 위해서, 바이어스라인을 다른 행의 읽기 워드라인으로 대용하거나 기억셀을 직렬로 접속하여, NAND 구조로 하고, 읽기 워드라인과 쓰기 워드라인을 공용하여도 괜찮다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체를 이용한 메모리 장치에 관한 것이다.
반도체를 이용한 메모리 장치에는 많은 종류가 있다. 예를 들면 다이나믹·랜덤·억세스·메모리(DRAM)나 스태틱·랜덤·억세스·메모리(SRAM), 전자적 소거가능 프로그래머블·리드·온리·메모리(EEPROM)나 플래시 메모리 등이다.
DRAM은 기억셀에 마련한 커패시터에 전하를 보유함에 의해, 데이터를 기억한다. 그렇지만, 종래, 스위칭에 이용되어 온 트랜지스터는 오프 상태라도, 조금 소스와 드레인간에 리크 전류가 생기기 때문에, 데이터는 비교적 단시간(길어도 수십초)에 없어진다. 이를 위해, 일정 주기(일반적으로는 수십 밀리 초)로 데이터를 다시쓰기(리프레쉬)할 필요가 있다.
또한, SRAM은 플립플롭 회로의 쌍안정 상태를 이용하여 데이터를 보유한다. SRAM의 플립플롭 회로에는, 통상 CMOS 인버터를 이용하지만, 1개의 기억셀에 6개의 트랜지스터를 이용하기 때문에, 집적율이 DRAM보다 낮아진다. 또한, 전원이 공급되지 않으면 데이터가 소실되어 버린다.
한편, EEPROM이나 플래시 메모리는, 플로팅 게이트로 불리는 것을, 채널과 게이트의 사이에 마련하고, 플로팅 게이트에 전하를 비축함에 의해, 데이터를 보유한다. 플로팅 게이트에 비축된 전하는, 트랜지스터에의 전원이 끊어진 다음에도 보유되므로, 이러한 메모리는 불휘발성 메모리라고 불린다. 플래시 메모리에 관해서는, 예를 들면 특허 문헌 1을 참조하면 좋다.
본 명세서에서는, 특히, EEPROM이나 플래시 메모리 등, 플로팅 게이트를 갖는 메모리를, 플로팅 게이트형 불휘발성 메모리(FGNVM)라고 한다. FGNVM에서는, 다단계의 데이터를 1개의 기억셀에 저장할 수 있으므로, 기억용량을 크게 할 수 있다. 게다가, NAND형 플래시 메모리는 컨택트홀의 수를 큰 폭으로 줄일 수 있기 때문에, 어느 정도까지 집적도를 높일 수가 있다.
그렇지만, 종래의 FGNVM은, 플로팅 게이트로의 전하의 주입이나 제거 시에 높은 전압을 필요로 하고, 또한, 그 탓도 있어서, 게이트 절연막의 열화를 피할 수 없고, 무제한으로 쓰기나 소거를 반복할 수 없었다.
[특허 문헌 1] 일본 특개소 57-105889호 공보
전술한 바와 같이 종래의 반도체 메모리 장치는 일장 일단이 있어서, 실제의 디바이스에서 필요하게 되는 요건 모든 것을 필요 충분하게 만족시키는 것은 없었다. 메모리 장치에 있어서서는, 저소비전력이 요구된다. 소비전력이 크면 전원을 공급하기 위한 장치를 크게 하지 않으면 안되고, 또한, 배터리에서의 구동 시간이 짧아진다. 뿐만 아니라, 반도체소자의 발열에 의해, 소자의 특성이 열화하고, 또한, 회로가 파괴되는 경우도 있다. 또한, 메모리 장치에 있어서는, 고쳐쓰기 회수의 제한이 없는 것이 바람직하고, 10억회 이상의 고쳐쓰기를 할 수 있는 것이 바람직하다. 물론, 집적도가 높은 것도 필요하다.
이 점, DRAM은 항시 리크 전류를 발생시켜 리프레쉬를 행하고 있기 때문에 소비전력의 점에서 어려웠다. 한편, SRAM에서는, 1개의 기억셀에 6개의 트랜지스터를 가지기 때문에 집적도를 올릴 수 없다고 하는 다른 문제가 있다. 또한, FGNVM에 있어서는 소비전력이나 집적도의 점에서는 문제는 없었지만, 고쳐쓰기 회수가 10만회 이하였다.
상기를 감안하여, 기억셀에서 기억 보유를 위해서 사용되는 전력을 DRAM보다 삭감하는 것, 기억셀에 이용하는 트랜지스터의 수를 5개 이하로 하는 것, 고쳐쓰기 회수를 100만회 이상으로 하는 것이라는 3개의 조건을 동시에 극복하는 것이 제일의 과제가 된다. 또한, 전력의 공급이 없는 상태에서, 데이터를 10시간 이상, 바람직하게는 100시간 이상 보유하는 것과, 고쳐쓰기 회수를 100만회 이상으로 하는 것이라는 2개의 조건을 동시에 극복하는 것이 제 2 과제가 된다. 또한 본 명세서에서는, 데이터의 보유 시간이란, 기억셀에 보유된 전하량이 초기의 전하량의 90%가 되는 시간으로 정의한다.
본 발명에서는, 상기 과제에 부가하여, 신규의 반도체 장치, 특히, 반도체 메모리 장치를 제공하는 것을 과제로 한다. 또한, 신규의 반도체 장치의 구동 방법, 특히, 반도체 메모리 장치의 구동 방법을 제공하는 것을 과제로 한다. 게다가 신규의 반도체 장치의 제작 방법, 특히, 반도체 메모리 장치의 제작 방법을 제공하는 것을 과제로 한다. 본 발명은, 상기 과제 중의 적어도 하나를 해결한다.
이하, 본 발명의 설명을 행하는데, 본 명세서에서 이용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인에 대해서는, 구조나 기능이 동일 혹은 동등하거나, 또한, 만일 구조가 다르다고 하여도, 그들에 인가되는 전위나 그 극성이 일정하지 않은 등의 이유 때문에, 본 명세서에서는, 어느 한쪽을 소스라고 불렀을 경우에는, 편의상, 다른 쪽을 드레인이라고 부르기로 하고, 특별히 구별하지 않는다. 따라서, 본 명세서에 있어서 소스로 되어 있는 것을 드레인이라고 바꾸어 읽는 것도 가능하다.
또한, 본 명세서에서는, 「(매트릭스에 있어서) 직교한다」란, 직각으로 교차한다고 하는 의미만이 아니고, 물리적으로는 그 외의 각도라도 가장 간단하게 표현한 회로도에서 직교한다, 라고 하는 의미이며, 「(매트릭스에 있어서) 평행하다」란, 2개의 배선이 물리적으로는 교차하도록 마련되어 있어도, 가장 간단하게 표현한 회로도에서 평행하다라고 하는 의미이다.
본 발명의 일 태양은, 오프 상태에서의 소스와 드레인간의 리크 전류가 적은 트랜지스터를 쓰기 트랜지스터로 하고, 또 1개의 트랜지스터(읽기 트랜지스터) 및, 커패시터로 1개의 기억셀을 구성한다. 읽기 트랜지스터의 도전형은 쓰기 트랜지스터의 도전형과 다른 것으로 한다. 예를 들면 쓰기 트랜지스터가 N채널형이면, 읽기 트랜지스터는 P채널형으로 한다. 또한, 이들에 접속하는 배선으로서 쓰기 워드라인, 비트라인, 읽기 워드라인이라는 적어도 3 종류의 배선을 준비한다.
그리고, 쓰기 트랜지스터의 드레인을 읽기하여 트랜지스터의 게이트 및 커패시터의 한쪽의 전극에 접속한다. 게다가, 쓰기 트랜지스터의 게이트를 쓰기 워드라인에, 쓰기 트랜지스터의 소스 및 읽기 트랜지스터의 소스를 비트라인에, 커패시터의 다른 쪽의 전극을 읽기 워드라인에 접속한다.
쓰기 트랜지스터의 오프 상태(N채널형에 있어서는, 게이트의 전위가 소스, 드레인의 어느 것보다도 낮은 상태)에서의 소스와 드레인간의 리크 전류는, 사용시의 온도(예를 들면 25℃)에서 1×10-20 A 이하, 바람직하게는 1×10-21 A 이하, 혹은 85℃에서 1×10-20 A 이하인 것이 바람직하다. 통상의 실리콘 반도체에서는, 리크 전류를 그러한 낮은 값으로 하는 것은 곤란하지만, 산화물 반도체를 바람직한 조건에서 가공하여 얻어진 트랜지스터에서는 달성할 수 있다. 이 때문에, 쓰기 트랜지스터의 재료로서 산화물 반도체를 이용하는 것이 바람직하다. 물론, 어떠한 방법에 의해, 실리콘 반도체나 그 외의 반도체에 있어서, 리크 전류를 상기 값 이하로 할 수 있다면, 그 사용을 방해하는 것은 아니다.
산화물 반도체로서는, 공지의 각종의 재료를 이용할 수가 있지만, 밴드갭이 3 전자 볼트 이상, 바람직하게는 3 전자 볼트 이상 3.6 전자 볼트 미만인 것이 바람직하다. 또한, 전자 친화력이 4 전자 볼트 이상, 바람직하게는 4 전자 볼트 이상 4.9 전자 볼트 미만인 것이 바람직하다. 특히, 갈륨과 인듐을 갖는 산화물은, 본 발명의 목적에는 매우 적합하다. 이러한 재료에 있어서, 게다가 도너 혹은 억셉터에 유래하는 캐리어 농도가 1×10-14cm-3 미만, 바람직하게는 1×10-11cm-3 미만인 것이 바람직하다.
읽기 트랜지스터로서는, 오프 상태에서의 소스와 드레인간의 리크 전류에 대한 제한은 없지만, 리크 전류가 적은 것이 소비전력을 줄일 수 있으므로 바람직하다. 또한, 읽기의 속도를 높게 하기 위해서, 고속으로 동작하는 것이 바람직하다. 구체적으로는, 스위칭 스피드가 10 nsec 이하인 것이 바람직하다. 또한, 쓰기 트랜지스터, 읽기 트랜지스터 공히 게이트 리크 전류(게이트와 소스 혹은 게이트와 드레인간의 리크 전류)가 극히 낮은 것이 요구되며, 또한, 커패시터도 내부 리크 전류(전극간의 리크 전류)가 낮은 것이 요구된다. 어떤 리크 전류도, 사용시의 온도(예를 들면 25℃)에서 1×10-20 A 이하, 바람직하게는 1×10-21 A 이하인 것이 바람직하다.
또한, 읽기 트랜지스터의 게이트의 전위는, 읽기 워드라인의 전위에 따라서 변화하지만, 그 결과, 읽기 트랜지스터의 게이트 용량이 변동하는 일이 있다. 즉, 읽기 트랜지스터가 오프 상태인 경우보다, 온 상태인 경우가 게이트 용량이 커지는 일이 있다. 게이트 용량의 변동이, 커패시터의 용량보다 크면, 기억셀을 동작시키는데 있어서 문제를 발생시킨다.
따라서, 커패시터의 용량은, 읽기 트랜지스터의 게이트 용량 이상, 바람직하게는 2배 이상으로 하면 좋다. 또한, 반도체 메모리 장치의 동작을 고속으로 행하는 목적에서는, 커패시터의 용량은 10 fF 이하로 하는 것이 바람직하다.
쓰기 워드라인, 비트라인, 읽기 워드라인은 매트릭스를 구성하지만, 매트릭스 구동을 행하기 위해서는, 쓰기 워드라인과 비트라인은 직교하고, 쓰기 워드라인과 읽기 워드라인은 평행한 것이 바람직하다.
도 1(A)에, 상기 구조를 갖는 기억셀의 예를 도시한다. 여기에서는, 제 n행 제 m열의 기억셀을 예로 하여 설명한다. n, m은 자연수로 하면 좋다. 도 1(A)에서는, 쓰기 트랜지스터(WTr(n, m))와 읽기 트랜지스터(RTr(n, m))와 커패시터(C(n, m))로 이루어지는 기억셀이 도시되어 있다. 여기서, 쓰기 트랜지스터(WTr(n, m))의 드레인은 읽기 트랜지스터(RTr(n, m))의 게이트 및 커패시터(C(n, m))의 한쪽의 전극에 접속되어 있다.
게다가 쓰기 트랜지스터(WTr(n, m))의 게이트는 쓰기 워드라인(Qn)에, 쓰기 트랜지스터(WTr(n, m))의 소스와 읽기 트랜지스터(RTr(n, m))의 소스는 비트라인(Rm)에, 커패시터(C(n, m))의 다른 쪽의 전극은 읽기 워드라인(Pn)에, 각각 접속되어 있다.
또한, 읽기 트랜지스터(RTr(n, m))의 드레인은 바이어스라인(Sn)에 접속되어 있다. 도 1(A)에서는, 쓰기 워드라인(Qn)과 읽기 워드라인(Pn), 바이어스라인(Sn)은 평행하다. 그리고, 쓰기 워드라인(Qn)과 비트라인(Rm)은 직교한다.
도 1(B)은 제 n행 제 m열(n, m은 2이상의 자연수)의 기억셀의 주변을 도시한 것이다. 도에서 분명하듯이, 1행 당 3개, 1열 당 1개의 배선이 필요하므로, N행 M열의 매트릭스에서는 (3N＋M)개의 배선이 필요하다.
도 1(A)에 나타내는 기억셀에서는, 쓰기 워드라인(Qn)에 적절한 전위를 부여하는 것에 의해, 쓰기 트랜지스터(WTr(n, m))를 온 상태로 한다. 그때의 비트라인(Rm)의 전위에 의해, 쓰기 트랜지스터(WTr(n, m))의 드레인에 전하가 주입된다. 이때의 전하의 주입량은, 비트라인(Rm)의 전위, 읽기 트랜지스터(RTr(n, m))의 게이트 용량, 커패시터(C(n, m))의 용량 등에 의해 결정되기 때문에, 동일 조건으로 행하면, 거의 동일한 결과가 되어, 편차가 적다. 이와 같이 하여, 데이터가 써진다.
다음으로, 쓰기 워드라인(Qn)에 다른 적절한 전위를 부여하는 것에 의해, 쓰기 트랜지스터(WTr(n, m))를 오프 상태로 한다. 이 경우에서도, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전하는 그대로 보유된다. 읽기시에는, 읽기 워드라인(Pn), 바이어스라인(Sn) 등에 적절한 전위를 주고, 읽기 트랜지스터(RTr(n, m))가 어떠한 상태가 되는지를 모니터함에 의해, 쓰기된 데이터를 알 수 있다.
상기 구성에 있어서, 인접한 행에서 바이어스라인을 공유하여도 괜찮다. 도 5에, 상기 구조를 갖는 기억셀의 예를 도시한다. 여기에서는, 제 (2n-1)행 제 m열의 기억셀과 인접한 제 2n행 제 m열(n, m은 자연수)의 기억셀을 예로 하여 설명한다.
도 5에서는, 쓰기 트랜지스터(WTr(2n-1, m))와 읽기 트랜지스터(RTr(2n-1, m))와 커패시터(C(2n-1, m))로 이루어지는 제 (2n-1)행 제 m열의 기억셀과, 쓰기 트랜지스터(WTr(2n, m))와 읽기 트랜지스터(RTr(2n, m))와 커패시터(C(2n, m))로 이루어지는 제 2n행 제 m열의 기억셀이 도시되어 있다.
쓰기 트랜지스터(WTr(2n-1, m))의 드레인은 읽기 트랜지스터(RTr(2n-1, m))의 게이트 및 커패시터(C(2n-1, m))의 한쪽의 전극에 접속되어 있다. 마찬가지로 쓰기 트랜지스터(WTr(2n, m))의 드레인은 읽기 트랜지스터(RTr(2n, m))의 게이트 및 커패시터(C(2n, m))의 한쪽의 전극에 접속되어 있다.
게다가 쓰기 트랜지스터(WTr(2n-1, m))의 게이트는 쓰기 워드라인(Q2n-1)에, 쓰기 트랜지스터(WTr(2n, m))의 게이트는 쓰기 워드라인(Q2n)에, 커패시터(C(2n-1, m))의 다른 쪽의 전극은 읽기 워드라인(P2n-1)에, 커패시터(C(2n, m))의 다른 쪽의 전극은 읽기 워드라인(P2n)에, 읽기 트랜지스터(RTr(2n-1, m))의 드레인과 읽기 트랜지스터(RTr(2n, m))의 드레인은 바이어스라인(Sn)에, 쓰기 트랜지스터(WTr(2n-1, m))의 소스, 쓰기 트랜지스터(WTr(2n, m))의 소스, 읽기 트랜지스터(RTr(2n-1, m))의 소스, 읽기 트랜지스터(RTr(2n, m))의 소스는 비트라인(Rm)에, 각각 접속되어 있다.
이상으로부터 분명하듯이, 2행 당 5개, 1열 당 1개의 배선이 필요하므로, 2N행 M열의 매트릭스에서는 (5N＋M)개의 배선이 필요하다. 도 1의 반도체 메모리 장치에서는, 동일 규모의 매트릭스에서 (6N＋M)개의 배선이 필요하다. 이와 같이, 인접한 행에서 바이어스라인을 공유함에 의해, 도 1의 구성보다도 배선수를 줄일 수가 있다.
또한, 상기 도 1의 구성에 있어서의 바이어스라인을 인접한 쓰기 워드라인으로 대용하여도 괜찮다. 도 6(A)에, 상기 구조를 갖는 기억셀의 예를 도시한다. 여기에서는, 제 n행 제 m열(n, m은 자연수)의 기억셀을 예로 하여 설명한다. 도 6(A)에서는, 쓰기 트랜지스터(WTr(n, m))와 읽기 트랜지스터(RTr(n, m))와 커패시터(C(n, m))로 이루어지는 기억셀이 도시되어 있다.
쓰기 트랜지스터(WTr(n, m))의 드레인은 읽기 트랜지스터(RTr(n, m))의 게이트 및 커패시터(C(n, m))의 한쪽의 전극에 접속되어 있다. 게다가 쓰기 트랜지스터(WTr(n, m))의 게이트는 쓰기 워드라인(Qn)에, 쓰기 트랜지스터(WTr(n, m))의 소스와 읽기 트랜지스터(RTr(n, m))의 소스는 비트라인(Rm)에, 읽기 트랜지스터(RTr(n, m))의 드레인은 1행 밑의 쓰기 워드라인((Qn)＋1)에, 커패시터(C(n, m))의 다른 쪽의 전극은 읽기 워드라인(Pn)에 각각 접속되어 있다.
도 6(B)는 제 n행 제 m열의 기억셀의 주변을 도시한 것이다. 도면으로부터 분명하듯이, 1행 당 2개, 1열 당 1개의 배선이 필요하므로, 매트릭스의 끝의 부분도 고려하면, N행 M열의 매트릭스에서는(2n＋M＋1)개의 배선이 필요하다. 이와 같이, 도 1의 구성에 있어서의 바이어스라인을 인접한 쓰기 워드라인으로 대용함에 의해, 도 1의 구성보다, 한층 더 배선수를 줄일 수가 있다.
본 발명의 다른 일 태양은, 상기 도 1에 이용하는 것과 같은 쓰기 트랜지스터, 읽기 트랜지스터, 커패시터를 각각 복수개 이용하여 형성되는 기억 유니트로 이루어지는 반도체 메모리 장치다. 여기서, 쓰기 트랜지스터와 읽기 트랜지스터의 도전형은 서로 다른 것으로 하며, 예를 들면 쓰기 트랜지스터가 N채널형이면 읽기 트랜지스터는 P채널형이다.
즉, 제 1 쓰기 트랜지스터의 드레인은 제 1 커패시터의 한쪽의 전극, 및 제 1 읽기 트랜지스터의 게이트에 접속하고, 제 2 쓰기 트랜지스터의 드레인은 제 2 커패시터의 한쪽의 전극, 및 제 2 읽기 트랜지스터의 게이트에 접속한다.
또한, 제 1 쓰기 트랜지스터의 드레인은 제 2 쓰기 트랜지스터의 소스와 접속하고, 제 1 읽기 트랜지스터의 드레인은 제 2 읽기 트랜지스터의 소스와 접속한다. 게다가 제 1 쓰기 트랜지스터의 게이트는 제 1 쓰기 워드라인에, 제 2 쓰기 트랜지스터의 게이트는 제 2 쓰기 워드라인에, 제 1 커패시터의 다른 쪽의 전극은 제 1 읽기 워드라인에, 제 2 커패시터의 다른 쪽의 전극은 제 2 읽기 워드라인에 각각 접속한다.
또한, 제 1 쓰기 트랜지스터의 소스와 제 1 읽기 트랜지스터의 소스는 비트라인에 접속하여도 괜찮다. 또한 제 1 쓰기 트랜지스터의 소스와 비트라인의 사이, 혹은 제 1 읽기 트랜지스터의 소스와 비트라인의 사이의 어느 한쪽, 혹은 쌍방에 1개 이상의 트랜지스터가 삽입되어도 괜찮다.
제 1 쓰기 워드라인, 제 2 쓰기 워드라인, 제 1 읽기 워드라인, 제 2 읽기 워드라인은 서로 평행하며, 또한 비트라인과는 직교한다.
도 16(A)에, 상기 구조를 갖는 기억 유니트의 예를 도시한다. 여기서 도시되는 기억 유니트는, 쓰기 트랜지스터, 읽기 트랜지스터, 커패시터를 각 1개 갖춘 단위 기억셀을 복수 갖는다. 즉, 쓰기 트랜지스터(WTr1)와 읽기 트랜지스터(RTr1)와 커패시터(C1)로 이루어지는 제 1 기억셀, 쓰기 트랜지스터(WTr2)와 읽기 트랜지스터(RTr2)와 커패시터(C2)로 이루어지는 제 2 기억셀, 쓰기 트랜지스터(WTr3)와 읽기 트랜지스터(RTr3)와 커패시터(C3)로 이루어지는 제 3 기억셀 이라는 3개의 기억셀로 이루어지는 기억 유니트가 도시되어 있다.
각각의 기억셀에 있어서의 쓰기 트랜지스터의 드레인은 커패시터의 한쪽의 전극과 읽기 트랜지스터의 게이트에 접속되어 있다. 이러한 트랜지스터나 커패시터의 접속되는 교점의 전위는, 읽기 트랜지스터의 온 오프와 관련이 있으므로, 이하 이러한 교점을 노드(F1, F2, F3)라고 한다.
쓰기 트랜지스터(WTr1)의 드레인은 쓰기 트랜지스터(WTr2)의 소스와 접속하고, 읽기 트랜지스터(RTr1)의 드레인은 읽기 트랜지스터(RTr2)의 소스와 접속한다. 게다가 쓰기 트랜지스터(WTr2)의 드레인은 쓰기 트랜지스터(WTr3)의 소스와 접속하고, 읽기 트랜지스터(RTr2)의 드레인은 읽기 트랜지스터(RTr3)의 소스와 접속한다.
이 예에서는, 읽기 트랜지스터(RTr3)의 드레인은 바이어스라인(S)에 접속된다. 읽기 트랜지스터(RTr3)의 드레인과 바이어스라인(S)의 사이에 1개 이상의 트랜지스터를 가져도 괜찮다. 또한, 쓰기 트랜지스터(WTr1)의 소스와 읽기 트랜지스터(RTr1)의 소스는 비트라인(R)과 접속한다. 쓰기 트랜지스터(WTr1, WTr2, WTr3)의 게이트는, 각각 쓰기 워드라인(Q1, Q2, Q3)에 접속한다. 커패시터(C1, C2, C3)의 다른 쪽의 전극은, 읽기 워드라인(P1, P2, P3)에 접속한다.
쓰기 워드라인(Q1, Q2, Q3)과 읽기 워드라인(P1, P2, P3)은 서로 평행하며, 또한, 비트라인(R)과 직교한다. 또한 바이어스라인(S)을 항상 일정한 전위로 유지한다면, 그 외의 배선과 평행하게 한다, 혹은 직교시킬 필요는 없다. 다만, 집적도를 높이는 점에서는, 비트라인과 직교하는 편이 바람직하다.
이와 같이, 3개의 기억셀에서, 비트라인과 기억셀의 사이에 설치되는 컨택트를 공유함에 의해, 단위 기억셀 당의 해당부의 컨택트의 면적을 삭감할 수가 있어 집적도를 향상시킬 수가 있다. 도 16(A)에서는 기억 유니트에 3개의 기억셀을 마련하는 예를 나타냈지만, 1개의 기억 유니트를 보다 많은 기억셀로 구성하여도 괜찮다. 예를 들면 1개의 기억 유니트를 16개, 32개라고 하는 기억셀로 구성하여도 괜찮다.
이러한 구조는, 플래시 메모리의 NAND 구조와 같은 것이다. 도 16(A)과 같이 기억셀을 직렬로 접속함에 의해, 보다 많은 기억셀에서 1개의 비트라인과 기억셀의 사이에 설치되는 컨택트를 공유할 수가 있어 단위 기억셀 당의 면적을 저감할 수 있다. 예를 들면 최소 가공 선폭을 F로 했을 때에, 반도체 메모리 장치에 있어서의 단위 기억셀 당의 면적을 12F2, 혹은 그 이하까지 저감할 수 있다.
도 16(A)에 나타내는 회로도는, 반도체 메모리 장치에 이용되는 1개의 기억 유니트지만, 반도체 메모리 장치는, 이러한 기억 유니트를 매트릭스형상으로 구성하여 얻을 수 있다. 도 19에 그 예를 나타낸다. 여기에서는, 제 n행 제 (m-1) 열, 제 n행 제 m열, 제 n행 제 (m＋1) 열, 제 n행 제 (m＋2) 열, 제 (n＋1)행 제 (m-1) 열, 제 (n＋1)행 제 m열, 제 (n＋1)행 제 (m＋1) 열, 제 (n＋1)행 제 (m＋2) 열이라는 8개의 기억 유니트, 24개의 기억셀이 도시되어 있다.
제 n행 제 m열의 기억 유니트에는, 쓰기 워드라인(Q1n, Q2n, Q3n), 읽기 워드라인(P1n, P2n, P3n), 바이어스라인(Sn), 비트라인(Rm)가 마련된다. 다른 기억 유니트에서도 마찬가지다.
본 발명의 다른 일 태양은, 도 16(A)에 도시되는 것과 같은 쓰기 트랜지스터, 읽기 트랜지스터, 커패시터를 각각 복수개 이용하여 형성되는 기억 유니트로 이루어지는 반도체 메모리 장치다. 즉, 제 1 쓰기 트랜지스터의 드레인은 제 1 커패시터의 한쪽의 전극, 및 제 1 읽기 트랜지스터의 게이트에 접속하고, 제 2 쓰기 트랜지스터의 드레인은 제 2 커패시터의 한쪽의 전극, 및 제 2 읽기 트랜지스터의 게이트에 접속하고, 제 3 쓰기 트랜지스터의 드레인은 제 3 커패시터의 한쪽의 전극, 및 제 3 읽기 트랜지스터의 게이트에 접속한다.
또한, 제 1 쓰기 트랜지스터의 드레인은 제 2 쓰기 트랜지스터의 소스와 접속하고, 제 1 읽기 트랜지스터의 드레인은 제 2 읽기 트랜지스터의 소스와 접속한다. 마찬가지로 제 2 쓰기 트랜지스터의 드레인은 제 3 쓰기 트랜지스터의 소스와 접속하고, 제 2 읽기 트랜지스터의 드레인은 제 3 읽기 트랜지스터의 소스와 접속한다.
게다가 제 1 쓰기 트랜지스터의 게이트는 제 1 쓰기 워드라인에, 제 1 커패시터의 다른 쪽의 전극과 제 2 쓰기 트랜지스터의 게이트는 제 2 쓰기 워드라인에, 제 2 커패시터의 다른 쪽의 전극과 제 3 쓰기 트랜지스터의 게이트는, 제 3 쓰기 워드라인에 접속한다.
또한, 제 1 쓰기 트랜지스터의 소스와 제 1 읽기 트랜지스터의 소스는 비트라인에 접속하여도 괜찮다. 또한 제 1 쓰기 트랜지스터의 소스와 비트라인의 사이, 혹은, 제 1 읽기 트랜지스터의 소스와 비트라인의 사이의 어느 한쪽, 혹은 쌍방에, 1개 이상의 트랜지스터가 삽입되어도 괜찮다.
제 1 쓰기 워드라인, 제 2 쓰기 워드라인, 제 3 쓰기 워드라인은, 서로 평행하며, 또한, 비트라인과는 직교한다.
도 16(B)에, 상기 구조를 갖는 기억 유니트의 예를 도시한다. 도 16(B)에서는, 기억 유니트는, 쓰기 트랜지스터, 읽기 트랜지스터, 커패시터를 각 1개 갖춘 단위 기억셀을 복수 갖는다. 즉, 쓰기 트랜지스터(WTr1)와 읽기 트랜지스터(RTr1)와 커패시터(C1)로 이루어지는 제 1 기억셀, 쓰기 트랜지스터(WTr2)와 읽기 트랜지스터(RTr2)와 커패시터(C2)로 이루어지는 제 2 기억셀, 쓰기 트랜지스터(WTr3)와 읽기 트랜지스터(RTr3)와 커패시터(C3)로 이루어지는 제 3 기억셀 이라는 3개의 기억셀로 이루어지는 기억 유니트가 도시되어 있다.
각각의 기억셀에 있어서의 쓰기 트랜지스터의 드레인과 커패시터의 한쪽의 전극, 읽기 트랜지스터의 게이트는 접속되어 있다. 이러한 트랜지스터나 커패시터의 접속되는 교점의 전위는, 읽기 트랜지스터의 온 오프와 관련이 있으므로, 이하, 이러한 교점을 노드(F1, F2, F3)라고 한다.
쓰기 트랜지스터(WTr1)의 드레인은 쓰기 트랜지스터(WTr2)의 소스와 접속하고, 읽기 트랜지스터(RTr1)의 드레인은 읽기 트랜지스터(RTr2)의 소스와 접속한다. 게다가 쓰기 트랜지스터(WTr2)의 드레인은 쓰기 트랜지스터(WTr3)의 소스와 접속하고, 읽기 트랜지스터(RTr2)의 드레인은 읽기 트랜지스터(RTr3)의 소스와 접속한다.
이 예에서는, 읽기 트랜지스터(RTr3)의 드레인은 바이어스라인(S)에 접속된다. 읽기 트랜지스터(RTr3)의 드레인과 바이어스라인(S)의 사이에 1개 이상의 트랜지스터를 가져도 괜찮다. 또한, 쓰기 트랜지스터(WTr1)의 소스와 읽기 트랜지스터(RTr1)의 소스는 비트라인(R)과 접속한다. 쓰기 트랜지스터(WTr1, WTr2, WTr3)의 게이트는, 각각 쓰기 워드라인(Q1, Q2, Q3)에 접속한다. 커패시터(C1, C2)의 다른 쪽의 전극도, 각각 쓰기 워드라인(Q2, Q3)에 접속한다. 또한, 커패시터(C3)의 다른 쪽의 전극은, 읽기 워드라인(P)에 접속한다.
쓰기 워드라인(Q1, Q2, Q3), 읽기 워드라인(P)은 서로 평행하며, 또한, 비트라인(R)과 직교한다. 또한 바이어스라인(S)을 항상 일정한 전위로 유지한다면, 그 외의 배선과 평행하게 하고, 혹은 직교시킬 필요는 없다. 다만, 집적도를 높이는 점에서는, 비트라인과 직교하는 편이 바람직하다.
도 16(A)에 도시되는 기억 유니트와 마찬가지로, 3개의 기억셀에서, 비트라인과 기억셀의 사이에 설치되는 컨택트를 공유함에 의해, 단위 기억셀 당의 해당부의 컨택트의 면적을 삭감할 수가 있어 집적도를 향상시킬 수가 있다. 보다 많은 기억셀에서 1개의 비트라인과 기억셀의 사이에 설치되는 컨택트를 공유할 수가 있어 단위 기억셀 당의 면적을 저감할 수 있다.
추가로, 도 16(B)에 도시되는 구성에서는, 도 16(A)에 도시되는 구성에서 필요한 읽기 워드라인의 일부를 쓰기 워드라인으로 대용하는 것에 의한 면적의 삭감 효과도 있다. 이상과 같은 효과에 의해, 예를 들면 반도체 메모리 장치에 있어서의 단위 기억셀 당의 면적을 9F2, 혹은 그 이하까지 저감할 수 있다.
이상, 과제 해결 수단으로서 몇 개의 구성을 나타냈지만, 본 명세서에서는, 그 이외의 해결 수단도 개시하고 있다. 또한, 상기 구성이나 그 외의 본 명세서에 개시된 해결 수단에, 당업자에 의해 자명한 변경을 부가하여도 과제를 해결할 수 있다. 따라서, 과제 해결 수단은 상기 3개의 구성에 한정되는 것은 아니다.
상기 구성의 어느 것을 채용함에 의해, 상기 과제의 적어도 1개를 해결할 수 있다. 고쳐쓰기 회수에 관해서는, 상기 구성에 있어서는, 쓰기 동작이 모두 쓰기 트랜지스터의 온 오프에 의해 이루어지기 때문에, 절연막의 열화는 일어날 수 없다. 즉, 상기 구성의 반도체 메모리 장치는 실질적으로 고쳐쓰기의 제한이 없다.
또한, 데이터의 저장 가능한 기간에 관해서도, 상기 구성의 반도체 메모리 장치는 뛰어난 특성을 나타낸다. 이용하는 트랜지스터의 소스와 드레인간의 오프 상태에서의 리크 전류나 게이트 리크 전류, 커패시터의 내부 리크 전류를 상기 조건으로 함에 의해, 전하를 10시간 이상, 바람직하게는 100시간 이상 보유할 수 있다. 또한, 조건을 개선함에 의해, 1개월 이상, 혹은 1년 이상 보유할 수 있다.
리크에 의해 전하가 감소했을 경우는, 종래의 DRAM와 마찬가지로 리프레쉬를 행하면 좋은데, 그 간격은, 상기 전하의 보유 가능한 기간에 의해 정해진다. 상기와 같이 장기간, 전하가 보유됨에 의해, 리프레쉬의 간격은, 예를 들면 1개월에 1번이라든지 1년에 1번이 된다. 종래의 DRAM에서 필요하였던 빈번한 리프레쉬는 불필요하므로, 보다 소비전력의 적은 반도체 메모리 장치가 된다.
또한 상기 구성의 반도체 메모리 장치에서는, 데이터를 읽어내는 조작에 의해, 데이터가 소실되는 일이 없다. 종래, 이러한 특징은 SRAM으로 실현될 수 있는 것이었지만, 상기 구성의 반도체 메모리 장치는, 1개의 기억셀에 이용되는 트랜지스터의 수는 종래의 SRAM보다 적고, 5개 이하, 전형적으로는 2개다. 게다가, 트랜지스터중 하나를 박막상의 산화물 반도체를 이용하여 형성하면, 종래의 실리콘 반도체상에 적층하여 형성할 수 있기 때문에 집적도를 향상할 수 있다.
집적도에 관해서는, 상기 구성의 반도체 메모리 장치에서는, 기억셀에 필요한 용량의 절대치를 저감시킬 수가 있다. 예를 들면 DRAM에 있어서는, 기억셀의 용량은 배선 용량과 동일한 정도 이상이 아니면 동작에 지장을 초래하기 때문에, 적어도 30 fF의 용량이 필요하게 되었다. 그렇지만, 용량은 면적에 비례하기 때문에, 집적도를 올려 가면 1개의 기억셀의 면적이 작아져, 필요한 용량을 확보할 수 없게 된다. 이를 위해, DRAM에서는 특수한 형상이나 재료를 이용하여 큰 용량을 형성할 필요가 있었다.
이에 반하여, 상기 구성의 반도체 메모리 장치에서는, 커패시터의 용량은, 읽기 트랜지스터의 게이트 용량과의 상대비로 정할 수가 있다. 즉, 집적도가 높아져도, 그것은 읽기 트랜지스터의 게이트 용량이 작아지는 것을 의미하므로, 커패시터에 필요하게 되는 용량도 동일한 비율로 저하한다. 따라서, 집적도가 높아져도, 기본적으로 동일 구조의 커패시터를 이용할 수가 있다.
게다가, 상기 구성을 갖는 반도체 메모리 장치는, FGNVM에서 쓰기나 소거 시에 필요한 높은 전압을 필요로 하지 않는다. FGNVM 중에서, 이른바 플래시 메모리(특히 NAND)는 집적도의 점에서 SRAM나 DRAM보다 유리했지만, 일부라도 데이터의 고쳐쓰기를 행하려면, 높은 전압을 이용하여 일정한 영역을 일괄해 소거할 필요가 있었다. 이 점에서, 상기 구성을 갖는 반도체 메모리 장치에서는 행 마다의 쓰기(고쳐 쓰기)이므로, 필요 최소한의 조작으로 완료한다.
또한, FGNVM에 있어서는, 쓰기시의 플로팅 게이트에의 전하의 주입은 일방통행이며, 비평형 상태에서 이루어지기 때문에, 전하량의 편차가 컸다. 플로팅 게이트에서 보유되는 전하량에 의해, 복수 단계의 데이터를 기억할 수도 있지만, 전하량의 편차를 고려하면, 4 단계(2 비트) 정도가 일반적이었다. 보다 높은 비트의 데이터를 기억하기 위해서는, 보다 높은 전압을 이용할 필요가 있었다.
이에 반하여, 상기 구성을 갖는 구성에서는, 커패시터에의 전하의 축적이 가역적으로 행해지기 때문에, 편차가 작고, 예를 들면 전하의 주입에 의한 읽기 트랜지스터의 스레숄드의 편차를 0.5볼트 이하로 할 수 있다. 이 때문에, 보다 좁은 전압 범위에서, 보다 많은 데이터를 1개의 기억셀에 보유할 수 있어 결과적으로, 그 쓰기나 읽기의 전압도 낮게 할 수 있다. 예를 들면 4 비트(16 단계)의 데이터의 쓰기나 읽기시에, 사용하는 전압을 10볼트 이하로 할 수 있다.
도 1은 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도다.
도 2는 본 발명의 반도체 메모리 장치의 구동 방법(쓰기)의 일 예를 설명하는 도다.
도 3은 본 발명의 반도체 메모리 장치의 구동 방법(읽기)의 일 예를 설명하는 도다.
도 4는 본 발명의 반도체 메모리 장치의 구동 방법의 일 예를 설명하는 도다.
도 5는 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도다.
도 6은 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도다.
도 7은 본 발명의 반도체 메모리 장치의 배선의 레이아웃 등의 일 예를 나타내는 도다.
도 8은 본 발명의 반도체 메모리 장치의 제작 공정의 일 예를 나타내는 도다.
도 9는 본 발명의 반도체 메모리 장치의 제작 공정의 일 예를 나타내는 도다.
도 10은 본 발명의 반도체 메모리 장치의 배선의 레이아웃 등의 일 예를 나타내는 도다.
도 11은 본 발명의 반도체 메모리 장치의 구동 방법의 일 예를 설명하는 도다.
도 12는 본 발명의 반도체 메모리 장치의 구동 방법(쓰기)의 일 예를 설명하는 도다.
도 13은 본 발명의 반도체 메모리 장치의 구동 방법(읽기)의 일 예를 설명하는 도다.
도 14는 본 발명의 반도체 메모리 장치의 구동 방법(쓰기)의 일 예를 설명하는 도다.
도 15는 본 발명의 반도체 메모리 장치의 구동 방법(읽기)의 일 예를 설명하는 도다.
도 16은 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도다.
도 17은 본 발명의 반도체 메모리 장치의 구동 방법(쓰기)의 일 예를 설명하는 도다.
도 18은 본 발명의 반도체 메모리 장치의 구동 방법(읽기)의 일 예를 설명하는 도다.
도 19는 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도다.
도 20은 본 발명의 반도체 메모리 장치의 구동 방법(쓰기)의 일 예를 설명하는 도다.
도 21은 본 발명의 반도체 메모리 장치의 구동 방법(읽기)의 일 예를 설명하는 도다.
도 22는 본 발명의 반도체 메모리 장치의 배선의 레이아웃 등의 일 예를 나타내는 도다.
도 23는 본 발명의 반도체 메모리 장치의 배선의 레이아웃 등의 일 예를 나타내는 도다.
도 24는 본 발명의 반도체 메모리 장치의 제작 공정의 일 예를 나타내는 도다.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 태양으로 실시하는 것이 가능하며, 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하의 실시형태에서 개시된 구조나 조건 등의 항목은, 다른 실시형태에 있어서도 적절히 조합할 수가 있다. 또한 이하에 설명하는 구성에 있어서, 동일한 것을 나타내는 부호는 다른 도면간에서 공통의 부호를 이용하여 나타내고, 동일 부분 또는 동일한 기능을 갖는 부분의 상세한 설명은 생략하는 일도 있다.
또한, 이하의 실시형태에서는, 이해를 용이하게 하기 위해, 펄스의 타이밍이나 폭, 높이 등은 일정한 값이 되도록 쓰기되어 있지만, 본 발명의 취지로부터 보자면, 반드시, 펄스가 완전하게 동기한 타이밍이나 일정한 폭이나 높이일 필요는 없다는 것은 용이하게 이해될 것이다.
(실시형태 1)
본 실시형태에서는, 도 4를 이용하여, 도 1(A) 및 도 1(B)에 나타내는 반도체 메모리 장치의 동작의 예에 대하여 설명한다. 또한 전위로서 이하에 구체적인 수치를 들지만, 그것은 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 커패시터 등의 다양한 특성에 따라서, 혹은 실시자의 형편에 따라서 변경된다. 또한, 도 1에 도시되는 반도체 메모리 장치는, 이하의 방법 이외 방법에 의해서도, 데이터를 쓰기, 혹은 읽기할 수가 있다.
여기에서는, 쓰기 트랜지스터(WTr(n, m))는 N채널형, 읽기 트랜지스터(RTr(n, m))를 P채널형으로 한다. 쓰기 트랜지스터(WTr(n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 높아지면 온이 된다(전류를 흘린다)고 하고, 그 이외는 오프다(전류를 흘리지 않는다)라고 한다. 또한, 읽기 트랜지스터(RTr(n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 낮아지면 온이 된다(전류를 흘린다)고 하고, 그 이외는 오프다(전류를 흘리지 않는다)라고 한다.
또한, 읽기 트랜지스터(RTr(n, m))의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C(n, m))의 용량에 비해 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr(n, m))의 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 기생 용량, 그 외, 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다. 또한, 도 4에서는, 온 상태인 트랜지스터에는 원 표시를, 오프 상태인 트랜지스터에는 ×표를 각각 트랜지스터의 기호에 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 별도로 도면중에 기재하는 일이 있다.
쓰기시에는, 도 4(A)에 나타내는 바와 같이, 읽기 워드라인(Pn)과 바이어스라인(Sn)의 전위를 0 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다. 그리고, 쓰기 워드라인(Qn)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(n, m))가 온이 되고, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 0 V 이상이며, 읽기 트랜지스터(RTr(n, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(n, m))의 드레인(즉, 바이어스라인(Sn))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 소스나 드레인의 전위와 같거나 높기 때문에, 읽기 트랜지스터(RTr(n, m))는 오프 상태이다. 이와 같이 하여 데이터를 쓰기할 수가 있다.
또한 쓰기시를 포함해, 가능한 한, 읽기 트랜지스터(RTr(n, m))를 오프 상태로 하는 것은, 읽기 트랜지스터(RTr(n, m))의 게이트로부터 소스, 혹은 게이트로부터 드레인에의 리크 전류를 저감하는데 있어서 효과가 있다. 일반적으로, 이러한 리크 전류는, 온 상태에서 증가하고, 오프 상태에서는 매우 적어진다.
이러한 리크 전류는, 커패시터(C(n, m))에 보유된 전하의 누출이므로, 그 양이 많으면, 데이터의 보유 시간의 감소를 의미한다. 본 실시형태에서는, 읽기 트랜지스터(RTr(n, m))가 온이 되는 것은, 읽기시뿐이기 때문에, 데이터의 보유의 면에서 우수하다.
다음으로, 제 n행 이외의 행의 쓰기를 행하는 경우에는, 도 4(B)에 나타내는 바와 같이, 쓰기 워드라인(Qn)의 전위를 -3 V로 한다. 또한, 읽기 워드라인(Pn)의 전위를 ＋3 V, 바이어스라인(Sn)의 전위를 0 V로 한다. 한편, 비트라인(Rm)의 전위는, 쓰기가 행해지는 행에 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취한다.
쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는, 읽기 워드라인(Pn)과 커패시터(C(n, m))를 통하여 접속하고 있기 때문에, 읽기 워드라인(Pn)의 전위의 변동(즉, 도 4(A)의 0 V로부터 도 4(B)의 ＋3 V로의 상승)에 의해 3 V 상승한다. 즉, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 값이 된다.
또한, 이 상태에서는, 쓰기 트랜지스터(WTr(n, m))의 소스(비트라인(Rm))의 전위(0 ~ ＋3 V)나 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위(＋3 ~ ＋6 V)보다, 쓰기 트랜지스터(WTr(n, m))의 게이트의 전위(-3 V)가 낮기 때문에, 쓰기 트랜지스터(WTr(n, m))는 오프가 된다.
게다가, 읽기 트랜지스터(RTr(n, m))의 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V)의 전위나 읽기 트랜지스터(RTr(n, m))의 드레인(즉, 바이어스라인(Sn))의 전위(0 V)보다도, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(＋3 ~ ＋6 V)가 높기 때문에, 읽기 트랜지스터(RTr(n, m))는 오프가 된다.
다음으로, 읽기에 대하여 설명한다. 도 4(C)에 나타내는 바와 같이, 쓰기 워드라인(Qn)과 바이어스라인(Sn)의 전위를 -3 V로 한다. 또한, 읽기 워드라인(Pn)의 전위를 0 V로 한다. 이 상태에서는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는, 쓰기된 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V 중의 어느 것이 되며, 비트라인(Rm)의 전위가 -3 V 이상 0 V 이하에 있으면, 쓰기 트랜지스터(WTr(n, m)), 읽기 트랜지스터(RTr(n, m)) 모두 오프이다. 즉, 읽기되지 않는 행에 대해서는, 이와 같이 하여 쓰기 트랜지스터, 읽기 트랜지스터를 오프로 한다.
한편, 읽기하는 행에 대해서는, 읽기 워드라인(Pn)의 전위를 -3 V로 한다. 이에 의해, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 쓰기된 데이터에 따라서, -3 V, -2 V, -1 V, 0 V 중의 어느 것이 된다. 또한, 비트라인(Rm)의 전위는 -3 V로 한다. 이때, 바이어스라인(Sn)의 전위가 -3 V이면, 읽기 트랜지스터(RTr(n, m))는 오프이다.
그러나, 도 4(D)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 -2 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -3 V이면, 읽기 트랜지스터(RTr(n, m))는 온 상태가 된다.
읽기 트랜지스터(RTr(n, m))가 온 상태가 됨에 의해, 비트라인(Rm)에 전류가 흐르므로, 이를 검지 함으로써, 읽기 트랜지스터(RTr(n, m))가 온 상태인 것을 알 수 있다. 혹은, 비트라인(Rm)의 종단이 커패시터라면, 당초의 전위(-3 V)는, 바이어스라인(Sn)의 전위에 가까워지므로, 역시 읽기 트랜지스터(RTr(n, m))가 온 상태인 것을 알 수 있다.
마찬가지로 도 4(E)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 -1 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -3 V와 -2 V인 경우에는, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
또한, 도 4(F)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 0 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -3 V와 -2 V와 -1 V인 경우에는, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
바이어스라인의 전위를 0 V로 하여도, 읽기 트랜지스터(RTr(n, m))가 오프인 상태이면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 0 V였다고 추측할 수 있다.
이와 같이 하여 4 단계의 데이터(2 비트)를 쓰기·읽기할 수 있다. 물론, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다.
상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다.
읽기 트랜지스터(RTr(n, m))의 게이트 용량은, 온 상태와 오프 상태에서 크게 변동하므로, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 그 영향을 받는다. 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 커패시터(C(n, m))의 용량에 대한 비율이 클수록 그 영향이 크기 때문에, 바람직하게는 커패시터(C(n, m))의 용량은 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 2배 이상으로 하면 좋다.
또한 기억셀에 보유되는 전하량을 복수 단계로 함으로써 다단계의 데이터(많은 값의 데이터)를 기억하려면, 보유되는 전하량의 편차가 작을 것이 필요하다. 본 실시형태에서 나타낸 반도체 메모리 회로 및 반도체 메모리 장치는, 보유되는 전하량의 편차가 작기 때문에, 이 목적에 적절하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타낸, 반도체 메모리 장치로의 쓰기 방법이나 읽기 방법에 대하여, 각종 배선에게 부여하는 신호의 타이밍에 대하여 설명한다. 우선, 쓰기 방법에 대하여, 도 2를 이용하여 설명한다.
실시형태 1에서 설명한 바와 같이, 비트라인(··, Rm-1, Rm, Rm＋1, ··)에는 데이터에 따른 신호를 인가한다. 여기에서는, 비트라인의 전위는 VRM 이상 VRH 이하가 되는 것으로 한다. 또한, 쓰기하는 기억셀이 있는 행의 쓰기 워드라인(예를 들면, Qn)에는, 쓰기 트랜지스터가 온이 되도록 하는 신호가, 차례차례 주어지며, 또한, 동일 행의 읽기 워드라인(예를 들면, Pn)와 바이어스라인(예를 들면, Sn)에는, 각각이 적절한 전위가 되도록 하는 신호가 주어진다. 이 때의 쓰기 워드라인의 전위를 VQH, 읽기 워드라인의 전위를 VPM, 바이어스라인의 전위를 VSM으로 한다.
한편, 그 이외의 행의 쓰기 워드라인에는, 쓰기 트랜지스터가 오프가 되도록 하는 신호가 주어지며, 또한 읽기 워드라인과 바이어스라인에는, 각각이 적절한 전위가 되도록 하는 신호가 주어진다. 이 때의 쓰기 워드라인의 전위를 VQL, 읽기 워드라인의 전위를 VPM, 바이어스라인의 전위를 VSH로 한다.
여기서, 읽기 트랜지스터를 오프로 하기 위해서는, 읽기 워드라인의 전위(VPH)는 (VPM＋(VRH-VRM)) 이상인 것, 및, 바이어스라인의 전위(VSH)는 (VRM＋(VPH-VPM)) 이하인 것이 바람직하다. 예를 들면 비트라인의 전위가 VRM, VRM＋α, VRM＋2α, VRM＋3α (α＞0)의 4 단계의 값을 취한다고 하면, VRH=VRM＋3α, 이므로, 읽기 워드라인의 전위(VPH)는 (VPM＋3α) 이상인 것이 바람직하다.
실시형태 1에서는, VRM=0[V], α=1[V], VPM=0[V], VSM=0[V], VPH=＋3[V], VSH=0[V]이며, 상기 조건을 만족한다. 실시형태 1에서는, 바이어스라인의 전위(VSM, VSH)는, 쓰기시, 항상 0 V로 유지되어 있었지만(즉, VSM=VSH=0), 해당 행에 데이터 쓰기하는 경우와 쓰기하지 않는 경우에서 변동시켜도 괜찮다.
이상을 고려한 신호의 타이밍 차트를 도 2에 나타낸다. 도 2는 쓰기 워드라인(Qn-1, Qn, Qn＋1), 비트라인(Rm-1, Rm, Rm＋1), 읽기 워드라인(Pn-1, Pn, Pn＋1)에 인가하는 펄스의 예를 나타낸다. 펄스의 파고나 진폭의 크기는 개념적인 것이다. 펄스의 지속 시간은 쓰기 트랜지스터의 특성을 고려해 결정하면 좋다.
도에서는, 쓰기 워드라인(Qn-1, Qn, Qn＋1)에 인가되는 각 펄스가 겹치지 않게 하고 있지만, 예를 들면 쓰기 워드라인(Qn-1)에 펄스가 인가되는 시간의 일부가 쓰기 워드라인(Qn)에 펄스가 인가되는 시간과 겹쳐도 괜찮다. 또한, VQL은, 쓰기 트랜지스터의 스레숄드 이하인 것이 필요하고, 실시형태 1에서는, -3볼트로 하였다. 또한, VQH는 쓰기 트랜지스터의 스레숄드 이상인 것이 필요하고, 실시형태 1에서는, ＋4볼트로 하였다. 그러나, 이들 이외의 값을 취하는 것도 가능하다.
비트라인(Rm-1, Rm, Rm＋1)에 인가되는 신호는 복수의 펄스로 이루어지며, 그 높이는 여러가지로 할 수가 있다. 여기에서는, VRM, VRM＋α, VRM＋2α, VRM＋3α (α＞0)이라는 4 단계로 한다. 이러한 펄스는 쓰기 워드라인의 펄스와 완전하게 동기하는 것이 아니라, 쓰기 워드라인의 펄스가 개시하여, 일정한 시간(τ1)을 둔 후, 개시하는 것이 바람직하고, 또한, 쓰기 워드라인의 펄스가 종료한 후, 일정한 시간(τ2)을 둔 후, 종료하는 것이 바람직하다. 여기서, τ1＜τ2혹은 τ1＞τ2라고 하여도 좋지만, 회로설계상, τ1=τ2가 되도록 설정하는 것이 바람직하다.
또한, 읽기 워드라인(Pn-1, Pn, Pn＋1)에 인가하는 펄스도 쓰기 워드라인에 인가되는 펄스에 동기시키던지, 조금 늦추면 좋다. 또한 쓰기 트랜지스터의 드레인의 전위를, 확실히 설정한 값으로 하기 위해서는, 읽기 워드라인(Pn-1, Pn, Pn＋1)에 인가하는 펄스는, 동일 행의 쓰기 워드라인에 인가되는 펄스가 종료한 후, 일정한 시간을 경과한 후에, 종료하는 것이 바람직하다.
이와 같이 하여, 각 기억셀의 쓰기 트랜지스터의 드레인의 전위가 결정된다. 이 전위에 의해, 각 쓰기 트랜지스터의 드레인에 생기는 전하량이 결정된다. 여기서, 전위 VRL, VRL＋α, VRL＋2α, VRL＋3α에 대응하는 전하량을, 각각 Q0, Q1, Q2, Q3로 하면, 각 기억셀의 전하량은 표 1과 같이 된다. 쓰기 트랜지스터로서 오프 상태에서의 소스와 드레인간의 리크 전류가 적은 것을 이용함에 의해, 이들의 전하는, 이 반도체 메모리 장치에의 전원 공급이 정지된 다음에도, 상당한 긴 시간(10시간 이상)에 걸쳐서 보유될 수 있다.
제 (m-1)열 제 m열 제 (m+1)열
제 (n-1)행 Q2 Q2 Q3
제 n행 Q1 Q3 Q0
제 (n+1)행 Q0 Q2 Q1
다음으로 읽기 방법에 대하여, 도 3(A) 및 도 3(B)을 이용하여 설명한다. 도 3(B)에서는, 읽기를 행하기 위한 방법의 일 예의 원리를 나타낸다. 도 3(B)에 나타내는 바와 같이, 비트라인(Rm)의 종단부에는, 커패시터(13), 커패시터(13)의 전극의 전위를 측정하는 수단(11), 커패시터(13)에 전위를 부여하는 수단(12), 스위치(14)가 마련되어 있다.
최초, 스위치(14)를 온 상태로 하여, 커패시터(13)에 전위를 부여하는 수단(12)에 의해, 커패시터(13)의 기억셀측의 전극(도의 상측)의 전위(즉, 비트라인(Rm)의 전위)를 어느 특정의 전위 VRL로 한다. 그리고, 스위치(14)를 오프 상태로 한다. 그 후, 어떠한 사정에 의해, 비트라인(Rm)의 전위가 변동하면, 커패시터의 전극의 전위를 측정하는 수단(11)에 의해, 전위의 변동을 관측할 수 있다. 일련의 조작이 종료하면, 재차 비트라인(Rm)의 전위를 VRL로 한다.
읽기를 행하는 행에서는, 읽기 트랜지스터가, 바이어스라인의 전위에 의해 온이 되거나 오프가 되거나 한다. 예를 들면 도 3(A)에 나타내는 바와 같이, 바이어스라인(Sn-1, Sn, Sn＋1)에 3 종류의 높이(VS1, VS2, VS3)의 펄스를 차례차례 입력한다.
실시형태 1에 있어서, 도 4(D) 내지 도 4(F)에 관련하여 설명한 것으로부터 분명하듯이, 읽기 트랜지스터의 게이트의 전위와 바이어스라인의 전위에 따라서, 읽기 트랜지스터는 온 상태, 오프 상태를 취할 수 있다. 여기에서는, 높이(VS1)의 펄스에서는, 기억셀에 보유된 전하가 Q0인 경우에, 읽기 트랜지스터가 온이 되고, 높이(VS2)의 펄스에서는, 기억셀에 보유된 전하가 Q0와 Q1인 경우에, 읽기 트랜지스터가 온이 되고, 높이(VS3)의 펄스에서는, 기억셀에 보유된 전하가 Q0, Q1, Q2인 경우에, 읽기 트랜지스터가 온이 되는 것으로 한다.
읽기 트랜지스터가 온이 되면, 비트라인의 전위가 바이어스라인의 전위에 가까워지거나, 혹은 동일하게 된다. 이 변동을 도 3(B)의 커패시터의 전극의 전위를 측정하는 수단(11)으로 측정함에 의해, 읽기 트랜지스터가 온이 됐는지 아닌지를 관측할 수 있다.
예를 들면 같은 기억셀에 3 종류의 높이가 다른 펄스가 인가되면, 그 기억셀에 보유되어 있던 전하가 Q0이면, 모든 높이의 펄스에 응답하여, 커패시터의 전위가 변동한다. 즉, 3회의 펄스가 관측된다.
그러나, 그 기억셀에 보유되어 있던 전하가 Q1이면, 제일 낮은 펄스에는 응답하지 않고, 나머지의 2회의 펄스에 응답하므로, 2회의 펄스가 관측된다. 마찬가지로 그 기억셀에 보유되어 있던 전하가 Q2이면, 제일 높은 펄스에게만 응답하므로, 1회의 펄스가 관측되고, 그 기억셀에 보유되어 있던 전하가 Q3이면, 어느 펄스에도 응답하지 않고, 한번도 펄스가 관측되지 않는다.
이와 같이, 기억셀 마다 몇 회 펄스가 발생했는지를 기록함으로써, 기억셀에 쓰기되고 있던 정보를 알 수 있다. 예를 들면 도 3(A)에 의하면, 제 (n＋1)행 제 (m-1) 열의 기억셀은, 일련의 읽기에 있어서, 3회 펄스를 발생시키고 있다. 이것은, 보유되어 있던 전하가 Q0였기 때문에, 바이어스라인(Sn)에 인가되는 모든 펄스에 응답하여, 온 상태가 되고, 비트라인(Rm)의 전위가 바이어스라인(Sn)의 전위와 같거나 혹은 그에 가까운 값이 되었기 때문이다.
반대로, 제 n행 제 m열의 기억셀은, 한번도 펄스를 발생시키지 않았다. 이것은 이 기억셀의 전하량이 Q3으로 가장 많았기 때문에, 가장 높은 VS3의 펄스에서도 온 상태가 되지 않았기 때문이다. 이와 같이 하여, 각 기억셀이 발생한 펄스를 집계하면 표 2와 같이 된다. 이상과 같이 하여, 각 기억셀에 기억되어 있던 데이터를 읽어낼 수가 있다. 이상의 예에서는, 행 마다 차례차례 데이터를 읽어내는 예를 나타냈지만, 동일한 방법으로 특정의 기억셀의 데이터만을 읽어낼 수도 있다.
제 (m-1)열 제 m열 제 (m+1)열
제 (n-1)행 1 1 0
제 n행 2 0 3
제 (n+1)행 3 1 2
또한 상기와 같이 발생하는 펄스의 수에 의해 기억셀에 보유되어 있던 전하량을 아는 것 외에, 직접 전압을 측정하여 알 수도 있다. 예를 들면 도 3(C)과 같이, 읽기 워드라인(Pn)의 전위를 -3 V, 쓰기 워드라인(Qn)의 전위를 -3 V로 하면, 쓰기 트랜지스터(WTr(n, m))는 오프 상태이며, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 -3 V 이상 0 V 이하가 된다.
또한, 비트라인(Rm)의 종단에는 도 3(B)의 커패시터(13)가 접속되고, 비트라인(Rm)의 전위는 0 V였다고 한다. 또한, 당초 바이어스라인(Sn)의 전위는 0 V였다고 하면, 이 상태에서는, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -3 V, -2 V, -1 V이면, 읽기 트랜지스터(RTr(n, m))는 온 상태이지만, 소스와 드레인의 전위가 동일하기 때문에, 전류는 흐르지 않는다. 또한, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 0 V이면, 읽기 트랜지스터(RTr(n, m))는 오프 상태다.
다음으로, 바이어스라인(Sn)의 전위를 -3 V까지 내리면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 0 V 이외인 경우에, 읽기 트랜지스터(RTr(n, m))의 소스와 드레인간에 전류가 흐른다. 다만, 비트라인(Rm)의 종단이 커패시터(13)이므로, 비트라인(Rm)의 전위가 일정한 값이 되면 전류는 흐르지 않게 된다.
예를 들면 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -2 V였다고 하면, 비트라인(Rm)의 전위는 0 V부터 저하한다. 비트라인(Rm)의 전위가 -1 V가 된 단계에서는, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(-2 V)가 소스의 전위(-1 V)보다 1 V만 낮기 때문에 읽기 트랜지스터(RTr(n, m))는 온 상태다. 그러나, 비트라인(Rm)의 전위가 더 저하하면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(-2 V)와 소스의 전위(비트라인(Rm)의 전위에서 -1 V미만)와의 차이가 1 V미만이 되기 때문에 오프 상태가 된다. 그 결과, 비트라인(Rm)의 전하량이 변화하지 않고, 비트라인(Rm)의 전위는 거의 일정하게 된다.
이 경우, 비트라인(Rm)의 전위는 -1 V보다 낮지만, -2 V까지 낮아지기 전에 읽기 트랜지스터(RTr(n, m))가 오프가 되기 때문에, 비트라인(Rm)의 전위는 -2 V이상 -1 V미만이다. 이 때의 비트라인(Rm)의 전위는, 도 3(B)의 전위를 측정하는 수단(11)에 의해 검출할 수 있다. 즉, 비트라인(Rm)의 전위가 -2 V 이상 -1 V 미만이면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, -2 V였다고 추측할 수 있으며, 이로부터, 이 기억셀에 쓰기된 데이터를 알 수 있다.
마찬가지로, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 -3 V, -1 V이면, 비트라인(Rm)의 전위는, 각각 -3 V 이상 -2 V 미만, -1 V 이상 0 V미만이다. 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 0 V이면, 읽기 트랜지스터(RTr(n, m))는 오프 상태를 유지하기 때문에, 비트라인(Rm)의 전위는 0 V로부터 변화하지 않는다. 이와 같이 하여도, 쓰기시의 전하량을 알 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 2에서 설명한 반도체 메모리 장치의 형상이나 제작 방법의 예에 대하여 설명한다. 본 실시형태에서는, 쓰기 트랜지스터(WTr)는 아연과 인듐을 함유하는 산화물 반도체를 이용하고, 읽기 트랜지스터(RTr)로서는 단결정 실리콘 반도체를 이용한다. 이를 위해, 쓰기 트랜지스터(WTr)는 읽기 트랜지스터(RTr) 위에 적층해 마련된다.
즉, 단결정 실리콘 기판상에 마련된 단결정 실리콘 반도체를 이용한 절연 게이트형 트랜지스터를 읽기 트랜지스터(RTr)로 하고, 그 위에, 산화물 반도체를 이용한 트랜지스터를 형성하고, 이를 쓰기 트랜지스터(WTr)로 한다. 또한 본 실시형태는 단결정 실리콘 기판상에 반도체 메모리 장치를 형성하는 예에 대하여 설명하지만, 그 이외의 기판상에 마련하는 것도 가능하다.
도 7에 본 실시형태의 반도체 메모리 장치의 기억셀의 레이아웃 예를 나타낸다. 도 7(A)은 단결정 실리콘 기판상에 마련된 주요한 배선·전극 등을 나타낸다. 기판상에 소자 분리 영역(102)을 형성한다. 기판상에는, 도전성의 재료나 도핑된 실리콘을 이용한 도전성 영역(106a, 106b)를 형성하고, 그 일부는 읽기 트랜지스터(RTr)의 소스, 드레인이 된다. 도전성 영역(106b)의 일부는 바이어스라인이 된다. 도전성 영역(106a, 106b)은 읽기 트랜지스터(RTr)의 읽기 게이트(110)로 분리되어 있다. 도전성 영역(106a)에는 제 1 접속 전극(111)이 마련된다.
도 7(B)은, 도 7(A)의 회로상에 형성되는 산화물 반도체를 이용한 트랜지스터를 중심으로 한 주요한 배선이나 전극 등을 나타낸다. 섬 형상의 산화물 반도체 영역(112)과 제 1 배선(114a, 114b)을 형성한다. 여기에서는, 제 1 배선(114a)은 쓰기 워드라인, 제 1 배선(114b)은 읽기 워드라인이 된다. 제 1 배선(114a)의 일부는 산화물 반도체 영역(112)과 겹쳐서, 쓰기 트랜지스터(WTr)의 게이트 전극이 된다. 또한, 산화물 반도체 영역(112)은, 하층의 읽기 게이트(110)와 접속한다. 제 1 배선(114b)은, 읽기 게이트(110)와의 겹침 부분에서, 커패시터를 형성한다. 또한, 산화물 반도체 영역(112)으로부터 상층(예를 들면, 비트라인)으로의 접속을 위한 제 2 접속 전극(117)이 마련되어 있다.
읽기 게이트(110)로서는, 후에 형성하는 산화물 반도체와 오믹 접촉을 형성하는 재료가 바람직하다. 그러한 재료로서는, 그 일함수(W)가 산화물 반도체의 전자 친화력(φ)(산화물 반도체의 도전대의 하한과 진공 준위 사이의 에너지 차이)과 거의 같던지 작은 재료를 들 수 있다. 즉, W＜φ＋0.3 [전자 볼트]의 관계를 만족하면 좋다. 예를 들면 티탄, 몰리브덴, 질화 티탄 등이다.
도 7(A) 및 도 7(B)를 겹치면, 도 7(C)에 나타내는 것처럼 된다. 여기에서는, 겹침을 알 수 있도록, 의도적으로 조금 어긋나게 겹쳐 있다. 게다가 산화물 반도체를 이용한 트랜지스터상에 형성되는 제 2 배선(118)(비트라인 등)도 도시되어 있다.
또한, 도 7(A) 내지 도 7(C)의 점 A, 점 B는 동일한 위치를 나타내는 것이다. 이러한 소자의 디자인 룰은, 실시자가 적절히 선택할 수 있지만, 집적도를 높인다는 점에서는, 각 트랜지스터의 채널폭을 10 nm 이상 0.1 μm 이하, 채널 길이를 10 nm 이상 0.1 μm 이하로 하면 바람직하다.
이하, 상기 구조의 반도체 메모리 장치의 제작 방법에 대하여 설명한다. 도 8 및 도 9는 도 7의 점 A와 점 B를 연결하는 단면이다. 본 실시형태에서는, 기판으로서 n형의 단결정 실리콘 기판을 이용하지만, p형의 단결정 실리콘 기판에 n형의 웰을 형성하고, 그 위에 본 실시형태의 트랜지스터를 설치하여도 좋다. 이하, 도면의 번호에 따라서 제작 공정을 설명한다.
＜도 8(A)＞
우선, 공지의 반도체 제조 기술을 이용하여, n형의 단결정 실리콘 기판(101)상에, 도 8(A)에 나타내는 바와 같이, 소자 분리 영역(102), p형에 도핑된 실리콘 등으로 이루어지는 도전성 영역(106a, 106b), 제 1 게이트 절연막(103), 더미 게이트(104), 제 1층간절연물(107)을 형성한다. 도 8(A)에서는, 더미 게이트(104)가 2개소 표시되어 있지만, 도 7로부터 분명하듯이, 이들은 하나의 연속적인 것이다.
더미 게이트(104)의 측면에는, 도 8(A)에 나타내는 바와 같이 사이드월을 마련하여도 좋다. 더미 게이트(104)로서는, 다결정 실리콘을 이용하면 좋다. 제 1 게이트 절연막(103)의 두께는 리크 전류를 억제하기 위해서 두께 10 nm 이상인 것이 바람직하다. 또한, 게이트 용량을, 그 후에 형성하는 커패시터의 용량보다 작게 할 목적으로, 제 1 게이트 절연막(103)의 유전체로서 산화 규소 등의 비교적, 유전율이 낮은 재료를 이용하는 것이 바람직하다.
도전성 영역(106a, 106b)에는, 그 표면에 실리사이드 영역(105a, 105b)을 마련하여 도전성을 높이는 구조로 하여도 좋다. 또한, 도 7(A)에 관련하여 설명한 것처럼, 도전성 영역(106b)은 바이어스라인의 일부가 된다.
제 1층간절연물(107)은 단층이라도 좋고 다층이라도 좋으며, 또한 트랜지스터의 채널에 변형을 주기 위한 스트레스 라이너를 포함하여도 괜찮다. 최상층의 막은, 스핀 코팅법에 의해 평탄한 막으로 하면, 그 후의 공정에서 유리하다. 예를 들면 제 1층간절연물(107)로서 플라스마 CVD법에 의한 질화 규소막을 형성하고, 그 위에 스핀 코팅법에 의해 얻어지는 평탄한 산화 실리콘막을 형성한 다층막을 이용하여도 괜찮다.
＜도 8(B)＞
제 1층간절연물(107)의 표면이 충분히 평탄한 경우에는, 드라이 에칭법에 의해, 제 1층간절연물(107)을 에칭하고, 더미 게이트(104)의 표면이 나타난 시점에서 드라이 에칭을 그만둔다. 드라이 에칭법 대신에 화확적 기계적 연마(CMP) 법을 이용하여도 괜찮고, 최초로 CMP법으로 제 1층간절연물(107)의 표면을 평탄하게 한 후, 드라이 에칭법으로 한층 더 에칭을 진행시켜도 괜찮다. 혹은 반대로, 드라이 에칭법으로 어느 정도 층간절연물을 에칭 한 후, CMP법으로 평탄화 처리하여도 괜찮다. 이리하여, 평탄한 표면을 갖는 제 1층간절연물(107a)을 얻는다.
＜도 8(C)＞
다음으로, 더미 게이트(104)를 선택적으로 에칭하여 개구부(108)를 형성한다. 더미 게이트(104)의 재료로서 다결정 실리콘을 사용하고 있는 경우에는, 2 내지 40%, 바람직하게는 20 내지 25%의 TMAH(수산화 테트라 메틸 암모늄)를 이용하면 좋다. 또한, 평탄한 표면을 갖는 제 1층간절연물(107a)에, 실리사이드 영역(105a)에 이르는 개구부(109)도 형성한다.
＜도 8(D)＞
단층 혹은 다층의 도전성 재료의 막을 퇴적한다. 도전성 재료로서는, 후에 형성하는 산화물 반도체와 오믹 접촉을 형성하는 재료가 바람직하다. 또한, 이 도전막은, 읽기 트랜지스터(여기에서는 P채널형)의 게이트 전극이기도 하므로, 그 스레숄드를 결정하는데 있어서도, 일함수 등의 물성치가 적절한 것이 바람직하다. 1개의 재료로, 이들 2개의 요건을 만족시킬 수 없는 경우는 다층의 막으로 하여, 각각의 조건을 만족하도록 하면 좋다. 예를 들면 도전성 재료로서 질화 티탄과 질화 탄탈륨의 다층막을 이용하면 좋다.
다음으로, 도전성 재료의 막을 CMP법으로 평탄화하면서 에칭한다. 이 작업은, 평탄한 표면을 갖는 제 1층간절연물(107a)이 나타난 시점에서 정지하면 좋다. 이리하여, 도 8(D)에 나타내는 바와 같이, 읽기 트랜지스터의 읽기 게이트(110), 제 1 접속 전극(111)이 형성된다. 그 후, 평탄한 표면을 갖는 제 1층간절연물(107a)의 표면 부근에 포함되는 수소를 저감시키기 위해서, 불소를 포함한 플라스마에 의한 표면 처리를 행한다. 평탄한 표면을 갖는 제 1층간절연물(107a)의 수소 농도가 충분히 낮으면, 그 처리는 필요없다. 평탄한 표면을 갖는 제 1층간절연물(107a)의 표면으로부터 100 nm의 영역에서의 수소 농도는 1×1018 cm-3 미만, 바람직하게는 1×1016 cm-3 미만으로 하면 좋다.
＜도 9(A)＞
두께 3 내지 30 nm의 산화물 반도체막을 스퍼터법에 의해 형성한다. 산화물 반도체막의 제작 방법은 스퍼터법 이외라도 좋다. 산화물 반도체는 갈륨과 인듐을 포함하는 것이 바람직하다. 반도체 메모리 장치의 신뢰성을 높이기 위해서는, 산화물 반도체막중의 수소 농도는, 1×1018 cm-3 미만, 바람직하게는 1×1016 cm-3 미만으로 하면 좋다.
이 산화물 반도체막을 에칭하여 섬 형상의 산화물 반도체 영역(112)을 형성한다. 반도체 특성을 개선하기 위해 산화물 반도체 영역(112)에 열처리를 실시하여도 괜찮다. 이리하여, 읽기 게이트(110)와 산화물 반도체 영역(112) 및 제 1 접속 전극(111)과 산화물 반도체 영역(112)이 접촉하는 구조를 얻을 수 있다.
그 후, 제 2 게이트 절연막(113)을 스퍼터법 등의 공지의 성막 방법으로 형성한다. 리크 전류를 줄이는 목적으로부터, 제 2 게이트 절연막(113)의 두께는 10 nm 이상이 바람직하고, 또한, 게이트 절연막중의 수소 농도는, 1×10-18 cm-3 미만, 바람직하게는 1×1016 cm-3 미만으로 하면 좋다.
게이트 절연막으로서는, 산화 규소, 산화 알류미늄, 산화 하프늄, 산화 란타늄, 질화 알루미늄 등을 이용하면 좋다. 이러한 단층막 뿐만 아니라 다층막을 이용하여도 괜찮다. 제 2 게이트 절연막(113)은, 읽기 게이트(110)와 제 1 배선(114b)으로 형성되는 커패시터의 유전체이기도 하며, 커패시터의 용량을 읽기 트랜지스터의 게이트 용량보다 크게 하기 위해서, 비유전률이 10 이상인 재료를 이용하는 것이 바람직하다. 게이트 절연막형성 후에도 산화물 반도체 영역(112)의 특성을 개선하기 위해 열처리를 하여도 괜찮다.
＜도 9(B)＞
도전성 재료에 의해 제 1 배선(114a)(쓰기 워드라인)과 제 1 배선(114b)(읽기 워드라인)을 형성한다. 제 1 배선(114a)의 일부는 산화물 반도체를 이용한 트랜지스터의 게이트 전극이 된다. 제 1 배선(114a, 114b)의 재료로서는, 그 일함수가 산화물 반도체의 전자 친화력보다 0.5 전자 볼트 이상 높은 재료가 바람직하다. 예를 들면 텅스텐, 금, 백금, p형 실리콘 등이다.
읽기 게이트(110)와 제 1 배선(114b)의 사이에는, 제 2 게이트 절연막(113)을 유전체로 하는 커패시터가 형성된다. 이 커패시터의 용량은 읽기 게이트(110)과 제 1 배선(114b)의 겹침으로 정의되지만, 그 겹친 부분의 면적은 100 nm2 이상 0.01 μm2 이하로 하는 것이 바람직하다.
도 9(B)에서는, 제 1 접속 전극(111)의 일단과 쓰기 트랜지스터의 게이트 전극인 제 1 배선(114a)의 일단, 및 읽기 게이트(110)의 일단과 제 1 배선(114a)의 타단이 정확히 일치하듯이 도시되어 있다. 그렇지만, 실제로는, 마스크 맞춤의 정밀도에 의해, 제 1 배선(114a)은, 도면보다 좌측(제 1 접속 전극(111)측) 혹은 우측(읽기 게이트(110)측)으로 어긋나는 경우가 있다. 그 경우, 어긋난 쪽과 반대측에서는, 제 1 배선(114a)과, 제 1 접속 전극(111) 혹은 읽기 게이트(110)의 어느 한쪽의 전극의 사이가 오프셋(offset) 상태가 되기 때문에, 온 상태에서의 트랜지스터의 저항이 높아진다.
이를 방지하려면, 제 1 배선(114a)의 폭을 크게 하여, 조금의 어긋남이라도 겹치도록 하는 방법이 생각되지만, 제 1 배선(114a)과 제 1 접속 전극(111)이나 읽기 게이트(110)와의 기생 용량이 생기므로, 고속의 동작을 행하기에는 불리하다. 또한, 배선의 폭을 크게 하는 것은 디자인 룰의 축소에도 반한다.
이러한 문제를 해결하기 위해서는, 산화물 반도체 영역에 제 1 배선(114a)을 마스크로서 자기 정합적으로 n형의 영역을 형성하면 좋다. 이를 위해, 공지의 이온 주입법을 이용하여, 산화물 반도체보다 산화되기 쉬운 원소의 이온을 주입한다. 그러한 원소로서는, 티탄, 아연, 마그네슘, 실리콘, 인, 붕소 등을 들 수 있다. 일반적으로, 붕소나 인은 종래의 반도체 프로세스에서 사용되고 있기 때문에 이용하기 쉽고, 특히, 상기와 같이 얇은 제 2 게이트 절연막(113), 산화물 반도체 영역(112)에 주입하려면, 붕소보다 원자량의 큰 인이 바람직하다.
이러한 이온에는 수소가 가능한 한 포함되지 않게 하는 것이 바람직하다. 이온중의 수소의 농도는 바람직하게는 0.1%이하로 한다. 수소는 산화물 반도체의 도너가 되는 것이 알려져 있지만, 이온중에 수소가 포함되어 있으면, 산화물 반도체에 주입된 수소가 산화물 반도체중을 이동해, 소자의 신뢰성을 저하시킨다.
산화물 반도체에서는, 주입된 이온이 산소와 결합하기 때문에, 산소 결손이 생겨서, n형의 도전성을 나타내게 된다. 실리콘 반도체와 다른 점은, 실리콘 반도체에서는 이온 주입후에, 결정성을 회복하기 위해서 열처리가 필요하지만, 많은 산화물 반도체에서는, 그러한 열처리를 행하지 않아도 높은 도전성을 얻을 수 있는 것에 있다.
이리하여, 산화물 반도체 영역(112) 중에 n형의 도전성을 나타내는 영역(115a 및 115b)이 형성된다. 이러한 영역의 캐리어(전자) 농도가 1×10-19 cm- 3이상이 되도록 이온 주입 조건을 설정하는 것이 바람직하다. 이상으로, 기본적인 소자 구조는 완성된다.
＜도 9(C)＞
그 후, 단층 혹은 다층의 박막으로 이루어지는 제 2 층간절연물(116)을 형성한다. 그리고, 그 표면을 평탄화하여, n형의 도전성을 나타내는 영역(115a)에 이르는 컨택트홀을 형성하고, 제 2 접속 전극(117)을 매립한다. 그 후, 제 2 배선(118)(비트라인)을 형성한다. 동일한 배선을, 제 1 배선(114a, 114b)과 평행하게 형성하여도 좋다. 이리하여, 도 9(C)에 나타내는 바와 같이, 쓰기 트랜지스터(119), 읽기 트랜지스터(120), 커패시터(121)를 갖는 반도체 메모리 장치의 기억셀이 제작된다.
(실시형태 4)
본 실시형태에서는, 도 5에 나타낸 반도체 메모리 장치의 예에 대하여, 도 10을 이용하여 설명한다. 본 실시형태에서는, 쓰기 트랜지스터(WTr)는, 갈륨과 인듐을 함유하는 산화물 반도체를 이용하고, 읽기 트랜지스터(RTr)로서는 단결정 실리콘 반도체를 이용한다. 이를 위해, 쓰기 트랜지스터(WTr)는 읽기 트랜지스터(RTr) 위에 적층하여 마련된다.
즉, 단결정 실리콘 기판상에 마련된 단결정 실리콘 반도체를 이용한 절연 게이트형 트랜지스터를 읽기 트랜지스터(RTr)로 하고, 그 위에, 산화물 반도체를 이용한 트랜지스터를 형성하고, 이를 쓰기 트랜지스터(WTr)로 한다. 또한 본 실시형태에서는, 읽기 트랜지스터(RTr)로서 단결정 실리콘 반도체를 이용하는 예에 대하여 설명하지만, 그 이외의 반도체를 이용하는 것도 가능하다.
도 10에 본 실시형태의 반도체 메모리 장치의 기억셀의 레이아웃예를 나타낸다. 도 10(A)는 단결정 실리콘 기판상에 마련된 주요한 배선·전극 등을 나타낸다. 도 10(A)에 있어서 점선으로 둘러싸인 영역(200a 및 200b)은, 각각 1개의 기억셀이 점유하는 영역을 나타낸다. 예를 들면 영역(200a)은, 도 5의 제 (2n-1)행 제 m열의 기억셀이 점유하는 영역에 상당하며, 영역(200b)은 도 5의 제 2n행 제 m열의 기억셀이 점유하는 영역에 상당한다.
기판상에는 소자 분리 영역(202)이 형성된다. 또한, 기판상에는, 도전성의 재료나 도핑된 실리콘을 이용하여 도전성 영역(206a, 206b)을 형성한다. 그 일부는 읽기 트랜지스터(RTr)의 드레인, 소스가 된다. 도전성 영역(206a)으로부터 계속되는 배선은 바이어스라인(··, Sn, Sn＋1, ··)이 된다. 도전성 영역(206a, 206b)은 읽기 게이트(210)로 분리되어 있다. 도전성 영역(206b)에는 제 1 접속 전극(211)이 마련되어 상층의 회로와 접속한다.
도 10(B)은, 도 10(A)의 회로상에 형성되는 산화물 반도체를 이용한 트랜지스터를 중심으로 한 주요한 배선이나 전극 등을 나타낸다. 섬 형상의 산화물 반도체 영역(212)과 도전성 재료에 의해 제 1 배선(214)이 형성된다. 제 1 배선(214)은, 예를 들면 쓰기 워드라인(··, Q2n-1, Q2n, Q2n＋1, ··), 읽기 워드라인(··, P2n-1, P2n, P2n＋1, ··)이 된다.
쓰기 워드라인의 일부는 산화물 반도체 영역(212)과 겹쳐, 쓰기 트랜지스터(WTr)의 게이트 전극이 된다. 또한, 산화물 반도체 영역(212)은, 하층의 읽기 게이트(210)와 접속한다. 읽기 워드라인은, 읽기 게이트(210)와의 겹치는 부분에서 커패시터를 형성한다.
산화물 반도체 영역(212)은, 제 1 접속 전극(211)에 의해 읽기 트랜지스터(RTr)의 소스(도전성 영역(206b))와 접속한다. 또한, 산화물 반도체 영역(212)으로부터 상층(비트라인)으로의 접속을 위한 제 2 접속 전극(217)이 마련되어 있다. 제 2 접속 전극(217)은, 하층과 산화물 반도체 영역(212)을 연결하는 제 1 접속 전극(211)과 동일 위치에 마련하면, 기억셀의 면적을 축소하는데 바람직하다.
도 10(A) 및 도 10(B)를 겹치면, 도 10(C)에 나타내는 바와 같이 된다. 여기에서는, 겹침을 알 수 있도록, 의도적으로 조금 어긋나게 하여 겹쳐져 있다. 게다가 산화물 반도체를 이용한 트랜지스터 상에 형성되는 도전성 재료를 이용한 제 2 배선(218)도 도시되어 있다. 제 2 배선(218)은, 비트라인(··, Rm-1, Rm, Rm＋1, ··)이 되며, 제 2 접속 전극(217)에서, 산화물 반도체 영역(212)에 접속한다.
이상과 같은 구조의 반도체 메모리 장치의 제작에는, 실시형태 3에서 나타낸 방법을 이용하면 좋다.
(실시형태 5)
본 실시형태에서는, 실시형태 1과는 다른 방법으로, 도 1(A) 및 도 1(B)에 나타내는 반도체 메모리 회로를 동작시키는 예에 대하여, 도 11을 이용하여 설명한다. 또한 전위로서 이하에 구체적인 수치를 들지만, 그것은, 본 발명의 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 커패시터 등의 다양한 특성에 따라서, 혹은 실시자의 형편에 따라서 변경된다.
여기에서는, 쓰기 트랜지스터(WTr(n, m))는 N채널형, 읽기 트랜지스터(RTr(n, m))를 P채널형으로 한다. 쓰기 트랜지스터(WTr(n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 높아지면 온이 된다고 하고, 그 이외는 오프라고 한다. 또한, 읽기 트랜지스터(RTr(n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 낮아지면 온이 된다고 하고, 그 이외는 오프라고 한다.
또한, 읽기 트랜지스터(RTr(n, m))의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C(n, m))의 용량에 비해 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr(n, m))의 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 기생 용량, 그 외 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다.
또한, 도 11에서는, 온 상태인 트랜지스터는 기호에 원 표시를, 오프 상태인 트랜지스터는 기호에 ×표를 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 별도로 도면 중에 기재하는 일도 있다.
＜도 11(A)＞(제 n행으로의 쓰기)
쓰기시에는, 도 11(A)에 나타내는 바와 같이, 읽기 워드라인(Pn)과 바이어스라인(Sn)의 전위를 0 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다. 그리고, 쓰기 워드라인(Qn)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(n, m))가 온이 되어, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 0 V 이상이며, 읽기 트랜지스터(RTr(n, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(n, m))의 드레인(즉, 바이어스라인(Sn))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 소스나 드레인의 전위와 같던지 높기 때문에, 읽기 트랜지스터(RTr(n, m))는 오프 상태다. 이와 같이 하여, 데이터를 쓰기할 수가 있다.
＜도 11(B)＞(제 n행 이외의 행으로의 쓰기)
다음으로, 제 n행 이외의 행의 쓰기를 행하는 경우에는, 도 11(B)에 나타내는 바와 같이, 쓰기 워드라인(Qn)의 전위를 0 V로 한다. 또한, 읽기 워드라인(Pn)의 전위를 ＋3 V, 바이어스라인(Sn)의 전위를 0 V로 한다. 한편, 비트라인(Rm)의 전위는, 쓰기가 행해지는 행에 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취한다.
쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는, 읽기 워드라인(Pn)과 커패시터(C(n, m))를 통하여 접속하고 있기 때문에, 읽기 워드라인(Pn)의 전위의 변동(즉, 도 11(A)의 0 V로부터 도 11(B)의 ＋3 V으로의 상승)에 의해, 3 V 상승한다. 즉, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 값이 된다.
또한, 이 상태에서는, 쓰기 트랜지스터(WTr(n, m))의 소스(비트라인(Rm))의 전위(0 ~ ＋3 V)나 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위(＋3 ~ ＋6 V)보다, 쓰기 트랜지스터(WTr(n, m))의 게이트의 전위가 낮기 때문에, 쓰기 트랜지스터(WTr(n, m))는 오프가 된다.
게다가, 읽기 트랜지스터(RTr(n, m))의 소스(비트라인(Rm))의 전위(0 ~ ＋3 V)나 읽기 트랜지스터(RTr(n, m))의 드레인(바이어스라인(Sn))의 전위(0 V)보다, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 높기 때문에, 읽기 트랜지스터(RTr(n, m))는 오프가 된다.
＜도 11(C)＞(읽기)
다음으로, 읽기에 대하여 설명한다. 도 11(C)에 나타내는 바와 같이, 쓰기 워드라인(Qn)의 전위를 0 V로 한다. 또한, 읽기 워드라인(Pn), 바이어스라인(Sn)의 전위를 ＋3 V로 한다. 이 상태에서는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 것이 되고, 비트라인(Rm)의 전위가 0 V 이상 ＋3 V 이하에 있으면, 쓰기 트랜지스터(WTr(n, m)), 읽기 트랜지스터(RTr(n, m)) 모두 오프다. 즉, 읽기되지 않는 행에 대해서는, 이와 같이 하여 쓰기 트랜지스터, 읽기 트랜지스터를 오프로 한다.
＜도 11(D)＞(읽기)
한편, 읽기하는 행에 대해서는, 바이어스라인(Sn)의 전위를 ＋3볼트보다 크게 한다. 예를 들면 도 11(D)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 ＋4 V 일 때, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 ＋3 V이면, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
미리, 비트라인의 전위를 ＋3 V로 해두면, 비트라인(Rm)에 전류가 흐르므로, 이를 검지 함으로써, 읽기 트랜지스터(RTr(n, m))가 온 상태인 것을 알 수 있다. 혹은, 비트라인(Rm)의 종단이 커패시터라면, 바이어스라인(Sn)의 전위에 가까워지므로, 역시 읽기 트랜지스터(RTr(n, m))가 온 상태인 것을 알 수 있다.
＜도 11(E)＞(읽기)
마찬가지로 도 11(E)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 ＋5 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 ＋3 V와 ＋4 V라면, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
＜도 11(F)＞(읽기)
또한, 도 11(F)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 ＋6 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 ＋3 V와 ＋4 V와 ＋5 V라면, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
바이어스라인(Sn)의 전위를 ＋6 V로 하여도, 읽기 트랜지스터(RTr(n, m))가 오프인 상태라면, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위(=읽기 트랜지스터(RTr(n, m))의 게이트의 전위)는 ＋6 V였다고 추측할 수 있다.
이와 같이 하여 4 단계의 데이터(2 비트)를 쓰기·읽기할 수 있다. 물론, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다. 본 실시형태에서는, 상기 설명과 같이, 쓰기 및 읽기에서, 양의 전위만을 이용하여 행할 수가 있다.
상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다. 읽기 트랜지스터(RTr(n, m))의 게이트 용량은, 온 상태와 오프 상태에서 크게 변동하므로, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위가 그 영향을 받는다. 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 커패시터(C(n, m))의 용량에 대한 비율이 클수록 그 영향이 크기 때문에, 바람직하게는 커패시터(C(n, m))의 용량은 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 2배 이상으로 하면 좋다.
(실시형태 6)
본 실시형태에서는, 도 5에 나타내는 반도체 메모리 회로를 동작시키는 예에 대하여, 도 12 및 도 13을 이용하여 설명한다. 여기에서는, 쓰기 트랜지스터(WTr(2n-1, m)) 및 (WTr(2n, m))는 N채널형, 읽기 트랜지스터(RTr(2n-1, m)) 및(RTr(2n, m))는 P채널형으로 한다.
쓰기 트랜지스터(WTr(2n-1, m), WTr(2n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 높아지면 온이 된다고 하고, 그 이외는 오프라고 한다. 또한, 읽기 트랜지스터(RTr(2n-1, m), RTr(2n, m))는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 낮아지면 온이 된다고 하고, 그 이외는 오프라고 한다.
또한, 읽기 트랜지스터(RTr(2n-1, m), RTr(2n, m))의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C(n, m))의 용량에 비해 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr(2n-1, m), WTr(2n, m))의 기생 용량이나 읽기 트랜지스터(RTr(2n-1, m), RTr(2n, m))의 기생 용량, 그 외, 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다.
또한, 도 12 및 도 13에서는, 온 상태인 트랜지스터는 기호에 원 표시를, 오프 상태인 트랜지스터는 기호에 ×표를 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 별도로 기재하는 일도 있다.
＜도 12(A)＞(제 (2n-1)행으로의 쓰기)
제(2n-1)행으로의 쓰기시에는, 도 12(A)에 나타내는 바와 같이, 읽기 워드라인(P2n-1), 쓰기 워드라인(Q2n), 바이어스라인(Sn)의 전위를 0 V로 한다. 읽기 워드라인(P2n)의 전위는 ＋3 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다. 또한 이 때의 쓰기 트랜지스터(WTr(2n, m))의 드레인의 전위는 ＋3 V로 한다.
그리고, 쓰기 워드라인(Q2n-1)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(2n-1, m))가 온이 되고, 쓰기 트랜지스터(WTr(2n-1, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(2n-1, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(2n-1, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(2n-1, m))의 게이트의 전위는 0 V 이상이며, 읽기 트랜지스터(RTr(2n-1, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(2n-1, m))의 드레인(즉, 바이어스라인(Sn))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(2n-1, m))의 게이트의 전위는, 소스나 드레인의 전위와 같던지 높기 때문에, 읽기 트랜지스터(RTr(2n-1, m))는 오프 상태다.
게다가 쓰기 트랜지스터(WTr(2n, m))의 게이트의 전위(0 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 V 이상 ＋3 V 이하)나 드레인의 전위(＋3 V)보다 낮기 때문에, 쓰기 트랜지스터(WTr(2n, m))는 오프 상태다. 또한, 읽기 트랜지스터(RTr(2n, m))의 게이트(즉, 쓰기 트랜지스터(WTr(2n, m))의 드레인)의 전위(＋3 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 V 이상 ＋3 V 이하)나 드레인의 전위(0 V)보다 높기 때문에, 역시 오프 상태다. 이와 같이 하여, 제 (2n-1)행의 기억셀에 데이터를 쓰기할 수가 있다.
＜도 12(B)＞(제 2n행으로의 쓰기)
다음으로, 제 2n행의 쓰기를 행하는 경우에는, 도 12(B)에 나타내는 바와 같이, 쓰기 워드라인(Q2n-1) 및 읽기 워드라인(P2n)의 전위를 0 V로 한다. 또한, 읽기 워드라인(P2n-1)의 전위를 ＋3 V, 바이어스라인(Sn)의 전위를 0 V로 한다. 한편, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취한다.
쓰기 트랜지스터(WTr(2n-1, m))의 드레인의 전위는, 읽기 워드라인(P2n-1)과 커패시터(C(2n-1, m))를 통하여 접속하고 있기 때문에, 읽기 워드라인(P2n-1)의 전위의 변동(즉, 도 12(A)의 0 V로부터 도 12(B)의 ＋3 V로의 상승)에 의해 3 V 상승한다. 즉, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 값이 된다.
그리고, 쓰기 워드라인(Q2n)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(2n, m))가 온이 되어, 쓰기 트랜지스터(WTr(2n, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(2n, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위는 0 V 이상이며, 읽기 트랜지스터(RTr(2n, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(2n, m))의 드레인(즉, 바이어스라인(Sn))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(2n-1, m))의 게이트의 전위는, 소스나 드레인의 전위와 같던지 높기 때문에, 읽기 트랜지스터(RTr(2n, m))는 오프 상태다. 또한, 쓰기 트랜지스터(WTr(2n-1, m)), 읽기 트랜지스터(RTr(2n-1, m))도 오프 상태다. 이와 같이 하여, 제 2n행의 기억셀에 데이터를 쓰기할 수가 있다.
＜도 12(C)＞(다른 행으로의 쓰기)
다음으로, 상기 이외의 행의 쓰기를 행하는 경우에는, 도 12(C)에 나타내는 바와 같이, 쓰기 워드라인(Q2n-1, Q2n)의 전위를 0 V로 한다. 또한, 읽기 워드라인(P2n-1, P2n)의 전위를 ＋3 V, 바이어스라인(Sn)의 전위를 0 V로 한다. 한편, 비트라인(Rm)의 전위는, 쓰기가 행해지는 행에 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취한다.
쓰기 트랜지스터(WTr(2n, m))의 드레인의 전위는, 읽기 워드라인(P2n)과 커패시터(C(2n, m))를 통하여 접속하고 있기 때문에, 읽기 워드라인(P2n)의 전위의 변동(즉, 도 12(B)의 0 V로부터 도 12(C)의 ＋3 V으로의 상승)에 의해 3 V 상승한다. 즉, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 값이 된다. 쓰기 트랜지스터(WTr(2n-1, m))의 드레인의 전위도 이와 같이 ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 값이 된다.
또한, 이 상태에서는, 쓰기 트랜지스터(WTr(2n-1, m) 및 WTr(2n, m))의 소스(비트라인(Rm))의 전위(0 ~ ＋3 V)나 쓰기 트랜지스터(WTr(2n-1, m) 및 WTr(2n, m))의 드레인의 전위(＋3 ~ ＋6 V)보다, 쓰기 트랜지스터(WTr(2n-1, m)) 및 쓰기 트랜지스터(WTr(2n, m))의 게이트의 전위(0 V)가 낮기 때문에, 쓰기 트랜지스터(WTr(2n-1, m) 및 WTr(2n, m))는 오프가 된다.
게다가 읽기 트랜지스터(RTr(2n-1, m) 및 RTr(2n, m))의 소스(비트라인(Rm))의 전위(0 ~ ＋3 V)나 읽기 트랜지스터(RTr(2n-1, m) 및 RTr(2n, m))의 드레인((바이어스라인(Sn))의 전위(0 V))보다, 읽기 트랜지스터(RTr(2n-1, m) 및 RTr(2n, m))의 게이트의 전위(＋3 ~ ＋6 V)가 높기 때문에, 읽기 트랜지스터(RTr(2n-1, m)) 및 읽기 트랜지스터(RTr(2n, m))는 오프가 된다.
＜도 13(A)＞(읽기)
다음으로, 읽기에 대하여 설명한다. 도 13(A)에 나타내는 바와 같이, 읽기 워드라인(P2n-1, P2n)의 전위를 0 V, 쓰기 워드라인(Q2n-1, Q2n), 바이어스라인(Sn)의 전위를 -3 V로 한다. 이 상태에서는, 읽기 트랜지스터(RTr(2n-1, m), RTr(2n, m))의 게이트의 전위는, 쓰기된 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V 중의 어느 것이 된다.
비트라인(Rm)의 전위가 -3 V 이상 0 V 이하이면, 쓰기 트랜지스터(WTr(2n-1, m), WTr(2n, m)), 읽기 트랜지스터(RTr(2n-1, m), RTr(2n, m)) 모두 오프다. 즉, 읽기되지 않는 행에 대해서는, 이와 같이 하여, 해당 행의 트랜지스터를 오프로 한다.
＜도 13(B)＞(제 2n행의 읽기[1])
다음으로, 읽기 워드라인(P2n)의 전위를 -3 V, 비트라인(Rm)의 전위를 -3 V로 한다. 그 결과, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위는, 쓰기된 데이터에 따라서, -3 V, -2 V, -1 V, 0 V 중의 어느 것이 된다. 이 상태에서는, 쓰기 트랜지스터(WTr(2n, m)), 읽기 트랜지스터(RTr(2n, m)) 모두 오프다. 그렇지만, 바이어스라인(Sn)의 전위를 변동시키면, 읽기 트랜지스터(RTr(2n, m))를 온 상태로 할 수도 있다. 예를 들면 도 13(B)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 -2 V가 되면, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위가 -3 V인 경우에는, 읽기 트랜지스터(RTr(2n, m))는 온이 된다.
＜도 13(C)＞(제 2n행의 읽기[2])
마찬가지로 도 13(C)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 -1 V가 되면, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위가 -3 V와 -2 V인 경우에는, 읽기 트랜지스터(RTr(2n, m))는 온이 된다.
＜도 13(D)＞(제 2n행의 읽기[3])
또한, 도 13(D)에 나타내는 바와 같이, 바이어스라인(Sn)의 전위가 0 V가 되면, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위가 -3 V와 -2 V와 -1 V인 경우에는, 읽기 트랜지스터(RTr(2n, m))는 온이 된다.
바이어스라인(Sn)의 전위를 0 V로 하여도, 읽기 트랜지스터(RTr(2n, m))가 오프인 상태이면, 읽기 트랜지스터(RTr(2n, m))의 게이트의 전위는 0 V였다고 추측할 수 있다.
마찬가지로 제 (2n-1)행의 기억셀의 데이터도 읽어낼 수가 있다. 이상의 예에서는, 4 단계의 데이터(2 비트)를 쓰기·읽기의 예를 나타냈지만, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다. 상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다.
(실시형태 7)
본 실시형태에서는, 도 6(A) 및 도 6(B)에 나타내는 반도체 메모리 회로를 동작시키는 예에 대하여, 도 14 및 도 15를 이용하여 설명한다. 또한 전위로서 이하에 구체적인 수치를 들지만, 그것은, 본 발명의 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 커패시터의 다양한 특성에 따라서, 혹은 실시자의 형편에 따라서 변경된다.
여기에서는, 쓰기 트랜지스터(WTr)를 N채널형, 읽기 트랜지스터(RTr)를 P채널형으로 한다. 쓰기 트랜지스터(WTr)는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 전위가 높아지면 온이 된다고 하고, 그 이외는 오프라고 한다. 또한, 읽기 트랜지스터(RTr)는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 낮아지면 온이 된다고 하고, 그 이외는 오프라고 한다.
또한, 읽기 트랜지스터(RTr)의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C)의 용량에 비해 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr)의 기생 용량이나 읽기 트랜지스터(RTr)의 기생 용량, 그 외, 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다.
또한, 도 14 및 도 15에서는, 온 상태인 트랜지스터는 기호에 원 표시를, 오프 상태인 트랜지스터는 기호에 ×표를 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 별도로 기재한다. 이하의 설명에서는, 제 (n-1)행 제 m열의 기억셀과 제 n행 제 m열의 기억셀에 주목하여 설명한다.
＜도 14(A)＞(제 (n-1)행으로의 쓰기)
제(n-1)행의 기억셀에의 쓰기시에는, 도 14(A)에 나타내는 바와 같이, 읽기 워드라인(Pn-1)과 쓰기 워드라인(Qn, Qn＋1)의 전위를 0 V, 읽기 워드라인(Pn)과 (Pn＋1)의 전위를 ＋4 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다. 또한, 쓰기 트랜지스터(WTr(n, m))의 드레인(즉, 읽기 트랜지스터(RTr(n, m))의 게이트)의 전위는, 당초, ＋4 V 이상 ＋7 V 이하였다라고 한다.
그리고, 쓰기 워드라인(Qn-1)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(n-1, m))가 온이 되어, 쓰기 트랜지스터(WTr(n-1, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(n-1, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위는, 읽기 트랜지스터(RTr(n-1, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(n-1, m))의 드레인(즉, 쓰기 워드라인(Qn))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위는, 소스나 드레인의 전위와 같던지 높기 때문에, 읽기 트랜지스터(RTr(n-1, m))는 오프 상태다.
또한 쓰기 트랜지스터(WTr(n, m))의 게이트의 전위(0 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(＋4 ~ ＋7 V)과 같던지 낮기 때문에 쓰기 트랜지스터(WTr(n, m))는 오프 상태이며, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(＋4 ~ ＋7 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(즉, 쓰기 워드라인((Qn)＋1))의 전위(0 V)보다 높기 때문에 읽기 트랜지스터(RTr(n, m))도 오프 상태다. 이와 같이 하여, 제 (n-1)행의 기억셀에 데이터를 쓰기할 수가 있다.
＜도 14(B)＞(제 n행으로의 쓰기)
제 n행의 기억셀에의 쓰기시에는, 도 14(B)에 나타내는 바와 같이, 읽기 워드라인(Pn)과 쓰기 워드라인(Qn-1, Qn＋1)의 전위를 0 V, 읽기 워드라인(Pn-1)과 (Pn＋1)의 전위를 ＋4 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다.
읽기 워드라인(Pn-1)의 전위가 4 V상승했기 때문에, 읽기 트랜지스터(RTr(n-1, m))의 게이트(즉, 쓰기 트랜지스터(WTr(n-1, m))의 드레인)의 전위도 이와 같이 상승하여, ＋4 V 이상 ＋7 V 이하가 된다.
그리고, 쓰기 워드라인(Qn)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr(n, m))가 온이 되어, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는 쓰기 트랜지스터의 소스(즉, 비트라인(Rm))의 전위에 가까워진다. 여기에서는, 비트라인(Rm)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위와 동일하다. 즉, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는, 읽기 트랜지스터(RTr(n, m))의 소스(즉, 비트라인(Rm))의 전위와 같다.
또한, 읽기 트랜지스터(RTr(n, m))의 드레인(즉, 쓰기 워드라인((Qn)＋1))의 전위는 0 V다. 따라서, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(비트라인(Rm)의 전위)는, 소스나 드레인의 전위와 같던지 높기 때문에, 읽기 트랜지스터(RTr(n, m))는 오프 상태다.
또한 쓰기 트랜지스터(WTr(n-1, m))의 게이트의 전위(0 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(＋4 ~ ＋7 V)과 같던지 낮기 때문에 쓰기 트랜지스터(WTr(n-1, m))는 오프 상태이며, 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위(＋4 ~ ＋7 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(즉, 쓰기 워드라인(Qn))의 전위(＋4 V)와 같던지 높기 때문에 오프 상태다. 이와 같이 하여, 제 n행의 기억셀에 데이터를 쓰기할 수가 있다.
＜도 14(C)＞(제 (n＋1)행으로의 쓰기)
제(n＋1)행의 기억셀에의 쓰기시에는, 도 14(C)에 나타내는 바와 같이, 읽기 워드라인(Pn＋1)과 쓰기 워드라인(Qn-1, Qn)의 전위를 0 V, 읽기 워드라인(Pn-1)과 (Pn)의 전위를 ＋4 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다.
읽기 워드라인(Pn)의 전위가 4 V상승했기 때문에, 읽기 트랜지스터(RTr(n, m))의 게이트(즉, 쓰기 트랜지스터(WTr(n, m))의 드레인)의 전위도 이와 같이 상승하여, ＋4 V 이상 ＋7 V 이하가 된다.
그리고, 쓰기 워드라인((Qn)＋1)의 전위를 ＋4 V와 함으로써, 제 (n＋1)행의 기억셀에 데이터를 쓰기할 수 있다.
이 단계에서는 쓰기 트랜지스터(WTr(n, m))의 게이트의 전위(0 V)는, 그 드레인의 전위(＋4 ~ ＋7 V)나 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V)와 동일하던지 낮기 때문에, 쓰기 트랜지스터(WTr(n, m))는 오프 상태다.
또한, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(＋4 ~ ＋7 V)는 그 드레인(즉, 쓰기 워드라인((Qn)＋1))의 전위(＋4 V)나 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V)와 동일하던지 높기 때문에 읽기 트랜지스터(RTr(n, m))도 오프 상태다.
게다가 쓰기 트랜지스터(WTr(n-1, m))의 게이트의 전위(0 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(＋4 ~ ＋7 V)과 같던지 낮기 때문에 쓰기 트랜지스터(WTr(n-1, m))는 오프 상태이며, 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위(＋4 ~ ＋7 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(즉, 쓰기 워드라인(Qn))의 전위(0 V)보다 높기 때문에 오프 상태다. 이와 같이 하여, 제 (n＋1)행의 기억셀에 데이터를 쓰기할 수가 있다.
＜도 14(D)＞(그 외의 행으로의 쓰기)
상기 이외의 행의 기억셀에의 쓰기시에는, 도 14(D)에 나타내는 바와 같이, 쓰기 워드라인(Qn-1, Qn, Qn＋1)의 전위를 0 V, 읽기 워드라인(Pn-1, Pn, Pn＋1)의 전위를 ＋4 V로 한다. 또한, 비트라인(Rm)의 전위는, 쓰기가 행해지는 행에 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다.
이 상태에서는 쓰기 트랜지스터(WTr(n, m))의 게이트의 전위(0 V)는, 그 드레인의 전위(＋4 ~ ＋7 V)나 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V)와 동일하던지 낮기 때문에, 쓰기 트랜지스터(WTr(n, m))는 오프 상태다.
또한, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위(＋4 ~ ＋7 V)는 그 드레인(즉, 쓰기 워드라인((Qn)＋1))의 전위(0 V)나 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V)보다 높기 때문에 읽기 트랜지스터(RTr(n, m))도 오프 상태다.
게다가 쓰기 트랜지스터(WTr(n-1, m))의 게이트의 전위(0 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(＋4 ~ ＋7 V)과 같던지 낮기 때문에 쓰기 트랜지스터(WTr(n-1, m))는 오프 상태이며, 읽기 트랜지스터(RTr(n-1, m))의 게이트의 전위(＋4 ~ ＋7 V)는, 그 소스(즉, 비트라인(Rm))의 전위(0 ~ ＋3 V), 드레인(즉, 쓰기 워드라인(Qn))의 전위(0 V)보다 높기 때문에 오프 상태다.
＜도 15(A)＞(읽기)
다음으로, 읽기에 대하여 설명한다. 이하에서는, 제 n행의 기억셀의 읽기에 대하여 설명하지만, 그 이외의 행의 기억셀의 읽기에 대해서도 동일하게 행할 수가 있다. 도 15(A)에 나타내는 바와 같이, 쓰기 워드라인(Qn-1, Qn, Qn＋1)의 전위를 0 V로 한다. 또한, 읽기 워드라인(Pn-1, Pn, Pn＋1)의 전위를 ＋3 V로 한다.
이 상태에서는, 쓰기 트랜지스터(WTr(n, m))의 드레인의 전위는, 쓰기된 데이터에 따라서, ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 것이 되고, 비트라인(Rm)의 전위가 0 V 이상 ＋3 V 이하이면, 쓰기 트랜지스터(WTr(n, m)), 읽기 트랜지스터(RTr(n, m)) 모두 오프다. 마찬가지로 쓰기 트랜지스터(WTr(n-1, m)), 읽기 트랜지스터(RTr(n-1, m))도 오프이다. 즉, 읽기되지 않는 행에 대해서는, 이와 같이 하여 쓰기 트랜지스터, 읽기 트랜지스터를 오프로 한다.
＜도 15(B)＞(읽기)
한편, 읽기하는 행에 대해서는, 읽기 워드라인(Pn)의 전위를 ＋3볼트보다 작게 한다. 예를 들면 도 15(B)에 나타내는 바와 같이, 비트라인(Rm)의 전위를 ＋3 V로 한 상태에서, 읽기 워드라인(Pn)의 전위를 ＋2 V로 한다. 이 때, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 ＋2 V 이상 ＋5 V 이하가 되며, 그 중에서,＋2 V인 경우는, 소스(즉, 비트라인(Rm))의 전위(＋3 V)보다 낮기 때문에, 읽기 트랜지스터(RTr(n, m))는 온이 된다.
쓰기 시에는, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 종류의 전위가 주어졌지만, 여기서, 온이 되는 것은, 쓰기 시에 0 V의 전위가 주어졌을 경우이다. 읽기 트랜지스터(RTr(n, m))가 온이 된 것은, 다른 실시 예의 경우와 마찬가지로, 여러 가지 방법으로 알 수 있다.
＜도 15(C)＞(읽기)
마찬가지로 도 15(C)에 나타내는 바와 같이, 읽기 워드라인(Pn)의 전위가 ＋1 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 ＋1 V 이상 ＋4 V 이하가 된다. 그 중에서 ＋1 V와 ＋2 V인 경우에는, 읽기 트랜지스터(RTr(n, m))는 온이 된다. 여기서, 온이 되는 것은, 쓰기시에 0 V 또는 ＋1 V의 전위가 주어졌을 경우이다.
＜도 15(D)＞(읽기)
또한, 도 15(D)에 나타내는 바와 같이, 읽기 워드라인(Pn)의 전위가 0 V가 되면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 0 V 이상 ＋3 V 이하가 된다. 그 중에서 0 V와 ＋1 V와 ＋2 V인 경우에는, 읽기 트랜지스터(RTr(n, m))는 온이 된다. 여기서, 온이 되는 것은, 쓰기 시에 0 V,＋1 V,＋2 V의 전위가 주어졌을 경우이다.
읽기 워드라인(Pn)의 전위를 0 V로 하여도, 읽기 트랜지스터(RTr(n, m))가 오프인 상태이면, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 ＋3 V였다고 추측할 수 있다. 이것은, 쓰기 시에 ＋3 V의 전위가 주어졌을 경우이다.
이상의 과정에 있어서, 쓰기 트랜지스터(WTr(n, m), WTr(n-1, m)), 읽기 트랜지스터(RTr(n-1, m))는 오프 상태를 유지한다. 이와 같이 하여 4 단계의 데이터(2 비트)를 쓰기·읽기할 수 있다. 물론, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다.
상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다.
(실시형태 8)
본 실시형태에서는, 도 16(A)에 나타내는 반도체 메모리 회로의 동작의 예에 대하여, 도 17 및 도 18을 이용하여 설명한다. 또한 전위로서 이하에 구체적인 수치를 들지만, 그것은 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 커패시터의 다양한 특성에 따라서, 혹은 실시자의 형편에 따라서 변경된다. 또한, 도 16(A)에 도시되는 반도체 메모리 장치는, 이하의 방법 이외 방법에 따라도, 데이터를 쓰기, 혹은 읽기할 수가 있다.
여기에서는, 쓰기 트랜지스터(WTr1, WTr2, WTr3)를 N채널형, 읽기 트랜지스터(RTr1, RTr2, RTr3)를 P채널형으로 한다. 또한, 쓰기 트랜지스터는, 게이트의 전위가 소스 혹은 드레인 중의 어느 낮은 쪽의 전위보다 1 V 이상 높아지면 온이 된다고 하고, 그 이외는 오프라고 한다. 또한, 읽기 트랜지스터는, 게이트의 전위가 소스 혹은 드레인 중의 어느 높은 쪽의 전위보다 1 V 이상 낮아지면 온이 된다고 하고, 그 이외는 오프라고 한다.
또한, 읽기 트랜지스터의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C)의 용량에 대하여 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr)의 기생 용량이나 읽기 트랜지스터(RTr)의 기생 용량, 그 외, 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다. 또한, 도 17 및 도 18에서는, 온 상태인 트랜지스터에는 원 표시를, 오프 상태인 트랜지스터에는 ×표를 각각 트랜지스터의 기호에 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 도면 중에 별도로 기재하는 일도 있다. 이하의 예에서는, 바이어스라인(S)의 전위는 항시 0 V라고 한다.
최초로, 이 기억 유니트에의 쓰기에 대하여 설명한다. 쓰기는, 제일 오른쪽의 기억셀로부터 시작한다. 쓰기시에는, 도 17(A)에 나타내는 바와 같이, 읽기 워드라인(P1, P2, P3)의 전위를 0 V로 한다. 또한, 비트라인(R)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다.
그리고, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 ＋4 V로 하면, 쓰기 트랜지스터(WTr1, WTr2, WTr3)가 온이 되어, 쓰기 트랜지스터(WTr3)의 드레인의 전위(즉, 노드(F3)의 전위)는 비트라인(R)의 전위에 가까워진다. 여기에서는, 비트라인(R)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 오프 상태다. 그리고, 도 17(B)에 나타내는 바와 같이, 쓰기 워드라인(Q3)의 전위를 0 V로 한다. 그러면, 쓰기 트랜지스터(WTr3)는 오프가 되기 때문에, 노드(F3)에는, 직전의 비트라인(R)의 전위가 보유된다. 이와 같이 하여, 제일 우측의 기억셀에 데이터를 쓰기할 수가 있다.
다음으로, 중앙의 기억셀에 데이터를 쓰기한다. 도 17(B) 상태에서는, 노드(F2)의 전위는, 비트라인(R)의 전위와 동일해진다. 그리고, 쓰기 워드라인(Q2)의 전위를 0 V로 하면(도 17(C) 참조), 쓰기 트랜지스터(WTr2)가 오프가 되므로, 노드(F2)에서는, 직전의 비트라인(R)의 전위가 보유된다. 이와 같이 하여, 중앙의 기억셀에 데이터를 쓰기할 수가 있다.
이와 같이 하여, 모든 기억셀에 데이터를 쓰기할 수가 있다. 해당 기억 유니트 내에 쓰기하는 작업을 필요로 하지 않는 경우(해당 기억 유니트 이외의 기억 유니트에 데이터를 쓰기하는 경우 등)는, 도 17(D)에 나타내는 바와 같이, 읽기 워드라인(P1)의 전위를 ＋3 V로 하면 좋다. 이 때 노드(F1)의 전위는 ＋3 V 이상 ＋6 V 이하가 된다. 비트라인(R)의 전위는 0 V 이상 ＋3 V 이하이므로, 읽기 트랜지스터(RTr1)는 오프 상태를 유지할 수가 있다.
다음에 읽기에 대하여 도 18을 이용하여 설명한다. 우선, 해당 기억 유니트 이외의 행의 읽기를 행하는 경우에는, 도 18(A)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 0 V, 읽기 워드라인(P1, P2, P3)의 전위를 ＋4 V로 한다. 이렇게 하면, 쓰기 트랜지스터(WTr1, WTr2, WTr3)는 오프가 된다. 또한, 노드(F1, F2, F3)의 전위는 ＋4 V 이상 ＋7 V 이하다. 그리고, 비트라인(R)의 전위는, 후술하는 바와 같이 0 V 이상 ＋4 V 이하이므로, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 오프를 유지할 수 있다.
해당 기억 유니트의 읽기를 행하려면, 도 18(B)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 0 V, 읽기 워드라인(P1, P2, P3)의 전위를 0 V로 한다. 또한, 비트라인의 전위를 ＋4 V로 한다. 이 때에는, 쓰기 트랜지스터(WTr1, WTr2, WTr3)는 오프가 되지만, 노드(F1, F2, F3)의 전위가 0 V 이상 ＋3 V 이하이며, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 온이 된다. 이 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐른다.
만약, 비트라인(R)의 종단이 커패시터이면, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르면, 당초의 전위(＋4 V)는, 바이어스라인(S)의 전위(0 V)에 가까워지게 된다. 최종적인 전위는, 노드(F1, F2, F3)의 전위의 최소치로 정해지지만, 어쨌든, 비트라인(R)의 전위는 0 V 이상 ＋4 V 이하로 변동하게 된다.
이하에서는, 기억 유니트 중에서, 중앙의 기억셀의 데이터를 읽기하는 것으로 한다. 도 18(C)에 나타내는 바와 같이 읽기 워드라인(P2)의 전위를 ＋1 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋1 V, ＋2 V, ＋3 V, ＋4 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드(F2)의 전위가 ＋4 V인 것은, 쓰기시에 비트라인의 전위가 ＋3 V였을 경우이다. 즉, 읽기 워드라인(P2)의 전위를 ＋1 V로 했을 때에 읽기 트랜지스터(RTr2)가 오프이면, 쓰기시에 비트라인(R)의 전위가 ＋3 V였다고 알 수 있다. 이와 같이 하여, 보유되어 있는 데이터의 값을 알 수 있다.
게다가 도 18(D)에 나타내는 바와 같이 읽기 워드라인(P2)의 전위를 ＋2 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋2 V, ＋3 V, ＋4 V, ＋5 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V나 ＋5 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다.
이를 검지해 데이터의 값을 알 수 있다. 즉, 이 단계에서, 읽기 트랜지스터(RTr2)의 게이트의 전위가 ＋4 V 혹은 ＋5 V인 것은, 쓰기시에 비트라인(R)의 전위가 ＋2 V 혹은 ＋3 V였을 경우이며, 읽기 워드라인(P2)의 전위가 ＋1 V(즉, 도 18(C) 상태)에서는 온 상태였는데, ＋2 V가 되면 오프 상태가 되었을 경우에는, 쓰기시에 비트라인(R)의 전위가 ＋2 V였을 때이다.
마찬가지로 도 18(E)에 나타내는 바와 같이 읽기 워드라인(P2)의 전위를 ＋3 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V나 ＋5 V, ＋6 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다. 즉, 쓰기시에 비트라인의 전위가 ＋1 V, ＋2 V, ＋3 V 중의 어느 것인 경우이다.
쓰기시에 비트라인의 전위가 0 V였을 경우에는, 읽기 워드라인(P2)의 전위를 ＋3 V로 했을 경우, 노드(F2)의 전위는 ＋3 V이며, 여전히 온이다. 즉, 읽기 워드라인(P2)의 전위가 ＋3 V에서도 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르는 경우는, 쓰기시에 비트라인의 전위가 0 V였다고 알 수 있다.
이상은, 읽기 워드라인(P2)의 전위를 단계적으로 변화시켜 데이터의 값을 아는 방법이지만, 전위를 측정함으로써도 데이터의 값을 알 수도 있다. 예를 들면 도 18(F)에 나타내는 바와 같이, 비트라인의 끝에 커패시터를 마련하고 기억셀측의 전위를 0 V로 해둔다.
또한, 쓰기 워드라인(Q1, Q2, Q3)과 읽기 워드라인(P1, P3)의 전위를 -3 V로 한다. 이 상태에서는, 노드(F1, F3) 모두 전위는 -3 V 이상 0 V 이하이기 때문에, 노드(F2)의 전위를 적절한 것으로 함에 의해, 읽기 트랜지스터(RTr1, RTr2, RTr3)를 온으로 하고, 비트라인(R)의 전위를 바이어스라인(S)의 전위(0 V)와 근접할 수가 있다. 예를 들면 노드(F2)가 0 V 이하이면, 비트라인(R)의 커패시터의 전위는 0 V 이상 ＋1 V미만이 된다.
처음에, 읽기 워드라인(P2)를 ＋3 V로 하면, 노드(F2)의 전위는 ＋3 V 이상 ＋6 V 이하이므로, 이 단계에서는 읽기 트랜지스터(RTr2)는 오프이다. 그러나, 다음에 읽기 워드라인(P2)의 전위를 0 V로 내리면, 노드(F2)의 전위는 0 V 이상 ＋3 V 이하가 되고, 읽기 트랜지스터(RTr2)는 온이 된다.
앞서 설명한 것처럼, 노드(F2)의 전위가 0 V이면, 비트라인(R)의 커패시터의 전위는 0 V 이상 ＋1 V미만이 된다. 여기서, 노드(F2)의 전위가 0 V가 되는 것은, 쓰기시의 비트라인의 전위가 0 V였을 경우이다.
마찬가지로 노드(F2)의 전위가 ＋1 V이면, 비트라인(R)의 커패시터의 전위는 ＋1 V 이상 ＋2 V미만, 노드(F2)의 전위가 ＋2 V이면, 비트라인(R)의 커패시터의 전위는 ＋2 V 이상 ＋3 V미만, 노드(F2)의 전위가 ＋3 V이면, 비트라인(R)의 커패시터의 전위는 ＋3 V 이상 ＋4 V미만이 된다. 그리고, 각각의 경우에 있어서, 쓰기시의 비트라인의 전위를 특정할 수 있다. 즉, 비트라인(R)의 커패시터의 전위를 측정함에 의해, 노드(F2)의 전위를 알 수 있으며, 그로부터, 쓰기시의 비트라인의 전위를 알 수 있다.
이와 같이 하여 4 단계의 데이터(2 비트)를 쓰기·읽기할 수 있다. 물론, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다.
상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다.
읽기 트랜지스터(RTr(n, m))의 게이트 용량은, 온 상태와 오프 상태에서 크게 변동하므로, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 그 영향을 받는다. 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 커패시터(C(n, m))의 용량에 대한 비율이 클수록 그 영향이 크기 때문에, 바람직하게는 커패시터(C(n, m))의 용량은 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 2배 이상으로 하면 좋다.
(실시형태 9)
본 실시형태에서는, 실시형태 8에서 설명한 반도체 메모리 장치의 형상이나 제작 방법의 예에 대하여 설명한다. 본 실시형태에서는, 쓰기 트랜지스터는 갈륨과 인듐을 함유하는 산화물 반도체를 이용하며, 읽기 트랜지스터로서는 단결정 실리콘 반도체를 이용한다. 이를 위해, 쓰기 트랜지스터는 읽기 트랜지스터 상에 적층해 마련된다. 또한 상세한 제작 방법 등에 관해서는, 공지의 반도체 제조 기술 혹은 실시형태 3을 참조하면 좋다.
도 22에 본 실시형태의 반도체 메모리 장치의 기억 유니트의 레이아웃 예를 나타낸다. 본 실시형태에서는, 단위 기억 유니트는 4개의 기억셀을 갖는다.
도 22(A)는 단결정 실리콘 기판상에 마련된 주요한 배선·전극 등을 나타낸다. 기판상에 소자 분리 영역(302)을 형성한다. 기판상에는, 도전성의 재료(실리사이드 등)나 도핑된 실리콘을 이용한 도전성 영역(306)을 형성한다. 도전성 영역(306)의 일부는 읽기 트랜지스터의 소스, 드레인이 된다. 또한, 도전성 영역(306)의 일부는 바이어스라인(S)의 일부도 된다. 도전성 영역(306)은 읽기 트랜지스터의 읽기 게이트(310)로 분리되어 있는 부분도 있다. 도전성 영역(306)의 일부에는 제 1 접속 전극(311)이 마련된다.
도전성 영역(306)을 이용하여, 바이어스라인(S)를 형성하면 집적도를 높일 수가 있다. 그렇지만, 그 경우에는, 바이어스라인(S)은, 쓰기 워드라인, 읽기 워드라인과 평행한(즉, 비트라인과 직교하는) 것이 바람직하다. 또한 도 22(A)에 나타내는 바와 같이, 바이어스라인(S)을 인접한 기억 유니트(바이어스라인(S)를 끼워서 우측의 기억 유니트)와 공유함에 의해 집적도를 높일 수 있다.
읽기 게이트(310)나 제 1 접속 전극(311)의 재료로서는, 실시형태 3(혹은 도 8)에 기재되는 읽기 게이트(110)나 제 1 접속 전극(111)에 이용하는 것 같은 재료를 이용하면 좋다.
도 22(B)는, 도 22(A)의 회로상에 형성되는 산화물 반도체를 이용한 트랜지스터를 중심으로 한 주요한 배선이나 전극 등을 나타낸다. 복수의 섬 형상의 산화물 반도체 영역(312)과 복수의 제 1 배선(314)을 형성한다. 제 1 배선(314)은, 쓰기 워드라인(Q1, Q2, Q3, Q4), 혹은 읽기 워드라인(P1, P2, P3, P4)이 된다.
제 1 배선(314)의 일부는 산화물 반도체와 겹쳐서, 쓰기 트랜지스터의 게이트 전극이 된다. 또한, 산화물 반도체 영역(312)은, 하층의 읽기 게이트(310)와 접촉한다. 제 1 배선(314)의 일부는 읽기 게이트(310)와 겹쳐서, 커패시터를 형성한다. 또한, 산화물 반도체 영역(312)의 일부에는, 상층(예를 들면 비트라인(R))으로의 접속을 위한 제 2 접속 전극(317)이 마련되어 있다.
도 22(A) 및 도 22(B)를 겹치면, 도 22(C)에 나타내는 바와 같이 된다. 여기에서는, 겹침을 알 수 있도록, 의도적으로 조금 어긋나게 하여 겹쳐져 있다. 게다가 산화물 반도체를 이용한 트랜지스터 상에 형성되는 제 2 배선(318)도 도시되어 있다. 제 2 배선(318)의 일부는 비트라인(R)이 된다. 또한 도 22(A) 내지 도 22(C)의 점 A, 점 B는 같은 위치를 나타내는 것이다.
도 22에 있어서는, 도전성 영역(306)의 폭, 제 1 배선(314)은 최소 가공선폭(F)으로 가공한다. 즉, 선폭 및 선간격은 F이다. 그 경우, 단위 기억셀의 크기는 12F2가 된다. 기억 유니트에는, 각 기억셀에서 공유하는 부분도 있기 때문에, 현실에는, 기억셀 당의 면적은 12F2보다 커진다. 도 22에 나타내는 기억 유니트에는, 4개의 기억셀이 마련되어 있지만, 기억 유니트 내의 기억셀의 수를 늘리면, 기억셀 당의 면적은 12F2에 가까워진다.
(실시형태 10)
본 실시형태에서는, 도 16(B)에 나타내는 반도체 메모리 회로의 동작의 예에 대하여, 도 20 및 도 21을 이용하여 설명한다. 또한 전위로서 이하에 구체적인 수치를 들지만, 그것은 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 커패시터의 다양한 특성에 따라서, 혹은 실시자의 형편에 따라서 변경된다. 또한, 도 16(B)에 도시되는 반도체 메모리 장치는, 이하의 방법 이외 방법에 따라도, 데이터를 쓰기, 혹은 읽기할 수가 있다.
여기에서는, 쓰기 트랜지스터(WTr1, WTr2, WTr3)를 N채널형, 읽기 트랜지스터(RTr1, RTr2, RTr3)를 P채널형으로 한다. 또한, 쓰기 트랜지스터는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 높아지면 온이 된다고 하고, 그 이외는 오프라고 한다. 또한, 읽기 트랜지스터는, 게이트의 전위가 소스 혹은 드레인의 어느 한쪽의 전위보다 1 V 이상 낮아지면 온이 된다고 하고, 그 이외는 오프라고 한다.
또한, 읽기 트랜지스터의 게이트 용량 중에서, 게이트 바이어스에 의해 변동하는 분량은 커패시터(C)의 용량에 대하여 무시할 수 있는 것으로 한다. 게다가 쓰기 트랜지스터(WTr)의 기생 용량이나 읽기 트랜지스터(RTr)의 기생 용량, 그 외, 배선간의 기생 용량 등, 도면에 도시되어 있지 않은 용량은 모두 0으로 생각한다. 또한, 도 20 및 도 21에서는, 온 상태인 트랜지스터에는 원 표시를, 오프 상태인 트랜지스터에는 ×표를 각각 트랜지스터의 기호에 겹쳐서 표기한다. 특정의 조건에서 온이 되는 것에 대해서는, 도면 중에 별도로 기재하는 일도 있다. 이하의 예에서는, 바이어스라인(S)의 전위는 항시 0 V라고 한다.
쓰기는, 제일 오른쪽의 기억셀로부터 시작한다. 쓰기시에는, 도 20(A)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 ＋4 V, 읽기 워드라인(P)의 전위를 -4 V로 한다. 또한, 비트라인(R)의 전위는, 쓰기하는 데이터에 따라서, 0 V, ＋1 V, ＋2 V, ＋3 V의 4 단계의 값을 취하는 것으로 한다.
이 상태에서는, 쓰기 트랜지스터(WTr1, WTr2, WTr3)가 온이 되어, 노드(F3)의 전위는 비트라인(R)의 전위에 가까워진다. 여기에서는, 노드(F3)의 전위가 비트라인(R)의 전위와 동일해지는 것으로 한다.
한편, 이 단계에서는, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 오프 상태다. 그리고, 도 20(B)에 나타내는 바와 같이, 쓰기 워드라인(Q3)의 전위를 -4 V로 한다. 그러면, 쓰기 트랜지스터(WTr3)는 오프가 되기 때문에, 노드(F3)에서는 직전의 비트라인(R)의 전위가 보유된다. 이와 같이 하여, 제일 우측의 기억셀에 데이터를 쓰기할 수가 있다.
다음으로, 중앙의 기억셀에 데이터를 쓰기한다. 도 20(B) 상태에서, 노드(F2)의 전위는, 비트라인(R)의 전위와 동일해진다. 그리고, 쓰기 워드라인(Q2)의 전위를 -4 V로 하면(도 20(C) 참조), 쓰기 트랜지스터(WTr2)가 오프가 되어, 노드(F2)에서는 직전의 비트라인(R)의 전위가 보유된다. 이와 같이 하여, 중앙의 기억셀에 데이터를 쓰기할 수가 있다. 이하, 동일하게 순서대로 데이터를 쓰기하여, 모든 기억셀에 데이터를 쓰기할 수가 있다.
해당 기억 유니트 내에 쓰기하는 작업을 필요로 하지 않는 경우는, 도 20(D)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 0 V, 읽기 워드라인(P)의 전위를 0 V로 하면 좋다. 이 때 노드(F1)의 전위는 ＋4 V 이상 ＋7 V 이하가 된다. 비트라인(R)의 전위는 0 V 이상 ＋3 V 이하이므로, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 오프 상태를 유지할 수가 있다.
다음으로 읽기에 대하여 도 21을 이용하여 설명한다. 우선, 해당 기억 유니트 이외의 행의 읽기를 행하는 경우에는, 도 21(A)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 0 V, 읽기 워드라인(P)의 전위를 0 V로 한다. 이렇게 하면, 쓰기 트랜지스터(WTr1, WTr2, WTr3)는 오프가 된다. 또한, 노드(F1, F2, F3)의 전위는 ＋4 V 이상 ＋7 V 이하다. 그리고, 비트라인(R)의 전위는, 후술하는 바와 같이 0 V 이상 ＋4 V 이하이므로, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 오프를 유지할 수 있다.
해당 기억 유니트의 읽기를 행하려면, 도 21(B)에 나타내는 바와 같이, 쓰기 워드라인(Q1, Q2, Q3)의 전위를 -4 V, 읽기 워드라인(P)의 전위를 -4 V로 한다. 또한, 비트라인의 전위를 ＋4 V로 한다. 이 때에는, 쓰기 트랜지스터(WTr1, WTr2, WTr3)는 오프가 된다. 또한, 노드(F1, F2, F3)의 전위가 0 V 이상 ＋3 V 이하이므로, 읽기 트랜지스터(RTr1, RTr2, RTr3)는 온이 된다. 이 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐른다.
만약, 비트라인(R)의 종단이 커패시터이면, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르면, 당초의 전위(＋4 V)는, 바이어스라인(S)의 전위(0 V)에 가까워지게 된다. 최종적인 전위는, 노드(F1, F2, F3)의 전위의 최소치로 정해지지만, 어쨌든, 비트라인(R)의 전위는 0 V 이상 ＋4 V 이하로 변동하게 된다.
이하에서는, 기억 유니트 가운데, 중앙의 기억셀의 데이터를 읽기하는 것으로 한다. 도 21(C)에 나타내는 바와 같이 쓰기 워드라인(Q3)의 전위를 -3 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋1 V, ＋2 V, ＋3 V, ＋4 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드(F2)의 전위가 ＋4 V인 것은, 쓰기시에 비트라인의 전위가 ＋3 V였을 경우이다. 즉, 쓰기 워드라인(Q3)의 전위를 ＋1 V로 했을 때에 읽기 트랜지스터(RTr2)가 오프이면, 쓰기시에 비트라인(R)의 전위가 ＋3 V였다고 알 수 있다. 이와 같이 하여, 데이터의 값을 알 수 있다.
게다가 도 21(D)에 나타내는 바와 같이 쓰기 워드라인(Q3)의 전위를 -2 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋2 V, ＋3 V, ＋4 V, ＋5 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V나 ＋5 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다. 노드(F2)의 전위가 ＋4 V나 ＋5 V가 되는 것은, 쓰기시의 비트라인의 전위가 ＋2 V나 ＋3 V였을 경우이다.
마찬가지로 도 21(E)에 나타내는 바와 같이 쓰기 워드라인(Q3)의 전위를 -1 V로 상승시키면, 노드(F2)의 전위는, 쓰기된 데이터에 따라서 ＋3 V, ＋4 V, ＋5 V, ＋6 V 중의 어느 것이 된다. 여기서, 노드(F2)의 전위가 ＋4 V나 ＋5 V, ＋6 V이면, 읽기 트랜지스터(RTr2)는 오프가 되기 때문에, 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르지 않게 된다. 즉, 쓰기시에 비트라인의 전위가 ＋1 V, ＋2 V, ＋3 V 중의 어느 것인 경우이다.
쓰기시에 비트라인의 전위가 0 V였을 경우에는, 쓰기 워드라인(Q3)의 전위를 -1 V로 했을 경우, 노드(F2)의 전위는 ＋3 V이며, 여전히 온인 상태다. 즉, 쓰기 워드라인(Q3)의 전위가 -1 V에서도 비트라인(R)과 바이어스라인(S)의 사이에 전류가 흐르는 경우는, 쓰기시에 비트라인(R)의 전위가 0 V였다고 알 수 있다.
또한 실시형태 8에서, 도 18(F)을 이용하여 설명한 것과 같은 수법으로, 전위를 측정함으로써도 많은 값의 데이터를 읽어낼 수가 있다.
이와 같이 하여 4 단계의 데이터(2 비트)를 쓰기·읽기할 수 있다. 물론, 동일하게 하여, 한층 더 많은 데이터, 예를 들면 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 쓰기·읽기할 수 있다.
상기 설명에서는, 기생 용량이나 읽기 트랜지스터(RTr(n, m))의 게이트 용량을 커패시터(C(n, m))의 용량에 대하여 무시했지만, 현실의 기억셀에서는 그들을 고려한 다음, 부여할 전위를 결정할 필요가 있다.
읽기 트랜지스터(RTr(n, m))의 게이트 용량은, 온 상태와 오프 상태에서 크게 변동하므로, 읽기 트랜지스터(RTr(n, m))의 게이트의 전위는 그 영향을 받는다. 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 커패시터(C(n, m))의 용량에 대한 비율이 클수록 그 영향이 크기 때문에, 바람직하게는 커패시터(C(n, m))의 용량은 읽기 트랜지스터(RTr(n, m))의 게이트 용량의 2배 이상으로 하면 좋다.
(실시형태 11)
본 실시형태에서는, 실시형태 10에서 설명한 반도체 메모리 장치의 형상이나 제작 방법의 예에 대하여 설명한다. 도 23에 본 실시형태의 반도체 메모리 장치의 기억 유니트의 레이아웃 예를 나타낸다. 본 실시형태에서는, 단위 기억 유니트는 4개의 기억셀을 갖는다.
도 23(A)은 단결정 실리콘 기판상에 마련된 주요한 배선·전극 등을 나타낸다. 기판상에 소자 분리 영역(402)을 형성한다. 또한, 도전성의 재료나 도핑된 실리콘을 이용한 도전성 영역(406)을 형성하고, 그 일부는 읽기 트랜지스터의 소스, 드레인이 된다. 도전성 영역(406)의 일부는 바이어스라인(S)의 일부가 된다. 도전성 영역(406)은 읽기 트랜지스터의 읽기 게이트(410)로 분리되어 있는 부분이 있다. 도전성 영역(406)의 일부에는 제 1 접속 전극(411)이 마련된다. 본 실시형태에서는, 제 1 접속 전극(411)을 인접한 기억 유니트와 공유함에 의해 집적도를 높일 수 있다. 읽기 게이트(410)나 제 1 접속 전극(411)의 재료로서는, 실시형태 9에 나타낸 읽기 게이트(310)나 제 1 접속 전극(311)의 조건을 만족시키는 것을 이용하면 좋다.
도 23(B)는 도23(A)의 회로 상에 형성되는 산화물 반도체를 이용한 트랜지스터를 중심으로 한 주요한 배선이나 전극 등을 나타낸다. 복수의 섬 형상의 산화물 반도체 영역(412)과 복수의 제 1 배선(414)을 형성한다. 제 1 배선(414)은, 쓰기 워드라인(Q1, Q2, Q3, Q4), 혹은 읽기 워드라인(P)이 된다.
제 1 배선(414)의 일부는 산화물 반도체와 겹쳐서, 쓰기 트랜지스터의 게이트 전극이 된다. 또한, 산화물 반도체 영역(412)은, 하층의 읽기 게이트(410)와 접촉한다. 제 1 배선(414)의 일부는 읽기 게이트(410)와 겹쳐서, 커패시터를 형성한다. 또한, 산화물 반도체 영역(412)에는, 상층(예를 들면 비트라인(R))에의 접속을 위한 제 2 접속 전극(417)이 마련된다.
도 23(A) 및 도23(B)을 겹치면, 도 23(C)에 나타내는 바와 같이 된다. 여기에서는, 겹침을 알 수 있도록, 의도적으로 조금 어긋나게 하여 겹쳐져 있다. 게다가 산화물 반도체를 이용한 트랜지스터상에 형성되는 제 2 배선(418)도 도시되어 있다. 제 2 배선(418)의 일부는 비트라인(R)가 된다.
도 23(A) 내지 도 23(C)의 점 A, 점 B는 같은 위치를 나타내는 것이다. 도 23에 있어서는, 도전성 영역(406)의 폭은 최소 가공 선폭(F)으로 가공한다. 즉, 선폭 및 선간격은 F다. 그 경우, 단위 기억셀의 크기는 9F2가 된다. 기억 유니트에는, 각 기억셀에서 공유하는 부분도 있기 때문에, 현실에는, 기억셀 당의 면적은 9F2보다 커진다. 도 23에 나타내는 기억 유니트에는, 4개의 기억셀이 마련되어 있지만, 기억 유니트내의 기억셀의 수를 늘리면, 기억셀 당의 면적은 9F2에 가까워진다.
이하, 상기 구조의 반도체 메모리 장치의 제작 방법에 대하여 설명한다. 도 24는 도 23의 점 A와 점 B를 연결하는 공정 단면도이다. 이하, 도의 번호에 따라, 제작 공정을 설명한다.
＜도 24(A)＞
우선, 공지의 반도체 제조 기술을 이용해, n형의 단결정 실리콘 기판(401)상에, 소자 분리 영역(402), p형에 도핑된 실리콘 영역에 의한 도전성 영역(406), 제 1 게이트 절연막(403), 더미 게이트(404), 제 1층간절연물(407)을 형성한다. 더미 게이트(404)의 측면에는, 도에 나타내는 바와 같이 사이드월을 설치하여도 좋다. 도전성 영역(406)에는, 그 표면에 실리사이드 영역을 마련해 도전성을 높이는 구조로 하여도 좋다.
＜도 24(B)＞
실시형태 3에서 설명한 방법을 이용하여, 읽기 트랜지스터의 읽기 게이트(410), 제 1 접속 전극(411)을 매립 형성한 후, 산화물 반도체 영역(412)을 형성한다. 여기에서는, 산화물 반도체 영역의 두께를 30~50 nm로, 그 후에 형성하는 제 2 게이트 절연막(413)의 두께의 10 nm보다 수배 크게 하기 위해, 단차를 완화하는 목적으로, 산화물 반도체 영역(412)의 단부를 테이퍼 형상으로 가공한다. 산화물 반도체 영역의 끝에서의 테이퍼 각은 30도 내지 60도로 하면 좋다.
＜도 24(C)＞
도전성 재료에 의해 복수의 제 1 배선(414)을 형성한다. 제 1 배선(414)은, 쓰기 워드라인(Q1, Q2, Q3) 등이 된다. 쓰기 워드라인(Q1, Q2, Q3)의 일부는 산화물 반도체를 이용한 트랜지스터의 게이트 전극이 된다. 게다가 n형의 도전성을 나타내는 영역(415), 제 2 층간절연물(416), 제 2 접속 전극(417), 제 2 배선(418)을 형성한다. 제 2 배선(418)은 비트라인(R)이다. 이리하여, 도 24(C)에 나타내는 바와 같이, 쓰기 트랜지스터(419a, 419b), 읽기 트랜지스터(420), 커패시터(421)를 갖는 반도체 메모리 장치의 기억셀이 제작된다.
도 24(C)에 나타내는 바와 같이, 쓰기 워드라인(Q2)은, 커패시터(421)의 전극 및 쓰기 트랜지스터(419b)의 게이트 전극으로서 형성된다. 커패시터(421)의 부분(즉, 쓰기 워드라인(Q2)과 읽기 게이트(410)에 끼워진 부분)의 산화물 반도체 영역(412)은 도핑되어 있지 않지만, 그 두께가 50 nm 이하이므로, 절반 이상의 부분은 약한 n형의 도체로서 기능한다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 3월 19일 일본 특허청에 출원된, 일련 번호가 2010-063969인 일본 특허 출원과 2010년 3월 30일 일본 특허청에 출원된, 일련 번호가 2010-077882인 일본 특허 출원에 기초한다.
11 : 전위를 측정하는 수단 12 : 전위를 부여하는 수단
13 : 커패시터 14 : 스위치
101 : 단결정 실리콘 기판 102 : 소자 분리 영역
103 : 제 1 게이트 절연막 104 : 더미 게이트
105a : 실리사이드 영역 105b : 실리사이드 영역
106a : 도전성 영역 106b : 도전성 영역
107 : 제 1층간절연물 107a : 평탄한 표면을 갖는 제 1층간절연물
108 : 개구부 109 : 개구부
110 : 읽기 게이트 111 : 제 1 접속 전극
112 : 산화물 반도체 영역 113 : 제 2 게이트 절연막
114a : 제 1 배선 114b : 제 1 배선
115a : n형의 도전성을 나타내는 영역
115b : n형의 도전성을 나타내는 영역
116 : 제 2 층간절연물 117 : 제 2 접속 전극
118 : 제 2 배선 119 : 쓰기 트랜지스터
120 : 읽기 트랜지스터 121 : 커패시터
200a : 단위 기억셀의 영역 200b : 단위 기억셀의 영역
202 : 소자 분리 영역 206a : 도전성 영역
206b : 도전성 영역 210 : 읽기 게이트
211 : 제 1 접속 전극 212 : 산화물 반도체 영역
214 : 제 1 배선 217 : 제 2 접속 전극
218 : 제 2 배선 302 : 소자 분리 영역
306 : 도전성 영역 310 : 읽기 게이트
311 : 제 1 접속 전극 312 : 산화물 반도체 영역
314 : 제 1 배선 317 : 제 2 접속 전극
318 : 제 2 배선 401 : 단결정 실리콘 기판
402 : 소자 분리 영역 403 : 제 1 게이트 절연막
404 : 더미 게이트 406 : 도전성 영역
407 : 제 1층간절연물 410 : 읽기 게이트
411 : 제 1 접속 전극 412 : 산화물 반도체 영역
413 : 제 2 게이트 절연막 414 : 제 1 배선
415 : n형의 도전성을 나타내는 영역
416 : 제 2 층간절연물 417 : 제 2 접속 전극
418 : 제 2 배선 419a : 쓰기 트랜지스터
419b : 쓰기 트랜지스터 420 : 읽기 트랜지스터
421 : 커패시터 P : 읽기 워드라인
Q : 쓰기 워드라인 R : 비트라인
S : 바이어스라인 WTr : 쓰기 트랜지스터
RTr : 읽기 트랜지스터 C : 커패시터

Claims (20)

  1. 반도체 메모리 장치에 있어서,
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 및 기억셀을 포함하고,
    상기 제 1 내지 제 3 배선은 서로 평행하고, 상기 제 1 배선 및 상기 제 4 배선은 서로 교차하며,
    상기 기억셀을 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하고,
    상기 제 1 트랜지스터의 드레인은 상기 제 2 트랜지스터의 게이트 및 상기 제 1 커패시터의 하나의 전극에 접속되며,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 접속되고,
    상기 제 1 커패시터의 나머지 전극은 상기 제 2 배선에 접속되며,
    상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 소스는 상기 제 4 배선에 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 제 3 배선에 접속되며,
    상기 제 1 트랜지스터의 도전형은 상기 제 2 트랜지스터의 도전형과는 상이한, 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 1 기억셀, 및 제 2 기억셀을 포함하고,
    상기 제 1 내지 제 3 배선은 서로 평행하며,
    상기 제 1 배선과 상기 제 4 배선은 서로 교차하고,
    상기 제 1 기억셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하며,
    상기 제 2 기억셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하고,
    상기 제 1 트랜지스터의 드레인은, 상기 제 2 트랜지스터의 게이트와 상기 제 1 커패시터의 하나의 전극에 접속되며,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 접속되고,
    상기 제 1 커패시터의 나머지 전극은 상기 제 2 배선에 접속되며,
    상기 제 1 트랜지스터의 소스와 상기 제 2 트랜지스터의 소스는 상기 제 4 배선에 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 제 3 배선에 접속되며,
    상기 제 3 트랜지스터의 드레인은, 상기 제 4 트랜지스터의 게이트와 상기 제 2 커패시터의 하나의 전극에 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 배선에 접속되며,
    상기 제 3 트랜지스터의 소스 및 상기 제 4 트랜지스터의 소스는, 상기 제 4 배선에 접속되고,
    상기 제 1 트랜지스터의 도전형은 상기 제 2 트랜지스터의 도전형과는 상이한, 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선, 제 6 배선, 제 1 기억셀, 및 제 2 기억셀을 포함하고,
    상기 제 1 내지 제 5 배선은 서로 평행하며,
    상기 제 1 배선과 상기 제 6 배선은 서로 교차하고,
    상기 제 1 기억셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하며,
    상기 제 2 기억셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하고,
    상기 제 1 트랜지스터의 드레인은, 상기 제 2 트랜지스터의 게이트와 상기 제 1 커패시터의 하나의 전극에 접속되며,
    상기 제 3 트랜지스터의 드레인은, 상기 제 4 트랜지스터의 게이트와 상기 제 2 커패시터의 하나의 전극에 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 접속되며,
    상기 제 1 커패시터의 나머지 전극은 상기 제 2 배선에 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 배선에 접속되며,
    상기 제 2 커패시터의 나머지 전극은 상기 제 4 배선에 접속되고,
    상기 제 2 트랜지스터의 드레인 및 상기 제 4 트랜지스터의 드레인은, 상기 제 5 배선에 접속되며,
    상기 제 1 트랜지스터의 소스, 상기 제 2 트랜지스터의 소스, 상기 제 3 트랜지스터의 소스, 및 상기 제 4 트랜지스터의 소스는, 상기 제 6 배선에 접속되고,
    상기 제 1 트랜지스터의 도전형은 상기 제 2 트랜지스터의 도전형과는 상이한, 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서,
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선, 및 제 1 기억셀과 제 2 기억셀을 가지는 기억 유니트를 포함하고,
    상기 제 1 내지 제 4 배선은 서로 평행하며,
    상기 제 1 배선과 상기 제 5 배선은 서로 교차하고,
    상기 제 1 기억셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하며,
    상기 제 2 기억셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하고,
    상기 제 1 트랜지스터의 드레인은, 상기 제 2 트랜지스터의 게이트, 상기 제 1 커패시터의 하나의 전극, 및 상기 제 3 트랜지스터의 소스에 접속되며,
    상기 제 3 트랜지스터의 드레인은, 상기 제 4 트랜지스터의 게이트와 상기 제 2 커패시터의 하나의 전극에 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 접속되며,
    상기 제 1 커패시터의 나머지 전극은 상기 제 2 배선에 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 배선에 접속되며,
    상기 제 2 커패시터의 나머지 전극은 상기 제 4 배선에 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 소스에 접속되며,
    상기 제 1 트랜지스터의 도전형은 상기 제 3 트랜지스터의 도전형과 동일하고,
    상기 제 2 트랜지스터의 도전형은 상기 제 4 트랜지스터의 도전형과 동일하며,
    상기 제 1 트랜지스터의 도전형은 상기 제 2 트랜지스터의 도전형과는 상이한, 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서,
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 및 제 1 기억셀과 제 2 기억셀을 가지는 기억 유니트를 포함하고,
    상기 제 1 내지 제 3 배선은 서로 평행하며,
    상기 제 1 배선과 상기 제 4 배선은 서로 교차하고,
    상기 제 1 기억셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하며,
    상기 제 2 기억셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하고,
    상기 제 1 트랜지스터의 드레인은, 상기 제 2 트랜지스터의 게이트, 상기 제 1 커패시터의 하나의 전극, 및 상기 제 3 트랜지스터의 소스에 접속되며,
    상기 제 3 트랜지스터의 드레인은, 상기 제 4 트랜지스터의 게이트와 상기 제 2 커패시터의 하나의 전극에 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 접속되며,
    상기 제 1 커패시터의 나머지 전극과 상기 제 3 트랜지스터의 게이트는 상기 제 2 배선에 접속되고,
    상기 제 2 커패시터의 나머지 전극은 상기 제 3 배선에 접속되며,
    상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 소스에 접속되고,
    상기 제 1 트랜지스터의 도전형은 상기 제 3 트랜지스터의 도전형과 동일하며,
    상기 제 2 트랜지스터의 도전형은 상기 제 4 트랜지스터의 도전형과 동일하고,
    상기 제 1 트랜지스터의 도전형은 상기 제 2 트랜지스터의 도전형과는 상이한, 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 도전형은 p형인, 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제 2 트랜지스터의 도전형은 p형인, 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 도전형은 p형인, 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제 2 트랜지스터의 도전형은 p형인, 반도체 메모리 장치.
  10. 제 5 항에 있어서,
    상기 제 2 트랜지스터의 도전형은 p형인, 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 메모리 장치.
  12. 제 2 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는, 반도체 메모리 장치.
  13. 제 3 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는, 반도체 메모리 장치.
  14. 제 4 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는, 반도체 메모리 장치.
  15. 제 5 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는, 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 단결정 실리콘 반도체를 포함하는, 반도체 메모리 장치.
  17. 제 2 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 각각은 단결정 실리콘 반도체를 포함하는, 반도체 메모리 장치.
  18. 제 3 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 각각은 단결정 실리콘 반도체를 포함하는, 반도체 메모리 장치.
  19. 제 4 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 각각은 단결정 실리콘 반도체를 포함하는, 반도체 메모리 장치.
  20. 제 5 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 각각은 단결정 실리콘 반도체를 포함하는, 반도체 메모리 장치.
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