JP2011227981A - 半導体メモリ装置 - Google Patents
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Abstract
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、読み出しトランジスタのドレインを読み出しワード線に接続する。ここで、書き込みトランジスタと読み出しトランジスタの導電型を異なるものとする。集積度を高めるために、バイアス線を他行の読み出しワード線で代用したり、記憶セルを直列に接続し、NAND構造とし、読み出しワード線と書き込みワード線を共用してもよい。
【選択図】図1
Description
本実施の形態では、図4を用いて、図1(A)および(B)に示す半導体メモリ装置の動作の例について説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。また、図1に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
本実施の形態では、実施の形態1に示した、半導体メモリ装置への書き込み方法や読み出し方法について、各種配線に与える信号のタイミングについて説明する。まず、書き込み方法について、図2を用いて説明する。
本実施の形態では、実施の形態1および2で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタWTrは、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタRTrとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタWTrは読み出しトランジスタRTrの上に積層して設けられる。
まず、公知の半導体製造技術を用いて、n型の単結晶シリコン基板101上に、図8(A)に示すように、素子分離領域102,p型にドーピングされたシリコン等よりなる導電性領域106a、106b、第1ゲート絶縁膜103、ダミーゲート104、第1層間絶縁物107を形成する。図8(A)では、ダミーゲート104が2カ所表示されているが、図7から明らかなように、これらは、ひと続きのものである。
第1層間絶縁物107の表面が十分に平坦である場合には、ドライエッチング法により、第1層間絶縁物107をエッチングし、ダミーゲート104の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨(CMP)法を用いてもよいし、最初にCMP法で第1層間絶縁物107の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、CMP法で平坦化処理してもよい。かくして、平坦な表面を有する第1層間絶縁物107aを得る。
次に、ダミーゲート104を選択的にエッチングして、開口部108を形成する。ダミーゲート104の材料として多結晶シリコンを使用している場合には、2乃至40%、好ましくは、20乃至25%のTMAH(水酸化テトラメチルアンモニウム)を用いればよい。また、平坦な表面を有する第1層間絶縁物107aに、シリサイド領域105aに達する開口部109も形成する。
単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタ(ここではPチャネル型)のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら2つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。
厚さ3乃至30nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、1×1018cm−3未満、好ましくは1×1016cm−3未満とするとよい。
導電性材料により第1配線114a(書き込みワード線)と第1配線114b(読み出しワード線)を形成する。第1配線114aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。第1配線114a、114bの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。
その後、単層もしくは多層の薄膜よりなる第2層間絶縁物116を形成する。そして、その表面を平坦化して、n型の導電性を示す領域115aに達するコンタクトホールを形成し、第2接続電極117を埋め込む。その後、第2配線118(ビット線)を形成する。同様な配線を、第1配線114a、114bと平行に形成してもよい。かくして、図9(C)に示されるように、書き込みトランジスタ119、読み出しトランジスタ120、キャパシタ121を有する半導体メモリ装置の記憶セルが作製される。
本実施の形態では、図5に示した半導体メモリ装置の例について、図10を用いて説明する。本実施の形態では、書き込みトランジスタWTrは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタRTrとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタWTrは読み出しトランジスタRTrの上に積層して設けられる。
本実施の形態では、実施の形態1とは異なる方法で、図1(A)および(B)に示す半導体メモリ回路を動作させる例について、図11を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。
書き込み時には、図11(A)に示すように、読み出しワード線Pnとバイアス線Snの電位を0Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。そして、書き込みワード線Qnの電位を、+4Vとすると、書き込みトランジスタWTr(n,m)がオンとなり、書き込みトランジスタWTr(n,m)のドレインの電位は書き込みトランジスタのソース(すなわち、ビット線Rm)の電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。
次に、第n行以外の行の書き込みをおこなう場合には、図11(B)に示すように、書き込みワード線Qnの電位を、0Vとする。また、読み出しワード線Pnの電位を+3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとる。
次に、読み出しについて説明する。図11(C)に示すように、書き込みワード線Qnの電位を、0Vとする。また、読み出しワード線Pn、バイアス線Snの電位を、+3Vとする。この状態では、書き込みトランジスタWTr(n,m)のドレインの電位は、書き込まれたデータに応じて、+3V、+4V、+5V、+6Vのいずれかとなり、ビット線Rmの電位が0V以上+3V以下にあれば、書き込みトランジスタWTr(n,m)、読み出しトランジスタRTr(n,m)ともオフである。すなわち、読み出さない行については、このようにして書き込みトランジスタ、読み出しトランジスタをオフとする。
一方、読み出す行については、バイアス線Snの電位を+3ボルトよりも大きくする。例えば、図11(D)に示すように、バイアス線Snの電位が+4Vのとき、読み出しトランジスタRTr(n,m)のゲートの電位が+3Vであれば、読み出しトランジスタRTr(n,m)はオンとなる。
同様に、図11(E)に示すように、バイアス線Snの電位が、+5Vになれば、読み出しトランジスタRTr(n,m)のゲートの電位が+3Vと+4Vであれば、読み出しトランジスタRTr(n,m)はオンとなる。
また、図11(F)に示すように、バイアス線Snの電位が、+6Vになれば、読み出しトランジスタRTr(n,m)のゲートの電位が+3Vと+4Vと+5Vであれば、読み出しトランジスタRTr(n,m)はオンとなる。
本実施の形態では、図5に示す半導体メモリ回路を動作させる例について、図12および図13を用いて説明する。ここでは、書き込みトランジスタWTr(2n−1,m)およびWTr(2n,m)はNチャネル型、読み出しトランジスタRTr(2n−1,m)およびRTr(2n,m)はPチャネル型とする。
第(2n−1)行への書き込み時には、図12(A)に示すように、読み出しワード線P2n−1、書き込みワード線Q2n、バイアス線Snの電位を0Vとする。読み出しワード線P2nの電位は+3Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。なお、このときの書き込みトランジスタWTr(2n,m)のドレインの電位は、+3Vとする。
次に、第2n行の書き込みをおこなう場合には、図12(B)に示すように、書き込みワード線Q2n−1および読み出しワード線P2nの電位を、0Vとする。また、読み出しワード線P2n−1の電位を+3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとる。
次に、上記以外の行の書き込みをおこなう場合には、図12(C)に示すように、書き込みワード線Q2n−1、Q2nの電位を、0Vとする。また、読み出しワード線P2n−1、P2nの電位を+3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとる。
次に、読み出しについて説明する。図13(A)に示すように、読み出しワード線P2n−1、P2nの電位を0V、書き込みワード線Q2n−1、Q2n、バイアス線Snの電位を、−3Vとする。この状態では、読み出しトランジスタRTr(2n−1,m)、RTr(2n,m)のゲートの電位は、書き込まれたデータに応じて、0V、+1V、+2V、+3Vのいずれかとなる。
次に、読み出しワード線P2nの電位を−3V、ビット線Rmの電位を−3Vとする。この結果、読み出しトランジスタRTr(2n,m)のゲートの電位は、書き込まれたデータに応じて、−3V、−2V、−1V、0Vのいずれかとなる。この状態では、書き込みトランジスタWTr(2n,m)、読み出しトランジスタRTr(2n,m)ともオフである。しかしながら、バイアス線Snの電位を変動させると、読み出しトランジスタRTr(2n,m)をオン状態とすることもできる。例えば、図13(B)に示すように、バイアス線Snの電位が、−2Vになれば、読み出しトランジスタRTr(2n,m)のゲートの電位が、−3Vの場合には、読み出しトランジスタRTr(2n,m)はオンとなる。
同様に、図13(C)に示すように、バイアス線Snの電位が、−1Vになれば、読み出しトランジスタRTr(2n,m)のゲートの電位が、−3Vと−2Vの場合には、読み出しトランジスタRTr(2n,m)はオンとなる。
また、図13(D)に示すように、バイアス線Snの電位が、0Vになれば、読み出しトランジスタRTr(2n,m)のゲートの電位が、−3Vと−2Vと−1Vの場合には、読み出しトランジスタRTr(2n,m)はオンとなる。
本実施の形態では、図6(A)および(B)に示す半導体メモリ回路を動作させる例について、図14および図15を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。
第(n−1)行の記憶セルへの書き込み時には、図14(A)に示すように、読み出しワード線Pn−1と書き込みワード線Qn、Qn+1の電位を0V、読み出しワード線PnとPn+1の電位を+4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。また、書き込みトランジスタWTr(n,m)のドレイン(すなわち、読み出しトランジスタRTr(n,m)のゲート)の電位は、当初、+4V以上+7V以下であったとする。
第n行の記憶セルへの書き込み時には、図14(B)に示すように、読み出しワード線Pnと書き込みワード線Qn−1、Qn+1の電位を0V、読み出しワード線Pn−1とPn+1の電位を+4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。
第(n+1)行の記憶セルへの書き込み時には、図14(C)に示すように、読み出しワード線Pn+1と書き込みワード線Qn−1、Qnの電位を0V、読み出しワード線Pn−1とPnの電位を+4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。
上記以外の行の記憶セルへの書き込み時には、図14(D)に示すように、書き込みワード線Qn−1、Qn、Qn+1の電位を0V、読み出しワード線Pn−1、Pn、Pn+1の電位を+4Vとする。また、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、+1V、+2V、+3Vの4段階の値をとるものとする。
次に、読み出しについて説明する。以下では、第n行の記憶セルの読み出しについて説明するが、それ以外の行の記憶セルの読み出しについても同様におこなうことができる。図15(A)に示すように、書き込みワード線Qn−1、Qn、Qn+1の電位を0Vとする。また、読み出しワード線Pn−1、Pn、Pn+1の電位を、+3Vとする。
一方、読み出す行については、読み出しワード線Pnの電位を+3ボルトよりも小さくする。例えば、図15(B)に示すように、ビット線Rmの電位を+3Vとした状態で、読み出しワード線Pnの電位を+2Vにする。このとき、読み出しトランジスタRTr(n,m)のゲートの電位は、+2V以上+5V以下となり、中でも、+2Vの場合は、ソース(すなわち、ビット線Rm)の電位(+3V)より低いので、読み出しトランジスタRTr(n,m)はオンとなる。
同様に、図15(C)に示すように、読み出しワード線Pnの電位が、+1Vになれば、読み出しトランジスタRTr(n,m)のゲートの電位は、+1V以上+4V以下となる。そのうち、+1Vと+2Vの場合には、読み出しトランジスタRTr(n,m)はオンとなる。ここで、オンになるのは、書き込みの際に0Vまたは+1Vの電位が与えられた場合である。
また、図15(D)に示すように、読み出しワード線Pnの電位が、0Vになれば、読み出しトランジスタRTr(n,m)のゲートの電位は、0V以上+3V以下となる。そのうち、0Vと+1Vと+2Vの場合には、読み出しトランジスタRTr(n,m)はオンとなる。ここで、オンになるのは、書き込みの際に0V、+1V、+2Vの電位が与えられた場合である。
本実施の形態では、図16(A)に示す半導体メモリ回路の動作の例について、図17および図18を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図16(A)に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
本実施の形態では、実施の形態8で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。なお、詳細な作製方法等に関しては、公知の半導体製造技術あるいは実施の形態3を参照するとよい。
本実施の形態では、図16(B)に示す半導体メモリ回路の動作の例について、図20および図21を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図16(B)に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
本実施の形態では、実施の形態10で説明した半導体メモリ装置の形状や作製方法の例について説明する。図23に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットは4つの記憶セルを有する。
まず、公知の半導体製造技術を用いて、n型の単結晶シリコン基板401上に、素子分離領域402、p型にドーピングされたシリコン領域による導電性領域406、第1ゲート絶縁膜403、ダミーゲート404、第1層間絶縁物407を形成する。ダミーゲート404の側面には、図に示すようにサイドウォールを設けてもよい。導電性領域406には、その表面にシリサイド領域を設けて導電性を高める構造としてもよい。
実施の形態3で説明した方法を用いて、読み出しトランジスタの読み出しゲート410、第1接続電極411を埋め込み形成した後、酸化物半導体領域412を形成する。ここでは、酸化物半導体領域の厚さを30〜50nmと、その後に形成する第2ゲート絶縁膜413の厚さの10nmよりも数倍大きくするため、段差を緩和する目的で、酸化物半導体領域412の端部をテーパー状に加工する。酸化物半導体領域の端でのテーパー角は30度ないし60度とするとよい。
導電性材料により複数の第1配線414を形成する。第1配線414は、書き込みワード線Q1、Q2、Q3等となる。書き込みワード線Q1、Q2、Q3の一部は酸化物半導体を用いたトランジスタのゲート電極となる。さらに、n型の導電性を示す領域415、第2層間絶縁物416、第2接続電極417、第2配線418を形成する。第2配線418はビット線Rである。かくして、図24(C)に示されるように、書き込みトランジスタ419a、419b、読み出しトランジスタ420、キャパシタ421を有する半導体メモリ装置の記憶セルが作製される。
12 電位を与える手段
13 キャパシタ
14 スイッチ
101 単結晶シリコン基板
102 素子分離領域
103 第1ゲート絶縁膜
104 ダミーゲート
105a シリサイド領域
105b シリサイド領域
106a 導電性領域
106b 導電性領域
107 第1層間絶縁物
107a 平坦な表面を有する第1層間絶縁物
108 開口部
109 開口部
110 読み出しゲート
111 第1接続電極
112 酸化物半導体領域
113 第2ゲート絶縁膜
114a 第1配線
114b 第1配線
115a n型の導電性を示す領域
115b n型の導電性を示す領域
116 第2層間絶縁物
117 第2接続電極
118 第2配線
119 書き込みトランジスタ
120 読み出しトランジスタ
121 キャパシタ
200a 単位記憶セルの領域
200b 単位記憶セルの領域
202 素子分離領域
206a 導電性領域
206b 導電性領域
210 読み出しゲート
211 第1接続電極
212 酸化物半導体領域
214 第1配線
217 第2接続電極
218 第2配線
302 素子分離領域
306 導電性領域
310 読み出しゲート
311 第1接続電極
312 酸化物半導体領域
314 第1配線
317 第2接続電極
318 第2配線
401 単結晶シリコン基板
402 素子分離領域
403 第1ゲート絶縁膜
404 ダミーゲート
406 導電性領域
407 第1層間絶縁物
410 読み出しゲート
411 第1接続電極
412 酸化物半導体領域
413 第2ゲート絶縁膜
414 第1配線
415 n型の導電性を示す領域
416 第2層間絶縁物
417 第2接続電極
418 第2配線
419a 書き込みトランジスタ
419b 書き込みトランジスタ
420 読み出しトランジスタ
421 キャパシタ
P 読み出しワード線
Q 書き込みワード線
R ビット線
S バイアス線
WTr 書き込みトランジスタ
RTr 読み出しトランジスタ
C キャパシタ
Claims (6)
- 第1の配線、第2の配線、第3の配線、第4の配線と、複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
前記第1乃至第3の配線は平行であり、前記第1の配線と前記第4の配線は直交し、
前記記憶セルの少なくとも1つは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、
前記第1のトランジスタのゲートは前記第1の配線に接続し、
前記第1のキャパシタの他方の電極は前記第2の配線に接続し、
前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第4の配線に接続し、
前記第2のトランジスタのドレインは前記第3の配線に接続し、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。 - 第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
前記第1乃至第3の配線は平行であり、
前記第1の配線と前記第4の配線は直交し、
前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、
前記第1のトランジスタのゲートは前記第1の配線に接続し、
前記第1のキャパシタの他方の電極は前記第2の配線に接続し、
前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第4の配線に接続し、
前記第2のトランジスタのドレインは前記第3の配線に接続し、
前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、
前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、
前記第3のトランジスタのゲートは前記第3の配線に接続し、
前記第3のトランジスタのソースおよび前記第4のトランジスタのソースは前記第4の配線に接続し、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。 - 第1の配線、第2の配線、第3の配線、第4の配線、第5の配線、第6の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
前記第1乃至第5の配線は平行であり、
前記第1の配線と前記第6の配線は直交し、
前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、
前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、
前記第1のトランジスタのゲートは前記第1の配線に接続し、
前記第1のキャパシタの他方の電極は前記第2の配線に接続し、
前記第3のトランジスタのゲートは前記第3の配線に接続し、
前記第2のキャパシタの他方の電極は前記第4の配線に接続し、
前記第2のトランジスタのドレインおよび前記第4のトランジスタのドレインは前記第5の配線に接続し
前記第1のトランジスタのソース、前記第2のトランジスタのソース、前記第3のトランジスタのソースおよび前記第4のトランジスタのソースは前記第6の配線に接続し、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。 - 第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、
前記第1乃至第4の配線は平行であり、
前記第1の配線と前記第5の配線は直交し、
前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、
前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、
前記第1のトランジスタのゲートは前記第1の配線に接続し、
前記第1のキャパシタの他方の電極は前記第2の配線に接続し、
前記第3のトランジスタのゲートは前記第3の配線に接続し、
前記第2のキャパシタの他方の電極は前記第4の配線に接続し、
前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し、
前記第1のトランジスタの導電型は前記第3のトランジスタの導電型と同じであり、
前記第2のトランジスタの導電型は前記第4のトランジスタの導電型と同じであり、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。 - 第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、
前記第1乃至第3の配線は平行であり、
前記第1の配線と前記第4の配線は直交し、
前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、
前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、
前記第1のトランジスタのゲートは前記第1の配線に接続し、
前記第1のキャパシタの他方の電極および前記第3のトランジスタのゲートは前記第2の配線に接続し、
前記第2のキャパシタの他方の電極は前記第3の配線に接続し、
前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し
前記第1のトランジスタの導電型は前記第3のトランジスタの導電型と同じであり、
前記第2のトランジスタの導電型は前記第4のトランジスタの導電型と同じであり、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。 - 前記第2のトランジスタの導電型がPチャネル型であることを特徴とする請求項1乃至5に記載の半導体メモリ装置。
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