JP2019036741A - 半導体装置 - Google Patents

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Abstract

【課題】歩留まりよく作製でき、かつ、高集積化が可能な半導体記憶装置を提供する。【解決手段】ビット線方向に隣接する一対のメモリセルが、共通のコンタクトホールを介してビット線に接続する。また、ビット線に接続する電極を、ビット線方向に隣接する一対のメモリセルで共有する。メモリセルが有する酸化物半導体層は、ワード線および容量線と重畳して設けられる。メモリセルを構成するトランジスタおよび容量素子は、それぞれ、メモリセルに接続するビット線に重畳して設けられる。【選択図】図２

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明の一態様は、半導体記憶装置に関する
。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、電気光学装置、半導体回路および電子機器は、半導体装置を有す
る場合がある。
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）は半導体装置
の主記憶装置として広く用いられている。ＤＲＡＭは集積度が高く、単位面積当たりの記
憶容量が大きい。一方で、ＤＲＡＭは揮発性のメモリであるため、記憶情報を長時間にわ
たって保持するために、定期的なリフレッシュ動作が必要となる。
近年、ＤＲＡＭを構成するメモリセルに含まれるトランジスタに酸化物半導体を用いるこ
とが提案されている。酸化物半導体をチャネル形成領域に用いたトランジスタはオフ電流
を低くすることができるため、リフレッシュ動作を行う間隔を大幅に伸ばすことができる
。これにより、ＤＲＡＭの消費電力を少なくすることができる（特許文献１参照）。
特開２０１１−１０９０８４号公報
従来のＤＲＡＭは主にシリコンウェハ等の半導体基板を用いて製造されており、ＤＲＡＭ
に含まれるトランジスタは主に半導体基板を用いて形成される。すなわち、ＤＲＡＭに含
まれるトランジスタのチャネル形成領域は、半導体基板中に設けられる構成となる。
一方、酸化物半導体にチャネルが形成されるトランジスタは、酸化物半導体を含む層を成
膜によって形成するという点において、シリコンウェハにチャネルが形成されるトランジ
スタと構造が異なる。従って、酸化物半導体にチャネルが形成されるトランジスタの作製
方法は、シリコンウェハにチャネルが形成されるトランジスタの作製方法を直接適用する
ことが難しい。そのため、ＤＲＡＭに酸化物半導体を適用して作製する場合、従来のＤＲ
ＡＭとは異なる構造を用いる必要がある。
また、例えばトランジスタを形成する際、酸化物半導体層等の、成膜によって形成される
比較的薄い膜に対して極めて微細な加工を施すときに、加工後の寸法が小さすぎると、膜
の密着性の不足等に起因して、膜剥がれなどの不良が発生する恐れがある。
したがって、酸化物半導体にチャネルが形成されるトランジスタを用いつつ、高い集積度
を有する半導体装置を実現する構造が求められる。すなわち、酸化物半導体にチャネルが
形成されるトランジスタを用いつつ、極めて微細な加工を安定して施すことが可能な構造
が求められる。
本発明の一態様は、酸化物半導体にチャネルが形成されるトランジスタを用いた半導体装
置において、集積度を向上させることを目的の一とする。
または、酸化物半導体にチャネルが形成されるトランジスタを用いた半導体装置において
、極めて微細な加工を安定して施すことができ、集積度を向上させることができる新規な
構造を提供することを目的の一とする。または、新規な半導体装置を提供することを目的
の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、複数のメモリセルを有するメモリセルアレイにおいて、ビット線方向
に隣接する一対のメモリセルが、共通のコンタクトホールを介して同一のビット線に接続
する半導体装置である。換言すると、ビット線方向に隣接する一対のメモリセルは、ビッ
ト線に接続するためのコンタクトホールを共有する構造を有する。
本発明の一態様は、複数のメモリセルを有するメモリセルアレイにおいて、ビット線方向
に隣接する一対のメモリセルが、ビット線に接続する電極を共有する半導体装置である。
該電極は、メモリセルを構成するトランジスタのソース電極またはドレイン電極として機
能する。
本発明の一態様は、メモリセルを構成するトランジスタが有する酸化物半導体層が、該メ
モリセルに接続するワード線および容量線と重畳する半導体装置である。
本発明の一態様は、第１のゲートと、第１のゲートに重畳する酸化物半導体層と、酸化物
半導体層に電気的に接続する第１の電極と、酸化物半導体層に電気的に接続する第２の電
極と、を有する第１のトランジスタと、第１の電極と電気的に接続する第１の容量素子と
、第２のゲートと、第２のゲートに重畳する酸化物半導体層と、第２の電極と、酸化物半
導体層に電気的に接続する第３の電極と、を有する第２のトランジスタと、第３の電極と
電気的に接続する第２の容量素子と、第１のトランジスタ、第１の容量素子、第２のトラ
ンジスタ、および第２の容量素子上の絶縁膜と、絶縁膜上の配線と、を有し、配線は、絶
縁膜に設けるコンタクトホールを介して、第２の電極と電気的に接続する構成を有する。
上記構成において、酸化物半導体層は、第１の容量素子および第２の容量素子と重畳して
もよい。
上記構成において、第１のトランジスタ、第１の容量素子、第２のトランジスタ、および
第２の容量素子は、配線と重畳してもよい。
上記構成において、第１のゲートは、第１の電極および第２の電極と重畳し、第２のゲー
トは、第２の電極および第３の電極と重畳してもよい。
本発明の一態様は、酸化物半導体層と、酸化物半導体層上の、第１の電極、第２の電極、
および第３の電極と、酸化物半導体層、第１の電極、第２の電極、および第３の電極上の
第１の絶縁膜と、第１の絶縁膜上で、第１の電極と重畳する第１の配線と、第１の絶縁膜
上で、第１の電極と第２の電極の間に位置する第２の配線と、第１の絶縁膜上で、第２の
電極と第３の電極の間に位置する第３の配線と、第１の絶縁膜上で、第３の電極と重畳す
る第４の配線と、第１の配線、第２の配線、第３の配線、および第４の配線上の第２の絶
縁膜と、第２の絶縁膜上の、第５の配線と、を有し、第５の配線は、第１の絶縁膜および
第２の絶縁膜に設けるコンタクトホールを介して、第２の電極と電気的に接続する構成を
有する。
上記構成において、酸化物半導体層は、第１の配線、第２の配線、第３の配線、および第
４の配線と重畳してもよい。
上記構成において、第５の配線は、酸化物半導体層、第１の電極、第２の電極、第３の電
極、第１の配線、第２の配線、第３の配線、および第４の配線と重畳してもよい。
上記構成において、第２の配線は、第１の電極および第２の電極と重畳し、第３の配線は
、第２の電極および第３の電極と重畳してもよい。
上記構成において、第１の電極、第２の電極、および第３の電極は、それぞれ酸化物半導
体層の側面と接してもよい。
上記構成において、第１の絶縁膜は、第１の電極、第２の電極、第３の電極に接してもよ
い。
上記構成において、酸化物半導体層は、インジウムおよび亜鉛を含む構成としてもよい。
本発明の一態様により、集積度の高い半導体装置を提供することができる。
または、本発明の一態様により、半導体装置の製造工程において、極めて微細な加工を安
定して施すことを可能とする新規な構造が提供される。なお、本発明の一態様はこれらの
効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、
状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の
一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある
。
本発明の一態様を示す回路図。 本発明の一態様を示す上面図および断面図。 本発明の一態様の作製方法を示す図。 本発明の一態様を示す上面図および断面図。 本発明の一態様を示す上面図および断面図。 本発明の一態様の作製方法を示す図。 本発明の一態様を示すブロック図およびその一部の回路図。 本発明の一態様を示す斜視図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャ
ネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流す
ことができるものである。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている
場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を
特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域におい
ては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場
合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置およびその作製方法を、図１乃至図
３を用いて説明する。
本発明の一態様である半導体装置が有するメモリセルアレイの回路図の一例を、図１に示
す。
メモリセルアレイ１０は複数のメモリセルを有する。
メモリセルアレイ１０を構成するメモリセル１００（ｍ，ｎ）は、ワード線１０５＿ｍを
介してワード線駆動回路１６０と電気的に接続し、ビット線１０９＿ｎを介してビット線
駆動回路１７０と電気的に接続する。また、メモリセル１００（ｍ，ｎ）はトランジスタ
１３０（ｍ，ｎ）および容量素子１５０（ｍ，ｎ）を有する。ここで、ｍは１以上（ｘ−
１）以下の自然数であり、ｎは１以上ｙ以下の自然数を表す。なお、ｘは２以上の自然数
であり、ｙは１以上の自然数を表す。
本発明の一態様である半導体装置において、ビット線方向に隣接する一対のメモリセルが
、共通のコンタクトホールを介して同一のビット線に電気的に接続する。例えば、メモリ
セル１００（ｍ，ｎ）およびメモリセル１００（ｍ＋１，ｎ）は共通のコンタクトホール
を介してビット線１０９＿ｎに電気的に接続する。
以下、本発明の一態様である半導体装置が有する構造およびその作製方法の例を、図２お
よび図３を用いて説明する。
図２には、本発明の一形態の半導体記憶装置の一例として、半導体記憶装置が有するメモ
リセルアレイの一部の上面図および断面図を示す。ここで、図２（Ａ）は上面図であり、
図２（Ｂ）、図２（Ｃ）、および図２（Ｄ）はそれぞれ、図２（Ａ）における、Ａ−Ｂ断
面、Ｃ−Ｄ断面、Ｅ−Ｆ断面における断面図である。
図２に、メモリセルアレイ１０に含まれるメモリセル１００（ｍ，ｎ）、メモリセル１０
０（ｍ＋１，ｎ）、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０６＿ｍ、
容量線１０６＿ｍ＋１、ビット線１０９＿ｎ、およびビット線１０９＿ｎ＋１を示す。メ
モリセル１００（ｍ，ｎ）は、トランジスタ１３０（ｍ，ｎ）および容量素子１５０（ｍ
、ｎ）を含む。同様に、メモリセル１００（ｍ＋１，ｎ）は、トランジスタ１３０（ｍ＋
１，ｎ）および容量素子１５０（ｍ＋１、ｎ）を含む。
図２（Ａ）に示すように、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０６
＿ｍ、および容量線１０６＿ｍ＋１は互いに平行に設けられ、ビット線１０９＿ｎおよび
ビット線１０９＿ｎ＋１は、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０
６＿ｍ、および容量線１０６＿ｍ＋１に垂直な方向に沿って設けられる。なお、図２（Ａ
）では、明瞭化のためにその他の構成要素を省略して構成を示している。
本実施の形態では、メモリセル１００（ｍ，ｎ）およびメモリセル１００（ｍ＋１、ｎ）
は、一部の構造を共有する。以下、断面図を用いて説明する。
本発明の一態様である半導体装置は、酸化物半導体層１０１、電極１０２、電極１０３ａ
、電極１０３ｂ、絶縁膜１０４、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線
１０６＿ｍ、容量線１０６＿ｍ＋１、絶縁膜１０７、絶縁膜１０８、ビット線１０９＿ｎ
を含む（図２（Ｂ）参照）。
酸化物半導体層１０１は、トランジスタ１３０（ｍ，ｎ）およびトランジスタ１３０（ｍ
＋１，ｎ）のチャネル形成領域を含み、該チャネル形成領域はそれぞれビット線１０９＿
ｎと重畳する。トランジスタ１３０（ｍ，ｎ）のチャネル形成領域は、酸化物半導体層１
０１における、電極１０２および電極１０３ａの間の領域であり、トランジスタ１３０（
ｍ＋１，ｎ）のチャネル形成領域は、酸化物半導体層１０１における、電極１０２および
電極１０３ｂの間の領域である。
また、トランジスタ１３０（ｍ，ｎ）と容量素子１５０（ｍ，ｎ）は電極１０３ａを共有
している。すなわち、電極１０３ａはトランジスタ１３０（ｍ、ｎ）のソース電極あるい
はドレイン電極として機能し、容量素子１５０（ｍ、ｎ）を構成する一対の電極の一方と
しても機能する。
同様に、トランジスタ１３０（ｍ＋１，ｎ）と容量素子１５０（ｍ＋１，ｎ）は電極１０
３ｂを共有している。すなわち、電極１０３ｂはトランジスタ１３０（ｍ＋１、ｎ）のソ
ース電極あるいはドレイン電極として機能し、容量素子１５０（ｍ＋１、ｎ）を構成する
一対の電極の一方としても機能する。
一方、電極１０２は、電極１０３ａとともに、トランジスタ１３０（ｍ、ｎ）のソース電
極またはドレイン電極として機能し、電極１０３ｂとともに、トランジスタ１３０（ｍ＋
１、ｎ）のソース電極またはドレイン電極として機能する。すなわち、トランジスタ１３
０（ｍ，ｎ）とトランジスタ１３０（ｍ＋１，ｎ）は電極１０２を共有している。
また、ワード線１０５＿ｍはトランジスタ１３０（ｍ，ｎ）のゲートとしても機能し、容
量線１０６＿ｍは容量素子１５０（ｍ，ｎ）を構成する一対の電極の他方としても機能す
る。
同様に、ワード線１０５＿ｍ＋１はトランジスタ１３０（ｍ＋１，ｎ）のゲートとしても
機能し、容量線１０６＿ｍ＋１は容量素子１５０（ｍ＋１，ｎ）を構成する一対の電極の
他方としても機能する。
図２（Ａ）に示すとおり、トランジスタ１３０（ｍ，ｎ）、容量素子１５０（ｍ，ｎ）、
トランジスタ１３０（ｍ＋１，ｎ）、および容量素子１５０（ｍ＋１，ｎ）は、ビット線
１０９＿ｎに重畳して設けられ、トランジスタ１３０（ｍ，ｎ）およびトランジスタ１３
０（ｍ＋１，ｎ）のチャネル長方向は、ビット線１０９＿ｎと平行である。
ビット線１０９＿ｎは、絶縁膜１０４、絶縁膜１０７、および絶縁膜１０８に設けたコン
タクトホール１１０を介して、電極１０２と電気的に接続する。
酸化物半導体層１０１は、電極１０２、電極１０３ａおよび電極１０３ｂのみならず、容
量線１０６＿ｍ、容量線１０６＿ｍ＋１、およびコンタクトホール１１０とも重畳して設
ける。すなわち、電極１０３ａおよび絶縁膜１０４は酸化物半導体層１０１と容量線１０
６＿ｍの間に位置し、電極１０３ｂおよび絶縁膜１０４は酸化物半導体層１０１と容量線
１０６＿ｍ＋１の間に位置する。また、電極１０２は、酸化物半導体層１０１とビット線
１０９＿ｎの間に位置する。
容量線１０６＿ｍは、電極１０３ａの上面のみならず、電極１０３ａの側面および酸化物
半導体層１０１の側面とも対向して設ける（図２（Ｃ）参照）。
また、ワード線１０５＿ｍは、酸化物半導体層１０１の上面のみならず、酸化物半導体層
１０１の側面とも対向して設ける（図２（Ｄ）参照）。
同様に、容量線１０６＿ｍ＋１は、電極１０３ｂの上面のみならず、電極１０３ｂの側面
および酸化物半導体層１０１の側面とも対向して設け、また、ワード線１０５＿ｍ＋１は
、酸化物半導体層１０１の上面のみならず、酸化物半導体層１０１の側面とも対向して設
ける（図示しない）。
ビット線方向に隣接する一対のメモリセルが、共通のコンタクトホールを介して同一のビ
ット線に電気的に接続する構成とすることで、メモリセルあたりの占有面積を小さくする
ことができ、メモリセルアレイの高集積化を実現することができる。
また、酸化物半導体層１０１を容量線１０６＿ｍ、容量線１０６＿ｍ＋１、およびコンタ
クトホール１１０と重畳して設けることで、メモリセル１００（ｍ，ｎ）およびメモリセ
ル１００（ｍ＋１，ｎ）が有する酸化物半導体層１０１の占有面積を、メモリセルのサイ
ズを大きくすること無く、大きくすることができる。これにより、微細な加工を施す場合
でも、精度よく酸化物半導体層を加工することができる。
次に、図２に示す構造の作製方法を、図３を参照して説明する。
まず、酸化物半導体層１０１を形成する（図３（Ａ）参照）。酸化物半導体層１０１は絶
縁表面に形成すればよい。酸化物半導体層１０１を形成する絶縁表面としては、絶縁性を
有する基板の表面や、絶縁膜の表面が例として挙げられる。
上記絶縁性を有する基板として使用できる素材に大きな制限は無いが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージョン
法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることがで
きる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般
的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え
得るのであれば用いることが可能である。
また、上記絶縁膜としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化
ハフニウム、酸化ガリウム、窒化シリコン、窒化酸化シリコンなどを含む絶縁膜を用いる
とよい。なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素より
も酸素の含有量が多いものを指すものとする。また、窒化酸化シリコンとは、その組成と
して、酸素よりも窒素の含有量が多いものを指すものとする。
酸化物半導体層１０１は酸化物半導体を含む層である。酸化物半導体としては、少なくと
もインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有
すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの酸化物半導体層に用いられる酸化物半導体としては、例えば、酸化インジ
ウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸
化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸
化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物
、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎ
ｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ
−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−
Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ
：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸
化物を用いるとよい。
酸化物半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結
合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。
これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸
化物半導体膜の形成後において、脱水化処理（脱水素化処理ともいう）を行い酸化物半導
体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが
好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸
素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理
）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うこ
とが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化
処理と記す場合があり、酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする
場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除
去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型
に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、
実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロ
に近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×
１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であるこ
とをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、
好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃に
て１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−
２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のト
ランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲ
ート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタは
オフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することが困難である。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することが困難
な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、
または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以
下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａ
ｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭ
による観察像では、結晶粒界を明確に確認することが困難な場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下
）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポット
が観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよう
に（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体層１０１は、上述した酸化物半導体膜を成膜し、該酸化物半導体膜をエッチ
ングして選択的に除去することで形成できる。
次に、酸化物半導体層１０１上に電極１０２、電極１０３ａ、および電極１０３ｂを形成
する（図３（Ｂ）参照）。電極１０２、電極１０３ａ、および電極１０３ｂは、酸化物半
導体層１０１上に導電膜を形成し、該導電膜をエッチングして選択的に除去することで、
同時に形成することができる。
電極１０２、電極１０３ａ、および電極１０３ｂは、単層の導電膜に限らず、複数の導電
膜を積層して形成してもよい。該複数の導電膜は、互いに異なる材料を有していてもよい
。上記導電膜としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステン、イリジウム、スズ等の元素の少なくとも一を主成分として含んでいればよい
。また、導電性を有している限りにおいて、それらの酸化物や窒化物を導電膜に用いるこ
ともできる。例として、インジウム錫酸化物（ＩＴＯ）、窒化タンタル、窒化チタンなど
が挙げられる。
次に、酸化物半導体層１０１、電極１０２、電極１０３ａ、および電極１０３ｂを覆う絶
縁膜１０４を形成する。
絶縁膜１０４は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、
絶縁膜１０４は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化ア
ルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ
ｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。絶縁膜１０４
は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、
その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を
確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ
以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題と
なる。ゲートリークの問題を解消するには、絶縁膜１０４に、酸化ハフニウム、酸化タン
タル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））
、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素
が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高
誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料を絶縁膜１０４に用いる
ことで、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉ
ｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、絶縁膜１０４は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半
導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導
体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体
層との界面の状態を良好に保つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含
むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含
有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（
原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つ
ことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けること
により、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することがで
きる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の
効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形
成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を
有しているため、当該材料を用いることは、酸化物半導体層への水の混入防止という点に
おいても好ましい。
また、酸化物半導体層１０１に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープと
は、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面の
みでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには
、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ド
ープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１０１に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ
（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１０１に接する
絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）と
することができる。または、酸化物半導体層１０１に接する絶縁膜として酸化ガリウムア
ルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）
の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜
を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または
酸化物半導体層と絶縁膜の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化
またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁層は、酸化物半導体層１０１を絶
縁膜上に設ける場合、絶縁膜１０４に代えて、酸化物半導体層１０１の下地膜として形成
する絶縁膜に適用しても良く、絶縁膜１０４および該下地膜として機能する絶縁膜の双方
に適用しても良い。
絶縁膜１０４の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行うの
が望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５
０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。熱処
理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。
また、絶縁膜１０４が酸素を含む場合、酸化物半導体層１０１に酸素を供給し、酸化物半
導体層１０１の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化
物半導体層を形成することもできる。
なお、本実施の形態では、絶縁膜１０４の形成後に熱処理を行っているが、熱処理のタイ
ミングはこれに限定されない。例えば、後に形成されるワード線や容量線の形成後に熱処
理を行っても良い。
上述のように、熱処理を適用することで、酸化物半導体層１０１を、水素原子を含む物質
が極力含まれないように高純度化することができる。
続いて、絶縁膜１０４上にワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ
＋１、および容量線１０６＿ｍ＋１を形成する（図３（Ｃ）参照）。ワード線１０５＿ｍ
、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線１０６＿ｍ＋１は、絶縁膜
１０４上に導電膜を形成し、該導電膜をエッチングして選択的に除去することで、同時に
形成することができる。ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋
１、および容量線１０６＿ｍ＋１は互いに平行に形成される。
このとき、ワード線１０５＿ｍは容量線１０６＿ｍおよびワード線１０５＿ｍ＋１の間に
、ワード線１０５＿ｍ＋１は容量線１０６＿ｍ＋１およびワード線１０５＿ｍの間に位置
するように形成される。
ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線１０６
＿ｍ＋１は、単層の導電膜に限らず、複数の導電膜を積層して形成してもよい。該複数の
導電膜は、互いに異なる材料を有していてもよい。上記導電膜としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステン、イリジウム、スズ等の元素
の少なくとも一を主成分として含んでいればよい。また、導電性を有している限りにおい
て、それらの酸化物や窒化物を導電膜に用いることもできる。例として、インジウム錫酸
化物（ＩＴＯ）、窒化タンタル、窒化チタンなどが挙げられる。
ワード線１０５＿ｍは、電極１０２と電極１０３ａの間の領域に、酸化物半導体層１０１
に重畳して形成される。このとき、ワード線１０５＿ｍは酸化物半導体層１０１の上面の
みならず、酸化物半導体層１０１の側面とも、絶縁膜１０４を間に介して対向する。同様
に、ワード線１０５＿ｍ＋１は、電極１０２と電極１０３ｂの間の領域に、酸化物半導体
層１０１に重畳して形成される。このとき、ワード線１０５＿ｍ＋１は酸化物半導体層１
０１の上面のみならず、酸化物半導体層１０１の側面とも、絶縁膜１０４を間に介して対
向する。
一方、容量線１０６＿ｍは電極１０３ａと重畳して形成される。このとき、容量線１０６
＿ｍは酸化物半導体層１０１とも重畳する。すなわち、容量線１０６＿ｍと酸化物半導体
層１０１の間に電極１０３ａと絶縁膜１０４が位置するように、容量線１０６＿ｍを形成
する。さらに、容量線１０６＿ｍは、電極１０３ａの側面および酸化物半導体層１０１の
側面と、絶縁膜１０４を間に介して対向する。同様に、容量線１０６＿ｍ＋１は電極１０
３ｂと重畳して形成される。このとき、容量線１０６＿ｍ＋１は酸化物半導体層１０１と
も重畳する。すなわち、容量線１０６＿ｍ＋１と酸化物半導体層１０１の間に電極１０３
ｂと絶縁膜１０４が位置するように、容量線１０６＿ｍ＋１を形成する。さらに、容量線
１０６＿ｍ＋１は、電極１０３ｂの側面および酸化物半導体層１０１の側面と、絶縁膜１
０４を間に介して対向する。
次に、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線
１０６＿ｍ＋１上に、絶縁膜１０７および絶縁膜１０８を積層して形成する（図３（Ｄ）
参照）。なお、本実施の形態は、絶縁膜１０７または絶縁膜１０８のいずれか一方を形成
しない構成としてもよく、また、絶縁膜１０８の上にさらに別の絶縁膜を形成し、３層以
上の積層を有する構成としてもよい。
絶縁膜１０７および絶縁膜１０８としては、酸化シリコン、酸化窒化シリコン、酸化アル
ミニウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、窒化酸化シリコンなどを含む
絶縁膜を用いることができる。また、絶縁膜１０７および絶縁膜１０８は互いに異なる材
料を有していてもよい。
また、絶縁膜１０７および絶縁膜１０８として、有機絶縁膜を用いることもできる。有機
絶縁膜としては、例えば、アクリル樹脂、エポキシ樹脂、ポリアミド、ポリイミド、ベン
ゾシクロブテン系樹脂等を用いることができる。
次に、絶縁膜１０４、絶縁膜１０７、および絶縁膜１０８をエッチングし、電極１０２に
達するコンタクトホール１１０を形成する。コンタクトホール１１０は、ドライエッチン
グによって絶縁膜１０４、絶縁膜１０７、および絶縁膜１０８を選択的に除去して形成す
ればよい。
コンタクトホール１１０はワード線１０５＿ｍおよびワード線１０５＿ｍ＋１の間の領域
に形成される。
コンタクトホール１１０を形成後、ビット線１０９＿ｎを形成する（図３（Ｅ）参照）。
ビット線１０９＿ｎは絶縁膜１０８上に導電膜を形成し、該導電膜をエッチングして選択
的に除去することで形成することができる。ビット線１０９＿ｎはコンタクトホール１１
０を介して電極１０２に電気的に接続する。
ビット線１０９＿ｎは、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋
１、および容量線１０６＿ｍ＋１に垂直な方向に沿って形成される。また、ビット線１０
９＿ｎは酸化物半導体層１０１と重畳して形成される。したがって、酸化物半導体層１０
１の被形成面に対し垂直な方向からメモリセル１００（ｍ，ｎ）およびメモリセル１００
（ｍ＋１，ｎ）を見た際に、トランジスタ１３０（ｍ，ｎ）のチャネル形成領域は、ワー
ド線１０５＿ｍとビット線１０９＿ｎが重畳する領域と重畳し、トランジスタ１３０（ｍ
＋１，ｎ）のチャネル形成領域は、ワード線１０５＿ｍ＋１とビット線１０９＿ｎが重畳
する領域と重畳する。
ビット線１０９＿ｎは、単層の導電膜に限らず、複数の導電膜を積層して形成してもよい
。該複数の導電膜は、互いに異なる材料を有していてもよい。上記導電膜としては、アル
ミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、イリジウム、ス
ズ等の元素の少なくとも一を主成分として含んでいればよい。また、導電性を有している
限りにおいて、それらの酸化物や窒化物を導電膜に用いることもできる。例として、イン
ジウム錫酸化物（ＩＴＯ）、窒化タンタル、窒化チタンなどが挙げられる。
上述の方法によって、図２に示す構造を形成することができる。図２に示す構造を有する
メモリセルアレイは、ビット線方向に隣接する一対のメモリセルが共通のコンタクトホー
ルを介してビット線に電気的に接続しており、高い集積度を実現することができる。例え
ば、上述の構造を有するメモリセルアレイにおいて、最小加工寸法をＦとしたときに、メ
モリセルひとつあたりの占有面積を８Ｆ２として作製することができる。
また、図２に示す構造を有するメモリセルアレイは酸化物半導体を適用したトランジスタ
を備えるので、消費電力を小さくすることができる。
また、図２に示す構造を有するメモリセルアレイは、比較的大きな酸化物半導体層を有し
ているため、微細な加工に対しても、密着性の不足等による不良の発生を低減することが
できる。従って、本実施の形態の構造は、歩留まりよく高い集積度を実現することができ
る。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、先の実施の形態とは異なる形状を有する半導体装置の一例について説
明する。
本実施の形態が開示する本発明の一形態である半導体装置は、容量素子やトランジスタを
構成する絶縁膜の一部を除去し、該容量素子やトランジスタを構成する配線上に設ける絶
縁膜が、該容量素子やトランジスタを構成する電極と接する構造を有する。
図４を参照して、本実施の形態が開示する半導体装置の例を説明する。なお、先の実施の
形態と共通する部分については、先の実施の形態と同じ符号を用いて説明する。
図４には、本発明の一形態の半導体記憶装置の一例として、半導体記憶装置が有するメモ
リセルアレイの一部の上面図および断面図を示す。ここで、図４（Ａ）は上面図であり、
図４（Ｂ）、図４（Ｃ）、および図４（Ｄ）はそれぞれ、図４（Ａ）における、Ａ−Ｂ断
面、Ｃ−Ｄ断面、Ｅ−Ｆ断面における断面図である。
図４（Ａ）に示すように、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０６
＿ｍ、および容量線１０６＿ｍ＋１は互いに平行に設けられ、ビット線１０９＿ｎおよび
ビット線１０９＿ｎ＋１は、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０
６＿ｍ、および容量線１０６＿ｍ＋１に垂直な方向に沿って設けられる。なお、図４（Ａ
）では、明瞭化のためにその他の構成要素を省略して構成を示している。
本実施の形態は、酸化物半導体層１０１、電極１０２、電極１０３ａ、電極１０３ｂ、絶
縁膜１０４ａ、絶縁膜１０４ｂ、絶縁膜１０４ｃ、絶縁膜１０４ｄ、ワード線１０５＿ｍ
、ワード線１０５＿ｍ＋１、容量線１０６＿ｍ、容量線１０６＿ｍ＋１、絶縁膜１０７、
絶縁膜１０８、ビット線１０９＿ｎを含む（図４（Ｂ）参照）。
すなわち、本実施の形態は、実施の形態１の絶縁膜１０４に代えて、絶縁膜１０４ａ、絶
縁膜１０４ｂ、絶縁膜１０４ｃ、絶縁膜１０４ｄを有する。
絶縁膜１０４ａは、容量線１０６＿ｍと重畳して設けられ、容量素子１５０（ｍ，ｎ）に
おいて、電極１０３ａあるいは酸化物半導体層１０１と容量線１０６＿ｍとの間に位置す
る。
絶縁膜１０４ｂは、ワード線１０５＿ｍと重畳して設けられ、トランジスタ１３０（ｍ，
ｎ）において、酸化物半導体層１０１とワード線１０５＿ｍの間に位置する。
絶縁膜１０４ｃは、ワード線１０５＿ｍ＋１と重畳して設けられ、トランジスタ１３０（
ｍ＋１，ｎ）において、酸化物半導体層１０１とワード線１０５＿ｍ＋１の間に位置する
。
絶縁膜１０４ｄは、容量線１０６＿ｍ＋１と重畳して設けられ、容量素子１５０（ｍ＋１
，ｎ）において、電極１０３ｂあるいは酸化物半導体層１０１と容量線１０６＿ｍ＋１と
の間に位置する。
また、ワード線１０５＿ｍと容量線１０６＿ｍの間の領域において、絶縁膜１０７は電極
１０３ａに接し、ワード線１０５＿ｍ＋１と容量線１０６＿ｍ＋１の間の領域において、
絶縁膜１０７は電極１０３ｂに接する。
酸化物半導体層１０１の側面において、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード
線１０５＿ｍ＋１、および容量線１０６＿ｍ＋１のいずれとも重畳しない領域、換言すれ
ば、絶縁膜１０４ａ、絶縁膜１０４ｂ、絶縁膜１０４ｃ、および絶縁膜１０４ｄのいずれ
とも重畳しない領域では、酸化物半導体層１０１は絶縁膜１０７と接する。
ビット線１０９＿ｎは絶縁膜１０７および絶縁膜１０８に設けたコンタクトホール１１０
を介して電極１０２に電気的に接続する。
容量線１０６＿ｍは、電極１０３ａの上面のみならず、電極１０３ａの側面および酸化物
半導体層１０１の側面とも対向して設ける（図４（Ｃ）参照）。電極１０３ａの側面およ
び酸化物半導体層１０１の側面と容量線１０６＿ｍの間には絶縁膜１０４ａが位置する。
また、ワード線１０５＿ｍは、酸化物半導体層１０１の上面のみならず、酸化物半導体層
１０１の側面とも対向して設ける（図４（Ｄ）参照）。酸化物半導体層１０１の側面とワ
ード線１０５＿ｍの間には絶縁膜１０４ｂが位置する。
同様に、容量線１０６＿ｍ＋１は、電極１０３ｂの上面のみならず、電極１０３ｂの側面
および酸化物半導体層１０１の側面とも対向して設け、また、ワード線１０５＿ｍ＋１は
、酸化物半導体層１０１の上面のみならず、酸化物半導体層１０１の側面とも対向して設
ける（図示しない）。酸化物半導体層１０１の側面とワード線１０５＿ｍ＋１の間には絶
縁膜１０４ｃが位置し、酸化物半導体層１０１の側面および電極１０３ｂの側面と容量線
１０６＿ｍ＋１の間には絶縁膜１０４ｄが位置する。
つづいて、本実施の形態の構成の作製方法の一例について説明する。先の実施の形態と重
複する箇所については、説明を省略する。
まず、実施の形態１に記載の方法を用いて、図３（Ｃ）に示す構造を作製する。
次に、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線
１０６＿ｍ＋１をマスクとして用い、絶縁膜１０４をエッチングにより選択的に除去する
。ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線１０
６＿ｍ＋１から露出している領域の絶縁膜１０４が除去され、ワード線１０５＿ｍと重畳
する絶縁膜１０４ｂ、容量線１０６＿ｍと重畳する絶縁膜１０４ａ、ワード線１０５＿ｍ
＋１と重畳する絶縁膜１０４ｃ、および容量線１０６＿ｍ＋１と重畳する絶縁膜１０４ｄ
が形成される。
つづいて、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容
量線１０６＿ｍ＋１上に、絶縁膜１０７および絶縁膜１０８を積層して形成する。絶縁膜
１０７および絶縁膜１０８の材料および形成方法は、実施の形態１と同様のものを用いれ
ばよい。
以下、実施の形態１と同様の材料および方法を用いて、コンタクトホール１１０およびビ
ット線１０９＿ｎを形成する。
上述の方法によって、図４に示す構造を形成することができる。図４に示す構造を有する
メモリセルアレイもまた、ビット線方向に隣接する一対のメモリセルが共通のコンタクト
ホールを介してビット線に電気的に接続しており、高い集積度を実現することができる。
例えば、上述の構造を有するメモリセルアレイにおいて、最小加工寸法をＦとしたときに
、メモリセルひとつあたりの占有面積を８Ｆ２として作製することができる。
また、図４に示す構造を有するメモリセルアレイは酸化物半導体を適用したトランジスタ
を備えるので、消費電力を小さくすることができる。
また、図４に示す構造を有するメモリセルアレイは、比較的大きな酸化物半導体層を有し
ているため、微細な加工に対しても、密着性の不足等による不良の発生を低減することが
できる。従って、本実施の形態の構造は、歩留まりよく高い集積度を実現することができ
る。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、先の実施の形態とは異なる形状を有する半導体装置およびその作製方
法の一例について説明する。
本実施の形態が開示する本発明の一形態である半導体装置は、メモリセルが有するトラン
ジスタおよび容量素子を構成する電極が、酸化物半導体層の上面のみならず、側面とも重
畳して設けられる構造を有する。
図５を参照して、本実施の形態が開示する半導体装置の例を説明する。なお、先の実施の
形態と共通する部分については、先の実施の形態と同じ符号を用いて説明する。
図５には、本発明の一形態の半導体記憶装置の一例として、半導体記憶装置が有するメモ
リセルアレイの一部の上面図および断面図を示す。ここで、図５（Ａ）は上面図であり、
図５（Ｂ）、図５（Ｃ）、および図５（Ｄ）はそれぞれ、図５（Ａ）における、Ａ−Ｂ断
面、Ｃ−Ｄ断面、Ｅ−Ｆ断面における断面図である。
図５（Ａ）に示すように、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０６
＿ｍ、および容量線１０６＿ｍ＋１は互いに平行に設けられ、ビット線１０９＿ｎおよび
ビット線１０９＿ｎ＋１は、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０
６＿ｍ、および容量線１０６＿ｍ＋１に垂直な方向に沿って設けられる。また、電極１１
２、電極１１３ａ、および電極１１３ｂの一部は、図５（Ａ）に示す上面図において、ビ
ット線１０９＿ｎの外側の領域にも設けられる。
本実施の形態は、酸化物半導体層１０１、電極１１２、電極１１３ａ、電極１１３ｂ、絶
縁膜１０４、ワード線１０５＿ｍ、ワード線１０５＿ｍ＋１、容量線１０６＿ｍ、容量線
１０６＿ｍ＋１、絶縁膜１０７、絶縁膜１０８、ビット線１０９＿ｎを含む（図５（Ｂ）
参照）。
すなわち、本実施の形態は、実施の形態１の電極１０２、電極１０３ａ、および電極１０
３ｂに代えて、電極１１２、電極１１３ａ、および電極１１３ｂを有する。
電極１１２は、酸化物半導体層１０１の上面のみならず、酸化物半導体層１０１の側面と
も対向して設けられる。
また、電極１１２は、酸化物半導体層１０１が形成される絶縁表面と接する構成としても
よい。
電極１１３ａおよび電極１１３ｂは、酸化物半導体層１０１の上面のみならず、酸化物半
導体層１０１の側面ともそれぞれ対向して設けられる。
このとき、電極１１３ａは、酸化物半導体層１０１の上面と容量線１０６＿ｍとの間に加
え、酸化物半導体層１０１の側面と容量線１０６＿ｍとの間にも位置する。また、電極１
１３ｂは、酸化物半導体層１０１の上面と容量線１０６＿ｍ＋１との間に加え、酸化物半
導体層１０１の側面と容量線１０６＿ｍ＋１との間にも位置する。すなわち、酸化物半導
体層１０１の上面近傍に加え、側面近傍においても、電極１１３ａと容量線１０６＿ｍ、
電極１１３ｂと容量線１０６＿ｍ＋１は、それぞれ絶縁膜１０４を間に介して互いに対向
する。
また、電極１１３ａおよび電極１１３ｂは、酸化物半導体層１０１が形成される絶縁表面
とそれぞれ接する構成としてもよい。
ワード線１０５＿ｍの端部は、電極１１２の端部および電極１１３ａの端部と、絶縁膜１
０４を間に介して重畳する。
同様に、ワード線１０５＿ｍ＋１の端部は、電極１１２の端部および電極１１３ｂの端部
と、絶縁膜１０４を間に介して重畳する。
トランジスタ１３０（ｍ，ｎ）において、ゲートとして機能するワード線１０５＿ｍのみ
ならず、ソース電極およびドレイン電極として機能する電極１１２および電極１１３ａも
、酸化物半導体層１０１の上面および側面と対向して設けられる。トランジスタ１３０（
ｍ，ｎ）のチャネル形成領域は、酸化物半導体層１０１の上面近傍に加え、ワード線１０
５＿ｍと対向する側面近傍にも形成され、従って、トランジスタ１３０（ｍ，ｎ）のチャ
ネル幅を大きくすることができる。
同様に、トランジスタ１３０（ｍ＋１，ｎ）において、ゲートとして機能するワード線１
０５＿ｍ＋１のみならず、ソース電極およびドレイン電極として機能する電極１１２およ
び電極１１３ｂも、酸化物半導体層１０１の上面および側面と対向して設けられる。トラ
ンジスタ１３０（ｍ＋１，ｎ）のチャネル形成領域は、酸化物半導体層１０１の上面近傍
に加え、ワード線１０５＿ｍ＋１と対向する側面近傍にも形成され、従って、トランジス
タ１３０（ｍ＋１，ｎ）のチャネル幅を大きくすることができる。
また、酸化物半導体層１０１の上面近傍に加え、側面近傍においても、電極１１３ａと容
量線１０６＿ｍ、電極１１３ｂと容量線１０６＿ｍ＋１は、それぞれ絶縁膜１０４を間に
介して互いに対向するため、電極１１３ａと容量線１０６＿ｍ、電極１１３ｂと容量線１
０６＿ｍ＋１とが互いに対向する領域の面積が大きくなり、したがって、容量素子１５０
（ｍ，ｎ）および容量素子１５０（ｍ＋１，ｎ）が保持できる容量も大きくなる。
つづいて、本実施の形態の構成の作製方法の一例について、図６を用いて説明する。なお
、先の実施の形態と重複する箇所については、一部説明を省略する。
まず、酸化物半導体層１０１を形成する（図６（Ａ）参照）。酸化物半導体層１０１は絶
縁表面に形成すればよい。酸化物半導体層１０１を形成する絶縁表面としては、実施の形
態１と同様に、絶縁性を有する基板の表面や、絶縁膜の表面が例として挙げられる。
酸化物半導体層１０１は、実施の形態１と同様の材料を用いて上記絶縁表面上に酸化物半
導体膜を成膜し、該酸化物半導体膜をエッチングして選択的に除去することで形成できる
。
次に、酸化物半導体層１０１上に電極１１２、電極１１３ａ、および電極１１３ｂを形成
する（図６（Ｂ）参照）。電極１１２、電極１１３ａ、および電極１１３ｂは、酸化物半
導体層１０１上に導電膜を形成し、該導電膜をエッチングして選択的に除去することで、
同時に形成することができる。
このとき、電極１１２、電極１１３ａ、および電極１１３ｂは、酸化物半導体層１０１の
上面および側面に対向するように形成される。すなわち、電極１１２、電極１１３ａ、お
よび電極１１３ｂはそれぞれ、酸化物半導体層１０１を間に介して互いに対向する領域を
有するように形成される。
また、電極１１２、電極１１３ａ、および電極１１３ｂは、酸化物半導体層１０１が形成
される絶縁表面に接してもよい。
電極１１２、電極１１３ａ、および電極１１３ｂは、実施の形態１に記載の電極１０２、
電極１０３ａ、および電極１０３ｂと同様の材料を用いて形成することができる。
次に、酸化物半導体層１０１、電極１１２、電極１１３ａ、および電極１１３ｂを覆う絶
縁膜１０４を形成する。絶縁膜１０４としては、実施の形態１と同様の材料および方法を
用いて形成すればよい。
続いて、絶縁膜１０４上にワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ
＋１、および容量線１０６＿ｍ＋１を形成する（図６（Ｃ）参照）。ワード線１０５＿ｍ
、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線１０６＿ｍ＋１は、絶縁膜
１０４上に導電膜を形成し、該導電膜をエッチングして選択的に除去することで、同時に
形成することができる。ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋
１、および容量線１０６＿ｍ＋１は互いに平行に形成される。
このとき、ワード線１０５＿ｍは容量線１０６＿ｍおよびワード線１０５＿ｍ＋１の間に
、ワード線１０５＿ｍ＋１は容量線１０６＿ｍ＋１およびワード線１０５＿ｍの間に位置
するように形成される。
ワード線１０５＿ｍは、電極１１２と電極１１３ａの間の領域に、酸化物半導体層１０１
に重畳して形成される。このとき、ワード線１０５＿ｍは酸化物半導体層１０１の上面の
みならず、酸化物半導体層１０１の側面とも、絶縁膜１０４を間に介して対向する。同様
に、ワード線１０５＿ｍ＋１は、電極１１２と電極１１３ｂの間の領域に、酸化物半導体
層１０１に重畳して形成される。このとき、ワード線１０５＿ｍ＋１は酸化物半導体層１
０１の上面のみならず、酸化物半導体層１０１の側面とも、絶縁膜１０４を間に介して対
向する。
さらに、ワード線１０５＿ｍは、電極１１２の端部、および電極１１３ａの端部と重畳し
て形成される。同様に、ワード線１０５＿ｍ＋１は、電極１１２の端部、および電極１１
３ｂの端部と重畳して形成される。
一方、容量線１０６＿ｍは電極１１３ａと重畳して形成される。このとき、容量線１０６
＿ｍは酸化物半導体層１０１とも重畳する。すなわち、容量線１０６＿ｍと酸化物半導体
層１０１の間に電極１１３ａと絶縁膜１０４が位置するように、容量線１０６＿ｍを形成
する。さらに、容量線１０６＿ｍは、電極１１３ａの側面および酸化物半導体層１０１の
側面と、絶縁膜１０４を間に介して対向する。同様に、容量線１０６＿ｍ＋１は電極１１
３ｂと重畳して形成される。このとき、容量線１０６＿ｍ＋１は酸化物半導体層１０１と
も重畳する。すなわち、容量線１０６＿ｍ＋１と酸化物半導体層１０１の間に電極１１３
ｂと絶縁膜１０４が位置するように、容量線１０６＿ｍ＋１を形成する。さらに、容量線
１０６＿ｍ＋１は、電極１１３ｂの側面および酸化物半導体層１０１の側面と、絶縁膜１
０４を間に介して対向する。
ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線１０６
＿ｍ＋１は、実施の形態１と同様の材料を用いて形成することができる。
次に、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋１、および容量線
１０６＿ｍ＋１上に、絶縁膜１０７および絶縁膜１０８を積層して形成する（図６（Ｄ）
参照）。なお、本実施の形態は、絶縁膜１０７または絶縁膜１０８のいずれか一方を形成
しない構成としてもよく、また、絶縁膜１０８の上にさらに別の絶縁膜を形成し、３層以
上の積層を有する構成としてもよい。
絶縁膜１０７および絶縁膜１０８は実施の形態１と同様の材料を用いて形成することがで
きる。
コンタクトホール１１０を形成後、ビット線１０９＿ｎを形成する（図６（Ｅ）参照）。
ビット線１０９＿ｎは絶縁膜１０８上に導電膜を形成し、該導電膜をエッチングして選択
的に除去することで形成することができる。ビット線１０９＿ｎはコンタクトホール１１
０を介して電極１１２に電気的に接続する。
ビット線１０９＿ｎは、ワード線１０５＿ｍ、容量線１０６＿ｍ、ワード線１０５＿ｍ＋
１、および容量線１０６＿ｍ＋１に垂直な方向に沿って形成される。また、ビット線１０
９＿ｎは酸化物半導体層１０１と重畳して形成される。したがって、酸化物半導体層１０
１の被形成面に対し垂直な方向からメモリセル１００（ｍ，ｎ）およびメモリセル１００
（ｍ＋１，ｎ）を見た際に、トランジスタ１３０（ｍ，ｎ）のチャネル形成領域は、ワー
ド線１０５＿ｍとビット線１０９＿ｎが重畳する領域と重畳し、トランジスタ１３０（ｍ
＋１，ｎ）のチャネル形成領域は、ワード線１０５＿ｍ＋１とビット線１０９＿ｎが重畳
する領域と重畳する。
ビット線１０９＿ｎは、実施の形態１と同様の材料を用いて形成することができる。
上述の方法によって、図５に示す構造を形成することができる。図５に示す構造を有する
メモリセルアレイは、ビット線方向に隣接する一対のメモリセルが共通のコンタクトホー
ルを介してビット線に電気的に接続しており、高い集積度を実現することができる。例え
ば、上述の構造を有するメモリセルアレイにおいて、最小加工寸法をＦとしたときに、メ
モリセルひとつあたりの占有面積を８Ｆ２として作製することができる。
また、図５に示す構造を有するメモリセルアレイは酸化物半導体を適用したトランジスタ
を備えるので、消費電力を小さくすることができる。
また、図５に示す構造を有するメモリセルアレイは、比較的大きな酸化物半導体層を有し
ているため、微細な加工に対しても、密着性の不足等による不良の発生を低減することが
できる。従って、本実施の形態の構造は、歩留まりよく高い集積度を実現することができ
る。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
実施の形態１乃至実施の形態３のいずれかで示した半導体記憶装置を少なくとも一部に用
いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができ
る。
図７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図７（Ａ）に示すＣＰＵ
は、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、イ
ンタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６
、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、
書き換え可能なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１１９９、及びＲＯＭイン
ターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いる。
ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もち
ろん、図７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣ
ＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジス
タ１１９６の記憶素子には、実施の形態１乃至実施の形態３のいずれかに示す半導体記憶
装置を用いることができる。
図７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が
有する記憶素子において、信号の極性を反転させる素子によるデータの保持を行うか、キ
ャパシタによるデータの保持を行う。信号の極性を反転させる素子によってデータが保持
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャ
パシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ
、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図７（Ｂ）または図７（Ｃ）に示すように、記憶素子群と、電源電
位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図７（Ｂ）及び図７（Ｃ）の回路の説明を行う。
図７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有
する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、
実施の形態１乃至実施の形態３のいずれかに示す半導体記憶装置を用いることができる。
記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４
１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４
３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位
ＶＳＳの電位が与えられている。
図７（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップ
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができ
る。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかに示す半導体記憶装置及び
ＣＰＵの一種以上を含む電子機器の例について説明する。
図８（Ａ）は携帯型情報端末である。図８（Ａ）に示す携帯型情報端末は、筐体９３００
と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０
４と、カメラ９３０５と、を備え、携帯型電話機としての機能を有する。
図８（Ｂ）は、ディスプレイである。図８（Ｂ）に示すディスプレイは、筐体９３１０と
、表示部９３１１と、を備える。
図８（Ｃ）は、デジタルスチルカメラである。図８（Ｃ）に示すデジタルスチルカメラは
、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、
を備える。
図８（Ｄ）は２つ折り可能な携帯情報端末である。図８（Ｄ）に示す２つ折り可能な携帯
情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操
作スイッチ９６３８、を有する。
表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとす
ることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様を用いることで、電子機器の性能を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１０：メモリセルアレイ
１００：メモリセル
１０１：酸化物半導体層
１０２：電極
１０３ａ：電極
１０３ｂ：電極
１０４：絶縁膜
１０４ａ：絶縁膜
１０４ｂ：絶縁膜
１０４ｃ：絶縁膜
１０４ｄ：絶縁膜
１０５：ワード線
１０６：容量線
１０７：絶縁膜
１０８：絶縁膜
１０９：ビット線
１１０：コンタクトホール
１１２：電極
１１３ａ：電極
１１３ｂ：電極
１３０：トランジスタ
１５０：容量素子
１６０：ワード線駆動回路
１７０：ビット線駆動回路
１１４１：スイッチング素子
１１４２：記憶素子
１１４３：記憶素子群
１１８９：ＲＯＭインターフェース
１１９０：基板
１１９１：演算回路（ＡＬＵ）
１１９２：ＡＬＵコントローラ
１１９３：インストラクションデコーダ
１１９４：インタラプトコントローラ
１１９５：タイミングコントローラ
１１９６：レジスタ
１１９７：レジスタコントローラ
１１９８：バスインターフェース
１１９９：書き換え可能なＲＯＭ
９３００：筐体
９３０１：ボタン
９３０２：マイクロフォン
９３０３：表示部
９３０４：スピーカ
９３０５：カメラ
９３１０：筐体
９３１１：表示部
９３２０：筐体
９３２１：ボタン
９３２２：マイクロフォン
９３２３：表示部
９６３０：筐体
９６３１ａ：表示部
９６３１ｂ：表示部
９６３３：留め具
９６３８：操作スイッチ

Claims (2)

  1. 半導体層と
    前記半導体層上の第１乃至第３の電極と、
    前記第１乃至第３の電極上の第１の絶縁膜と、
    前記第１の絶縁膜上の第１乃至第４の配線と、
    前記第１乃至第４の配線上の第２の絶縁膜と、
    前記第２の絶縁膜上の第５の配線と、を有し、
    前記第２の電極は、前記第１の電極と前記第３の電極との間に位置し、
    前記第１の配線は、前記第１の絶縁膜を介して前記第１の電極と重なる領域を有し、
    前記第２の配線は、前記第１の電極と前記第２の電極との間の第１の領域において、前記第１の絶縁膜を介して前記半導体層と重なる領域を有し、
    前記第３の配線は、前記第２の電極と前記第３の電極との間の第２の領域において、前記第１の絶縁膜を介して前記半導体層と重なる領域を有し、
    前記第４の配線は、前記第１の絶縁膜を介して前記第３の電極と重なる領域を有し、
    前記第５の配線は、前記第２の絶縁膜に設けられたコンタクトホールを介して、前記第２の電極と電気的に接続され、
    前記第１乃至第４の配線は、互いに平行である領域を有し、
    前記第５の配線は、前記第１の配線と直交する領域を有する半導体装置。
  2. 請求項１において、
    前記第１の電極、前記第２の電極、および前記第３の電極は、それぞれ前記酸化物半導体層の側面と接する半導体装置。
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