JP2015089117A - スイッチ回路、半導体装置、及びシステム - Google Patents

スイッチ回路、半導体装置、及びシステム Download PDF

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Abstract

【課題】制御系の回路を別途設けることなく導通状態が制御できるスイッチ回路の提供。【解決手段】トランジスタと、上記トランジスタが有するゲートと配線との間の導通状態を制御する第１スイッチと、第２スイッチと、上記第２スイッチにより、アノードと上記トランジスタが有する上記ゲートとの間の導通状態が制御され、カソードが上記トランジスタの有するソースに電気的に接続されている第１ダイオードと、第３スイッチと、上記第３スイッチにより、アノードと上記トランジスタが有する上記ゲートとの間の導通状態が制御され、カソードが上記トランジスタの有するドレインに電気的に接続されている第２ダイオードと、を有するスイッチ回路。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、トランジスタを用いたスイッチ回路と、当該スイッチ回路により主系のコンポーネントと待機系のコンポーネントの切り替えが可能な半導体装置またはシステムに関する。
主系のコンポーネントに加えて待機系のコンポーネントを備えることで多重化した、冗長構成を有するコンピュータシステム、通信システムなどのシステムには、デュプレックスシステム、デュアルシステム、マルチプロセッサシステムなどがある。いずれのシステムにおいても、障害が発生したコンポーネントをスイッチにより他のコンポーネントから切り離すことで、システム全体が停止してしまうのを防ぐことを特徴とする。
下記の特許文献１には、現用系セルスイッチと待機系セルスイッチの系の切り替え動作を、系制御機能により制御するセルスイッチの切り替え方式について開示されている。また、下記の特許文献２には、現用系または待機系として使用される電子回路パッケージと、系の切り替えを行うスイッチと、スイッチの切り替え制御を行うスイッチ制御部とを備える通信装置について開示されている。
特開平９−１３５２４４号公報 特開２００２−５１１０５号公報
特許文献１及び特許文献２では、待機系と主系の切り替えを行うスイッチの切り替えを制御するために、別途、制御系の回路を用意する必要がある。また、一般的に、スイッチの導通状態を保持するためには、当該導通状態を維持するためのレジスタ等の記憶装置が必要である。すなわち、冗長構成を有するコンピュータシステム、通信システムなどの各種システムでは、スイッチに付随して設けられた制御系の回路や記憶装置などにより、システム全体の構成が複雑になりやすかった。
上述したような技術的背景のもと、本発明の一態様では、制御系の回路を別途設けなくとも導通状態が制御できるスイッチ回路の提供を、課題の一つとする。或いは、本発明の一態様では、導通状態を保持することができるスイッチ回路の提供を、課題の一つとする。或いは、本発明の一態様では、複数のコンポーネント間の導通状態の切り替えが可能な、シンプルな構成を有する半導体装置またはシステムの提供を、課題の一つとする。或いは、本発明の一態様では、主系のコンポーネントと待機系のコンポーネントの切り替えが可能な、シンプルな構成を有する半導体装置またはシステムの提供を、課題の一つとする。或いは、本発明の一態様では、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかるスイッチ回路は、トランジスタと、上記トランジスタが有するゲートと配線との間の導通状態を制御する第１スイッチと、第２スイッチと、上記第２スイッチにより、アノードと上記トランジスタが有する上記ゲートとの間の導通状態が制御され、カソードが上記トランジスタの有するソースに電気的に接続されている第１ダイオードと、第３スイッチと、上記第３スイッチにより、アノードと上記トランジスタが有する上記ゲートとの間の導通状態が制御され、カソードが上記トランジスタの有するドレインに電気的に接続されている第２ダイオードと、を有する。
本発明の一態様にかかるスイッチ回路は、第１トランジスタ乃至第６トランジスタを有し、上記第２トランジスタにより、上記第１トランジスタが有するゲートと配線との間の導通状態が制御され、上記第３トランジスタにより、上記第４トランジスタが有するゲートと上記第１トランジスタが有する上記ゲートとの間の導通状態が制御され、上記第４トランジスタが有するゲートは、上記第４トランジスタが有するソース又はドレインの一方に電気的に接続されており、上記第４トランジスタが有するソース又はドレインの他方は、上記第１トランジスタが有するソースに電気的に接続されており、上記第５トランジスタにより、上記第６トランジスタが有するゲートと上記第１トランジスタが有する上記ゲートとの間の導通状態が制御され、上記第６トランジスタが有するゲートは、上記第６トランジスタが有するソース又はドレインの一方に電気的に接続されており、上記第６トランジスタが有するソース又はドレインの他方は、上記第１トランジスタが有するドレインに電気的に接続されている。
本発明の一態様にかかる半導体装置は、上記スイッチ回路と、出力される信号が、上記第１トランジスタが有するソースに与えられる第１コンポーネントと、入力される上記信号が、上記第１トランジスタが有するドレインから与えられる第２コンポーネントと、を有する。
本発明の一態様にかかるシステムは、上記スイッチ回路と、出力される信号が、上記第１トランジスタが有するソースに与えられる第１コンポーネントと、入力される上記信号が、上記第１トランジスタが有するドレインから与えられる第２コンポーネントと、を有する。
本発明の一態様により、制御系の回路を別途設けることなく導通状態が制御できるスイッチ回路が提供される。本発明の一態様により、導通状態を保持することができるスイッチが提供される。或いは、本発明の一態様により、主系のコンポーネントと待機系のコンポーネントの切り替えが可能な、シンプルな構成を有する半導体装置またはシステムが提供される。または、本発明の一態様により、新規な半導体装置などが提供される。
スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 タイミングチャート。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の断面構造を示す図。 電子機器の図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、スイッチ回路を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、スイッチ回路を駆動回路に有している半導体表示装置が、その範疇に含まれる。
〈スイッチ回路の構成例１〉
図１に、本発明の一態様にかかるスイッチ回路１０の構成を、一例として示す。図１に示すスイッチ回路１０は、トランジスタ１１と、スイッチ１２乃至スイッチ１４と、ダイオード１５及びダイオード１６とを有する。
トランジスタ１１は、配線ＩＯ１と配線ＩＯ２の間の導通状態を制御する機能を有する。具体的に、トランジスタ１１は、ソース又はドレインの一方が配線ＩＯ１に接続され、ソース又はドレインの他方が配線ＩＯ２に接続されている。
スイッチ１２は、ノードＦＮに相当する、トランジスタ１１が有するゲートと、配線ＤＬとの間の導通状態を制御する機能を有する。そして、スイッチ１２は、配線ＷＬ１に入力される信号に従って、オン（導通）とオフ（非導通）の選択、いわゆるスイッチングが制御される。
スイッチ１３は、トランジスタ１１が有するゲートと、ダイオード１５が有するアノードとの、間の導通状態を制御する機能を有する。そして、スイッチ１３は、配線ＷＬ２に入力される信号に従ってスイッチングが制御される。ダイオード１５が有するカソードは、配線ＩＯ１に接続されている。
スイッチ１４は、トランジスタ１１が有するゲートと、ダイオード１６が有するアノードとの、間の導通状態を制御する機能を有する。そして、スイッチ１４は、配線ＷＬ２に入力される信号に従ってスイッチングが制御される。ダイオード１６が有するカソードは、配線ＩＯ２に接続されている。
上記構成によりスイッチ回路１０は、配線ＩＯ１と配線ＩＯ２の間の導通状態を、配線ＩＯ１または配線ＩＯ２の電位に従って制御することができる。具体的に、図１に示すスイッチ回路１０では、スイッチ１２がオンであるときに、ハイレベルの電位を配線ＤＬからノードＦＮに与える。次いで、スイッチ１２をオフにした状態において、スイッチ１３及びスイッチ１４の一方もしくは両方をオンにする。このとき、配線ＩＯ１または配線ＩＯ２の電位がノードＦＮの電位と同じか、ノードＦＮの電位よりも高い場合、配線ＩＯ１または配線ＩＯ２とノードＦＮの間において、ダイオード１５またはダイオード１６を介した電荷の移動は行われない、そのため、ノードＦＮではハイレベルの電位が保持される。また、配線ＩＯ１または配線ＩＯ２の電位がノードＦＮの電位よりも低い場合、配線ＩＯ１または配線ＩＯ２とノードＦＮの間において、ダイオード１５またはダイオード１６を介した電荷の移動が行われる。その結果、ノードＦＮの電位は配線ＩＯ１または配線ＩＯ２の電位に限りなく近づくため、ノードＦＮはローレベルの電位となる。
図１に示すスイッチ回路１０では、トランジスタ１１がｎチャネル型である場合を例示しているため、ノードＦＮの電位がハイレベルであるときトランジスタ１１はオンとなり、ノードＦＮの電位がローレベルであるときトランジスタ１１はオフとなる。そして、ノードＦＮの電位は、スイッチ１２乃至スイッチ１４をオフにすることで保持され、ノードＦＮの電位が保持される限り、トランジスタ１１の導通状態も維持される。
なお、図１に示すスイッチ回路１０において、トランジスタ１１がｐチャネル型である場合、図１３に示すように、ダイオード１５及びダイオード１６のアノードとカソードの位置は、反対になる。具体的に、ダイオード１５が有するアノードが配線ＩＯ１に接続され、ダイオード１５が有するカソードが、スイッチ１３を介してトランジスタ１１が有するゲートに接続される。また、ダイオード１６が有するアノードが配線ＩＯ２に接続され、ダイオード１６が有するカソードが、スイッチ１４を介してトランジスタ１１が有するゲートに接続される。
そして、トランジスタ１１がｐチャネル型である場合も、スイッチ回路１０は、配線ＩＯ１と配線ＩＯ２の間の導通状態を、配線ＩＯ１または配線ＩＯ２の電位に従って制御することができる。具体的に、ｐチャネル型のトランジスタ１１を有するスイッチ回路１０では、スイッチ１２がオンであるときに、ローレベルの電位を配線ＤＬからノードＦＮに与える。次いで、スイッチ１２をオフにした状態において、スイッチ１３及びスイッチ１４の一方もしくは両方をオンにする。このとき、配線ＩＯ１または配線ＩＯ２の電位がノードＦＮの電位と同じか、ノードＦＮの電位よりも低い場合、配線ＩＯ１または配線ＩＯ２とノードＦＮの間において、ダイオード１５またはダイオード１６を介した電荷の移動は行われない。そのため、ノードＦＮではローレベルの電位が保持される。また、配線ＩＯ１または配線ＩＯ２の電位がノードＦＮの電位よりも高い場合、配線ＩＯ１または配線ＩＯ２とノードＦＮの間において、ダイオード１５またはダイオード１６を介した電荷の移動が行われる。その結果、ノードＦＮの電位は配線ＩＯ１または配線ＩＯ２の電位に限りなく近づくため、ノードＦＮはハイレベルの電位となる。
トランジスタ１１がｐチャネル型である場合、ノードＦＮの電位がローレベルであるときトランジスタ１１はオンとなり、ノードＦＮの電位がハイレベルであるときトランジスタ１１はオフとなる。そして、ノードＦＮの電位は、スイッチ１２乃至スイッチ１４をオフにすることで保持され、ノードＦＮの電位が保持される限り、トランジスタ１１の導通状態も維持される。
なお、ノードＦＮと配線ＩＯ１との間において、ダイオード１５とスイッチ１３とは、直列接続されていれば、ノードＦＮと配線ＩＯ１との間を流れる電流を制御することが出来る。したがって、図１において、スイッチ１３とダイオード１５の接続順序を逆にする、或いは、スイッチ１４とダイオード１６の接続順序を逆にしてもよい。図１４（Ａ）には、両方の順序を逆にした場合の例を示す。図１４（Ｂ）（Ｃ）には、いずれか一方の順序を逆にした場合の例を示す。なお、図１３に示すトランジスタ１１がｐチャネル型である場合にも、同様な接続構成とすることができる。その場合の例を、図１５（Ａ）（Ｂ）（Ｃ）に示す。
本発明の一態様にかかるスイッチ回路１０では、上述したように、配線ＩＯ１と配線ＩＯ２の間の導通状態を、配線ＩＯ１または配線ＩＯ２の電位に従って制御することができる。よって、配線ＩＯ１及び配線ＩＯ２が、複数のコンポーネント間における信号の入出力に用いられる場合、複数のコンポーネントのいずれかから配線ＩＯ１または配線ＩＯ２に与えられる信号の電位を用いることで、スイッチ回路１０の導通状態を設定することができる。すなわち、本発明の一態様では、スイッチ回路１０の導通状態を制御するための回路を別途設けなくとも、スイッチ回路１０の導通状態を制御することができる。
また、本発明の一態様では、スイッチ１２乃至スイッチ１４にオフ電流の著しく小さいトランジスタを用いることで、スイッチ１２乃至スイッチ１４がオフであるときに、ノードＦＮから電荷がリークするのを防ぐことができ、その結果、ノードＦＮの電位が保持される期間を長く確保することができる。すなわち、本発明の一態様では、上記構成により、スイッチ回路１０に、記憶装置としての機能を付加することができる。よって、スイッチ回路１０の導通状態を維持するためのレジスタ等の記憶装置を別途設ける必要がない。
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、スイッチ１２乃至スイッチ１４として用いるのに適している。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタをスイッチ１２乃至スイッチ１４に用いることで、ノードＦＮから電荷がリークするのを防ぎ、スイッチ回路１０の導通状態が維持される期間を長く確保することができる。
また、図１では、トランジスタ１１が、単数のゲートを有することで、単数のチャネル形成領域を有するシングルゲート構造である場合を例示している。本発明の一態様にかかるスイッチ回路では、トランジスタ１１が、電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マルチゲート構造であっても良い。
また、図１では、トランジスタ１１が、ゲートを半導体膜の片側において少なくとも有していれば良いが、トランジスタ１１が半導体膜を間に挟んで存在する一対のゲートを有していても良い。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタ１１の閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
〈スイッチ回路の構成例２〉
次いで、図１に示したスイッチ回路１０の具体的な構成の一例について、図２を用いて説明する。
図２に示すスイッチ回路１０は、トランジスタ１１と、スイッチ１２乃至スイッチ１４としてそれぞれ機能するトランジスタ１２ｔ乃至トランジスタ１４ｔと、ダイオード１５及びダイオード１６としてそれぞれ機能するトランジスタ１５ｔ及びトランジスタ１６ｔとを有する。
トランジスタ１２ｔは、ゲートが配線ＷＬ１に接続されており、ソース又はドレインの一方がトランジスタ１１のゲートに接続されており、ソース又はドレインの他方が配線ＤＬに接続されている。
トランジスタ１３ｔは、ゲートが配線ＷＬ２に接続されており、ソース又はドレインの一方がトランジスタ１５ｔのゲートに接続されており、ソース又はドレインの他方がトランジスタ１１のゲートに接続されている。トランジスタ１５ｔは、ソース又はドレインの一方が配線ＩＯ１に接続されており、ソース又はドレインの他方がトランジスタ１５ｔのゲートに接続されている。
トランジスタ１４ｔは、ゲートが配線ＷＬ２に接続されており、ソース又はドレインの一方がトランジスタ１６ｔのゲートに接続されており、ソース又はドレインの他方がトランジスタ１１のゲートに接続されている。トランジスタ１６ｔは、ソース又はドレインの一方が配線ＩＯ２に接続されており、ソース又はドレインの他方がトランジスタ１６ｔのゲートに接続されている。
なお、図２では、トランジスタ１１がｎチャネル型である場合のスイッチ回路１０の構成を例示している。トランジスタ１１がｐチャネル型である場合、トランジスタ１５ｔは、ソース又はドレインの一方がトランジスタ１５ｔのゲート及び配線ＩＯ１に接続される。トランジスタ１３ｔは、ソース又はドレインの一方がトランジスタ１５ｔのソース又はドレインの他方に接続され、ソース又はドレインの他方がトランジスタ１１のゲートに接続される。また、トランジスタ１６ｔは、ソース又はドレインの一方がトランジスタ１６ｔのゲート及び配線ＩＯ２に接続される。トランジスタ１４ｔは、ソース又はドレインの一方がトランジスタ１６ｔのソース又はドレインの他方に接続され、ソース又はドレインの他方がトランジスタ１１のゲートに接続される。
また、図２では、トランジスタ１５ｔと、トランジスタ１１のゲートとの間に、トランジスタ１３ｔが設けられているスイッチ回路１０の構成を例示しているが、本発明の一態様にかかるスイッチ回路では、トランジスタ１３ｔと、トランジスタ１１のゲートとの間に、トランジスタ１５ｔが設けられていても良い。同様に、図２では、トランジスタ１６ｔと、トランジスタ１１のゲートとの間に、トランジスタ１４ｔが設けられているスイッチ回路１０の構成を例示しているが、本発明の一態様にかかるスイッチ回路では、トランジスタ１４ｔと、トランジスタ１１のゲートとの間に、トランジスタ１６ｔが設けられていても良い。
また、図２では、スイッチ回路１０が有する全てのトランジスタが、単数のゲートを有することで、単数のチャネル形成領域を有するシングルゲート構造である場合を例示している。本発明の一態様にかかるスイッチ回路では、スイッチ回路を構成するトランジスタのいずれかまたは全てが、電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マルチゲート構造であっても良い。
また、図２では、スイッチ回路１０を構成する各トランジスタは、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
次いで、図２に示したスイッチ回路１０の動作の一例について説明する。
まず、スイッチ回路１０の導通状態をオンに設定する場合の、スイッチ回路１０の動作について、図３（Ａ）に示すタイミングチャートを用いて説明する。図３（Ａ）に示すように、期間Ｔ１では、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にローレベルの電位が与えられる。また、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ１では、トランジスタ１２ｔ乃至トランジスタ１４ｔが全てオフであるため、ノードＦＮはフローティングの状態となる。図３（Ａ）に示すタイミングチャートでは、期間Ｔ１において、ノードＦＮの電位がローレベルである場合を例示している。
次いで、期間Ｔ２において、配線ＤＬにハイレベルの電位、配線ＷＬ１にハイレベルの電位、配線ＷＬ２にハイレベルの電位が与えられる。また、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ２では、トランジスタ１２ｔがオンになるため、トランジスタ１２ｔを介して配線ＤＬからノードＦＮにハイレベルの電位が与えられる。また、トランジスタ１３ｔ及びトランジスタ１４ｔもオンになる。ただし、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられているので、トランジスタ１５ｔ及びトランジスタ１６ｔを介して電流は流れない。よって、ノードＦＮと、配線ＩＯ１及び配線ＩＯ２との間における電荷の移動は行われず、ノードＦＮではハイレベルの電位が保持される。
次いで、期間Ｔ３において、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にハイレベルの電位が与えられる。また、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ３では、トランジスタ１２ｔがオフになる。また、トランジスタ１３ｔ及びトランジスタ１４ｔはオンである。ただし、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられているので、トランジスタ１５ｔ及びトランジスタ１６ｔを介して電流は流れない。よって、ノードＦＮと、配線ＩＯ１及び配線ＩＯ２との間における電荷の移動は行われず、ノードＦＮではハイレベルの電位が保持される。
次いで、期間Ｔ４において、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にローレベルの電位が与えられる。また、配線ＩＯ１及び配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ４では、トランジスタ１２ｔ乃至トランジスタ１４ｔはオフになる。その結果、ノードＦＮはフローティングの状態となり、ハイレベルの電位が保持される。
上記一連の動作により、ノードＦＮにハイレベルの電位を書き込むことができ、その結果、スイッチ回路１０の導通状態をオンに設定することができる。
次いで、スイッチ回路１０の導通状態をオフに設定する場合の、スイッチ回路１０の動作について、図３（Ｂ）に示すタイミングチャートを用いて説明する。図３（Ｂ）に示すように、期間Ｔ１では、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にローレベルの電位が与えられる。また、配線ＩＯ１にはローレベルの電位が与えられ、配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ１では、トランジスタ１２ｔ乃至トランジスタ１４ｔが全てオフであるため、ノードＦＮはフローティングの状態となる。図３（Ｂ）に示すタイミングチャートでは、期間Ｔ１において、ノードＦＮの電位がハイレベルである場合を例示している。
次いで、期間Ｔ２において、配線ＤＬにハイレベルの電位、配線ＷＬ１にハイレベルの電位、配線ＷＬ２にハイレベルの電位が与えられる。また、配線ＩＯ１にはローレベルの電位が与えられ、配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ２では、トランジスタ１２ｔがオンになるため、トランジスタ１２ｔを介して配線ＤＬからノードＦＮにハイレベルの電位が与えられる。また、トランジスタ１３ｔ及びトランジスタ１４ｔもオンになる。そして、配線ＩＯ２の電位はハイレベルであるので、トランジスタ１６ｔに電流は流れないが、配線ＩＯ１の電位はローレベルであるので、トランジスタ１５ｔには順方向バイアスの電圧が印加される。よって、ノードＦＮと配線ＩＯ１の間において電荷の移動が行われるため、ノードＦＮの電位はハイレベルとローレベルの間の高さにまで低下する。
次いで、期間Ｔ３において、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にハイレベルの電位が与えられる。また、配線ＩＯ１にはローレベルの電位が与えられ、配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ３では、トランジスタ１２ｔがオフになる。また、トランジスタ１３ｔ及びトランジスタ１４ｔはオンである。そして、期間Ｔ２と同様に、配線ＩＯ２の電位はハイレベルであるので、トランジスタ１６ｔに電流は流れないが、配線ＩＯ１の電位はローレベルであるので、トランジスタ１５ｔには順方向バイアスの電圧が印加される。よって、ノードＦＮと配線ＩＯ１の間において電荷の移動が行われるため、ノードＦＮの電位はローレベルにまで低下する。
次いで、期間Ｔ４において、配線ＤＬにローレベルの電位、配線ＷＬ１にローレベルの電位、配線ＷＬ２にローレベルの電位が与えられる。また、配線ＩＯ１にはローレベルの電位が与えられ、配線ＩＯ２にはハイレベルの電位が与えられる。よって、期間Ｔ４では、トランジスタ１２ｔ乃至トランジスタ１４ｔはオフになる。その結果、ノードＦＮはフローティングの状態となり、ローレベルの電位が保持される。
上記一連の動作により、ノードＦＮにローレベルの電位を書き込むことができ、その結果、スイッチ回路１０の導通状態をオフに設定することができる。なお、図３（Ｂ）に示すタイミングチャートでは、配線ＩＯ１の電位をローレベル、配線ＩＯ２の電位をハイレベルにする場合を例示しているが、配線ＩＯ１の電位をハイレベル、配線ＩＯ２の電位をローレベルにしても、ノードＦＮにローレベルの電位を書き込むことができる。或いは、配線ＩＯ１の電位と配線ＩＯ２の電位を共にローレベルにしても、ノードＦＮにローレベルの電位を書き込むことができる。
なお、スイッチ１２は、ダイオードを用いて構成してもよい。一例として、ダイオード接続されたトランジスタを用いた場合の例を、図１７（Ａ）（Ｂ）に示す。
本発明の一態様にかかるスイッチ回路１０では、配線ＩＯ１と配線ＩＯ２の間の導通状態を、配線ＩＯ１または配線ＩＯ２の電位に従って制御することができる。よって、配線ＩＯ１及び配線ＩＯ２が、複数のコンポーネント間における信号の入出力に用いられる場合、複数のコンポーネントのいずれかから配線ＩＯ１または配線ＩＯ２に与えられる信号の電位を用いることで、スイッチ回路１０の導通状態を設定することができる。すなわち、本発明の一態様では、スイッチ回路１０の導通状態を制御するための回路を別途設けなくとも、スイッチ回路１０の導通状態を制御することができる。
また、本発明の一態様では、トランジスタ１２ｔ乃至トランジスタ１４ｔにオフ電流の著しく小さいトランジスタを用いることで、トランジスタ１２ｔ乃至トランジスタ１４ｔがオフであるときに、ノードＦＮから電荷がリークするのを防ぐことができ、その結果、ノードＦＮの電位が保持される期間を長く確保することができる。すなわち、本発明の一態様では、上記構成により、スイッチ回路１０に、記憶装置としての機能を付加することができる。よって、スイッチ回路１０の導通状態を維持するためのレジスタ等の記憶装置を別途設ける必要がない。
〈スイッチ回路の構成例３〉
なお、図３（Ａ）及び図３（Ｂ）では、図２に示したスイッチ回路１０の導通状態を設定する際、期間Ｔ３において配線ＷＬ２にハイレベルの電位を与えている場合のタイミングチャートを示している。ただし、期間Ｔ２において、トランジスタ１１がオフになる程度にノードＦＮの電位が低下しているならば、期間Ｔ３において必ずしも配線ＷＬ２にハイレベルの電位を与える必要はない。期間Ｔ２において、ノードＦＮの電位が、トランジスタ１１がオフになる程度の高さになっている場合は、期間Ｔ３において配線ＷＬ２にローレベルの電位を与えて、トランジスタ１３ｔ及びトランジスタ１４ｔをオフにしても良い。
上記構成により、スイッチ回路１０の導通状態をオンまたはオフに設定するのに要する時間を短縮することができるので、好ましい。
期間Ｔ３において、トランジスタ１３ｔ及びトランジスタ１４ｔをオフにする場合、配線ＷＬ１と配線ＷＬ２は電気的に接続されていても良い。図４に、トランジスタ１２ｔ乃至トランジスタ１４ｔのゲートが、一の配線ＷＬに接続されている場合の、スイッチ回路１０の構成を例示する。
また、期間Ｔ３において、トランジスタ１３ｔ及びトランジスタ１４ｔをオフにする場合、配線ＷＬ１と配線ＷＬ２と配線ＤＬは、電気的に接続されていても良い。図５に、トランジスタ１２ｔ乃至トランジスタ１４ｔのゲートと、トランジスタ１２ｔのソース又はドレインの他方とが、一の配線ＷＬに接続されている場合の、スイッチ回路１０の構成を例示する。
なお、トランジスタ１２ｔは、ｐチャネル型でもよい。その場合の例を図１６に示す。
〈半導体装置及びシステムの構成例１〉
本発明の一態様にかかるスイッチ回路は、導通状態を維持するためのレジスタ等の記憶装置を別途設ける必要がなく、導通状態を制御するための回路を別途設けなくとも、その導通状態を制御することができる。よって、複数のコンポーネントで構成される半導体装置またはシステムにおいて、複数のコンポーネント間の導通状態を本発明の一態様にかかるスイッチ回路により制御することで、半導体装置またはシステムの構成をシンプルにすることができる。
図６に、本発明の一態様にかかる半導体装置２０の構成を、ブロック図で一例として示す。なお、本明細書に添付する図面では、ブロック図において、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図６に示す半導体装置２０は、複数のコンポーネント２１と、複数のコンポーネント２１を結ぶ信号経路に相当するバスＢＵＳと、複数のコンポーネント２１とバスＢＵＳの間の導通状態を制御する複数のスイッチ回路１０とを有する。
なお、図６では、各コンポーネント２１とバスＢＵＳとの間に信号経路が複数存在し、当該信号経路ごとにスイッチ回路１０が設けられている場合の、半導体装置２０の構成を例示している。
複数のスイッチ回路１０は、配線ＷＬ１、配線ＷＬ２、及び配線ＤＬに入力される信号に従って、導通状態の設定を行うか否かがそれぞれ制御される。なお、図６では、図１または図２に示すスイッチ回路１０のように、スイッチ回路１０に配線ＷＬ１、配線ＷＬ２、及び配線ＤＬが接続されている場合を例示している。ただし、本発明の一態様にかかる半導体装置では、図４に示すスイッチ回路１０のように、スイッチ回路１０に配線ＷＬ及び配線ＤＬが接続されていても良いし、図５に示すスイッチ回路１０のように、スイッチ回路１０に配線ＷＬが接続されていても良い。
また、スイッチ回路１０に接続されている配線ＩＯ１及び配線ＩＯ２は、一方はコンポーネント２１に接続されており、他方はバスＢＵＳに接続されている。例えば、スイッチ回路１０において導通状態を設定する際に、コンポーネント２１から配線ＩＯ１または配線ＩＯ２に与える電位をローレベルにすることで、当該スイッチ回路１０の導通状態をオフに設定することができる。そして、オフに設定されたスイッチ回路１０を介したコンポーネント２１とバスＢＵＳ間の信号経路は、遮断される。
また、例えば、スイッチ回路１０において導通状態を設定する際に、バスＢＵＳから配線ＩＯ１または配線ＩＯ２に与える電位をローレベルにすることで、バスＢＵＳに配線ＩＯ１または配線ＩＯ２が接続された全てのスイッチ回路１０の導通状態を、一斉にオフに設定することができる。
なお、半導体装置２０に含まれるコンポーネント２１として、信号の入力または出力が行われる各種の回路または装置などを用いることができる。例えば、半導体装置２０がノイマン型のパーソナルコンピュータのハードウェアである場合、演算装置、制御装置、緩衝記憶装置、主記憶装置、入出力装置などをコンポーネント２１として用いることができる。また、例えば、半導体装置２０が演算装置である場合、演算装置を構成する各種の論理回路をコンポーネント２１として用いることができる。
また、システムに含まれるコンポーネントとして、信号の入力または出力が行われる各種の回路または装置に加えて、コンピュータ、検知器、テレビジョン、プリンタ、通信機器等の各種の電子機器も、用いることができる。なお、コンピュータとは、タブレット型のパーソナルコンピュータや、ノート型のパーソナルコンピュータや、デスクトップ型のパーソナルコンピュータの他、サーバシステムのような大型のコンピュータ、スーパーコンピュータなどの、各種のデジタルコンピュータを含む。
また、本発明の一態様にかかるシステムとして、例えば、通信システム、コンピュータシステムなどが挙げられる。さらに、本発明の一態様にかかるシステムは、鉄道、港湾、道路などの社会インフラ、住宅等にも適用することが可能である。
なお、図６では、半導体装置２０の外部の装置と、コンポーネント２１とが、バスＢＵＳを介して信号の授受を行い、バスＢＵＳから配線ＩＯ１または配線ＩＯ２に与える電位は半導体装置２０の外部の装置により制御される場合を例示している。次いで、図７に、コンポーネント２１とバスＢＵＳを介して信号の授受を行い、なおかつ、バスＢＵＳから配線ＩＯ１または配線ＩＯ２に与える電位を制御することができるコンポーネント２２を備えた、半導体装置２０の構成を例示する。
図７に示す半導体装置２０では、スイッチ回路１０において導通状態を設定する際に、コンポーネント２２がバスＢＵＳから配線ＩＯ１または配線ＩＯ２に与える電位をローレベルにすることで、バスＢＵＳに配線ＩＯ１または配線ＩＯ２が接続された全てのスイッチ回路１０の導通状態を、一斉にオフに設定することができる。
なお、全てのスイッチ回路１０の導通状態は、半導体装置２０の外部の装置から入力される命令に従って決定することができる。或いは、コンポーネント２２において各コンポーネント２１の動作状態を監視し、その結果から、全てのスイッチ回路１０の導通状態をコンポーネント２２において決定することができる。或いは、複数のコンポーネント２１のいずれか一つまたは複数が、他のコンポーネント２１の動作状態を監視し、その結果から、監視していた一つまたは複数のコンポーネント２１において全てのスイッチ回路１０の導通状態を決定し、スイッチ回路１０の導通状態をオンまたはオフにするようにコンポーネント２２に命令を送ることができる。或いは、複数のコンポーネント２１どうしが互いに動作状態を監視し、その結果から、複数のコンポーネント２１のいずれかが全てのスイッチ回路１０の導通状態を決定し、スイッチ回路１０の導通状態をオンまたはオフにするようにコンポーネント２２に命令を送ることができる。
〈半導体装置の具体的な構成例１〉
次いで、本発明の一態様にかかる半導体装置の、具体的な構成を一例として図８に示す。
図８に示す半導体装置３０は、デュプレックスシステムが適用された冗長構成を有する。具体的に、図８に示す半導体装置３０は、中央演算処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に相当するＣＰＵ３１ａ及びＣＰＵ３１ｂと、主記憶装置（Ｍａｓｔｅｒ Ｓｔｏｒａｇｅ）に相当するＭＳ３２ａ及びＭＳ３２ｂと、通信制御装置（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）に相当するＣＣＵ３３と、ディスク装置（Ｄｉｓｋ Ｄｅｖｉｃｅ）に相当するＤＤ３４とを有する。
ＣＰＵ３１ａは、ＭＳ３２ａ、ＣＣＵ３３、及びＤＤ３４の動作を統括的に制御することで命令を実行する機能を有する。ＣＰＵ３１ｂは、ＭＳ３２ｂ、ＣＣＵ３３、及びＤＤ３４の動作を統括的に制御することで命令を実行する機能を有する。ＣＣＵ３３は、通信回線とＣＰＵ３１ａまたはＣＰＵ３１ｂとの間におけるデータの送受信を制御する機能を有する。ＭＳ３２ａは、ＣＰＵ３１ａで使用される各種のデータやプログラムを格納する機能を有する。ＭＳ３２ｂは、ＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。ＤＤ３４は、ＣＰＵ３１ａまたはＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。ＤＤ３４として、例えば、ハードディスク、フラッシュメモリなどの外部記憶装置を用いることができる。
図８に示す半導体装置３０では、ＣＰＵ３１ａ及びＣＰＵ３１ｂと、ＭＳ３２ａ及びＭＳ３２ｂと、ＣＣＵ３３と、ＤＤ３４とが、コンポーネントに相当する。そして、図８に示す半導体装置３０は、上記複数のコンポーネントを結ぶ信号経路に相当するバスＢＵＳ１及びバスＢＵＳ２と、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２とを有する。
具体的に、図８では、バスＢＵＳ１が、ＣＣＵ３３とＣＰＵ３１ａとを結ぶ信号経路に相当し、スイッチ回路１０ａ１は、バスＢＵＳ１とＣＰＵ３１ａの間の導通状態を制御する機能を有する。また、バスＢＵＳ１は、ＣＣＵ３３とＣＰＵ３１ｂとを結ぶ信号経路に相当し、スイッチ回路１０ｂ１は、バスＢＵＳ１とＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
バスＢＵＳ２が、ＣＰＵ３１ａとＤＤ３４とを結ぶ信号経路に相当し、スイッチ回路１０ａ２は、バスＢＵＳ２とＣＰＵ３１ａの間の導通状態を制御する機能を有する。また、バスＢＵＳ２は、ＣＰＵ３１ｂとＤＤ３４とを結ぶ信号経路に相当し、スイッチ回路１０ｂ２は、バスＢＵＳ２とＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２は、配線ＷＬ１、配線ＷＬ２、及び配線ＤＬに入力される信号に従って、導通状態の設定を行うか否かがそれぞれ制御される。なお、図８では、図１または図２に示すスイッチ回路１０のように、上記各スイッチ回路に配線ＷＬ１、配線ＷＬ２、及び配線ＤＬが接続されている場合を例示している。ただし、本発明の一態様にかかる半導体装置では、図４に示すスイッチ回路１０のように、上記各スイッチ回路に配線ＷＬ及び配線ＤＬが接続されていても良いし、図５に示すスイッチ回路１０のように、上記各スイッチ回路に配線ＷＬが接続されていても良い。
また、図８では、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２の全てが、配線ＷＬ１、配線ＷＬ２、及び配線ＤＬなどの、導通状態の設定を行うか否かを制御するための設定用の配線を、共有している場合を例示している。ただし、本発明の一態様にかかる半導体装置では、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２のいずれか一つまたは複数のスイッチ回路が、他のスイッチ回路とは別の、設定用の配線に接続されていても良い。
図８に示す半導体装置３０では、ＣＰＵ３１ａ及びＭＳ３２ａを主系のコンポーネントとし、ＣＰＵ３１ｂ及びＭＳ３２ｂを待機系のコンポーネントとすると、平常時には、主系であるＣＰＵ３１ａ及びＭＳ３２ａが、ＣＣＵ３３及びＤＤ３４と共に各種の処理を行う。そして、ＣＰＵ３１ａまたはＭＳ３２ａに障害が発生したときは、待機系であるＣＰＵ３１ｂ及びＭＳ３２ｂが、ＣＰＵ３１ａ及びＭＳ３２ａの代わりに、ＣＣＵ３３及びＤＤ３４と共に各種の処理を行う。そして、主系のコンポーネントと待機系のコンポーネントの切り替えは、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２の導通状態の設定を変更することで、行うことができる。
例えば、半導体装置３０に、ホットスタンバイ型のデュプレックスシステムが適用されている場合、平常時は、主系のコンポーネントが処理を行う。待機系のコンポーネントは、主系のコンポーネントと同様の処理を行いながら待機状態にある。よって、平常時は、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２の導通状態は全てオンに設定されている。そして、主系のコンポーネントに障害が発生したとき、主系のコンポーネントが行ってきた処理は、待機系のコンポーネントに引き継がれる。待機系のコンポーネントに処理が引き継がれた後、主系のコンポーネントとＣＣＵ３３及びＤＤ３４との間における信号経路は、スイッチ回路１０ａ１及びスイッチ回路１０ａ２をオフにすることで、遮断される。
また、例えば、半導体装置３０に、ウォームスタンバイ型のデュプレックスシステムが適用されている場合、平常時は、主系のコンポーネントが処理を行う。そして、待機系のコンポーネントは、電源が投入されてＯＳ（オペレーティングシステム）が起動された状態にあるが、ホットスタンバイ型とは異なり、処理は行わずに待機状態にある。よって、平常時は、スイッチ回路１０ａ１、スイッチ回路１０ａ２、スイッチ回路１０ｂ１、及びスイッチ回路１０ｂ２の導通状態が全てオンに設定されていても良いし、スイッチ回路１０ａ１及びスイッチ回路１０ａ２の導通状態がオンで、スイッチ回路１０ｂ１及びスイッチ回路１０ｂ２の導通状態がオフに設定されていても良い。そして、主系のコンポーネントに障害が発生したとき、待機系のコンポーネントでは、処理の引き継ぎに必要なアプリケーションが起動された後、主系のコンポーネントが行ってきた処理が引き継がれる。平常時にスイッチ回路１０ｂ１及びスイッチ回路１０ｂ２がオフに設定されている場合は、アプリケーションが起動される前に、スイッチ回路１０ｂ１及びスイッチ回路１０ｂ２をオンに設定し直す。待機系のコンポーネントに処理が引き継がれた後、主系のコンポーネントとＣＣＵ３３及びＤＤ３４との間における信号経路は、スイッチ回路１０ａ１及びスイッチ回路１０ａ２をオフにすることで、遮断される。
また、例えば、半導体装置３０に、コールドスタンバイ型のデュプレックスシステムが適用されている場合、平常時は、主系のコンポーネントが処理を行う。そして、待機系のコンポーネントは、電源が切断されているか、電源が投入されていてもＯＳ（オペレーティングシステム）が起動されていない状態にある。よって、平常時は、スイッチ回路１０ａ１及びスイッチ回路１０ａ２の導通状態がオンに設定され、スイッチ回路１０ｂ１及びスイッチ回路１０ｂ２の導通状態がオフに設定されている。そして、主系のコンポーネントに障害が発生したとき、待機系のコンポーネントでは、平常時に電源が切断されていた場合は電源が投入され、オペレーティングシステムが起動され、処理の引き継ぎに必要なアプリケーションが起動された後、主系のコンポーネントが行ってきた処理が引き継がれる。スイッチ回路１０ｂ１及びスイッチ回路１０ｂ２の導通状態は、アプリケーションが起動される前に、オンに設定し直される。待機系のコンポーネントに処理が引き継がれた後、主系のコンポーネントとＣＣＵ３３及びＤＤ３４との間における信号経路は、スイッチ回路１０ａ１及びスイッチ回路１０ａ２をオフにすることで、遮断される。
〈半導体装置の具体的な構成例２〉
次いで、本発明の一態様にかかる半導体装置の、図８とは異なる具体的な構成例を図９に示す。
図９に示す半導体装置３０は、デュアルシステムが適用された冗長構成を有する。具体的に、図９に示す半導体装置３０は、ＣＰＵ３１ａ及びＣＰＵ３１ｂと、ＭＳ３２ａ及びＭＳ３２ｂと、ＣＣＵ３３と、ＤＤ３４ａ及びＤＤ３４ｂとを有する。
ＣＰＵ３１ａは、ＭＳ３２ａ、ＣＣＵ３３、及びＤＤ３４ａの動作を統括的に制御することで命令を実行する機能を有する。ＣＰＵ３１ｂは、ＭＳ３２ｂ、ＣＣＵ３３、及びＤＤ３４ｂの動作を統括的に制御することで命令を実行する機能を有する。ＣＣＵ３３は、通信回線とＣＰＵ３１ａまたはＣＰＵ３１ｂとの間におけるデータの送受信を制御する機能を有する。ＭＳ３２ａは、ＣＰＵ３１ａで使用される各種のデータやプログラムを格納する機能を有する。ＭＳ３２ｂは、ＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。ＤＤ３４ａは、ＣＰＵ３１ａで使用される各種のデータやプログラムを格納する機能を有する。ＤＤ３４ｂは、ＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。
図９に示す半導体装置３０では、ＣＰＵ３１ａ及びＣＰＵ３１ｂと、ＭＳ３２ａ及びＭＳ３２ｂと、ＣＣＵ３３と、ＤＤ３４ａ及びＤＤ３４ｂとが、コンポーネントに相当する。そして、図９に示す半導体装置３０は、上記複数のコンポーネントを結ぶ信号経路に相当するバスＢＵＳと、スイッチ回路１０ａ及びスイッチ回路１０ｂとを有する。
具体的に、図９では、バスＢＵＳが、ＣＣＵ３３とＣＰＵ３１ａとを結ぶ信号経路に相当し、スイッチ回路１０ａは、バスＢＵＳとＣＰＵ３１ａの間の導通状態を制御する機能を有する。また、バスＢＵＳは、ＣＣＵ３３とＣＰＵ３１ｂとを結ぶ信号経路に相当し、スイッチ回路１０ｂは、バスＢＵＳとＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
図９に示す半導体装置３０では、平常時は、ＣＰＵ３１ａ、ＭＳ３２ａ、及びＤＤ３４ａで構成される処理系と、ＣＰＵ３１ｂ、ＭＳ３２ｂ、及びＤＤ３４ｂで構成される処理系とで、同一の処理を行う。そして、各処理系の処理結果を互いに照合することで、障害の発生を半導体装置３０において把握することができる。よって、平常時は、スイッチ回路１０ａ及びスイッチ回路１０ｂの導通状態は全てオンに設定されている。照合の結果、一方の処理系に障害が発生したことが判明したら、スイッチ回路１０ａまたはスイッチ回路１０ｂの導通状態を設定し直すことで、障害が発生した処理系とＣＣＵ３３との間における信号経路が遮断される。
〈半導体装置の具体的な構成例３〉
次いで、本発明の一態様にかかる半導体装置の、図８及び図９とは異なる具体的な構成例を図１０に示す。
図１０に示す半導体装置３０は、共有メモリ方式のマルチプロセッサシステムが適用された構成を有する。具体的に、図１０に示す半導体装置３０は、ＣＰＵ３１ａ及びＣＰＵ３１ｂと、ＭＳ３２と、ＣＣＵ３３と、ＤＤ３４ａ及びＤＤ３４ｂとを有する。
ＣＰＵ３１ａは、ＭＳ３２、ＣＣＵ３３、ＤＤ３４ａ及びＤＤ３４ｂの動作を統括的に制御することで命令を実行する機能を有する。ＣＰＵ３１ｂは、ＭＳ３２、ＣＣＵ３３、ＤＤ３４ａ及びＤＤ３４ｂの動作を統括的に制御することで命令を実行する機能を有する。ＣＣＵ３３は、通信回線とＣＰＵ３１ａまたはＣＰＵ３１ｂとの間におけるデータの送受信を制御する機能を有する。ＭＳ３２は、ＣＰＵ３１ａ及びＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。ＤＤ３４ａ及びＤＤ３４ｂは、ＣＰＵ３１ａ及びＣＰＵ３１ｂで使用される各種のデータやプログラムを格納する機能を有する。
図１０に示す半導体装置３０では、ＣＰＵ３１ａ及びＣＰＵ３１ｂと、ＭＳ３２と、ＣＣＵ３３と、ＤＤ３４ａ及びＤＤ３４ｂとが、コンポーネントに相当する。そして、図１０に示す半導体装置３０は、上記複数のコンポーネントを結ぶ信号経路に相当するバスＢＵＳ１乃至バスＢＵＳ３と、スイッチ回路１０ａ１乃至スイッチ回路１０ａ３と、スイッチ回路１０ｂ１乃至スイッチ回路１０ｂ３とを有する。
具体的に、図１０では、バスＢＵＳ１が、ＣＣＵ３３とＣＰＵ３１ａとを結ぶ信号経路に相当し、スイッチ回路１０ａ１は、バスＢＵＳ１とＣＰＵ３１ａの間の導通状態を制御する機能を有する。また、バスＢＵＳ１は、ＣＣＵ３３とＣＰＵ３１ｂとを結ぶ信号経路に相当し、スイッチ回路１０ｂ１は、バスＢＵＳ１とＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
また、図１０では、バスＢＵＳ２が、ＣＰＵ３１ａとＤＤ３４ａまたはＤＤ３４ｂとを結ぶ信号経路に相当する。そして、スイッチ回路１０ａ２は、バスＢＵＳ２とＣＰＵ３１ａの間の導通状態を制御する機能を有する。また、バスＢＵＳ２は、ＣＰＵ３１ｂと、ＤＤ３４ａまたはＤＤ３４ｂとを結ぶ信号経路に相当する。そして、スイッチ回路１０ｂ２は、バスＢＵＳ２とＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
また、図１０では、バスＢＵＳ３が、ＣＰＵ３１ａまたはＣＰＵ３１ｂとＭＳ３２とを結ぶ信号経路に相当する。そして、スイッチ回路１０ａ３は、バスＢＵＳ３とＣＰＵ３１ａの間の導通状態を制御する機能を有する。スイッチ回路１０ｂ３は、バスＢＵＳ３とＣＰＵ３１ｂの間の導通状態を制御する機能を有する。
図１０に示す半導体装置３０では、平常時は、ＣＰＵ３１ａ及びＣＰＵ３１ｂが、ＭＳ３２、ＤＤ３４ａ、及びＤＤ３４ｂを共有し、処理を分担する。よって、平常時は、スイッチ回路１０ａ１乃至スイッチ回路１０ａ３の導通状態と、スイッチ回路１０ｂ１乃至スイッチ回路１０ｂ３の導通状態は、全てオンに設定されている。そして、ＣＰＵ３１ａ及びＣＰＵ３１ｂの一方に障害が発生したことが判明したら、障害が発生したＣＰＵと、ＣＣＵ３３、ＭＳ３２、ＤＤ３４ａ、及びＤＤ３４ｂとの間における信号経路を遮断する。例えば、ＣＰＵ３１ａに障害が発生した場合、スイッチ回路１０ａ１乃至スイッチ回路１０ａ３の導通状態をオフに設定し直す。或いは、ＣＰＵ３１ｂに障害が発生した場合、スイッチ回路１０ｂ１乃至スイッチ回路１０ｂ３の導通状態をオフに設定し直す。
〈半導体装置の断面構造の例〉
図１１に、図２に示したスイッチ回路１０が有する、トランジスタ１１及びトランジスタ１２ｔの断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１１及びトランジスタ１２ｔのチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１１及びトランジスタ１２ｔのチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ１１のチャネル長方向とトランジスタ１２ｔのチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
また、図１１では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１２ｔが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１１上に形成されている場合を例示している。
トランジスタ１１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１２ｔはトランジスタ１１上に積層されていなくとも良く、トランジスタ１２ｔとトランジスタ１１とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ１１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ１１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ１１を電気的に分離する場合を例示している。具体的に、図１１では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタ１１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１１の基板上における専有面積を小さく抑えつつ、トランジスタ１１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ１１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ１１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１２ｔが設けられている。
トランジスタ１２ｔは、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１１において、トランジスタ１２ｔは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ１２ｔが、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１１では、トランジスタ１２ｔが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１２ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１１に示すように、トランジスタ１２ｔは、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１２ｔが有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃが順に積層されている半導体膜４３０をトランジスタ１２ｔが有する場合、酸化物半導体膜４３０ａ及び酸化物半導体膜４３０ｃは、酸化物半導体膜４３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜４３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜４３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ１２ｔが有する場合、ゲート電極４３４に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜４３０ｂにチャネル領域が形成される。即ち、酸化物半導体膜４３０ｂとゲート絶縁膜４３１との間に酸化物半導体膜４３０ｃが設けられていることによって、ゲート絶縁膜４３１と離隔している酸化物半導体膜４３０ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜４３０ｃは、酸化物半導体膜４３０ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜４３０ｂと酸化物半導体膜４３０ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１２ｔの電界効果移動度が高くなる。
また、酸化物半導体膜４３０ｂと酸化物半導体膜４３０ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１２ｔの閾値電圧が変動してしまう。しかし、酸化物半導体膜４３０ａは、酸化物半導体膜４３０ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜４３０ｂと酸化物半導体膜４３０ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１２ｔの閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜４３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜４３０ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜４３０ａ及び酸化物半導体膜４３０ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜４３０ｂが結晶質であることにより、トランジスタ１２ｔに安定した電気的特性を付与することができるため、酸化物半導体膜４３０ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ１２ｔの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜４３０ａ及び酸化物半導体膜４３０ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜４３０ａ及び酸化物半導体膜４３０ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜４３０ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜４３０ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、チャネル幅で規格化したトランジスタのオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ１２ｔにおいて、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ１２ｔの移動度及びオン電流を高めることができ、それにより、トランジスタ１２ｔを用いた記憶装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ１２ｔに用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜４３０ｂにまで達していることが、トランジスタ１２ｔの移動度及びオン電流を高め、記憶装置の高速動作を実現する上で好ましい。
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１１に示すトランジスタ１２ｔは、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすい。しかし、図１１に示すトランジスタ１２ｔでは、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ１２ｔの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１２ｔがオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１２ｔでは、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ１２ｔのオフ電流を小さく抑えることができる。よって、トランジスタ１２ｔは、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１２ｔがオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１２ｔの電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ１２ｔにおけるキャリアの移動量が増加する。この結果、トランジスタ１２ｔのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合を踏まえた、加重平均で用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリーオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、記憶装置の信頼性を高めることができる。
〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
＜その他＞
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型トランジスタとＮチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路又はカレントミラー回路などを実現することが出来る。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることが出来る。
例えば、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことが出来るものである。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばない場合がある。その場合、一例として、ソースとドレインとの一方を、第１端子、第１電極、又は第１領域と表記し、ソースとドレインとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞を付す場合がある。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
１０ スイッチ回路
１０ａ スイッチ回路
１０ａ１ スイッチ回路
１０ａ２ スイッチ回路
１０ａ３ スイッチ回路
１０ｂ スイッチ回路
１０ｂ１ スイッチ回路
１０ｂ２ スイッチ回路
１０ｂ３ スイッチ回路
１１ トランジスタ
１２ スイッチ
１２ｔ トランジスタ
１３ スイッチ
１３ｔ トランジスタ
１４ スイッチ
１４ｔ トランジスタ
１５ ダイオード
１５ｔ トランジスタ
１６ ダイオード
１６ｔ トランジスタ
２０ 半導体装置
２１ コンポーネント
２２ コンポーネント
３０ 半導体装置
３１ａ ＣＰＵ
３１ｂ ＣＰＵ
３２ ＭＳ
３２ａ ＭＳ
３２ｂ ＭＳ
３３ ＣＣＵ
３４ ＤＤ
３４ａ ＤＤ
３４ｂ ＤＤ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

  1. トランジスタと、
    前記トランジスタが有するゲートと配線との間の導通状態を制御する第１スイッチと、
    第２スイッチと、
    前記第２スイッチにより、アノードと前記トランジスタが有する前記ゲートとの間の導通状態が制御され、カソードが前記トランジスタの有するソースに電気的に接続されている第１ダイオードと、
    第３スイッチと、
    前記第３スイッチにより、アノードと前記トランジスタが有する前記ゲートとの間の導通状態が制御され、カソードが前記トランジスタの有するドレインに電気的に接続されている第２ダイオードと、を有するスイッチ回路。
  2. 第１トランジスタ乃至第６トランジスタを有し、
    前記第２トランジスタにより、前記第１トランジスタが有するゲートと配線との間の導通状態が制御され、
    前記第３トランジスタにより、前記第４トランジスタが有するゲートと前記第１トランジスタが有する前記ゲートとの間の導通状態が制御され、
    前記第４トランジスタが有するゲートは、前記第４トランジスタが有するソース又はドレインの一方に電気的に接続されており、前記第４トランジスタが有するソース又はドレインの他方は、前記第１トランジスタが有するソースに電気的に接続されており、
    前記第５トランジスタにより、前記第６トランジスタが有するゲートと前記第１トランジスタが有する前記ゲートとの間の導通状態が制御され、
    前記第６トランジスタが有するゲートは、前記第６トランジスタが有するソース又はドレインの一方に電気的に接続されており、前記第６トランジスタが有するソース又はドレインの他方は、前記第１トランジスタが有するドレインに電気的に接続されているスイッチ回路。
  3. 請求項２において、
    前記第３トランジスタが有するゲートと前記第５トランジスタが有するゲートとが、電気的に接続されているスイッチ回路。
  4. 請求項３において、
    前記第３トランジスタが有するゲートと前記第５トランジスタが有するゲートとが、前記第２トランジスタが有するゲートに電気的に接続されているスイッチ回路。
  5. 請求項３において、
    前記第３トランジスタが有するゲートと前記第５トランジスタが有するゲートとが、前記第２トランジスタが有するゲート及び前記配線に、電気的に接続されているスイッチ回路。
  6. 請求項２乃至請求項５のいずれか１項において、
    前記第２トランジスタ乃至前記第６トランジスタは、チャネル形成領域が酸化物半導体膜に形成されるスイッチ回路。
  7. 請求項１乃至請求項６のいずれか１項に記載の前記スイッチ回路と、
    出力される信号が、前記第１トランジスタが有するソースに与えられる第１コンポーネントと、
    入力される前記信号が、前記第１トランジスタが有するドレインから与えられる第２コンポーネントと、を有する半導体装置。
  8. 請求項１乃至請求項６のいずれか１項に記載の前記スイッチ回路と、
    出力される信号が、前記第１トランジスタが有するソースに与えられる第１コンポーネントと、
    入力される前記信号が、前記第１トランジスタが有するドレインから与えられる第２コンポーネントと、を有するシステム。
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