KR20160061377A - 스위치 회로, 반도체 장치, 및 시스템 - Google Patents
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Abstract
제어 회로를 추가적으로 제공하지 않고 전기적 접속 상태를 제어할 수 있는 스위치 회로가 제공된다. 스위치 회로는 트랜지스터, 트랜지스터의 게이트와 배선 사이의 전기적 접속 상태를 제어하는 제 1 스위치, 제 2 스위치, 양극 및 음극을 포함하는 제 1 다이오드, 제 3 스위치, 및 양극 및 음극을 포함하는 제 2 다이오드를 포함한다. 제 1 다이오드의 양극과 트랜지스터의 게이트 사이의 전기적 접속 상태는 제 2 스위치에 의하여 제어되고, 제 1 다이오드의 음극은 트랜지스터의 소스에 전기적으로 접속된다. 제 2 다이오드의 양극과 트랜지스터의 게이트 사이의 전기적 접속 상태는 제 3 스위치에 의하여 제어되고, 제 2 다이오드의 음극은 트랜지스터의 드레인에 전기적으로 접속된다.
Description
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 특히, 반도체 장치, 표시 장치, 발광 장치, 메모리 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 본 발명의 일 형태는 특히, 트랜지스터를 포함하는 스위치 회로, 및 주(主) 시스템의 컴포넌트와 대기(待機) 시스템의 컴포넌트의 전환이 상기 스위치 회로를 사용하여 행해질 수 있는 반도체 장치 또는 시스템에 관한 것이다.
주 시스템의 컴포넌트에 더하여 대기 시스템의 컴포넌트를 포함하는 중복 구성을 가지는 컴퓨터 시스템 또는 통신 시스템의 예로서, 듀플렉스 시스템, 듀얼 시스템, 및 멀티프로세서 시스템이 있다. 이들 시스템은 각각 문제가 나타난 컴포넌트를 스위치에 의하여 다른 컴포넌트들로부터 격리함으로써 시스템 전체의 정지를 방지하는 특징을 가진다.
특허문헌 1에는 액티브 셀 스위치와 스탠바이 셀 스위치의 전환 동작을 시스템 제어기에 의하여 제어하는 셀 스위치 전환 방법이 개시(開示)되어 있다. 또한, 특허문헌 2에는 가동 중의 시스템 또는 대기 시스템으로서 사용되는 전자 회로 패키지, 시스템을 바꾸는 스위치, 및 스위치를 바꾸고 제어하는 스위치 컨트롤 스테이션을 포함하는 통신 부품이 개시되어 있다.
특허문헌 1 및 2에서는 대기 시스템과 주 시스템을 전환하는 스위치의 전환을 제어하기 위하여, 제어 회로를 추가적으로 준비할 필요가 있다. 또한, 상기 스위치의 전기적 접속 상태를 유지하기 위해서는, 전기적 접속 상태를 유지하기 위한 레지스터 등의 기억 장치가 필요한 것이 일반적이다. 따라서, 중복 구성을 가지는 컴퓨터 시스템 또는 통신 시스템 등의 다양한 시스템은, 스위치와 함께 제공되는 제어 회로 또는 기억 장치 때문에 전체적으로 복잡한 구조를 가지는 경향이 있다.
상술한 기술적 배경을 고려하여, 제어 회로를 추가적으로 제공하지 않고 전기적 접속 상태를 제어할 수 있는 스위치 회로를 제공하는 것을 본 발명의 일 형태의 목적으로 한다. 본 발명의 일 형태의 목적은, 전기적 접속 상태를 유지할 수 있는 스위치 회로를 제공하는 것이다. 본 발명의 일 형태의 목적은, 단순한 구조를 가지고 복수의 컴포넌트 사이의 전기적 접속 상태를 전환할 수 있는 반도체 장치 또는 시스템을 제공하는 것이다. 본 발명의 일 형태의 목적은, 단순한 구조를 가지고 주 시스템의 컴포넌트와 대기 시스템의 컴포넌트를 전환할 수 있는 반도체 장치 또는 시스템을 제공하는 것이다. 본 발명의 일 형태의 목적은, 신규 반도체 장치 등을 제공하는 것이다. 또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서 이들 목적의 모두를 달성할 필요는 없다. 다른 목적은 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태에 따른 스위치 회로는, 트랜지스터; 트랜지스터의 게이트와 배선 사이의 전기적 접속 상태를 제어하는 제 1 스위치; 제 2 스위치; 양극 및 음극을 포함하며, 양극과 트랜지스터의 게이트 사이의 전기적 접속 상태가 제 2 스위치에 의하여 제어되고, 음극이 트랜지스터의 소스에 전기적으로 접속되는, 제 1 다이오드; 제 3 스위치; 및 양극 및 음극을 포함하며, 양극과 트랜지스터의 게이트 사이의 전기적 접속 상태가 제 3 스위치에 의하여 제어되고, 음극이 트랜지스터의 드레인에 전기적으로 접속되는, 제 2 다이오드를 포함한다.
본 발명의 일 형태에 따른 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 및 제 6 트랜지스터를 포함한다. 스위치 회로에서, 제 1 트랜지스터의 게이트와 배선 사이의 전기적 접속 상태는 제 2 트랜지스터에 의하여 제어된다. 제 4 트랜지스터의 게이트와 제 1 트랜지스터의 게이트 사이의 전기적 접속 상태는 제 3 트랜지스터에 의하여 제어된다. 제 4 트랜지스터의 게이트는 제 4 트랜지스터의 소스 또는 드레인 중 한쪽에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 트랜지스터의 소스에 전기적으로 접속된다. 제 6 트랜지스터의 게이트와 제 1 트랜지스터의 게이트 사이의 전기적 접속 상태는 제 5 트랜지스터에 의하여 제어된다. 제 6 트랜지스터의 게이트는 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 트랜지스터의 드레인에 전기적으로 접속된다.
본 발명의 일 형태에 따른 반도체 장치는, 상술한 스위치 회로, 제 1 트랜지스터의 소스에 신호를 출력하는 제 1 컴포넌트, 및 제 1 트랜지스터의 드레인으로부터 신호를 입력받는 제 2 컴포넌트를 포함한다.
본 발명의 일 형태에 따른 시스템은, 상술한 스위치 회로, 제 1 트랜지스터의 소스에 신호를 출력하는 제 1 컴포넌트, 및 제 1 트랜지스터의 드레인으로부터 신호를 입력받는 제 2 컴포넌트를 포함한다.
본 발명의 일 형태에 의하여, 제어 회로를 추가적으로 제공하지 않고 전기적 접속 상태를 제어할 수 있는 스위치 회로가 제공된다. 본 발명의 일 형태에 의하여, 전기적 접속 상태를 유지할 수 있는 스위치가 제공된다. 본 발명의 일 형태에 의하여, 단순한 구조를 가지고 주 시스템의 컴포넌트와 대기 시스템의 컴포넌트를 전환할 수 있는 반도체 장치 또는 시스템이 제공된다. 본 발명의 일 형태에 의하여, 신규 반도체 장치 등이 제공된다.
첨부 도면에 있어서:
도 1은 스위치 회로의 구조를 도시한 도면;
도 2는 스위치 회로의 구조를 도시한 도면;
도 3의 (A) 및 (B)는 타이밍 차트;
도 4는 스위치 회로의 구조를 도시한 도면;
도 5는 스위치 회로의 구조를 도시한 도면;
도 6은 반도체 장치의 구조를 도시한 도면;
도 7은 반도체 장치의 구조를 도시한 도면;
도 8은 반도체 장치의 구조를 도시한 도면;
도 9는 반도체 장치의 구조를 도시한 도면;
도 10은 반도체 장치의 구조를 도시한 도면;
도 11은 반도체 장치의 단면 구조를 도시한 도면;
도 12의 (A)~(F)는 전자 기기를 도시한 도면;
도 13은 스위치 회로의 구조를 도시한 도면;
도 14의 (A)~(C)는 각각 스위치 회로의 구조를 도시한 도면;
도 15의 (A)~(C)는 각각 스위치 회로의 구조를 도시한 도면;
도 16은 스위치 회로의 구조를 도시한 도면; 및
도 17의 (A) 및 (B)는 각각 스위치 회로의 구조를 도시한 도면.
도 1은 스위치 회로의 구조를 도시한 도면;
도 2는 스위치 회로의 구조를 도시한 도면;
도 3의 (A) 및 (B)는 타이밍 차트;
도 4는 스위치 회로의 구조를 도시한 도면;
도 5는 스위치 회로의 구조를 도시한 도면;
도 6은 반도체 장치의 구조를 도시한 도면;
도 7은 반도체 장치의 구조를 도시한 도면;
도 8은 반도체 장치의 구조를 도시한 도면;
도 9는 반도체 장치의 구조를 도시한 도면;
도 10은 반도체 장치의 구조를 도시한 도면;
도 11은 반도체 장치의 단면 구조를 도시한 도면;
도 12의 (A)~(F)는 전자 기기를 도시한 도면;
도 13은 스위치 회로의 구조를 도시한 도면;
도 14의 (A)~(C)는 각각 스위치 회로의 구조를 도시한 도면;
도 15의 (A)~(C)는 각각 스위치 회로의 구조를 도시한 도면;
도 16은 스위치 회로의 구조를 도시한 도면; 및
도 17의 (A) 및 (B)는 각각 스위치 회로의 구조를 도시한 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 일탈하지 않고 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자에 의하여 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되어서는 안 된다.
또한, 본 발명의 일 형태는 집적 회로, RF 태그, 및 반도체 표시 장치 등의 스위치 회로를 사용한 모든 반도체 장치를 그 범주에 포함한다. 집적 회로의 범주에는, 마이크로프로세서, 화상 처리 회로, DSP(digital signal processor), 및 마이크로컨트롤러 등을 포함하는 LSI(large scale integrated circuit), 및 FPGA(field programmable gate array) 및 CPLD(complex programmable logic device) 등의 PLD가 포함된다. 반도체 표시 장치의 범주에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공되는 발광 장치, 전자 종이, DMD(digital micromirror device), PDP(plasma display panel), 및 FED(field emission display) 등과 같은, 구동 회로에 스위치 회로가 포함되는 반도체 표시 장치가 포함된다.
<스위치 회로의 구조예 1>
도 1은 본 발명의 일 형태에 따른 스위치 회로(10)의 구조예를 도시한 것이다. 도 1에 도시된 스위치 회로(10)는 트랜지스터(11), 스위치(12), 스위치(13), 스위치(14), 다이오드(15), 및 다이오드(16)를 포함한다.
트랜지스터(11)는 배선(IO1)과 배선(IO2) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 구체적으로, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 배선(IO1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(IO2)에 접속된다.
스위치(12)는 노드(FN)에 상당하는 트랜지스터(11)의 게이트와 배선(DL) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 배선(WL1)에 입력되는 신호에 따라, 스위치(12)는 온(전도(傳導)) 또는 오프(비(非)전도)가 되고, 즉 스위치(12)의 전환이 제어된다.
스위치(13)는 트랜지스터(11)의 게이트와 다이오드(15)의 양극 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 스위치(13)의 전환은 배선(WL2)에 입력되는 신호로 제어된다. 다이오드(15)의 음극은 배선(IO1)에 접속된다.
스위치(14)는 트랜지스터(11)의 게이트와 다이오드(16)의 양극 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 스위치(14)의 전환은 배선(WL2)에 입력되는 신호로 제어된다. 다이오드(16)의 음극은 배선(IO2)에 접속된다.
상술한 구조에 의하여, 스위치 회로(10)는 배선(IO1)과 배선(IO2) 사이의 전기적 접속 상태를 배선(IO1) 또는 배선(IO2)의 전위에 따라 제어할 수 있다. 구체적으로는, 도 1에 도시된 스위치 회로(10)에서 스위치(12)가 온일 때, 배선(DL)으로부터 노드(FN)에 high 레벨 전위가 공급된다. 그리고, 스위치(12)가 오프가 되고 스위치들(13 및 14) 중 하나 또는 양쪽 모두가 온이 된다. 이때 배선(IO1) 또는 배선(IO2)의 전위가 노드(FN)의 전위와 같거나 높으면, 배선(IO1 또는 IO2)과 노드(FN) 사이에서 다이오드(15 또는 16)를 통한 전하의 이동이 일어나지 않기 때문에, 노드(FN)에서 high 레벨 전위가 유지된다. 한편, 배선(IO1) 또는 배선(IO2)의 전위가 노드(FN)의 전위보다 낮으면, 배선(IO1 또는 IO2)과 노드(FN) 사이에서 다이오드(15 또는 16)를 통하여 전하가 이동하고, 이 결과 노드(FN)의 전위가 배선(IO1) 또는 배선(IO2)의 전위에 아주 가까워져서 low 레벨 전위가 된다.
도 1에 도시된 스위치 회로(10)의 예에서는 트랜지스터(11)가 n채널형이기 때문에, 트랜지스터(11)는 노드(FN)의 전위가 high일 때 온이고, 노드(FN)의 전위가 low일 때 오프이다. 스위치들(12~14)을 오프로 함으로써 노드(FN)의 전위가 유지되고, 노드(FN)의 전위가 유지되는 한 트랜지스터(11)의 전기적 접속 상태가 유지된다.
또한, 도 1에 도시된 스위치 회로(10)에서 트랜지스터(11)가 p채널형인 경우에는 도 13에 도시된 바와 같이 다이오드들(15 및 16)의 양극과 음극이 서로 바뀐다. 구체적으로는, 다이오드(15)의 양극이 배선(IO1)에 접속되고, 다이오드(15)의 음극이 스위치(13)를 통하여 트랜지스터(11)의 게이트에 접속된다. 또한, 다이오드(16)의 양극이 배선(IO2)에 접속되고, 다이오드(16)의 음극이 스위치(14)를 통하여 트랜지스터(11)의 게이트에 접속된다.
또한, 트랜지스터(11)가 p채널형인 경우, 스위치 회로(10)는 배선(IO1)과 배선(IO2) 사이의 전기적 접속 상태를 배선(IO1) 또는 배선(IO2)의 전위에 따라 제어할 수 있다. 구체적으로는, p채널 트랜지스터(11)를 포함하는 스위치 회로(10)에서, 스위치(12)가 온일 때, 배선(DL)으로부터 노드(FN)에 low 레벨 전위가 공급된다. 그리고, 스위치(12)가 오프가 되고 스위치들(13 및 14) 중 하나 또는 양쪽 모두가 온이 된다. 이때 배선(IO1) 또는 배선(IO2)의 전위가 노드(FN)의 전위와 같거나 낮으면, 배선(IO1 또는 IO2)과 노드(FN) 사이에서 다이오드(15 또는 16)를 통한 전하의 이동이 일어나지 않기 때문에, 노드(FN)에서 low 레벨 전위가 유지된다. 한편, 배선(IO1) 또는 배선(IO2)의 전위가 노드(FN)의 전위보다 높으면, 배선(IO1 또는 IO2)과 노드(FN) 사이에서 다이오드(15 또는 16)를 통하여 전하가 이동하고, 이 결과 노드(FN)의 전위가 배선(IO1 또는 IO2)의 전위에 아주 가까워져서 high 레벨 전위가 된다.
트랜지스터(11)가 p채널형인 경우, 트랜지스터(11)는 노드(FN)의 전위가 low일 때 온이고, 노드(FN)의 전위가 high일 때 오프이다. 스위치들(12~14)을 오프로 함으로써 노드(FN)의 전위가 유지되고, 노드(FN)의 전위가 유지되는 한 트랜지스터(11)의 전기적 접속 상태가 유지된다.
노드(FN)와 배선(IO1) 사이에서 다이오드(15)와 스위치(13)가 직렬로 접속되는 한, 노드(FN)와 배선(IO1) 사이를 흐르는 전류를 제어 가능하다. 따라서, 도 1에서 스위치(13)와 다이오드(15)의 접속 순서 또는 스위치(14)와 다이오드(16)의 접속 순서는 서로 바뀔 수 있다. 양쪽의 접속 순서를 바꾼 예를 도 14의 (A)에 도시하였다. 도 14의 (B) 및 (C)는 각각, 한쪽의 접속 순서를 바꾼 예를 도시한 것이다. 또한, 트랜지스터(11)가 p채널형인 도 13에 도시된 스위치 회로(10)에 대해서도 마찬가지이며, 그 예를 도 15의 (A)~(C)에 도시하였다.
상술한 바와 같이, 본 발명의 일 형태에 따른 스위치 회로(10)는 배선(IO1)과 배선(IO2) 사이의 전기적 접속 상태를 배선(IO1) 또는 배선(IO2)의 전위에 따라 제어할 수 있다. 그러므로, 배선(IO1) 및 배선(IO2)이 복수의 컴포넌트간에서의 신호의 입력/출력에 사용되는 경우, 복수의 컴포넌트 중 어느 것으로부터 배선(IO1 또는 IO2)에 공급되는 신호의 전위를 사용하여 스위치 회로(10)의 전기적 접속 상태를 설정할 수 있다. 바꿔 말하면, 본 발명의 일 형태에서는 스위치 회로(10)의 전기적 접속 상태를 제어하기 위한 회로를 추가적으로 제공하지 않고 스위치 회로(10)의 전기적 접속 상태를 제어할 수 있다.
또한, 본 발명의 일 형태에서는 스위치들(12~14)로서 오프 상태 전류가 현저히 낮은 트랜지스터가 사용되기 때문에, 스위치들(12~14)이 오프일 때에 노드(FN)로부터의 전하의 누설이 방지될 수 있다. 이 결과 노드(FN)의 전위가 오랫동안 유지될 수 있다. 즉, 본 발명의 일 형태에서는 상술한 구조에 의하여 스위치 회로(10)에 기억 장치의 기능이 부여될 수 있다. 따라서, 스위치 회로(10)의 전기적 접속 상태를 유지하기 위한 레지스터 등의 기억 장치를 추가적으로 제공할 필요가 없다.
또한 별도로 지정이 없는 한, 본 명세서에서 "오프 상태 전류"란 트랜지스터의 소스와 드레인 사이의 차단 영역(cut-off region)을 흐르는 전류를 말한다.
실리콘보다 밴드갭이 넓고 진성 캐리어 밀도가 낮은 반도체의 막에 채널 형성 영역을 포함하는 트랜지스터는, 현저히 낮은 오프 상태 전류를 가질 수 있기 때문에 스위치들(12~14)로서 적합하다. 이러한 반도체의 예로서는 실리콘의 2배 이상의 밴드갭을 가지는, 산화물 반도체 및 질화 갈륨이 있다. 상기 반도체를 포함하는 트랜지스터는 실리콘 또는 저마늄 등의 통상의 반도체를 포함하는 트랜지스터보다 훨씬 낮은 오프 상태 전류를 가질 수 있다. 상술한 구조를 가지는 트랜지스터를 스위치들(12~14)로서 사용함으로써, 노드(FN)로부터의 전하의 누설을 방지할 수 있고 스위치 회로(10)의 전기적 접속 상태가 오랫동안 유지될 수 있다.
도 1은 트랜지스터(11)가 하나의 게이트와 하나의 채널 형성 영역을 포함하는 싱글 게이트 구조를 가지는 경우를 도시한 것이다. 본 발명의 일 형태에 따른 스위치 회로에서, 트랜지스터(11)가 복수의 전기적으로 접속된 게이트와 복수의 채널 형성 영역을 포함하는 멀티 게이트 구조를 가져도 좋다.
도 1에서, 트랜지스터(11)는 반도체막의 적어도 한쪽 측에 게이트를 가진다. 트랜지스터(11)는 반도체막을 사이에 끼우는 한 쌍의 게이트를 가져도 좋다. 한 쌍의 게이트 중 하나를 백 게이트로 간주할 때, 통상의 게이트와 백 게이트에 동일한 레벨의 전위가 공급되어도 좋고, 또는 백 게이트에만 대지 전위 등의 고정 전위가 공급되어도 좋다. 백 게이트에 공급되는 전위의 레벨을 제어함으로써 트랜지스터(11)의 문턱 전압을 제어할 수 있다. 백 게이트를 제공함으로써 채널 형성 영역이 확대되어, 드레인 전류가 증가될 수 있다. 또한, 백 게이트를 제공하면 반도체막에서의 공핍층의 형성이 촉진되어, 서브스레숄드 스윙(subthreshold swing)이 낮아진다.
<스위치 회로의 구조예 2>
다음에, 도 1에 도시된 스위치 회로(10)의 구체적인 구조예에 대하여 도 2를 참조하여 설명한다.
도 2에 도시된 스위치 회로(10)는 트랜지스터(11)와, 스위치(12)로서 기능하는 트랜지스터(12t), 스위치(13)로서 기능하는 트랜지스터(13t), 및 스위치(14)로서 기능하는 트랜지스터(14t)와, 다이오드(15)로서 기능하는 트랜지스터(15t) 및 다이오드(16)로서 기능하는 트랜지스터(16t)를 포함한다.
트랜지스터(12t)의 게이트는 배선(WL1)에, 소스 및 드레인 중 한쪽은 트랜지스터(11)의 게이트에, 소스 및 드레인 중 다른 쪽은 배선(DL)에 접속된다.
트랜지스터(13t)의 게이트는 배선(WL2)에, 소스 및 드레인 중 한쪽은 트랜지스터(15t)의 게이트에, 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속된다. 트랜지스터(15t)의 소스 및 드레인 중 한쪽은 배선(IO1)에, 소스 및 드레인 중 다른 쪽은 트랜지스터(15t)의 게이트에 접속된다.
트랜지스터(14t)의 게이트는 배선(WL2)에, 소스 및 드레인 중 한쪽은 트랜지스터(16t)의 게이트에, 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속된다. 트랜지스터(16t)의 소스 및 드레인 중 한쪽은 배선(IO2)에, 소스 및 드레인 중 다른 쪽은 트랜지스터(16t)의 게이트에 접속된다.
또한, 도 2는 트랜지스터(11)가 n채널형인 스위치 회로(10)의 구조예를 도시한 것이다. 트랜지스터(11)가 p채널형인 경우, 트랜지스터(15t)의 소스 및 드레인 중 한쪽은 트랜지스터(15t)의 게이트 및 배선(IO1)에 접속된다. 또한, 트랜지스터(13t)의 소스 및 드레인 중 한쪽은 트랜지스터(15t)의 소스 및 드레인 중 다른 쪽에 접속되고, 트랜지스터(13t)의 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속된다. 또한, 트랜지스터(16t)의 소스 및 드레인 중 한쪽은 트랜지스터(16t)의 게이트 및 배선(IO2)에 접속된다. 트랜지스터(14t)의 소스 및 드레인 중 한쪽은 트랜지스터(16t)의 소스 및 드레인 중 다른 쪽에 접속되고, 트랜지스터(14t)의 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속된다.
도 2에서의 스위치 회로(10)의 구조예에서는 트랜지스터(11)의 게이트와 트랜지스터(15t) 사이에 트랜지스터(13t)가 제공되어 있지만, 본 발명의 일 형태에 따른 스위치 회로에서 트랜지스터(11)의 게이트와 트랜지스터(13t) 사이에 트랜지스터(15t)가 제공되어도 좋다. 마찬가지로, 도 2에서의 스위치 회로(10)의 구조예에서는 트랜지스터(11)의 게이트와 트랜지스터(16t) 사이에 트랜지스터(14t)가 제공되어 있지만, 본 발명의 일 형태에 따른 스위치 회로에서 트랜지스터(11)의 게이트와 트랜지스터(14t) 사이에 트랜지스터(16t)가 제공되어도 좋다.
도 2는 스위치 회로(10)에서의 모든 트랜지스터들이 하나의 게이트와 하나의 채널 형성 영역을 포함하는 싱글 게이트 구조를 가지는 경우를 도시한 것이다. 본 발명의 일 형태에 따른 스위치 회로에서, 스위치 회로의 트랜지스터들 중 어느 것 또는 모두가 복수의 전기적으로 접속된 게이트와 복수의 채널 형성 영역을 포함하는 멀티 게이트 구조를 가져도 좋다.
도 2에서, 스위치 회로(10)의 트랜지스터들은 반도체막의 적어도 한쪽 측에 게이트를 가진다. 트랜지스터들은 반도체막을 사이에 끼우는 한 쌍의 게이트를 가져도 좋다. 한 쌍의 게이트 중 하나를 백 게이트로 간주할 때, 통상의 게이트와 백 게이트에 동일한 레벨의 전위가 공급되어도 좋고, 또는 백 게이트에만 대지 전위 등의 고정 전위가 공급되어도 좋다. 백 게이트에 공급되는 전위의 레벨을 제어함으로써 트랜지스터의 문턱 전압을 제어할 수 있다. 백 게이트를 제공함으로써 채널 형성 영역이 확대되어, 드레인 전류가 증가될 수 있다. 또한, 백 게이트를 제공하면 반도체막에서의 공핍층의 형성이 촉진되어, 서브스레숄드 스윙이 낮아진다.
다음에, 도 2에 도시된 스위치 회로(10)의 동작예에 대하여 설명한다.
먼저, 도 3의 (A)의 타이밍 차트를 참조하여, 스위치 회로(10)의 전기적 접속 상태를 ON(온)으로 설정하는 경우에서의 스위치 회로(10)의 동작에 대하여 설명한다. 도 3의 (A)에 나타낸 바와 같이 기간(T1)에, low 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. high 레벨 전위가 배선들(IO1 및 IO2)에 공급된다. 따라서, 기간(T1)에 트랜지스터들(12t~14t)이 모두 오프이기 때문에 노드(FN)가 플로팅 상태가 된다. 도 3의 (A)는 기간(T1)에 노드(FN)의 전위가 low인 경우의 예를 나타낸 것이다.
다음에 기간(T2)에, high 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. high 레벨 전위가 배선(IO1) 및 배선(IO2)에 공급된다. 따라서, 기간(T2)에 트랜지스터(12t)가 온이 되고 배선(DL)으로부터 트랜지스터(12t)를 통하여 노드(FN)에 high 레벨 전위가 공급된다. 또한, 트랜지스터들(13t 및 14t)도 온이 된다. high 레벨 전위가 배선들(IO1 및 IO2)에 공급되기 때문에 트랜지스터들(15t 및 16t)을 통하여 전류가 흐르지 않는다. 그러므로, 노드(FN)와 배선들(IO1 및 IO2) 사이에서의 전하의 이동이 일어나지 않아, 노드(FN)에서 high 레벨 전위가 유지된다.
그리고, 기간(T3)에 low 레벨 전위가 배선(DL)에, low 레벨 전위가 배선(WL1)에, high 레벨 전위가 배선(WL2)에 공급된다. high 레벨 전위가 배선들(IO1 및 IO2)에 공급된다. 따라서, 기간(T3)에 트랜지스터(12t)가 오프가 된다. 또한, 트랜지스터들(13t 및 14t)이 온이다. high 레벨 전위가 배선들(IO1 및 IO2)에 공급되기 때문에 트랜지스터들(15t 및 16t)을 통하여 전류가 흐르지 않는다. 그러므로, 노드(FN)와 배선들(IO1 및 IO2) 사이에서의 전하의 이동이 일어나지 않아, 노드(FN)에서 high 레벨 전위가 유지된다.
다음에 기간(T4)에, low 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. high 레벨 전위가 배선들(IO1 및 IO2)에 공급된다. 따라서, 기간(T4)에 트랜지스터들(12t~14t)이 오프이기 때문에 노드(FN)가 플로팅 상태가 되어, 노드(FN)에서 high 레벨 전위가 유지된다.
상술한 일련의 동작에 의하여 노드(FN)에 high 레벨 전위가 기록될 수 있고, 그 결과 스위치 회로(10)의 전기적 접속 상태를 ON으로 설정할 수 있다.
다음에, 도 3의 (B)의 타이밍 차트를 참조하여, 스위치 회로(10)의 전기적 접속 상태를 OFF로 설정하는 경우에서의 스위치 회로(10)의 동작에 대하여 설명한다. 도 3의 (B)에 나타낸 바와 같이 기간(T1)에, low 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. 또한, low 레벨 전위가 배선(IO1)에 공급되고 high 레벨 전위가 배선(IO2)에 공급된다. 따라서, 기간(T1)에 모든 트랜지스터들(12t~14t)이 오프이기 때문에 노드(FN)가 플로팅 상태가 된다. 도 3의 (B)의 타이밍 차트는 기간(T1)에 노드(FN)의 전위가 high인 경우의 예를 나타낸 것이다.
다음에 기간(T2)에, high 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. 또한, low 레벨 전위가 배선(IO1)에 공급되고 high 레벨 전위가 배선(IO2)에 공급된다. 따라서, 기간(T2)에 트랜지스터(12t)가 온이 되고 high 레벨 전위가 배선(DL)으로부터 트랜지스터(12t)를 통하여 노드(FN)에 공급된다. 또한, 트랜지스터들(13t 및 14t)도 온이 된다. 배선(IO2)의 전위가 high이기 때문에 트랜지스터(16t)를 통하여 전류가 흐르지 않는다. 한편, 배선(IO1)의 전위는 low이기 때문에 순방향 바이어스 전압이 트랜지스터(15t)에 인가된다. 그러므로, 노드(FN)와 배선(IO1) 사이에서 전하가 이동하고, 노드(FN)의 전위가 high 레벨 전위와 low 레벨 전위 사이의 레벨까지 저하된다.
그리고, 기간(T3)에 low 레벨 전위가 배선(DL)에, low 레벨 전위가 배선(WL1)에, high 레벨 전위가 배선(WL2)에 공급된다. 또한, low 레벨 전위가 배선(IO1)에 공급되고 high 레벨 전위가 배선(IO2)에 공급된다. 따라서, 기간(T3)에 트랜지스터(12t)가 오프가 된다. 또한, 트랜지스터들(13t 및 14t)이 온이다. 기간(T2)과 마찬가지로 배선(IO2)의 전위가 high이기 때문에, 트랜지스터(16t)를 통하여 전류가 흐르지 않는다. 한편, 배선(IO1)의 전위는 low이기 때문에 순방향 바이어스 전압이 트랜지스터(15t)에 인가된다. 그러므로, 노드(FN)와 배선(IO1) 사이에서 전하가 이동하고, 노드(FN)의 전위가 low 레벨까지 저하된다.
다음에 기간(T4)에, low 레벨 전위가 배선(DL), 배선(WL1), 및 배선(WL2)에 공급된다. 또한, low 레벨 전위가 배선(IO1)에 공급되고 high 레벨 전위가 배선(IO2)에 공급된다. 따라서, 기간(T4)에 트랜지스터들(12t~14t)이 오프이기 때문에 노드(FN)가 플로팅 상태가 되어, 노드(FN)에서 low 레벨 전위가 유지된다.
상술한 일련의 동작에 의하여 노드(FN)에 low 레벨 전위가 기록될 수 있고, 그 결과 스위치 회로(10)의 전기적 접속 상태를 OFF로 설정할 수 있다. 도 3의 (B)의 타이밍 차트는 배선(IO1)의 전위가 low이고 배선(IO2)의 전위가 high인 경우의 예를 나타내고 있지만, 배선(IO1)의 전위가 high이고 배선(IO2)의 전위가 low이더라도 노드(FN)에 low 레벨 전위를 기록할 수 있다. 또는, 배선들(IO1 및 IO2)의 전위가 모두 low이더라도 노드(FN)에 low 레벨 전위를 기록할 수 있다.
또한, 스위치(12)는 다이오드를 사용하여 형성되어도 좋다. 도 17의 (A) 및 (B)는 다이오드 접속된 트랜지스터를 사용하여 스위치(12)가 형성되는 경우의 예를 도시한 것이다.
본 발명의 일 형태에 따른 스위치 회로(10)는 배선(IO1)과 배선(IO2) 사이의 전기적 접속 상태를 배선(IO1) 또는 배선(IO2)의 전위에 따라 제어할 수 있다. 그러므로, 배선(IO1) 및 배선(IO2)이 복수의 컴포넌트간에서의 신호의 입력/출력에 사용되는 경우, 복수의 컴포넌트 중 어느 것으로부터 배선(IO1 또는 IO2)에 공급되는 신호의 전위를 사용하여 스위치 회로(10)의 전기적 접속 상태를 설정할 수 있다. 바꿔 말하면, 본 발명의 일 형태에서는 스위치 회로(10)의 전기적 접속 상태를 제어하기 위한 회로를 추가적으로 제공하지 않고 스위치 회로(10)의 전기적 접속 상태를 제어할 수 있다.
또한, 본 발명의 일 형태에서는 트랜지스터들(12t~14t)로서 오프 상태 전류가 현저히 낮은 트랜지스터가 사용되기 때문에, 트랜지스터들(12t~14t)이 오프일 때에 노드(FN)로부터의 전하의 누설이 방지될 수 있다. 이 결과 노드(FN)의 전위가 오랫동안 유지될 수 있다. 즉, 본 발명의 일 형태에서는 상술한 구조에 의하여 스위치 회로(10)에 기억 장치의 기능이 부여될 수 있다. 따라서, 스위치 회로(10)의 전기적 접속 상태를 유지하기 위한 레지스터 등의 기억 장치를 추가적으로 제공할 필요가 없다.
<스위치 회로의 구조예 3>
도 3의 (A) 및 (B)는 각각, 도 2에 도시된 스위치 회로(10)의 전기적 접속 상태를 설정하기 위하여 기간(T3)에 배선(WL2)에 high 레벨 전위를 공급하는 경우의 타이밍 차트를 나타낸 것이다. 하지만, 스위치 회로(10)를 OFF로 설정하기 위한 기간(T2)에 노드(FN)의 전위가 트랜지스터(11)를 오프로 하는 레벨까지 저하된다면, 반드시 기간(T3)에 배선(WL2)에 high 레벨 전위를 공급할 필요는 없다. 스위치 회로(10)를 OFF로 설정하기 위한 기간(T2)에 노드(FN)의 전위가 트랜지스터(11)를 오프로 하는 레벨인 경우에는, 기간(T3)에 배선(WL2)에 low 레벨 전위를 공급하여 트랜지스터들(13t 및 14t)을 오프로 하여도 좋다.
상술한 구조에 의하여, 스위치 회로(10)의 전기적 접속 상태를 ON 또는 OFF로 설정하기 위한 시간을 단축할 수 있으므로 바람직하다.
기간(T3)에 트랜지스터들(13t 및 14t)을 오프로 하는 경우에는 배선(WL1) 및 배선(WL2)이 서로 전기적으로 접속되어도 좋다. 도 4는 트랜지스터들(12t~14t)의 게이트들이 하나의 배선(WL)에 접속되는 경우의 스위치 회로(10)의 구조예를 도시한 것이다.
기간(T3)에 트랜지스터들(13t 및 14t)을 오프로 하는 경우에는 배선(WL1), 배선(WL2), 및 배선(DL)이 서로 전기적으로 접속되어도 좋다. 도 5는 트랜지스터들(12t~14t)의 게이트들 및 트랜지스터(12t)의 소스 및 드레인 중 다른 쪽이 하나의 배선(WL)에 접속되는 경우의 스위치 회로(10)의 구조예를 도시한 것이다.
또한, 트랜지스터(12t)를 p채널형으로 할 수 있다. 그 경우의 예를 도 16에 도시하였다.
<반도체 장치 및 시스템의 구조예 1>
본 발명의 일 형태에 따른 스위치 회로는 전기적 접속 상태를 유지하기 위한 레지스터 등의 기억 장치를 필요로 하지 않아, 전기적 접속 상태를 제어하기 위한 회로를 제공하지 않고 전기적 접속 상태를 제어할 수 있다. 그러므로, 복수의 컴포넌트를 포함하는 반도체 장치 또는 시스템에서 복수의 컴포넌트 사이의 전기적 접속 상태를 본 발명의 일 형태에 따른 스위치 회로로 제어함으로써 반도체 장치 또는 시스템의 구조를 단순화할 수 있다.
도 6은 본 발명의 일 형태에 따른 반도체 장치(20)의 구조를 도시한 블록 다이어그램의 예이다. 본 명세서에 첨부된 블록 다이어그램은 구성 요소들을 그 기능별로 분류하고 독립된 블록으로 나타내고 있지만, 실제의 구성 요소들을 그 기능에 따라 완전히 분류하는 것은 곤란하며, 하나의 구성 요소가 복수의 기능을 가질 수 있다.
도 6에 도시된 반도체 장치(20)는 복수의 컴포넌트(21), 복수의 컴포넌트(21)를 연결하는 신호 경로인 버스(BUS), 및 복수의 컴포넌트(21)와 버스(BUS) 사이의 전기적 접속 상태를 제어하는 복수의 스위치 회로(10)를 포함한다.
도 6의 반도체 장치(20)의 구조예에서, 각 컴포넌트(21)와 버스(BUS) 사이에 복수의 신호 경로가 있고, 각 신호 경로에 스위치 회로(10)가 제공되어 있다.
복수의 스위치 회로(10)가 전기적 접속 상태를 설정할지 여부는 배선(WL1), 배선(WL2), 및 배선(DL)에 입력되는 신호에 의하여 제어된다. 도 6의 예에서 도 1 또는 도 2에 도시된 스위치 회로(10)와 같이, 배선(WL1), 배선(WL2), 및 배선(DL)이 각 스위치 회로(10)에 접속되어 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치에서 도 4에 도시된 스위치 회로(10)와 같이 배선(WL) 및 배선(DL)이 스위치 회로(10)에 접속되어도 좋고, 또는 도 5에 도시된 스위치 회로(10)와 같이 배선(WL)이 스위치 회로(10)에 접속되어도 좋다.
스위치 회로(10)에 접속된 배선들(IO1 및 IO2) 중 어느 한쪽은 컴포넌트(21)에 접속되고, 다른 쪽은 버스(BUS)에 접속된다. 예를 들어, 스위치 회로(10)에서의 전기적 접속 상태를 설정할 때에, 컴포넌트(21)로부터 배선(IO1 또는 IO2)에 공급되는 전위를 low로 설정함으로써 스위치 회로(10)의 전기적 접속 상태를 OFF로 설정할 수 있다. 그러므로, OFF 상태의 스위치 회로(10)를 통하는 컴포넌트(21)와 버스(BUS) 사이의 신호 경로가 차단된다.
예를 들어, 스위치 회로(10)에서의 전기적 접속 상태를 설정할 때에, 버스(BUS)로부터 배선(IO1 또는 IO2)에 공급되는 전위를 low로 설정함으로써, 버스(BUS)에 접속된 배선(IO1 또는 IO2)을 가지는 모든 스위치 회로들(10)의 전기적 접속 상태를 모두 함께 OFF로 설정할 수 있다.
반도체 장치(20)에 포함되는 컴포넌트(21)로서, 신호의 입력 또는 출력을 행하는 다양한 회로 또는 장치를 사용할 수 있다. 예를 들어, 반도체 장치(20)가 노이만형 퍼스널 컴퓨터의 하드웨어인 경우, 컴포넌트(21)로서 연산 장치, 제어 장치, 버퍼 메모리 장치, 주기억 장치(master storage), 또는 입출력 장치 등을 사용할 수 있다. 반도체 장치(20)가 연산 장치인 경우, 연산 장치를 형성하는 다양한 논리 회로를 컴포넌트(21)로서 사용할 수 있다.
시스템에 포함되는 컴포넌트로서, 신호의 입력 또는 출력을 행하는 다양한 회로 또는 장치에 더하여, 컴퓨터, 검출기, 텔레비전 수상기, 프린터, 및 통신 장치 등의 다양한 전자 기기를 사용할 수 있다. 또한, 컴퓨터의 예로서는 태블릿 퍼스널 컴퓨터, 노트북 퍼스널 컴퓨터, 데스크톱 퍼스널 컴퓨터, 대형 컴퓨터(예를 들어, 서버 시스템), 및 슈퍼컴퓨터 등의 다양한 디지털 컴퓨터를 들 수 있다.
본 발명의 일 형태에 따른 시스템의 예로서는 통신 시스템 및 컴퓨터 시스템이 있다. 또한, 본 발명의 일 형태에 따른 시스템은 철도, 항만, 또는 도로 등의 사회 기반 시설, 및 주택 등에 사용될 수 있다.
도 6은 버스(BUS)를 통하여 컴포넌트(21)와, 반도체 장치(20)의 외부에 있는 장치 사이에서 신호의 송신 및 수신이 행해지고, 버스(BUS)로부터 배선(IO1 또는 IO2)에 공급되는 전위가 외부에 있는 상기 장치에 의하여 제어되는 경우의 예를 도시한 것이다. 다음에, 도 7은 버스(BUS)를 통하여 컴포넌트(21)에/로부터 신호를 송신 및 수신하며 버스(BUS)로부터 배선(IO1 또는 IO2)에 공급되는 전위를 제어할 수 있는 컴포넌트(22)가 제공되어 있는 반도체 장치(20)의 구조예를 도시한 것이다.
도 7에 도시된 반도체 장치(20)에서, 스위치 회로(10)에서의 전기적 접속 상태를 설정할 때에, 버스(BUS)로부터 배선(IO1 또는 IO2)에 공급되는 전위를 컴포넌트(22)에 의하여 low로 설정함으로써, 버스(BUS)에 접속된 배선(IO1 또는 IO2)을 가지는 모든 스위치 회로들(10)의 전기적 접속 상태를 모두 함께 OFF로 설정할 수 있다.
모든 스위치 회로들(10)의 전기적 접속 상태는 반도체 장치(20) 외부에 있는 장치로부터 입력되는 명령에 따라 결정될 수 있다. 또는, 컴포넌트(22)가 각 컴포넌트(21)의 동작 상태를 감시하고, 컴포넌트(22)에 의한 감시 결과에 기초하여 모든 스위치 회로들(10)의 전기적 접속 상태가 결정될 수 있다. 또는, 복수의 컴포넌트(21) 중 어느 하나 또는 복수의 컴포넌트(21)가 다른 컴포넌트(21)의 동작 상태를 감시하고, 감시하고 있는 하나 또는 복수의 컴포넌트(21)에 의한 감시 결과에 기초하여 모든 스위치 회로들(10)의 전기적 접속 상태가 결정되고, 스위치 회로(10)의 전기적 접속 상태를 ON 또는 OFF로 설정하는 명령을 컴포넌트(22)로 송신할 수 있다. 또는, 복수의 컴포넌트(21)가 동작 상태를 서로 감시하고, 복수의 컴포넌트(21) 중 어느 것에 의한 감시 결과에 기초하여 모든 스위치 회로들(10)의 전기적 접속 상태가 결정되고, 스위치 회로(10)의 전기적 접속 상태를 ON 또는 OFF로 설정하는 명령을 컴포넌트(22)로 송신할 수 있다.
<반도체 장치의 구체적인 구조예 1>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 구체적인 구조예에 대하여 도 8을 참조하여 설명한다.
도 8에 도시된 반도체 장치(30)는 듀플렉스 시스템을 채용한 중복 구성을 가진다. 구체적으로, 도 8에 도시된 반도체 장치(30)는 CPU(central processing unit)로서 기능하는 CPU(31a) 및 CPU(31b), 주기억 장치로서 기능하는 MS(32a) 및 MS(32b), 통신 제어 유닛(communication control unit)으로서 기능하는 CCU(33), 및 디스크 장치(disk device)로서 기능하는 DD(34)를 포함한다.
CPU(31a)는 MS(32a), CCU(33), 및 DD(34)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CPU(31b)는 MS(32b), CCU(33), 및 DD(34)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CCU(33)는 통신 회선과 CPU(31a 또는 31b) 사이에서의 데이터 송신 및 수신을 제어하는 기능을 가진다. MS(32a)는 CPU(31a)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. MS(32b)는 CPU(31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. DD(34)는 CPU(31a 또는 31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. DD(34)로서, 예를 들어 하드 디스크 또는 플래시 메모리 등의 외부 기억 장치를 사용할 수 있다.
도 8에 도시된 반도체 장치(30)에서, CPU들(31a 및 31b), MS들(32a 및 32b), CCU(33), 및 DD(34)는 컴포넌트로서 기능한다. 도 8에 도시된 반도체 장치(30)는 상술한 복수의 컴포넌트를 연결하는 신호 경로인 버스(BUS1) 및 버스(BUS2), 스위치 회로(10a1), 스위치 회로(10a2), 스위치 회로(10b1), 및 스위치 회로(10b2)를 포함한다.
구체적으로, 도 8에서 버스(BUS1)는 CCU(33)와 CPU(31a)를 연결하는 신호 경로이고, 스위치 회로(10a1)는 버스(BUS1)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 또한, 버스(BUS1)는 CCU(33)와 CPU(31b)를 연결하는 신호 경로이고, 스위치 회로(10b1)는 버스(BUS1)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
버스(BUS2)는 CPU(31a)와 DD(34)를 연결하는 신호 경로이고, 스위치 회로(10a2)는 버스(BUS2)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 또한, 버스(BUS2)는 CPU(31b)와 DD(34)를 연결하는 신호 경로이고, 스위치 회로(10b2)는 버스(BUS2)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
스위치 회로(10a1), 스위치 회로(10a2), 스위치 회로(10b1), 및 스위치 회로(10b2)가 각각 전기적 접속 상태를 설정할지 여부는 배선(WL1), 배선(WL2), 및 배선(DL)에 입력되는 신호에 의하여 제어된다. 도 8은 도 1 또는 도 2에 도시된 스위치 회로(10)와 같이, 배선(WL1), 배선(WL2), 및 배선(DL)이 접속된 스위치 회로를 도시한 것이지만, 본 발명의 일 형태에 따른 반도체 장치에서 도 4에 도시된 스위치 회로(10)와 같이 배선(WL) 및 배선(DL)이 각 스위치 회로에 접속되어도 좋고, 또는 도 5에 도시된 스위치 회로(10)와 같이 배선(WL)이 각 스위치 회로에 접속되어도 좋다.
도 8은 스위치 회로(10a1), 스위치 회로(10a2), 스위치 회로(10b1), 및 스위치 회로(10b2)가, 전기적 접속 상태를 설정할지 여부를 제어하기 위한 배선(WL1), 배선(WL2), 및 배선(DL) 등의 배선을 공유하는 경우의 예를 도시한 것이다. 하지만, 본 발명의 일 형태에 따른 반도체 장치에서 스위치 회로(10a1), 스위치 회로(10a2), 스위치 회로(10b1), 및 스위치 회로(10b2) 중 어느 하나 또는 여러 개가, 나머지 스위치 회로들이 접속된 배선과는 다른, 전기적 접속 상태를 설정할지 여부를 제어하기 위한 배선에 접속되어도 좋다.
도 8에 도시된 반도체 장치(30)에서 CPU(31a) 및 MS(32a)는 주 시스템의 컴포넌트로서 기능하고, CPU(31b) 및 MS(32b)는 대기 시스템의 컴포넌트로서 기능한다. 통상 동작에서, 주 시스템의 CPU(31a) 및 MS(32a)는 CCU(33) 및 DD(34)와 함께 다양한 처리를 행한다. CPU(31a) 또는 MS(32a)에서 문제가 발생되면 대기 시스템의 CPU(31b) 및 MS(32b)가 CPU(31a) 및 MS(32a)를 대신하여 CCU(33) 및 DD(34)와 함께 다양한 처리를 행한다. 주 시스템의 컴포넌트와 대기 시스템의 컴포넌트의 전환은 스위치 회로(10a1), 스위치 회로(10a2), 스위치 회로(10b1), 및 스위치 회로(10b2)의 전기적 접속 상태의 설정을 바꿈으로써 행해질 수 있다.
예를 들어, 반도체 장치(30)에 핫 스탠바이(hot standby) 듀플렉스 시스템을 채용한 경우, 통상 동작에서 주 시스템의 컴포넌트가 처리를 행한다. 대기 시스템의 컴포넌트는 스탠바이 상태로 주 시스템의 컴포넌트와 비슷한 처리를 행한다. 그러므로, 통상 동작에서 모든 스위치 회로들(10a1, 10a2, 10b1, 및 10b2)의 전기적 접속 상태가 ON으로 설정된다. 주 시스템의 컴포넌트에서 문제가 발생되면 주 시스템의 컴포넌트가 실행하던 처리가 대기 시스템의 컴포넌트에 의하여 인계된다. 대기 시스템의 컴포넌트가 상기 처리를 인계받고 나면, 스위치 회로(10a1) 및 스위치 회로(10a2)를 오프로 함으로써 주 시스템의 컴포넌트와 CCU(33) 사이의 신호 경로, 및 주 시스템의 컴포넌트와 DD(34) 사이의 신호 경로를 차단한다.
예를 들어, 반도체 장치(30)에 웜 스탠바이(warm standby) 듀플렉스 시스템을 채용한 경우, 통상 동작에서 주 시스템의 컴포넌트가 처리를 행한다. 핫 스탠바이 듀플렉스 시스템과 달리, 전력이 공급되고 OS(operating system: 운영 체계)가 동작 중이어도 대기 시스템의 컴포넌트가 스탠바이 상태로 처리를 실행하지 않는다. 이 이유로, 통상 동작에서 모든 스위치 회로들(10a1, 10a2, 10b1, 및 10b2)의 전기적 접속 상태가 ON으로 설정되어도 좋고, 또는 스위치 회로들(10a1 및 10a2)의 전기적 접속 상태가 ON으로 설정되면서 스위치 회로들(10b1 및 10b2)의 전기적 접속 상태가 OFF로 설정되어도 좋다. 주 시스템의 컴포넌트에서 문제가 발생되면, 처리를 인계받는 데 필요한 애플리케이션이 기동된 후, 주 시스템의 컴포넌트가 실행하던 처리를 대기 시스템의 컴포넌트가 인계받는다. 통상 동작에서 스위치 회로들(10b1 및 10b2)이 OFF로 설정되는 경우에는, 애플리케이션을 기동하기 전에 스위치 회로들(10b1 및 10b2)을 ON으로 설정한다. 대기 시스템의 컴포넌트에 의하여 처리기 인계되고 나면, 스위치 회로들(10a1 및 10a2)을 오프로 함으로써 주 시스템의 컴포넌트와 CCU(33) 사이의 신호 경로, 및 주 시스템의 컴포넌트와 DD(34) 사이의 신호 경로를 차단한다.
예를 들어, 반도체 장치(30)에 콜드 스탠바이(cold standby) 듀플렉스 시스템을 채용한 경우, 통상 동작에서 주 시스템의 컴포넌트가 처리를 행한다. 대기 시스템의 컴포넌트는 전원이 차단되어 있거나, 또는 전력이 공급되고 있지만 운영 체계가 가동하고 있지 않은 상태이다. 이 이유로, 통상 동작에서 스위치 회로들(10a1 및 10a2)의 전기적 접속 상태가 ON으로 설정되고 스위치 회로들(10b1 및 10b2)의 전기적 접속 상태가 OFF로 설정된다. 주 시스템의 컴포넌트에서 문제가 발생되면, 통상 동작에서 대기 시스템의 컴포넌트에 전력이 공급되지 않은 경우에는 전력을 공급하고, 운영 체계를 가동시키고, 처리를 인계받는 데 필요한 애플리케이션을 기동시킴으로써 주 시스템의 컴포넌트가 실행하던 처리가 인계되도록 한다. 스위치 회로들(10b1 및 10b2)의 전기적 접속 상태는 애플리케이션의 기동 전에 ON으로 설정된다. 대기 시스템의 컴포넌트에 의하여 처리가 인계되고 나면, 스위치 회로들(10a1 및 10a2)을 오프로 함으로써 주 시스템의 컴포넌트와 CCU(33) 사이의 신호 경로, 및 주 시스템의 컴포넌트와 DD(34) 사이의 신호 경로를 차단한다.
<반도체 장치의 구체적인 구조예 2>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 도 8과는 다른 구체적인 구조예에 대하여 도 9를 참조하여 설명한다.
도 9에 도시된 반도체 장치(30)는 듀얼 시스템을 채용한 중복 구성을 가진다. 구체적으로, 도 9에 도시된 반도체 장치(30)는 CPU들(31a 및 31b), MS들(32a 및 32b), CCU(33), 및 DD들(34a 및 34b)을 포함한다.
CPU(31a)는 MS(32a), CCU(33), 및 DD(34a)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CPU(31b)는 MS(32b), CCU(33), 및 DD(34b)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CCU(33)는 통신 회선과 CPU(31a 또는 31b) 사이에서의 데이터 송신 및 수신을 제어하는 기능을 가진다. MS(32a)는 CPU(31a)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. MS(32b)는 CPU(31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. DD(34a)는 CPU(31a)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. DD(34b)는 CPU(31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다.
도 9에 도시된 반도체 장치(30)에서, CPU들(31a 및 31b), MS들(32a 및 32b), CCU(33), 및 DD들(34a 및 34b)은 컴포넌트로서 기능한다. 도 9에 도시된 반도체 장치(30)는 상술한 복수의 컴포넌트를 연결하는 신호 경로인 버스(BUS), 스위치 회로(10a), 및 스위치 회로(10b)를 포함한다.
구체적으로, 도 9에서 버스(BUS)는 CCU(33)와 CPU(31a)를 연결하는 신호 경로이고, 스위치 회로(10a)는 버스(BUS)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 또한, 버스(BUS)는 CCU(33)와 CPU(31b)를 연결하는 신호 경로이고, 스위치 회로(10b)는 버스(BUS)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
도 9에 도시된 반도체 장치(30)에서, 통상 동작에서 CPU(31a), MS(32a), 및 DD(34a)로 이루어지는 처리 시스템과, CPU(31b), MS(32b), 및 DD(34b)로 이루어지는 처리 시스템은 동일한 처리를 행한다. 반도체 장치(30)에서 문제의 발생을 발견할 수 있도록, 처리 시스템들이 처리 결과를 서로 조합(照合)한다. 이 이유로, 통상 동작에서 모든 스위치 회로들(10a 및 10b)의 전기적 접속 상태가 ON으로 설정된다. 조합 후에 처리 시스템들 중 하나에서 문제가 발견되면, 문제가 발생된 처리 시스템과 CCU(33) 사이의 신호 경로가 차단되도록 스위치 회로(10a 또는 10b)의 전기적 접속 상태를 설정한다.
<반도체 장치의 구체적인 구조예 3>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 도 8 및 도 9와는 다른 구체적인 구조예에 대하여 도 10을 참조하여 설명한다.
도 10에 도시된 반도체 장치(30)는 공유 메모리 멀티프로세서 시스템을 사용한 구조를 가진다. 구체적으로, 도 10에 도시된 반도체 장치(30)는 CPU들(31a 및 31b), MS(32), CCU(33), 및 DD들(34a 및 34b)을 포함한다.
CPU(31a)는 MS(32), CCU(33), 및 DD들(34a 및 34b)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CPU(31b)는 MS(32), CCU(33), 및 DD들(34a 및 34b)의 동작을 총괄적으로 제어함으로써 명령을 실행하는 기능을 가진다. CCU(33)는 통신 회선과 CPU(31a 또는 31b) 사이에서의 데이터 송신 및 수신을 제어하는 기능을 가진다. MS(32)는 CPU들(31a 및 31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다. DD들(34a 및 34b)은 CPU들(31a 및 31b)에서 사용되는 다양한 데이터 및 프로그램을 저장하는 기능을 가진다.
도 10에 도시된 반도체 장치(30)에서, CPU들(31a 및 31b), MS(32), CCU(33), 및 DD들(34a 및 34b)은 컴포넌트로서 기능한다. 도 10에 도시된 반도체 장치(30)는 상술한 복수의 컴포넌트를 연결하는 신호 경로인 버스들(BUS1, BUS2, 및 BUS3), 스위치 회로들(10a1, 10a2, 및 10a3), 및 스위치 회로들(10b1, 10b2, 및 10b3)을 포함한다.
구체적으로, 도 10에서 버스(BUS1)는 CCU(33)와 CPU(31a)를 연결하는 신호 경로이고, 스위치 회로(10a1)는 버스(BUS1)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 또한, 버스(BUS1)는 CCU(33)와 CPU(31b)를 연결하는 신호 경로이고, 스위치 회로(10b1)는 버스(BUS1)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
도 10에서 버스(BUS2)는 CPU(31a)와 DD(34a 또는 34b)를 연결하는 신호 경로이다. 스위치 회로(10a2)는 버스(BUS2)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 또한, 버스(BUS2)는 CPU(31b)와 DD(34a 또는 34b)를 연결하는 신호 경로이다. 스위치 회로(10b2)는 버스(BUS2)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
도 10에서 버스(BUS3)는 CPU(31a 또는 31b)와 MS(32)를 연결하는 신호 경로이다. 스위치 회로(10a3)는 버스(BUS3)와 CPU(31a) 사이의 전기적 접속 상태를 제어하는 기능을 가진다. 스위치 회로(10b3)는 버스(BUS3)와 CPU(31b) 사이의 전기적 접속 상태를 제어하는 기능을 가진다.
도 10에 도시된 반도체 장치(30)에서, 통상 동작에서 CPU들(31a 및 31b)은 MS(32) 및 DD들(34a 및 34b)을 공유하고 처리 태스크를 분담한다. 이 이유로, 통상 동작에서 스위치 회로들(10a1~10a3)의 전기적 접속 상태 및 스위치 회로들(10b1~10b3)의 전기적 접속 상태가 모두 ON으로 설정된다. 그리고, CPU들(31a 및 31b) 중 하나에서 문제가 발견되면, 문제가 발생된 CPU를 CCU(33), MS(32), 및 DD들(34a 및 34b)에 연결하는 신호 경로가 차단된다. 예를 들어, CPU(31a)에서 문제가 발생되면 스위치 회로들(10a1~10a3)의 전기적 접속 상태가 OFF로 설정된다. CPU(31b)에서 문제가 발생되면 스위치 회로들(10b1~10b3)의 전기적 접속 상태가 OFF로 설정된다.
<반도체 장치의 단면 구조의 예>
도 11은 도 2에 도시된 스위치 회로(10)에 포함되는 트랜지스터(11) 및 트랜지스터(12t)의 단면 구조의 예를 도시한 것이다. 파선 A1-A2를 따른 영역은 채널 길이 방향의 트랜지스터들(11 및 12t)의 구조를 나타내고, 파선 A3-A4를 따른 영역은 채널 폭 방향의 트랜지스터들(11 및 12t)의 구조를 나타내고 있다. 또한, 본 발명의 일 형태에서 트랜지스터(11)의 채널 길이 방향은 트랜지스터(12t)의 채널 길이 방향과 반드시 동일하지는 않다.
채널 길이 방향이란 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 영역 사이에서 캐리어가 최단 거리로 이동하는 방향을 말하고, 채널 폭 방향이란 채널 길이 방향에 수직인 방향을 말한다.
도 11에서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(12t)가, 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(11) 위에 형성되어 있다.
트랜지스터(11)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 또는, 트랜지스터(11)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 모든 트랜지스터의 채널 형성 영역이 산화물 반도체막 또는 산화물 반도체 기판에 포함되는 경우, 트랜지스터(12t)가 트랜지스터(11) 위에 적층될 필요는 없고 트랜지스터들(12t 및 11)이 동일한 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(11)를 형성하는 경우, 상기 박막에 다음 중 어느 것을 사용할 수 있다: 스퍼터링, 또는 PECVD(plasma-enhanced chemical vapor deposition) 등의 기상 성장에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등.
트랜지스터(11)가 형성되는 반도체 기판(400)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 11에서 기판(400)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(11)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 트렌치 분리법(STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 11은 트랜지스터(11)를 전기적으로 분리하는 데 트렌치 분리법을 사용하는 경우의 예를 도시한 것이다. 구체적으로, 도 11에서는 에칭 등으로 기판(400)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연물을 매립하고, 상기 절연물을 에칭 등으로 부분적으로 제거하는 식으로 형성되는 소자 분리 영역(401)을 사용한 소자 분리에 의하여 트랜지스터(11)가 전기적으로 분리되어 있다.
트렌치 이외의 영역에 존재하는 기판(400)의 돌출부에는 트랜지스터(11)의 불순물 영역(402) 및 불순물 영역(403)과, 불순물 영역들(402 및 403) 사이에 위치하는 채널 형성 영역(404)이 제공된다. 또한 트랜지스터(11)는 채널 형성 영역(404)을 덮는 절연막(405)과, 절연막(405)을 개재(介在)하여 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 포함한다.
트랜지스터(11)에서는 채널 형성 영역(404)의 돌출부의 측부 및 상부가 절연막(405)을 개재하여 게이트 전극(406)과 중첩됨으로써, 넓은 범위(채널 형성 영역(404)의 측부 및 상부를 포함함)에서 캐리어가 흐른다. 그러므로, 기판 위에서 트랜지스터(11)에 의해 점유되는 면적을 줄일 수 있고, 트랜지스터(11)에서의 이동 캐리어의 양을 늘릴 수 있다. 이 결과, 트랜지스터(11)의 온 상태 전류 및 전계 효과 이동도가 증가된다. 채널 형성 영역(404)에서의 돌출부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(404)에서의 돌출부의 두께를 T로 가정한다. 두께 T 대 채널 폭 W의 종횡비(aspect ratio)가 높으면, 캐리어가 흐르는 영역이 더 커진다. 그러므로, 트랜지스터(11)의 온 상태 전류를 더 증가시킬 수 있고 트랜지스터(11)의 전계 효과 이동도를 더 증가시킬 수 있다.
또한, 벌크의 반도체 기판을 사용하여 트랜지스터(11)를 형성하는 경우, 상기 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(11) 위에 절연막(411)이 제공된다. 절연막(411)에 개구들이 형성된다. 개구들에는, 불순물 영역(402)에 전기적으로 접속되는 도전막(412), 불순물 영역(403)에 전기적으로 접속되는 도전막(413), 및 게이트 전극(406)에 전기적으로 접속되는 도전막(414)이 형성된다.
도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속된다. 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속된다. 도전막(414)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속된다.
도전막들(416~418) 위에 절연막(420)이 제공된다. 절연막(420) 위에, 산소, 수소, 및 물의 확산을 방지하는 차단 효과를 가지는 절연막(421)이 제공된다. 절연막(421)은 밀도가 높고 치밀할수록, 또는 댕글링 본드가 적고 화학적으로 안정적일수록 높은 차단 효과를 가진다. 산소, 수소, 및 물의 확산을 차단하는 효과를 가지는 절연막(421)은 예를 들어, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄을 사용하여 형성될 수 있다. 수소 및 물의 확산을 차단하는 효과를 가지는 절연막(421)은 예를 들어 질화 실리콘 또는 질화 산화 실리콘을 사용하여 형성될 수 있다.
절연막(421) 위에 절연막(422)이 제공되고, 절연막(422) 위에 트랜지스터(12t)가 제공된다.
트랜지스터(12t)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430), 반도체막(430)에 전기적으로 접속된, 소스 및 드레인 전극들로서 기능하는 도전막들(432 및 433), 반도체막(430)을 덮는 게이트 절연막(431), 및 게이트 절연막(431)을 개재하여 반도체막(430)과 중첩되는 게이트 전극(434)을 포함한다. 또한, 절연막들(420~422)에 개구가 형성된다. 도전막(433)은 상기 개구에서 도전막(418)에 접속된다.
또한, 도 11에서 트랜지스터(12t)는 반도체막(430)의 한쪽 측에 적어도 게이트 전극(434)을 포함하고, 절연막(422)을 개재하여 반도체막(430)과 중첩되는 게이트 전극을 더 포함하여도 좋다.
트랜지스터(12t)가 한 쌍의 게이트 전극을 가지는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 소자로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 대지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 11에서 트랜지스터(12t)는 하나의 게이트 전극(434)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 가진다. 그러나, 트랜지스터(12t)는 복수의 전기적으로 접속된 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
도 11은 트랜지스터(12t)에 포함되는 반도체막(430)이, 절연막(422) 위에 순차적으로 적층된 산화물 반도체막들(430a~430c)을 포함하는 경우의 예를 도시한 것이다. 또한, 본 발명의 일 형태에서 트랜지스터(12t)의 반도체막(430)은 단일층의 금속 산화물막을 사용하여 형성되어도 좋다.
트랜지스터(12t)가 순차적으로 적층된 반도체막들(430a~430c)로 이루어지는 반도체막(430)을 포함하는 경우, 산화물 반도체막들(430a 및 430c)은 각각 산화물 반도체막(430b)에 함유되는 금속 원소 중 적어도 하나를 함유하며, 산화물 반도체막(430b)보다 전도대 하단의 에너지가 0.05eV, 0.07eV, 0.1eV, 또는 0.15eV 이상이며 2eV, 1eV, 0.5eV, 또는 0.4eV 이하만큼 진공 준위에 더 가까운 산화물막이다. 산화물 반도체막(430b)이 적어도 인듐을 함유하면, 캐리어 이동도가 증가되므로 바람직하다.
트랜지스터(12t)가 상술한 구조의 반도체막들을 포함하는 경우, 게이트 전극(434)에 전압을 인가함으로써 반도체막들에 전계가 인가되면, 반도체막들 중에서 전도대 하단이 가장 낮은 산화물 반도체막(430b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(430c)이 산화물 반도체막(430b)과 게이트 절연막(431) 사이에 제공되기 때문에, 게이트 절연막(431)으로부터 분리되어 있는 산화물 반도체막(430b)에 채널 영역이 형성될 수 있다.
산화물 반도체막(430c)은 산화물 반도체막(430b)에 함유되는 금속 원소 중 적어도 하나를 함유하기 때문에, 산화물 반도체막(430b)과 산화물 반도체막(430c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 이동이 저해되기 어려워, 트랜지스터(12t)의 전계 효과 이동도의 증가로 이어진다.
산화물 반도체막들(430b 및 430a)의 계면에 계면 상태가 형성되면 상기 계면에 가까운 영역에도 채널 영역이 형성되어, 트랜지스터(12t)의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(430a)은 산화물 반도체막(430b)에 함유되는 금속 원소 중 적어도 하나를 함유하기 때문에 산화물 반도체막(430b)과 산화물 반도체막(430a)의 계면에는 계면 상태가 형성되기 어렵다. 따라서, 상술한 구조에 의하여 문턱 전압 등, 트랜지스터(12t)의 전기적 특성의 변동을 저감할 수 있다.
또한 캐리어의 흐름을 저해하는, 산화물 반도체막들 사이에 존재하는 불순물로 인한 계면 상태가 산화물 반도체막들의 계면에 형성되지 않도록, 복수의 산화물 반도체막들을 적층하는 것이 바람직하다. 이것은, 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 하단의 연속성이 없어져 계면 부근에서 캐리어가 포획되거나 또는 재결합에 의하여 소멸되기 때문이다. 막들 사이에 존재하는 불순물을 저감함으로써, 적어도 하나의 공통의 금속을 주성분으로서 함유하는 복수의 산화물 반도체막을 단순히 적층하는 경우에 비하여, 연속 접합(여기서는 특히 전도대 하단이 막들 사이에서 연속적으로 변화되는 U형의 우물(well) 구조)이 형성되기 쉬워진다.
이러한 연속적인 에너지 밴드를 형성하기 위해서는, 로드록 체임버(load lock chamber)를 포함하는 멀티 체임버 증착 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다. 스퍼터링 장치에서의 각 체임버는, 크라이오 펌프 등의 흡착 진공 배기 펌프를 사용한 고진공 배기(5×10-7Pa~1×10-4Pa 정도의 진공으로)를 행하여 산화물 반도체에 있어 불순물인 물 등을 가능한 한 제거하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여 사용하여, 배기 시스템으로부터 체임버로의 가스의 역류를 방지하는 것이 바람직하다.
고순도화된 진성의 산화물 반도체를 얻기 위해서는 체임버들의 고진공 배기뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상술한 가스로서 사용하는 산소 가스 또는 아르곤 가스가 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 가지고 고순도화되면, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 산화물 반도체막(430b)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd임)이고 산화물 반도체막(430b)의 형성에 금속 원소의 원자수비가 In:M:Zn=x1:y1 :z1인 타깃을 사용하는 경우, x1/y1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하고, z1 /y1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 1/y 1이 1 이상 6 이하이면, 산화물 반도체막(430b)으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2가 있다.
구체적으로, 산화물 반도체막(430a) 및 산화물 반도체막(430c)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막들(430a 및 430c)의 형성에 금속 원소의 원자수비가 In:M:Zn=x2:y2 :z2인 타깃을 사용하는 경우, x2/y2가 x1/y1 미만인 것이 바람직하고, z2 /y2가 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 2 / y 2가 1 이상 6 이하이면, 산화물 반도체막들(430a 및 430c)로서 CAAC-OS막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 및 In:M:Zn=1:3:8 등이 있다.
산화물 반도체막(430a) 및 산화물 반도체막(430c)은 각각 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 가진다. 산화물 반도체막(430b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
3층의 반도체막에서 3개의 산화물 반도체막들(430a~430c)은 비정질 및 결정질 중 어느 쪽일 수 있다. 또한, 채널 영역이 형성되는 산화물 반도체막(430b)이 결정질 구조를 가지면, 트랜지스터(12t)가 안정적인 전기적 특성을 가질 수 있기 때문에 바람직하다.
또한, 채널 형성 영역이란 트랜지스터(12t)의 반도체막에서, 게이트 전극과 중첩되고 소스 전극과 드레인 전극 사이에 있는 영역을 말한다. 채널 영역이란 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.
예를 들어, 스퍼터링법으로 형성된 In-Ga-Zn 산화물막을 산화물 반도체막들(430a 및 430c) 각각으로서 사용하는 경우, 산화물 반도체막들(430a 및 430c)은 원자수비 1:3:2로 In, Ga, 및 Zn을 함유하는 In-Ga-Zn 산화물 타깃을 사용하여 증착될 수 있다. 증착 조건은 다음과 같을 수 있다: 증착 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 200℃이고; DC 전력이 0.5kW이다.
또한, 산화물 반도체막(430b)이 CAAC-OS막인 경우, 산화물 반도체막(430b)은 원자수비 1:1:1로 In, Ga, 및 Zn을 함유하는 다결정 In-Ga-Zn 산화물 타깃을 사용하여 증착되는 것이 바람직하다. 증착 조건은 다음과 같을 수 있다: 증착 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 300℃이고; DC 전력이 0.5kW이다.
전자 공여체(donor)로서 기능하는 수분 및 수소 등의 불순물의 저감, 및 산소 빈자리의 저감에 의하여 얻어진, 고순도화된 산화물 반도체(purified oxide semiconductor)에는 캐리어 발생원이 적기 때문에, 고순도화된 산화물 반도체는 진성(i형) 반도체 또는 실질적으로 i형인 반도체가 될 수 있다. 이 이유로, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터는 매우 작은 오프 상태 전류를 가지고, 신뢰성이 높다. 그러므로, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는, 양의 문턱 전압의 전기적 특성(노멀리-오프 특성이라고도 함)을 가지게 되기 쉽다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터의 작은 오프 상태 전류는, 다양한 실험에 의하여 증명될 수 있다. 예를 들어, 소자가 1×106㎛의 채널 폭과 10㎛의 채널 길이를 가지더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때, 오프 상태 전류는 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 채널 폭으로 정규화된 트랜지스터의 오프 상태 전류는 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에/로부터 흐르는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 상태 전류를 측정하였다. 측정에서는, 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체막을 사용하였고, 용량 소자에서의 단위 시간당 전하량의 변화로부터, 상기 트랜지스터의 오프 상태 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 수십 욕토암페어 퍼 마이크로미터(yA/㎛)라는 더 낮은 오프 상태 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터는, 결정질 실리콘 트랜지스터보다 오프 상태 전류가 훨씬 낮다.
반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 또한, 이러한 산화물 반도체를 사용하여 형성되는 트랜지스터들의 전기적 특성의 편차를 저감하기 위한 스태빌라이저로서, In 및 Zn에 더하여 갈륨(Ga)이 함유되는 것이 바람직하다. 스태빌라이저로서 주석(Sn)이 함유되는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)이 함유되는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)이 함유되는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)이 함유되는 것이 바람직하다.
산화물 반도체 중에서, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물 또는 In-Sn-Zn 산화물 등은 스퍼터링법 또는 습식법에 의하여 전기적 특성이 좋은 트랜지스터를 형성할 수 있기 때문에 양산성이 높다는 이점이 있다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물을 사용하면, 전기적 특성이 좋은 트랜지스터를 유리 기판 위에 형성할 수 있다. 또한, 대형 기판을 사용할 수도 있다.
또 다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중에서 선택되는 하나 이상의 란타노이드가 함유되어도 좋다.
산화물 반도체로서, 다음 산화물 중 어느 것을 사용할 수 있고, 예를 들어: 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 함유하는 산화물을 말하고, In, Ga, 및 Zn의 비에 한정은 없다. 또한, In-Ga-Zn 산화물이 In, Ga, 및 Zn 이외의 금속 원소를 함유하여도 좋다. In-Ga-Zn 산화물은, 전계가 인가되지 않을 때에 저항이 충분히 높기 때문에, 오프 상태 전류를 충분히 저감할 수 있다. 또한, In-Ga-Zn 산화물은 이동도가 높다.
예를 들어, In-Sn-Zn 산화물을 사용하는 경우, 높은 이동도를 비교적 쉽게 얻을 수 있다. 한편, In-Ga-Zn 산화물을 사용하는 경우, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가시킬 수 있다.
트랜지스터(12t)에서, 소스 및 드레인 전극들에 사용하는 도전 재료에 따라서는 소스 및 드레인 전극들 내의 금속이 산화물 반도체막으로부터 산소를 추출할 수 있다. 이 경우, 산화물 반도체막에서 소스 전극 또는 드레인 전극과 접촉되는 영역이, 산소 빈자리의 형성으로 인하여 n형 영역이 된다. n형 영역은 소스 영역 또는 드레인 영역으로서 기능하여, 산화물 반도체막과 소스 전극 또는 드레인 전극 사이의 접촉 저항이 저하된다. 따라서, n형 영역의 형성에 의하여 트랜지스터(12t)의 이동도 및 온 상태 전류가 증가되어, 트랜지스터(12t)를 사용한 기억 장치의 고속 동작을 달성할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속에 의한 산소의 추출은, 소스 전극 및 드레인 전극을 스퍼터링법으로 형성할 때에, 또는 소스 전극 및 드레인 전극의 형성 후에 가열 처리를 행할 때에 일어날 가능성이 있다. 산소에 결합되기 쉬운 도전 재료를 사용하여 소스 전극 및 드레인 전극을 형성하면, n형 영역이 형성되기 더 쉬워진다. 이러한 도전 재료의 예로서는 Al, Cr, Cu, Ta, Ti, Mo, 및 W를 들 수 있다.
또한, 적층된 산화물 반도체막들을 포함하는 반도체막을 트랜지스터(12t)에 사용하는 경우, 채널 영역으로서 기능하는 산화물 반도체막(430b)까지 n형 영역이 연장되면, 트랜지스터(12t)의 이동도 및 온 상태 전류가 더 증가되고 기억 장치가 고속으로 동작할 수 있게 되므로 바람직하다.
절연막(422)은 가열에 의하여 산소의 일부를 산화물 반도체막들(430a~430c)에 공급하는 기능을 가지는 것이 바람직하다. 절연막(422)의 결함 수는 작은 것이 바람직하고, 대표적으로 실리콘의 댕글링 본드로 인한 g=2.001의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 스핀 밀도는 전자 스핀 공명(ESR(electron spin resonance)) 분광법으로 측정된다.
가열에 의하여 산소의 일부를 산화물 반도체막들(430a~430c)에 공급하는 기능을 가지는 절연막(422)은 산화물인 것이 바람직하다. 상기 산화물의 예로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 들 수 있다. 절연막(422)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 형성될 수 있다.
또한, 본 명세서에서 산화 질화물은 질소보다 산소를 더 많이 함유하고, 질화 산화물은 산소보다 질소를 더 많이 함유한다.
또한 도 11에 도시된 트랜지스터(12t)에서 도전막(434)은, 도전막들(432 및 433)과는 중첩되지 않는, 채널 영역을 포함하는 산화물 반도체막(430b)의 단부들, 즉 도전막들(432 및 433)이 위치하는 영역과는 다른 영역에 있는 산화물 반도체막(430b)의 단부들과 중첩된다. 단부들을 형성하기 위한 에칭에 의하여 산화물 반도체막(430b)의 단부들이 플라즈마에 노출될 때에, 에칭 가스로부터 생성된 염소 라디칼, 플루오린 라디칼, 또는 다른 라디칼이 산화물 반도체에 함유되는 금속 원소와 결합되기 쉽다. 이 이유로, 산화물 반도체막의 단부들에서는 금속 원소와 결합된 산소가 쉽게 이탈되기 때문에 산소 빈자리가 형성되기 쉽고, 이에 따라 산화물 반도체막이 n형 도전성을 가지게 되기 쉽다. 그러나, 도 11에 도시된 트랜지스터(12t)에서 도전막들(432 및 433)과 중첩되지 않는, 산화물 반도체막(430b)의 단부들이 게이트 전극(323)과 중첩되기 때문에, 게이트 전극(434)의 전위를 제어함으로써 상기 단부들에 인가되는 전계를 제어할 수 있다. 결과적으로 산화물 반도체막(430b)의 단부들을 통하여 도전막들(432 및 433) 사이를 흐르는 전류를 게이트 전극(434)에 인가되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(12t)의 구조를 S-Channel(surrounded channel) 구조라고 한다.
S-Channel 구조에 의하여, 구체적으로 트랜지스터(12t)가 오프가 되는 전위를 게이트 전극(434)에 공급하였을 때에 상기 단부들을 통하여 도전막들(432 및 433) 사이를 흐르는 오프 상태 전류의 양을 저감할 수 있다. 이 이유로, 트랜지스터(12t)에서 높은 온 상태 전류를 얻기 위하여 채널 길이를 줄인 결과 산화물 반도체막(430b)의 단부들에서의 도전막들(432 및 433) 사이의 거리가 줄어들더라도, 트랜지스터(12t)는 낮은 오프 상태 전류를 가질 수 있다. 결과적으로 짧은 채널 길이에 의하여, 트랜지스터(12t)는 온 상태에서 높은 온 상태 전류를, 오프 상태에서 낮은 오프 상태 전류를 가질 수 있다.
S-Channel 구조에 의하여 구체적으로, 트랜지스터(12t)가 온이 되는 전위를 게이트 전극(434)에 공급하였을 때에 산화물 반도체막(430b)의 상기 단부들을 통하여 도전막들(432 및 433) 사이를 흐르는 전류의 양을 증가시킬 수 있다. 상기 전류는 트랜지스터(12t)의 전계 효과 이동도 및 온 상태 전류의 증가에 기여한다. 산화물 반도체막(430b)의 상기 단부들이 게이트 전극(434)과 중첩되면, 캐리어가 산화물 반도체막(430b)과 게이트 절연막(431)의 계면 부근의 영역에 한정되지 않고 산화물 반도체막(430b)의 넓은 영역을 흐르기 때문에, 트랜지스터(12t)의 캐리어 이동도가 증가된다. 이 결과, 트랜지스터(12t)의 온 상태 전류가 증가되고, 전계 효과 이동도가 예를 들어 10cm2/V×s 이상 또는 20cm2/V×s 이상으로 증가된다. 또한, 여기서 전계 효과 이동도는 산화물 반도체막의 물리적 성질로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동 능력의 지표이며 외관상의 전계 효과 이동도이다.
이하에서 산화물 반도체막의 구조에 대하여 설명한다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한, "실질적으로 수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 상기 각도가 85° 이상 95° 이하인 경우를 포함한다. 또한, "실질적으로 수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다. 본 명세서에서, 삼방정 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막은, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 가지는 산화물 반도체막 중 하나이다.
투과 전자 현미경(transmission electron microscope: TEM)을 사용하여 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(복합 분석 이미지는 고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 결정부가 보인다. 그러나, 고분해능 TEM 이미지에서 결정부들의 경계, 즉 결정립계는 명확히 보이지 않는다. 그러므로, CAAC-OS막에서 결정립계로 인한 전자 이동도의 저하는 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 금속 원자들이 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
샘플 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에서, 금속 원자들이 결정부에서 삼각형 또는 육각형의 형상으로 배열되어 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열의 규칙성은 없다.
XRD(X-ray diffraction: X선 회절) 장치를 사용하여 CAAC-OS막의 구조 분석을 행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 c축이 배향되어 있는 것을 가리킨다.
또한, InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근인 피크에 더하여, 36° 부근에서도 2θ의 피크가 관찰될 수 있다. 2θ가 36° 부근인 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 31° 부근에 2θ의 피크가 나타나고, 36° 부근에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 함유되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 수소가 포획되면 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리 수가 작은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성"의 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 그러므로, 상기 산화물 반도체막을 사용한 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리-온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막을 사용한 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 상기 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출되는 데 긴 시간이 걸리기 때문에 고정 전하처럼 작용할 수 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기적 특성이 불안정한 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM 이미지에서 결정부가 보이는 영역과, 고분해능 TEM 이미지에서 결정부가 명확히 보이지 않는 영역을 가진다. 대부분의 경우, 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 특히 nc(nanocrystal: 나노 결정)라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS막의 고분해능 TEM 이미지에서, nc-OS막의 결정립계가 명확히 보이지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS막의 상이한 결정부들 사이에서 결정의 배향에 규칙성은 없다. 그러므로, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별될 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰 전자 빔(예를 들어 50nm 이상)을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴과 같은 회절 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 작은 전자 빔을 사용하여 얻은 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 관찰된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 휘도가 높고 원형(고리형) 패턴의 영역이 관찰되는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 고리형 영역에 복수의 스폿이 관찰되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 더 있는 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 더 낮다. 그러나, nc-OS막의 상이한 결정부들 사이에서 결정 배향에 규칙성은 없으므로, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 더 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 가지고 결정부를 가지지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 정형 상태를 가지지 않는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 않는다.
XRD 장치를 사용하여 out-of-plane법으로 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 가리키는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 헤일로 패턴이 나타나지만 스폿이 나타나지 않는다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물리적 성질을 가지는 구조를 가질 수 있다. 이러한 구조를 가지는 산화물 반도체막을, 특히 a-like OS(amorphous-like oxide semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서 보이드(void)가 보일 수 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확히 관찰되는 영역과 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화가 일어나 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화가 관찰되는 경우가 적다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 가진다. InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 쌓인 구조를 가진다. 따라서, 이들 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서 격자 줄무늬(lattice fringe)에 착안할 때 거리가 0.28nm~0.30nm인 격자 줄무늬는 각각 InGaZnO4 결정의 a-b면에 대응한다.
또한, 산화물 반도체의 밀도는 구조에 따라 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성이 결정되면, 이 산화물 반도체의 구조를, 이 산화물 반도체막의 밀도를 이 산화물 반도체막과 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도와 비교함으로써 예상할 수 있다. 예를 들어, a-like OS막의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체막의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체막은 증착이 곤란하다.
상술한 설명의 구체적인 예를 든다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 1:1:1인 산화물 반도체막에서, 능면체정 구조를 가지는 InGaZnO4의 단결정의 밀도는 6.357g/cm3이다. 따라서, In 대 Ga 대 Zn의 원자수비가 1:1:1인 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이고, nc-OS막 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
그러나, 상기 산화물 반도체막과 동일한 조성을 가지는 단결정 산화물 반도체막이 없을 수 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체막들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체막의 밀도와 동등한 밀도를 계산한다. 원하는 조성을 가지는 단결정 산화물 반도체막의 밀도는, 조성이 상이한 단결정 산화물 반도체막들의 막 밀도의 가중 평균을, 이들의 조합비를 고려하여 계산함으로써 얻을 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체막을 사용하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
CAAC-OS막의 증착에는 다음과 같은 조건을 채용하는 것이 바람직하다.
증착 중에 CAAC-OS막에 들어가는 불순물의 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 처리 체임버에 존재하는 불순물(예를 들어 수소, 물, 이산화탄소, 및 질소)의 농도를 저감하여도 좋다. 또한, 증착 가스의 불순물 농도를 저감하여도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 증착 가스를 사용한다.
증착 중의 기판 가열 온도를 높임으로써, 스퍼터링된 입자가 기판에 도달한 후에 스퍼터링된 입자의 마이그레이션(migration)이 일어나기 쉬워진다. 구체적으로는, 증착 중의 기판 가열 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 증착 중의 기판 가열 온도를 높임으로써, 평판상 또는 펠릿상의 스퍼터링된 입자가 기판에 도달하였을 때 기판 상에서 마이그레이션이 일어나, 스퍼터링된 입자의 평평한 면이 기판에 부착된다.
또한, 증착 가스에서의 산소의 비율을 증가시키고 전력을 최적화함으로써 증착 중의 플라즈마 대미지를 저감하는 것이 바람직하다. 증착 가스에서의 산소의 비율은 30vol％ 이상, 바람직하게는 100vol％이다.
타깃의 예로서, In-Ga-Zn 산화물 타깃에 대하여 이하에서 설명한다.
InO X 분말, GaO Y 분말, 및 ZnO Z 분말을 소정의 mol수비로 혼합하고, 압력을 가하고, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 행함으로써 다결정인 In-Ga-Zn 산화물 타깃을 만든다. X, Y, 및 Z는 각각 임의의 양수이다. 여기서, InO X 분말 대 GaO Y 분말 대 ZnO Z 분말의 소정의 mol수비는 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말의 종류, 및 분말을 혼합하는 mol수비는 형성하는 타깃에 따라 적절히 결정될 수 있다.
알칼리 금속은 산화물 반도체의 구성 원소가 아니기 때문에 불순물이다. 또한 알칼리 토금속은, 알칼리 토금속이 산화물 반도체의 구성 원소가 아닌 경우에 불순물이다. 알칼리 금속, 특히 Na는 산화물 반도체막과 접촉되는 절연막이 산화물인 경우, Na가 상기 절연막 내로 확산되어 Na＋가 된다. 또한, 산화물 반도체막에서 Na는 산화물 반도체에 포함되는 금속과 산소의 결합을 절단하거나, 또는 그 안에 들어간다. 이 결과, 트랜지스터의 전기적 특성이 열화되어, 예를 들어 문턱 전압의 음으로의 변동에 따라 트랜지스터가 노멀리-온 상태가 되거나 또는 이동도가 저하된다. 또한, 트랜지스터의 특성도 변동된다. 구체적으로, 이차 이온 질량 분석으로 측정되는 Na 농도는 5×1016/cm3 이하인 것이 바람직하고, 1×1016/cm3 이하인 것이 더 바람직하고, 1×1015/cm3 이하인 것이 더욱 바람직하다. 마찬가지로, 측정되는 Li 농도는 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다. 마찬가지로, 측정되는 K 농도는 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다.
인듐을 함유하는 금속 산화물을 사용하는 경우, 산소와의 결합 에너지가 인듐보다 높은 실리콘 또는 탄소가 인듐과 산소의 결합을 절단함으로써 산소 빈자리가 형성될 수 있다. 따라서, 산화물 반도체막에 실리콘 또는 탄소가 함유되어 있으면, 알칼리 금속 또는 알칼리 토금속을 사용하는 경우와 마찬가지로 트랜지스터의 전기적 특성이 열화되기 쉽다. 그러므로, 산화물 반도체막에서의 실리콘 농도 및 탄소 농도는 낮은 것이 바람직하다. 구체적으로, 이차 이온 질량 분석으로 측정되는 C 농도 또는 Si 농도는 1×1018/cm3 이하인 것이 바람직하다. 이 경우, 트랜지스터의 전기적 특성의 열화를 방지할 수 있어 기억 장치의 신뢰성이 향상될 수 있다.
<전자 기기의 예>
본 발명의 일 형태에 따른 반도체 장치 또는 프로그램 가능 논리 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치 또는 프로그램 가능 논리 장치를 포함할 수 있는 전자 기기로서 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기 등을 들 수 있다. 도 12의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 12의 (A)는, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(5008) 등을 포함하는 휴대용 게임기를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대용 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 도 12의 (A)의 휴대용 게임기는 2개의 표시부(5003 및 5004)를 가지고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 12의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 연결되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)로 변경 가능하다. 제 1 표시부(5603) 상의 화상을 연결부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하여도 좋다. 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 하나로서, 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 12의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함하는 노트북 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 노트북 퍼스널 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 12의 (D)는 하우징(5301), 냉장고 도어(5302), 및 냉동고 도어(5303) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동 냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 12의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)로 서로 연결되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)로 변경 가능하다. 표시부(5803) 상의 화상을 연결부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하여도 좋다.
도 12의 (F)는 차체(5101), 차륜(5102), 계기판(5103), 및 라이트(5104) 등을 포함하는 자동차를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 자동차에 포함되는 다양한 집적 회로에 사용될 수 있다.
<기타>
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 여기서 X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다. 따라서, 소정의 접속 관계, 예를 들어 도면 및 문장으로 나타낸 접속 관계에 한정되지 않고, 도면 및 문장으로 나타낸 접속 관계를 가지는 구성 요소들 사이에 다른 구성 요소가 개재되어도 좋다.
예를 들어, X와 Y가 전기적으로 접속되는 경우 X와 Y의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 전도 또는 비전도가 되어(온 또는 오프가 되어) 스위치를 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 가진다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 컨버터 또는 스텝다운 컨버터) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 메모리 회로; 및/또는 제어 회로)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y는 기능적으로 접속되어 있다.
또한, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 동일하다.
회로도에 있어서 독립된 구성 요소들이 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 가지는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 가지는 경우도 그 범주에 포함한다.
본 명세서 등에서 스위치로서 다양한 스위치들 중 어느 것이나 사용할 수 있다. 즉, 스위치는 온 또는 오프가 됨으로써(온 상태 또는 오프 상태가 됨으로써) 전류를 흘릴지 여부를 결정하는 기능을 가진다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 가진다. 예를 들어, 스위치는 경로 1 또는 경로 2를 통하여 전류가 흐를 수 있게 할지 여부를 결정하고 경로를 전환하는 기능을 가진다. 예를 들어, 전기적 스위치 또는 기계적 스위치 등을 스위치로서 사용할 수 있다. 즉, 전류를 제어할 수 있는 한, 스위치로서는 특정의 소자에 한정되지 않고 어떤 소자나 사용할 수 있다. 예를 들어, 스위치로서, 트랜지스터(예를 들어, 바이폴러 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드 접속 트랜지스터), 또는 이러한 소자를 조합한 논리 회로 등을 사용할 수 있다. 기계적 스위치의 예로서는 DMD 등의 MEMS(micro electro mechanical system) 기술을 사용하여 형성된 스위치가 있다. 이러한 스위치는 기계적으로 움직일 수 있는 전극을 포함하고, 이 전극의 움직임에 따라 전도와 비전도를 제어하여 동작한다.
또한, n채널형과 p채널형의 트랜지스터 양쪽을 포함하는 CMOS 스위치를 스위치로서 채용하여도 좋다. CMOS 스위치를 스위치로서 사용하면, p채널형 트랜지스터 또는 n채널형 트랜지스터 중 어느 한쪽이 온이 되면 전류가 흐를 수 있기 때문에 스위치의 동작이 더 정확해진다. 그러므로, 스위치에 대한 입력 신호의 전압이 높은지 낮은지에 상관없이 전압이 적절히 출력될 수 있다. 또는, 스위치를 온 또는 오프로 하기 위한 신호의 전압 진폭을 작게 할 수 있으므로, 소비 전력을 저감할 수 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 스위치는 입력 단자(소스 및 드레인 중 한쪽), 출력 단자(소스 및 드레인 중 다른 쪽), 및 전도를 제어하기 위한 단자(게이트)를 포함하는 경우가 있다. 다이오드를 스위치로서 사용하는 경우, 스위치는 전도를 제어하기 위한 단자를 가지지 않는 경우가 있다. 따라서, 다이오드를 스위치로서 사용하면, 트랜지스터를 스위치로서 사용하는 경우에 비하여 단자를 제어하기 위한 배선 수를 작게 할 수 있다.
또한, 본 명세서 등에서 트랜지스터로서 2개 이상의 게이트 전극을 가지는 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조에 의하여, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속되는 구조가 제공된다. 따라서, 멀티 게이트 구조에 의하여, 오프 상태 전류의 양을 줄일 수 있고, 트랜지스터의 내압을 향상시킬 수 있다(신뢰성을 향상시킬 수 있다). 또는, 멀티 게이트 구조에 의하여, 포화 영역에서 트랜지스터가 동작할 때에 드레인-소스 전압이 변동되더라도 드레인-소스 전류가 그다지 변화되지 않기 때문에, 기울기가 평탄한 전압-전류 특성을 얻을 수 있다. 기울기가 평탄한 전압-전류 특성을 이용함으로써, 이상적인 전류원 회로, 또는 저항이 매우 높은 능동 부하를 얻을 수 있다. 따라서, 특성이 우수한 차동 회로(differential circuit) 또는 커런트 미러 회로 등을 얻을 수 있다.
또한, 예를 들어 트랜지스터로서 채널 위아래에 게이트 전극들이 제공된 구조의 트랜지스터를 사용할 수 있다. 채널 위아래에 게이트 전극들이 제공된 구조에 의하여, 복수의 트랜지스터가 병렬로 접속되는 회로 구조가 제공된다. 그러므로, 채널 영역이 확대되어, 전류의 양이 증가될 수 있다. 채널 위아래에 게이트 전극들이 제공된 구조를 채용하면, 공핍층이 형성되기 쉬워지기 때문에 서브스레숄드 스윙(S값)이 향상될 수 있다.
또한, 예를 들어 채널 영역 위에 게이트 전극이 형성된 구조, 채널 영역 아래에 게이트 전극이 형성된 구조, 스태거 구조(staggered structure), 역스태거 구조(inverted staggered structure), 채널 영역이 복수의 영역으로 분할된 구조, 또는 채널 영역이 병렬로 또는 직렬로 접속된 구조 등의 트랜지스터를 트랜지스터로서 사용할 수 있다. 플레이너형, FIN형, Tri-Gate형, 톱 게이트형, 보텀 게이트형, 및 더블 게이트형(채널 위아래에 게이트들을 가짐) 등 다양한 구조 중 어느 것을 가지는 트랜지스터를 사용할 수 있다.
예를 들어 본 명세서 등에서 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지며, 드레인, 채널 영역, 및 소스를 통하여 전류를 공급할 수 있다. 여기서, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 및 동작 조건 등에 따라 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 정의하기 어렵다. 그래서, 소스로서 기능하는 영역 또는 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 하지 않는 경우가 있다. 이 경우, 예를 들어 소스 및 드레인 중 한쪽을 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 하고, 소스 및 드레인 중 다른 쪽을 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 하는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터는 예를 들어 다양한 기판들 중 어느 것이나 사용하여 형성될 수 있다. 기판의 종류는 특정한 종류에 한정되지 않는다. 기판의 예로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 접합 필름, 섬유 재료를 포함하는 종이, 및 베이스 재료 필름(base material film)이 있다. 유리 기판의 예로서는, 바륨 붕규산염 유리 기판, 알루미노 붕규산염 유리 기판, 및 소다 석회 유리 기판이 있다. 플렉시블 기판의 예로서는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 및 폴리에터설폰(PES)으로 대표되는 플라스틱으로 된 기판, 및 아크릴 기판 등의 플렉시블 합성 수지 기판이 있다. 접합 필름의 예로서는 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등을 사용하여 형성된 접합 필름이 있다. 베이스 필름의 예로서는 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이 등을 사용하여 형성된 베이스 필름이 있다. 구체적으로, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 형성하면, 이 트랜지스터의 특성, 크기, 또는 형상 등의 편차를 적게, 전류 공급 능력을 높게, 크기를 작게 할 수 있다. 이러한 트랜지스터를 사용한 회로의 형성은, 회로의 소비 전력의 저감 또는 회로의 고집적화로 이어진다.
또한, 어떤 기판을 사용하여 트랜지스터를 형성하고 나서 트랜지스터를 다른 기판으로 옮겨도 좋다. 트랜지스터를 옮기는 기판의 예로서는, 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어 견(silk), 면(cotton), 또는 마(hemp)), 합성 섬유(예를 들어 나일론, 폴리우레탄, 또는 폴리에스터), 및 재생 섬유(예를 들어 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 및 고무 기판이 있다. 이러한 기판을 사용하면, 특성이 우수한 트랜지스터, 소비 전력이 낮은 트랜지스터, 또는 내구성이 높은 장치의 형성, 높은 내열성, 또는 경량화나 박형화가 가능해진다.
또한, 원하는 기능을 실현하는 데 필요한 모든 회로를, 하나의 기판(예를 들어, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판)을 사용하여 형성할 수 있다. 이로써, 부품 수의 감소에 의하여 비용이 저감될 수 있고, 또는 회로 부품으로의 접속부 수의 감소에 의하여 신뢰성이 향상될 수 있다.
또한, 소정의 기능을 실현하는 데 필요한 모든 회로를 하나의 기판을 사용하여 형성할 필요는 없다. 즉, 소정의 기능을 실현하는 데 필요한 회로들 중 일부를 어떤 기판을 사용하여 형성하고, 소정의 기능을 실현하는 데 필요한 회로들 중 다른 일부를 다른 기판을 사용하여 형성하여도 좋다. 예를 들어, 소정의 기능을 실현하는 데 필요한 회로들 중 일부를 유리 기판을 사용하여 형성하고, 소정의 기능을 실현하는 데 필요한 회로들 중 다른 일부를 단결정 기판(또는 SOI 기판)을 사용하여 형성할 수 있다. 소정의 기능을 실현하는 데 필요한 회로들 중 다른 일부가 COG(chip on glass)에 의하여 유리 기판에 접속될 수 있는 단결정 기판(이러한 기판을 IC 칩이라고도 함), 및 IC 칩을 유리 기판 위에 제공할 수 있다. 또는, TAB(tape automated bonding), COF(chip on film), SMT(surface mount technology), 또는 인쇄 회로 기판 등에 의하여 IC 칩을 유리 기판에 접속할 수 있다. 이런 식으로 회로들 중 일부를 화소부와 동일한 기판 위에 형성하면, 부품 수의 감소에 의하여 비용이 저감될 수 있고, 또는 회로 부품 사이의 접속부 수의 감소에 의하여 신뢰성이 향상될 수 있다. 특히, 구동 전압이 높은 부분에 있는 회로, 또는 구동 주파수가 높은 부분에 있는 회로 등은 많은 전력을 소비하는 경우가 많다. 상술한 것을 감안하여, 화소부가 형성되는 기판과는 다른 기판(예를 들어 단결정 기판) 위에 이러한 회로를 형성하여, IC 칩을 형성한다. 이 IC 칩을 사용하면, 소비 전력의 증가를 방지할 수 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는, 구성 요소간의 혼동을 피하기 위하여 사용되는 것이며, 공정 순서 또는 적층 순서 등 순위 또는 순서를 나타내는 것은 아니다. 구성 요소간의 혼동을 피하기 위하여, 본 명세서 등에서 서수가 없는 용어에 청구범위에서 서수가 붙여질 수 있다.
또한, 블록 다이어그램에서의 회로 블록의 위치 관계는 설명을 위하여 특정되며, 상이한 회로 블록들이 상이한 기능을 가지더라도, 실제의 회로 또는 실제의 영역에서 그 상이한 기능들이 동일한 회로 또는 동일한 영역 내에서 실현되도록 상이한 회로 블록들이 제공될 수 있다. 블록 다이어그램에서의 회로 블록들의 기능은 설명을 위하여 특정되며, 하나의 회로 블록이 도시되더라도 실제의 회로 또는 실제의 영역에서 그 하나의 회로 블록에 의하여 행해지는 처리가 복수의 회로 블록에 의하여 행해지도록 블록들이 제공될 수 있다.
10: 스위치 회로, 10a: 스위치 회로, 10a1: 스위치 회로, 10a2: 스위치 회로, 10a3: 스위치 회로, 10b: 스위치 회로, 10b1: 스위치 회로, 10b2: 스위치 회로, 10b3: 스위치 회로, 11: 트랜지스터, 12: 스위치, 12t: 트랜지스터, 13: 스위치, 13t: 트랜지스터, 14: 스위치, 14t: 트랜지스터, 15: 다이오드, 15t: 트랜지스터, 16: 다이오드, 16t: 트랜지스터, 20: 반도체 장치, 21: 컴포넌트, 22: 컴포넌트, 30: 반도체 장치, 31a: CPU, 31b: CPU, 32: MS, 32a: MS, 32b: MS, 33: CCU, 34: DD, 34a: DD, 34b: DD, 400: 기판, 401: 소자 분리 영역, 402: 불순물 영역, 403: 불순물 영역, 404: 채널 형성 영역, 405: 절연막, 406: 게이트 전극, 411: 절연막, 412: 도전막, 413: 도전막, 414: 도전막, 416: 도전막, 417: 도전막, 418: 도전막, 420: 절연막, 421: 절연막, 422: 절연막, 430: 반도체막, 430a: 산화물 반도체막, 430b: 산화물 반도체막, 430c: 산화물 반도체막, 431: 게이트 절연막, 432: 도전막, 433: 도전막, 434: 게이트 전극, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 계기판, 5104: 라이트, 5301: 하우징, 5302: 냉장고 도어, 5303: 냉동고 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 연결부, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 연결부.
본 출원은 2013년 9월 26일에 일본 특허청에 출원된 일련 번호 2013-199115의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2013년 9월 26일에 일본 특허청에 출원된 일련 번호 2013-199115의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (23)
- 반도체 장치에 있어서,
트랜지스터;
제 1 스위치;
제 2 스위치;
제 1 다이오드; 및
제 2 다이오드를 포함하고,
상기 트랜지스터의 제 1 단자는 상기 제 1 스위치 및 상기 제 1 다이오드를 통하여 상기 트랜지스터의 게이트에 전기적으로 접속되고,
상기 트랜지스터의 제 2 단자는 상기 제 2 스위치 및 상기 제 2 다이오드를 통하여 상기 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 스위치 및 상기 제 2 스위치 중 적어도 하나는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는 트랜지스터인, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 스위치를 온(on)으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프(off)가 되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
제 3 스위치를 더 포함하고,
상기 트랜지스터의 게이트는 상기 제 3 스위치의 제 1 단자에 전기적으로 접속되고,
상기 제 3 스위치를 통하여 상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 제 3 스위치를 통하여 상기 트랜지스터의 게이트에 high 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 낮지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 높은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 높지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 높은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하면서, 상기 트랜지스터의 게이트의 전위보다 높지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 높은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 높지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 제 1 항에 있어서,
제 3 스위치를 더 포함하고,
상기 트랜지스터의 게이트는 상기 제 3 스위치의 제 1 단자에 전기적으로 접속되고,
상기 제 3 스위치를 통하여 상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 높은 전위를 상기 트랜지스터의 제 1 단자에 공급함으로써 상기 트랜지스터는 오프가 되고,
상기 제 3 스위치를 통하여 상기 트랜지스터의 게이트에 low 레벨 전위가 공급된 후에, 상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하고 나서 오프로 하면서, 상기 트랜지스터의 게이트의 전위보다 높지 않은 전위를 상기 트랜지스터의 제 1 단자 및 상기 트랜지스터의 제 2 단자에 공급함으로써 상기 트랜지스터는 온이 되는, 반도체 장치. - 시스템에 있어서,
제 1 컴포넌트;
제 2 컴포넌트; 및
제 1 항에 따른 반도체 장치를 포함하고,
상기 반도체 장치는 상기 제 1 컴포넌트와 상기 제 2 컴포넌트 사이에 있으며 상기 제 1 컴포넌트와 상기 제 2 컴포넌트를 전기적으로 접속하는, 시스템. - 반도체 장치에 있어서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터; 및
제 5 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터를 통하여 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터 및 상기 제 5 트랜지스터를 통하여 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 14 항에 있어서,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는 트랜지스터인, 반도체 장치. - 제 14 항에 있어서,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 1 단자 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 4 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 단자는 상기 제 5 트랜지스터의 제 1 단자 및 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되는, 반도체 장치. - 제 14 항에 있어서,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 4 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 단자는 상기 제 5 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 시스템에 있어서,
제 1 컴포넌트;
제 2 컴포넌트; 및
제 14 항에 따른 반도체 장치를 포함하고,
상기 반도체 장치는 상기 제 1 컴포넌트와 상기 제 2 컴포넌트 사이에 있으며 상기 제 1 컴포넌트와 상기 제 2 컴포넌트를 전기적으로 접속하는, 시스템. - 반도체 장치에 있어서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터;
제 5 트랜지스터; 및
제 6 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터를 통하여 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터 및 상기 제 5 트랜지스터를 통하여 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 6 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 19 항에 있어서,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는 트랜지스터인, 반도체 장치. - 제 19 항에 있어서,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 1 단자 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 4 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 단자는 상기 제 5 트랜지스터의 제 1 단자 및 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되는, 반도체 장치. - 제 19 항에 있어서,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 4 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터의 제 2 단자는 상기 제 5 트랜지스터의 제 1 단자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 시스템에 있어서,
제 1 컴포넌트;
제 2 컴포넌트; 및
제 19 항에 따른 반도체 장치를 포함하고,
상기 반도체 장치는 상기 제 1 컴포넌트와 상기 제 2 컴포넌트 사이에 있으며 상기 제 1 컴포넌트와 상기 제 2 컴포넌트를 전기적으로 접속하는, 시스템.
Applications Claiming Priority (3)
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