JP6207178B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、記憶素子、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。このような薄膜トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている（例えば、特許文献１および特許文献２）。

これらの電子デバイスでは、集積化と動作の高速化のためトランジスタの微細化が進められている。ところが、トランジスタの微細化に伴い、電子デバイスの消費電力に占めるリーク電流の割合が無視できなくなってきている。

またスマートフォンやポータブルゲーム機をはじめとする携帯機器の普及により、少ない電力で長時間動作ができる電子デバイスが求められている。

このように電子デバイスの低消費電力化の要求は高まっている。

低消費電力化のアプローチとしては、回路設計を工夫してパワーゲーティング技術等を適用する方法と、構造を改良してトランジスタのリーク電流を低減する方法とがある。

トランジスタのリーク電流としては、ゲート絶縁膜の物理膜厚が薄くなることによって生じるトンネル電流や、トランジスタがオフ状態のときにソース−ドレイン間を流れるオフ電流等がある。

特開２００６−２２２４６２号公報 特開２００６−１６５５２８号公報

そこで本発明の一態様は、トランジスタのリーク電流の一つである、オフ電流の低いトランジスタを提供することを目的の一とする。またオフ電流の低いトランジスタを有する半導体装置の集積度を向上させることを目的の一とする。

上記課題を解決するために本発明の一態様では、平面視において、ドレイン電極の外周端部をゲート電極の外周端部の内側に設けた構成のトランジスタとする。これはドレイン電極を囲むようにゲート電極を設けた構成のトランジスタと言い換えてもよい。

このようにドレイン電極がゲート電極および半導体膜の外周端部の内側に設けられる構成のトランジスタとすることで、ゲート電極と重畳する領域において、少なくともドレイン電極が半導体膜の側面と接しないため、寄生チャネルが形成されることがない。従って、オフ電流が低く、安定した電気的特性を有し、低消費電力なトランジスタを提供することができる。

また本発明の一態様では、上記の構成のトランジスタと他の受動素子、たとえば容量素子の構成要素の一部を共有させる。これにより、オフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

またトランジスタと容量素子の構成要素の一部を共有させることで、トランジスタ作製と同じ工程数で、トランジスタと容量素子を作製することが可能となる。そのため生産性高く作製可能な半導体装置を提供することができる。

具体的には、本発明の一態様は、絶縁表面上に設けられた半導体膜と、絶縁膜と、絶縁膜を挟んで半導体膜と重畳するように設けられたゲート電極と、半導体膜の外周端部およびゲート電極の外周端部に至らない内側に設けられ、かつ半導体膜と接する第１の電極と、半導体膜と接する第２の電極と、を有するトランジスタと、絶縁膜と、第２の電極と、絶縁膜を挟んで第２の電極と少なくとも一部が重なる第３の電極とで形成される容量素子と、を有することを特徴とする半導体装置である。

また第２の電極は半導体膜の外周端部に接して設けられていてもよい。

また第３の電極はゲート電極と同一層かつ同一材料であってもよい。

また半導体膜は、ゲート電極と重畳しない領域に不純物添加領域を有してもよい。

また半導体膜は、酸化物半導体膜であってもよい。酸化物半導体膜である場合、少なくともインジウムを含むことができる。また酸化物半導体膜である場合、非晶質部および結晶部を有し、結晶部は、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていてもよい。

本発明の一態様によりオフ電流の低いトランジスタを提供することができる。またオフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

半導体装置の一態様を説明する平面図、断面図および回路図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する断面図および回路図。 半導体装置の一態様を説明する回路図。 半導体装置の一態様を説明する回路図。 画素の（Ａ）構成例を示す図、（Ｂ）動作例を示す図。 有機ＥＬ素子を用いた表示装置の画素の一部の断面図および発光層の断面図。 液晶素子を用いた表示装置の画素の回路図および断面図。 電子機器を説明する図。 電子機器を説明する図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」および「ソース電極」ならびに「ドレイン」および「ドレイン電極」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。また本明細書等において、チャネル領域とは、ソース領域（ソース電極）およびドレイン領域（ドレイン電極）の対向する領域をいう。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

（実施の形態１）
本実施の形態では、半導体装置の一形態の構成およびその材料について、図１を参照して説明する。

＜＜半導体装置の構成＞＞
図１（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図１（Ａ−２）は図１（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図１（Ａ−３）は図１（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図１（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。また図１（Ｂ）はトランジスタ３１および容量素子３２の接続を示す回路図である。

図１に示すトランジスタ３１は、絶縁表面を有する基板１０上に設けられた半導体膜１２ａと、絶縁膜１６と、絶縁膜を挟んで半導体膜と重畳するように設けられたゲート電極１８ａと、半導体膜１２ａの外周端部およびゲート電極１８ａの外周端部に至らない内側に設けられ、かつ半導体膜と接する第１の電極１４ａと、半導体膜と接する第２の電極１４ｂと、を有する。

トランジスタ３１の絶縁膜１６はゲート絶縁膜、電極１４ａはドレイン電極、電極１４ｂはソース電極として機能する。

また容量素子３２は、絶縁膜１６と、第２の電極１４ｂと、絶縁膜１６を挟んで第２の電極１４ｂと少なくとも一部が重なる第３の電極１８ｂと、を有する。

なお本明細書等において、外周端部とは島状または環状の電極等を平面視したときの電極等の外周の端部である。また内周端部は環状である電極等を平面視したときの電極の内周の端部である。たとえば図１のトランジスタ３１において、ゲート電極１８ａの外周端部は、電極１８ｂと対向している端部である。またゲート電極１８ａの内周端部は、電極１４ａと対向している端部である。

なお環状である電極等の一部に切り欠きがあっても（たとえばＵ字状等であっても）、同様に外周端部、内周端部と表現する。

トランジスタのオフ電流の発生要因の一つとしては、寄生チャネルの発生が挙げられる。寄生チャネルとは意図しないキャリアの移動経路である。たとえば半導体膜の外周端部の側面が他の部分よりも低抵抗となり、当該領域にソースとドレインが電気的に接続されると、該低抵抗領域に寄生チャネルが発生しうる。つまりゲートと重畳する領域の半導体膜であって、ゲートとソース間の電圧に応じてソースとドレイン間の最短経路に形成されるチャネル（前者のチャネルともいう）と、寄生チャネル（後者のチャネルともいう）との２種のチャネルが形成されうることになる。

２種のチャネルが形成されうるトランジスタにおいては、多くの場合、それぞれのチャネルが形成されるゲートとソース間のしきい値電圧が異なる。典型的には、前者のチャネルが形成されるしきい値電圧は、後者のチャネルが形成されるしきい値電圧よりも高い。そして、前者のチャネルの電流駆動能力は、後者のチャネルの電流駆動能力よりも高い。よって、オフ状態にある当該トランジスタのゲートとソース間の電圧を上昇させていった場合、ソースとドレイン間の電流が２段階の変化をすることになる。具体的には、後者のチャネルが形成されるしきい値電圧の近傍において１段階目の変化（ソースとドレイン間の電流の増加）が確認され、さらに、前者のチャネルが形成されるしきい値電圧の近傍において２段階目の変化（ソースとドレイン間の電流の増加）が確認される。

従って、寄生チャネル（後者のチャネル）が形成されることで、トランジスタのしきい値電圧がマイナスにシフトし、オフ電流が増大するという問題が生じる。

そこで図１のようにドレイン電極（電極１４ａ）の外周端部を、ゲート電極（ゲート電極１８ａ）および半導体膜１２ａの外周端部の内側に位置させることで、ドレイン電極（電極１４ａ）と、半導体膜１２ａの外周端部の側面とが接しない構造としている。そのため、半導体膜１２ａの側面が他の部分よりも低抵抗となってもトランジスタの特性は影響を受けない。これにより寄生チャネルの発生を防止し、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。そのため安定した電気的特性を有し、低消費電力なトランジスタを提供することができる。

しかしながら、ドレイン電極がゲート電極および半導体膜の外周端部の内側に設けられる構成とすることで、トランジスタ１つあたりの占有面積が広くなる恐れがある。

そこで、電極１４ｂと電極１８ｂの少なくとも一部を重畳して設ける構成とする。これにより、トランジスタ１つ分の面積にトランジスタおよび容量素子を設けることができる。したがって、オフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

またトランジスタ３１と容量素子３２で電極１４ｂおよび絶縁膜１６を共有させることで、トランジスタの作製と同じ工程数で、トランジスタ３１と容量素子３２を形成することができ、生産性高く作製可能な半導体装置を提供することができる。

＜＜半導体装置の構成材料＞＞
＜基板１０＞
基板１０に使用することができる基板に大きな制限はないが、少なくとも、半導体装置製造の際の加熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板１０として用いてもよい。

また、基板１０として、可撓性基板を用いてもよい。可撓性を有する半導体装置とするには、可撓性基板上に半導体膜１２ａを含むトランジスタ３１を直接作製してもよいし、他の作製基板に半導体膜１２ａを含むトランジスタ３１を作製し、その後、可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と半導体膜１２ａを含むトランジスタ３１との間に剥離層（例えば、金属層や酸化タングステン層）を設けるとよい。

また基板１０上に、下地膜として機能する絶縁膜を設けてもよい。絶縁膜としては、ＰＥＣＶＤ法またはスパッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁材料、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁材料、またはこれらの混合材料を用いて、単層構造または積層構造で、設けることが出来る。

絶縁膜として例えば、窒化シリコン膜と酸化窒化シリコン膜との積層構造を用いることが好ましい。窒化シリコン膜を用いることにより、基板から金属や水素などが半導体膜１２ａに達することを抑制できる。

＜半導体膜１２ａ＞
半導体膜１２ａとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）等を用いることができる。またシリコンよりもバンドギャップが広い窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを用いてもよい。中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。さらに酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば信頼性）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の加熱処理によって結晶性の酸化物半導体を得ることができる。

本実施の形態では、半導体膜１２ａとして、酸化物半導体を用いることとする。

半導体膜１２ａに酸化物半導体を用いる場合、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

酸化物半導体をチャネル領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差が０Ｖ以下またはしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体層の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０^−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０^−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０^−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

半導体膜１２ａは、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

また、半導体膜１２ａは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。

ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。そのため、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、２θが３１°近傍のピークが現れる場合がある。２θが３１°近傍のピークは、ＩｎＧａＺｎＯ_４の結晶であれば、（００９）面に配向していることを示す。また、ＣＡＡＣ−ＯＳは、例えば、２θが３６°近傍のピークが現れる場合がある。２θが３６°近傍のピークは、Ｇａ_２ＺｎＯ_４の結晶であれば、（２２２）面に配向していることを示す。ＣＡＡＣ−ＯＳは、好ましくは、２θが３１°近傍にピークが現れ、２θが３６°近傍にピークが現れない。

また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳであれば、ＸＲＤ装置を用い、ｃ軸に垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による分析を行うと、２θが５６°近傍のピークが現れる場合がある。２θが５６°近傍のピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面を示す。ここで、２θを５６°近傍で固定し、表面の法線ベクトルを軸（φ軸）として試料を回転させて分析（φスキャン）を行うと、ａ軸およびｂ軸の向きが揃っている単結晶酸化物半導体の場合は６つの対称性のピークが現れるが、ＣＡＡＣ−ＯＳの場合は明瞭なピークが現れない。

このように、ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。

また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。

微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

なお、本実施の形態では、半導体膜１２ａがＣＡＡＣ−ＯＳ膜であるとして説明を行うが、単結晶、多結晶（ポリクリスタルともいう）、または非晶質であってもよい。

半導体膜１２ａとして酸化物半導体を用いる場合、チャネル形成領域は、水又は水素などの不純物が低減され、かつ酸素欠損が低減されることで高純度化された領域であることが好ましい。高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、上記酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流が著しく低く、しきい値電圧のマイナス方向のシフトが少ない（すなわちノーマリオフの特性が得られやすい）という特性を有する。

具体的に、半導体膜１２ａのチャネル形成領域は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０^１８／ｃｍ^３未満、より好ましくは５×１０^１７／ｃｍ^３以下、更に好ましくは１×１０^１６／ｃｍ^３以下とすることが好ましい。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、更に好ましくは１×１０^１１／ｃｍ^３未満とすることが好ましい。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。不純物濃度が十分に低減され、かつ酸素欠損が低減されることで高純度化された酸化物半導体をチャネルが形成される領域に用いることにより、トランジスタのオフ電流を下げ、しきい値電圧のマイナス方向のシフトを少なくする（すなわちノーマリオフの特性を得る）ことができる。

半導体膜１２ａにおいて、水素や酸素欠損が低減されていることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、しきい値電圧のマイナス方向のシフトを小さくすることができる。なお半導体膜１２ａの端部では酸素が脱離しやすいため、キャリア密度が高まりやすい。

そこで、本発明の一態様では、図１に示すように、ドレイン電極として機能する電極１４ａの外周端部を、ゲート電極１８ａの外周端部の内側に位置させることで、ドレイン電極として機能する１４ａと、半導体膜１２ａの外周端部の側面とが接しない構造としている。そのため、半導体膜１２ａの外周端部の影響を受けない。その結果、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。

また半導体膜１２ａとして酸化物半導体を用いる場合は、下地膜として熱が与えられることにより酸素を放出する絶縁膜を設けることが好ましい。酸化物半導体と、熱が与えられることにより酸素を放出する絶縁膜とを接して設けることにより、加熱処理の際に、絶縁膜から酸素を放出し酸化物半導体に拡散（又は供給）させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁膜及び酸化物半導体の界面準位を低減することができる。この結果、トランジスタの動作などに起因して生じうる電荷などが、絶縁膜及び酸化物半導体の界面に捕獲されることを抑制することができるため、しきい値電圧がマイナス方向へシフトすることを抑制することができる。

熱が与えられることにより酸素を放出する絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。

また、半導体膜１２ａとゲート絶縁層１０８ａとの界面は、平坦であることが好ましい。界面が平坦であると、界面状態がよいためトランジスタの特性が向上する。たとえば、ＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。

＜電極１４ａ、電極１４ｂ＞
ドレイン電極として機能する電極１４ａ、ソース電極として機能する電極１４ｂとして、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また電極１４ａ、電極１４ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いることもできる。また、電極１４ａ、電極１４ｂは、上記の導電材料を用いて、単層構造または積層構造とすることができる。

電極１４ａ、電極１４ｂを単層構造とする場合は、例えば、膜厚１００ｎｍのタングステン膜を用いればよい。

電極１４ａ、電極１４ｂを２層の積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜と膜厚２００ｎｍの銅膜の積層構造とすればよい。銅膜を用いることにより、配線抵抗を低減することができる。また膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また膜厚２００ｎｍの銅膜に代えて、タングステン膜を用いてもよい。

また電極１４ａ、電極１４ｂを３層の積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を用いればよい。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜を用いてもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が達することを抑制できる。

＜絶縁膜１６＞
ゲート絶縁膜として機能する絶縁膜１６としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁材料、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁材料、またはこれらの混合材料を用いて、単層構造または積層構造で、設けることが出来る。また半導体膜１２ａとして酸化物半導体を用いる場合は、絶縁膜１６として熱が与えられることにより酸素を放出する絶縁膜を用いることが好ましい。

＜ゲート電極１８ａ、電極１８ｂ＞
ゲート電極１８ａ、容量素子電極として機能する電極１８ｂとしては、電極１４ａ、電極１４ｂと同様の材料を用いることができる。

なおタングステン膜またはモリブデン膜は、仕事関数が比較的高いため、ゲート電極として用いると、トランジスタのしきい値電圧がプラスになりやすい（すなわちノーマリオフのトランジスタとしやすい）ため、好適である。なお絶縁膜１６によって、銅が半導体膜１２に達することを防止することができれば、タングステン膜およびモリブデン膜は形成しなくともよい。

なお図示しないが、トランジスタ３１および容量素子３２上に絶縁膜を設けることが好ましい。絶縁膜は、１つの工程で形成してもよいし、複数の工程を経て形成してもよい。また異なる材料からなる膜を積層させてもよい。絶縁膜の材料としては、絶縁膜１６と同様の材料を用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置の一形態の構成について、図２乃至図６を参照して説明する。

図２（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図２（Ａ−２）は図２（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図２（Ａ−３）は図２（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図２（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。

実施の形態１の図１の半導体装置と、図２の半導体装置の主な相違点は、図２では半導体膜１２ａが不純物添加領域１２ａ１を有する点である。不純物添加領域１２ａ１は、半導体膜１２ａの導電率を変化させる不純物を有する領域であり、ゲート電極１８ａ、電極１４ａおよび電極１４ｂのいずれとも重畳しない領域に設けられる。

不純物添加領域１２ａ１を設けることにより、該領域がトランジスタ３１のＬＤＤ領域として機能する。ＬＤＤ領域を設けることにより、ドレイン電極端部における電界集中を緩和し、ホットキャリア劣化を防ぐことができる。また、ソース電極端部において、ドレイン電極端部からの電界の影響が小さくなるため、ＤＩＢＬによるパンチスルー現象を抑制できる。

なお、半導体膜１２ａのうち、不純物が添加された領域（不純物添加領域１２ａ１）は結晶構造が乱れ、非晶質状態になりやすい。このため、半導体膜１２ａとしてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物を添加した場合、チャネル形成領域はＣＡＡＣ−ＯＳ膜の状態を保ち、不純物添加領域１２ａ１は非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）になりやすい。

非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）は、接して設けられたＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜に含まれる水素などのドナーとなる不純物をゲッタリングしやすい。このため、チャネル形成領域から不純物添加領域１２ａ１に水素などのドナーとなる不純物がゲッタリングされトランジスタ３１の電気的特性を良好なものとすることができる。

なお、不純物としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用いているため、対象物に対して不純物のみを選択的に添加できる。このため、イオンドーピング法を用いて添加した場合と比べて半導体膜１２ａ中への不純物（例えば水素など）の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。

図３（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図３（Ａ−２）は図３（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図３（Ａ−３）は図３（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図３（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。

実施の形態１の図１の半導体装置と、図３の半導体装置の主な相違点はドレイン電極およびソース電極の配置である。図１ではドレイン電極およびソース電極として機能する電極１４ａおよび電極１４ｂが半導体膜１２ａ上に設けられていたのに対して、図２ではドレイン電極およびソース電極として機能する電極２０ａおよび電極２０ｂは半導体膜１２ａの下に設けられている。

このような構成としても、寄生チャネルの発生を防止し、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。またソース電極として機能する電極１４ｂと容量素子電極として機能する電極１８ｂを重畳して設けるため、半導体装置の集積度を向上させることができる。

図４（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図４（Ａ−２）は図４（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図４（Ａ−３）は図４（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図４（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。

実施の形態１の図１の半導体装置と、図４の半導体装置の主な相違点はゲート電極の配置である。図１ではゲート電極１８ａが半導体膜１２ａ上に設けられていたのに対して、図４ではゲート電極２２ａは半導体膜１２ａの下に設けられている。また、図４の容量素子３２は、電極１８ｂと、絶縁膜２３と、電極１４ａとを有している。

このような構成としても、これにより寄生チャネルの発生を防止し、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。そのためオフ電流が低く、安定した電気的特性を有し、低消費電力なトランジスタを提供することができる。また電極１４ｂと電極１８ｂとを重畳して設ける構成とすることで、オフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

なお図４の半導体装置ではゲート電極２２ａと容量素子電極として機能する電極１８ｂを異なる導電層からなる構成としたが、これに限らない。ゲート電極と容量素子電極として機能する電極が同一層かつ同一材料からなる構成としてもよい。このような構成とすることで、生産性高く作製可能な半導体装置を提供することができる。

図５（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図５（Ａ−２）は図５（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図５（Ａ−３）は図５（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図５（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。

実施の形態１の図１の半導体装置と、図５の半導体装置の主な相違点は半導体膜１２ａの形状である。図１では半導体膜１２ａの外周端部が電極１４ｂと接して設けられているのに対して、図５では半導体膜１２ａは電極１４ｂより外側にも設けられている。

このような構成としても、寄生チャネルの発生を防止し、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。そのためオフ電流が低く、安定した電気的特性を有し、低消費電力なトランジスタを提供することができる。またソース電極として機能する電極１４ｂと容量素子電極として機能する電極１８ｂを重畳して設けるため、オフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

図６（Ａ−１）はトランジスタ３１および容量素子３２の平面図であり、図６（Ａ−２）は図６（Ａ−１）の一点鎖線Ａ−Ｂの断面図、図６（Ａ−３）は図６（Ａ−１）の一点鎖線Ｃ−Ｄの断面図である。なお、図６（Ａ−１）では煩雑になることを避けるために、トランジスタ３１および容量素子３２の構成要素の一部（例えば、絶縁膜１６など）を省略して図示する。

実施の形態１の図１の半導体装置と、図６の半導体装置の主な相違点は電極１４ｂおよび電極１８ｂの配置および形状である。図１ではゲート電極１８ａを囲うように電極１４ｂおよび電極１８ｂが設けられていたのに対して、図６ではゲート電極１８ａの一辺と対向して電極１４ｂおよび電極１８ｂが設けられている。

このような構成としても、寄生チャネルの発生を防止し、トランジスタ３１のしきい値電圧がマイナスにシフトすることを防止できる。またソース電極として機能する電極１４ｂと容量素子電極として機能する電極１８ｂを重畳して設けるため、オフ電流の低いトランジスタを有する半導体装置の集積度を向上させることができる。

なお、図１乃至図６ではゲート電極１８ａまたはゲート電極２２ａは、ソース電極として機能する電極およびドレイン電極として機能する電極と重畳しない構成、すなわちオフセット領域またはＬＤＤ領域を有する構成について説明した。しかし電極が、絶縁膜を介してソース電極として機能する電極およびドレイン電極として機能する電極と重畳する構成としてもよい。

また図１乃至図６ではゲート電極、ドレイン電極およびソース電極として機能する電極が矩形のトランジスタについて説明したが、これらの構成要素はそれぞれ円形等、他の形状であってもよい。

また、図１乃至図６のトランジスタの特徴を組み合わせて有するトランジスタとしてもよい。

（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶素子の一例について図１（Ｂ）および図７を参照して説明する。

図１（Ｂ）のトランジスタ３１と容量素子３２はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の記憶素子として用いることができる。ＤＲＡＭは、記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで、情報を記憶する。

ＤＲＡＭの記憶素子に用いる場合、トランジスタ３１の半導体膜には酸化物半導体を用いることが好ましい。酸化物半導体を用いることで、オフ電流が極めて小さいトランジスタとすることができる。このため、トランジスタ３１をオフ状態とすると容量素子３２に与えられた電荷を長期間にわたって保持することができる。そのためリフレッシュ動作の頻度を極めて低くし、消費電力をより低減することが可能である。

すなわちトランジスタ３１および容量素子３２を用いて、実質的に不揮発性のランダムアクセスメモリを実現することが可能となる。

ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微小とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

また、ＭＴＪ素子は、１セルあたりの書き込み電流が５０μＡ〜５００μＡと言われているが、本実施の形態に係る半導体装置では、容量素子への電荷の供給によりデータの待避を行っているので、データの書き込みに要する電流をＭＴＪ素子の１／１００程度に抑えることができる。そのため、本発明の一態様に係る半導体装置ではより消費電力を低減することができる。

また、原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

次に図７を用いて、図１（Ｂ）と異なる記憶素子の一例を示す。

図７（Ａ）は、本発明の一態様に係る記憶素子の断面図、図７（Ｂ）はその回路図である。図７に示す記憶素子はトランジスタ３１、容量素子３２およびトランジスタ３４を有する。トランジスタ３１と容量素子３２には、実施の形態１および実施の形態２で示したトランジスタおよび容量素子を適用することができる。

図７（Ａ）に示すように、半導体膜１２ａ、絶縁膜１６、電極１４ａ、電極１４ｂ、ゲート電極１８ａでトランジスタ３１を構成する。また電極１４ｂ、絶縁膜１６、電極１８ｂで容量素子３２を構成する。またチャネル形成領域１１７ａ、ドレイン電極１１７ｂ、ソース電極１１７ｃ、ゲート絶縁膜１０８、ゲート電極１０７でトランジスタ３４を構成する。

また図７（Ｂ）に示すように、本発明の一態様に係る記憶素子は第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３４のソース電極またはドレイン電極１１７ｂとは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３４のドレイン電極またはソース電極１１７ｃとは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３１のドレイン電極として機能する電極１４ａとは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３１のゲート電極１８ａとは、電気的に接続されている。そして、トランジスタ３４のゲート電極１０７と、トランジスタ３１のソース電極として機能する電極１４ｂ電気的に接続され、また電極１４ｂは容量素子３２の電極の一方を兼ねている。また第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２の電極の他方として機能する１８ｂは電気的に接続されている。

ここでトランジスタ３１の半導体膜には酸化物半導体を用いることが好ましい。酸化物半導体を用いることでオフ電流が極めて小さいトランジスタとすることができる。このため、トランジスタ３１をオフ状態とすることで、トランジスタ３４のゲート電極の電位を極めて長期間にわたって保持することが可能である。そして、容量素子３２を有することにより、トランジスタ３４のゲート電極に与えられた電位の保持が容易になり、また、保持されたデータの読み出しが容易になる。

トランジスタ３４は、基板１５０上に、チャネル形成領域１１７ａ、ソース電極またはドレイン電極１１７ｂ、ドレイン電極またはソース電極１１７ｃを有する半導体膜と、ゲート絶縁膜１０８と、ゲート電極１０７とを有する。またトランジスタ３４の周囲には絶縁膜１０１が設けられている。

なお、トランジスタ３４としては、チャネルの導電型とその半導体材料については特に限定されない。トランジスタのチャネルの導電型については、ｐチャネル型を用いると、低電位を用いずに読み出しを行うことができるため、低電位を生成する周辺回路が不要となる。一方、ｎチャネル型を用いると、高速な読み出しが可能となる。半導体材料については、データの読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。

本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電圧をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体装置は、トランジスタ３１のスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電圧が不要である。これにより、隣接セルに対する、コントロールゲートによる高電圧の影響を考慮する必要がないため、高集積化が容易になる。

また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）のデータを書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体回路について説明する。なお、半導体回路に設けられるトランジスタおよび容量素子には、先の実施の形態で示したトランジスタおよび容量素子を適用することができる。先の実施の形態で示したトランジスタおよび容量素子は、安定した電気的特性を有し、低消費電力であるため、半導体回路の信頼性を高め消費電力を低減することができる。

図８に本発明の一態様に係る半導体回路の構成例として、ｎチャネル型トランジスタを用いて構成されたバッファ回路１００を示す。

図８に示すバッファ回路２００は、第１乃至第６のトランジスタと容量素子を有し、第１のトランジスタ２０１では、第１端子及び第３端子は、高電位側の電源線Ｖ_ｄｄに接続され、第２端子は、第２のトランジスタ２０２の第１端子及び第３のトランジスタ２０３の第３端子に接続され、第２のトランジスタ２０２では、第２端子は、低電位側の電源線Ｖ_ｓｓに接続され、第３端子は、バッファ回路２００の入力部Ｖ_ｉｎに接続され、第３のトランジスタ２０３では、第１端子は、高電位側の電源線Ｖ_ｄｄに接続され、第２端子は、第４のトランジスタ２０４の第１端子及び第５のトランジスタ２０５の第３端子に接続され、第４のトランジスタ２０４では、第２端子は、低電位側の電源線Ｖ_ｓｓに接続され、第３端子は、バッファ回路２００の入力部Ｖ_ｉｎに接続され、第５のトランジスタ２０５では、第１端子は、高電位側の電源線Ｖ_ｄｄに接続され、第２端子は、第６のトランジスタ２０６の第１端子及びバッファ回路２００の出力部Ｖ_ｏｕｔに接続され、第６のトランジスタ２０６では、第２端子は、低電位側の電源線Ｖ_ｓｓに接続され、第３端子は、バッファ回路２００の入力部Ｖ_ｉｎに接続され、第１のトランジスタ２０１の第２端子は、容量素子２０７を介して出力部Ｖ_ｏｕｔに接続されている。

図８に示すバッファ回路２００は、駆動能力が高く、高周波成分の利得を大きくすることができる。更には、このようなバッファ回路は、スルーレートも高いものとなる。更には、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。

また、例えばトランジスタ２０６および容量素子２０７として、先の実施の形態のトランジスタおよび容量素子を適用することができる。これにより低消費電力で、専有面積の小さなバッファ回路とすることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体回路について説明する。なお、半導体回路に設けられるトランジスタおよび容量素子には、先の実施の形態で示したトランジスタおよび容量素子を適用することができる。先の実施の形態で示したトランジスタおよび容量素子は、安定した電気的特性を有し、低消費電力であるため、半導体回路の信頼性を高め消費電力を低減することができる。

図９に本発明の一態様に係る半導体回路の構成例として、記憶素子３００を示す。記憶素子３００は、記憶回路３０１と、記憶回路３０２と、スイッチ３０３と、スイッチ３０４と、スイッチ３０５と、論理値を反転させる論理素子３０６と、容量素子３０７と、を有する。記憶回路３０１は、電源電圧が供給されている期間のみデータを保持する。記憶回路３０２は、容量素子３０８と、トランジスタ３０９と、トランジスタ３１０と、を有する。

なお、記憶素子３００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。

例えばトランジスタ３０９および容量素子３０８に、先の実施の形態のトランジスタおよび容量素子を適用することができる。これにより低消費電力で、集積度の高いバッファ回路とすることができる。

図９では、スイッチ３０３は、一導電型（例えば、ｎチャネル型）のトランジスタ３１３を用いて構成され、スイッチ３０４は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ３１４を用いて構成した例を示す。ここで、スイッチ３０３の第１の端子はトランジスタ３１３のソースとドレインの一方に対応し、スイッチ３０３の第２の端子はトランジスタ３１３のソースとドレインの他方に対応し、スイッチ３０３はトランジスタ３１３のゲートに入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３１３のオン状態またはオフ状態）が選択される。スイッチ３０４の第１の端子はトランジスタ３１４のソースとドレインの一方に対応し、スイッチ３０４の第２の端子はトランジスタ３１４のソースとドレインの他方に対応し、スイッチ３０４はトランジスタ３１４のゲートに入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３１４のオン状態またはオフ状態）が選択される。

トランジスタ３０９のソースとドレインの一方は、容量素子３０８の一対の電極のうちの一方、及びトランジスタ３１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ３１０のソースとドレインの一方は、電位Ｖ１が与えられる電源線に電気的に接続され、他方は、スイッチ３０３の第１の端子（トランジスタ３１３のソースとドレインの一方）と電気的に接続される。スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）はスイッチ３０４の第１の端子（トランジスタ３１４のソースとドレインの一方）と電気的に接続される。スイッチ３０４の第２の端子（トランジスタ３１４のソースとドレインの他方）は電位Ｖ２が与えられる電源線と電気的に接続される。スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）と、スイッチ３０４の第１の端子（トランジスタ３１４のソースとドレインの一方）と、論理値を反転させる論理素子３０６の入力端子と、容量素子３０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子３０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とすることができる。容量素子３０７の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されていてもよい。容量素子３０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とすることができる。容量素子３０８の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されていてもよい。図９では、容量素子３０７の一対の電極のうちの他方、及び容量素子３０８の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されている例を示す。

なお、容量素子３０７は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。容量素子３０８は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ３０９のゲートには、制御信号Ｓ１が入力される。スイッチ３０３及びスイッチ３０４は、制御信号Ｓ１とは異なる制御信号Ｓ２によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。スイッチ３０５は、制御信号Ｓ１及び制御信号２とは異なる制御信号Ｓ３によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。

トランジスタ３０９のソースとドレインの他方には、記憶回路３０１に保持されたデータに対応する信号が入力される。図９では、記憶回路３０１の出力端子（図９中、ＯＵＴと記載）から出力された信号が、トランジスタ３０９のソースとドレインの他方に入力される例を示した。スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）から出力される信号は、論理値を反転させる論理素子３０６によってその位相が反転された反転信号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通状態となったスイッチ３０５を介して記憶回路３０１に入力される。

なお、図９では、スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）から出力される信号は、論理値を反転させる論理素子３０６及びスイッチ３０５を介して記憶回路３０１の入力端子（図９中、ＩＮと記載）に入力する例をしめしたがこれに限定されない。スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）から出力される信号が、位相を反転させられることなく、記憶回路３０１に入力されてもよい。例えば、記憶回路３０１内に、入力端子から入力された信号の位相が反転した信号が保持されるノードが存在する場合に、スイッチ３０３の第２の端子（トランジスタ３１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図９において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として記憶素子３００に供給されている。記憶回路３０１には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として供給されていてもよい。記憶回路３０１に電源電圧が供給されない期間では、電位Ｖ１と電位Ｖ２の電位差を（実質的に）無くすことができる。

なお、スイッチ３０５は、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、スイッチ３０５は、アナログスイッチとすることができる。

図９において、トランジスタ３０９は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることもできる。一方のゲートに制御信号Ｓ１を入力し、他方のゲートには、制御信号Ｓ４を入力することができる。制御信号Ｓ４は、一定の電位の信号であってもよい。一定の電位は、電位Ｖ１や電位Ｖ２であってもよい。なお、酸化物半導体層を挟んで上下に設けられた２つのゲートを電気的に接続し、制御信号Ｓ１を入力してもよい。トランジスタ３０９の他方のゲートに入力される信号によって、トランジスタ３０９のしきい値電圧を制御することができる。例えば、トランジスタ３０９のオフ電流を更に低減することもできる。

図９において、記憶素子３００に用いられるトランジスタのうち、トランジスタ３０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子３００に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、記憶素子３００は、トランジスタ３０９以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。

図９における記憶回路３０１は、第１の論理値を反転させる論理素子及び第２の論理値を反転させる論理素子を有し、第１の論理値を反転させる論理素子の入力端子は第２の論理値を反転させる論理素子の出力端子と電気的に接続され、第２の論理値を反転させる論理素子の入力端子は第１の論理値を反転させる論理素子の出力端子と電気的に接続された構成を用いることができる。第１の論理値を反転させる論理素子及び第２の論理値を反転させる論理素子は、それぞれ電源電位が供給されている期間のみ、入力された信号に対応する信号を出力する。

また、論理値を反転させる論理素子としては、例えばインバータやクロックドインバータ等を用いることができる。

記憶素子３００では、電源電圧が供給されない間は、揮発性のメモリに相当する記憶回路３０１に記憶されていたデータを、記憶回路３０２に設けられた容量素子３０８によって保持することができる。

また、トランジスタ３０９の半導体膜として酸化物半導体を用いた場合、トランジスタ３０９のオフ電流を、例えば結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて極めて小さくすることができる。そのため、記憶素子３００に電源電圧が供給されない間も容量素子３０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子３００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ３０３及びスイッチ３０４を設けることによって、上記プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、記憶回路３０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、記憶回路３０２において、容量素子３０８によって保持された信号はトランジスタ３１０のゲートに入力される。そのため、記憶素子３００への電源電圧の供給が再開された後、容量素子３０８によって保持された信号を、トランジスタ３１０の状態（オン状態、またはオフ状態）に変換して、記憶回路３０２から読み出すことができる。それ故、容量素子３０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子３００を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、本発明の一態様に係る表示装置について説明する。

＜ＥＬ素子を用いた表示装置の例＞
まず図１０および図１１を用いて、ＥＬ素子を用いた表示装置の例について説明する。

図１０は、画素４１０の構成例を示す回路図である。ここでは、表示素子として、一対の電極間に電流励起によって発光する有機物を備えた素子（以下、有機エレクトロルミネッセンス（ＥＬ）素子ともいう）を用いる場合について説明する。

図１０に示す画素４１０は、トランジスタ４１１〜４１６と、容量素子４１７、４１８と、有機ＥＬ素子４１９とを有する。

ここで、例えばトランジスタ４１６および容量素子４１８に先の実施の形態で示したトランジスタおよび容量素子を適用することができる。先の実施の形態で示したトランジスタおよび容量素子を適用することで、画素４１０が有する回路の消費電力を低減し、集積度を向上させることができる。

トランジスタ４１１では、ソースおよびドレインの一方が信号線４０８に電気的に接続され、ゲートが走査線４０６に電気的に接続されている。

トランジスタ４１２では、ソースおよびドレインの一方が電位Ｖ１を供給する配線に電気的に接続され、ゲートが走査線４０５に電気的に接続されている。なお、ここでは、電位Ｖ１は、高電源電位（Ｖｄｄ）よりも低電位でありかつ低電源電位（Ｖｓｓ）よりも高電位であることとする。

トランジスタ４１３では、ソースおよびドレインの一方が電源線４０９に電気的に接続され、ゲートがトランジスタ４１２のソースおよびドレインの他方に電気的に接続されている。

トランジスタ４１４では、ソースおよびドレインの一方がトランジスタ４１１のソースおよびドレインの一方に電気的に接続され、ソースおよびドレインの他方がトランジスタ４１３のソースおよびドレインの他方に電気的に接続され、ゲートが走査線４０５に電気的に接続されている。

トランジスタ４１５では、ソースおよびドレインの一方が電位Ｖ０を供給する配線に電気的に接続され、ソースおよびドレインの他方がトランジスタ４１３のソースおよびドレインの他方、およびトランジスタ４１４のソースおよびドレインの他方に電気的に接続され、ゲートが走査線４０４に電気的に接続されている。なお、ここでは、電位Ｖ０は、電位Ｖ１よりも低電位でありかつ低電源電位（Ｖｓｓ）よりも高電位であることとする。

トランジスタ４１６では、ソースおよびドレインの一方がトランジスタ４１３のソースおよびドレインの他方、トランジスタ４１４のソースおよびドレインの他方、およびトランジスタ４１５のソースおよびドレインの他方に電気的に接続され、ゲートが反転走査線４０７に電気的に接続されている。

容量素子４１７では、一方の電極がトランジスタ４１２のソースおよびドレインの他方、およびトランジスタ４１３のゲートに電気的に接続され、他方の電極がトランジスタ４１１のソースおよびドレインの他方、およびトランジスタ４１４のソースおよびドレインの一方に電気的に接続されている。

容量素子４１８では、一方の電極がトランジスタ４１１のソースおよびドレインの他方、トランジスタ４１４のソースおよびドレインの一方、および容量素子４１７の他方の電極に電気的に接続され、他方の電極がトランジスタ４１３のソースおよびドレインの他方、トランジスタ４１４のソースおよびドレインの他方、トランジスタ４１５のソースおよびドレインの他方、およびトランジスタ４１６のソースおよびドレインの一方に電気的に接続されている。

有機ＥＬ素子４１９では、アノードがトランジスタ４１６のソースおよびドレインの他方、に電気的に接続され、カソードが共通電位を供給する配線に電気的に接続されている。なお、上述のトランジスタ４１２のソースおよびドレインの一方が電気的に接続する配線に与えられる共通電位と、有機ＥＬ素子４１９のカソードに与えられる共通電位とが異なる電位であってもよい。

なお、ここでは、電源線４０９が供給する電位は、高電源電位（Ｖｄｄ）よりも低電位でありかつ電位Ｖ１よりも高電位であり、共通電位は、低電源電位（Ｖｓｓ）よりも低電位であることとする。

また、以下においては、トランジスタ４１２のソースおよびドレインの他方、トランジスタ１３のゲート、および容量素子４１７の一方の電極が電気的に接続するノードをノードＤと呼び、トランジスタ４１１のソースおよびドレインの他方、トランジスタ４１４のソースおよびドレインの一方、容量素子４１７の他方の電極、および容量素子４１８の一方の電極が電気的に接続するノードをノードＥと呼び、トランジスタ４１３のソースおよびドレインの他方、トランジスタ４１４のソースおよびドレインの他方、トランジスタ４１５のソースおよびドレインの他方、トランジスタ４１６のソースおよびドレインの一方、および容量素子４１８の他方の電極が電気的に接続するノードをノードＦと呼ぶこととする。

図１１（Ａ）に、画素４１０の断面図のうちトランジスタ４１６および容量素子４１８を含む部分を示す。

トランジスタ４１６および容量素子４１８上には、トランジスタ４１６のソース電極またはドレイン電極に達する開口部を有する平坦化絶縁膜４８０が設けられる。

平坦化絶縁膜４８０上には、アノード４８１が設けられる。アノード４８１は、平坦化絶縁膜４８０の有する開口部でトランジスタ４１６のソース電極またはドレイン電極と接する。

アノード４８１上には、アノード４８１に達する開口部を有する隔壁４８４が設けられる。

隔壁４８４上には、隔壁４８４に設けられた開口部でアノード４８１と接する発光層４８２が設けられる。

発光層４８２上には、カソード４８３が設けられる。

アノード４８１、発光層４８２およびカソード４８３の重畳する領域が、有機ＥＬ素子４１９となる。

なお、平坦化絶縁膜４８０は、平坦化絶縁膜４１２６として示した材料から選択して用いればよい。

発光層４８２は、一層に限定されず、複数種の発光材料などを積層して設けてもよい。例えば、図１１（Ｂ）に示すような構造とすればよい。図１１（Ｂ）は、中間層４８５ａ、発光層４８６ａ、中間層４８５ｂ、発光層４８６ｂ、中間層４８５ｃ、発光層４８６ｃおよび中間層４８５ｄの順番で積層した構造である。このとき、第１の発光層４８６ａ、発光層４８６ｂおよび発光層４８６ｃに適切な発光色の材料を用いると演色性の高い、または発光効率の高い、有機ＥＬ素子４１９を形成することができる。

発光材料を複数種積層して設けることで、白色光を得てもよい。図１１（Ａ）には示さないが、白色光を、着色層を介して取り出す構造としても構わない。

ここでは発光層４８２を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層４８５ａ、発光層４８６ａ、中間層４８５ｂ、発光層４８６ｂおよび中間層４８５ｃのみで構成することもできる。また、中間層４８５ａ、発光層４８６ａ、中間層４８５ｂ、発光層４８６ｂ、発光層４８６ｃおよび中間層４８５ｄで構成し、中間層４８５ｃを省いた構造としても構わない。

また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。

アノード４８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。

アノード４８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。

または、アノード４８１は、可視光を効率よく反射する膜が好ましい。アノード４８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。

カソード４８３は、アノード４８１として示した膜から選択して用いることができる。ただし、アノード４８１が可視光透過性を有する場合は、カソード４８３が可視光を効率よく反射すると好ましい。また、アノード４８１が可視光を効率よく反射する場合は、カソード４８３が可視光透過性を有すると好ましい。

なお、アノード４８１およびカソード４８３を図１１（Ａ）に示す構造で設けているが、アノード４８１とカソード４８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい材料を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい材料を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電性材料を陽極に用いることができる。

隔壁４８４は、平坦化絶縁膜４１２６として示した材料から選択して用いればよい。

有機ＥＬ素子４１９と接続するトランジスタ４１６は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

＜液晶素子を用いた表示装置の例＞
図１０および図１１では、表示素子として有機ＥＬ素子を用いた表示装置について詳細に示したが、これに限らない。例えば、表示素子として、液晶素子を用いた表示装置に本実施の形態を適用することは、当業者であれば容易に想到しうるものである。

具体的な例として、液晶素子を用いた表示装置に適用可能な画素の構成について、図１２を用いて以下に説明する。

図１２（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１２（Ａ）に示す画素４５０は、トランジスタ４５１と、容量素子４５２と、一対の電極間に液晶材料の充填された素子（以下液晶素子ともいう）４５３とを有する。

ここで、トランジスタ４５１と容量素子４５２に、先の実施の形態で示したトランジスタおよび容量素子を適用することができる。先の実施の形態で示したトランジスタおよび容量素子を適用することで、画素４５０が有する回路の消費電力を低減し、集積度を向上させることができる。

トランジスタ４５１では、ソースおよびドレインの一方が信号線４５５に電気的に接続され、ゲートが走査線４５４に電気的に接続されている。

容量素子４５２では、一方の電極がトランジスタ４５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。

液晶素子４５３では、一方の電極がトランジスタ４５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述の容量素子４５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子４５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。

図１２（Ｂ）に、画素４５０の断面のうちトランジスタ４５１および容量素子４５２を含む部分を示す。

トランジスタ４５１および容量素子４５２上には、トランジスタ４５１のソース電極またはドレイン電極に達する開口部を有する平坦化絶縁膜４９０が設けられる。

平坦化絶縁膜４９０上には、電極４９１が設けられる。電極４９１は、平坦化絶縁膜４９０の有する開口部でトランジスタ４５１のソース電極またはドレイン電極と接する。

電極４９１上には、配向膜として機能する絶縁膜４９２が設けられる。

絶縁膜４９２上には、液晶層４９３が設けられる。

液晶層４９３上には、配向膜として機能する絶縁膜４９４が設けられる。

絶縁膜４９４上には、スペーサ４９５が設けられる。

スペーサ４９５および絶縁膜４９４上には、電極４９６が設けられる。

電極４９６上には、基板４９７が設けられる。

なお、平坦化絶縁膜４９０は、平坦化絶縁膜４１２６として示した材料から選択して用いればよい。

液晶層４９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。

なお、液晶層４９３として、ブルー相を示す液晶材料を用いてもよい。その場合、配向膜として機能する絶縁膜４９２、４９４を設けない構成とすればよい。

電極４９１は、可視光透過性を有する導電膜を用いればよい。

電極４９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。

または、電極４９１は、可視光を効率よく反射する膜が好ましい。電極４９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。

電極４９６は、電極４９１として示した膜から選択して用いることができる。ただし、電極４９１が可視光透過性を有する場合は、電極４９６が可視光を効率よく反射すると好ましい。また、電極４９１が可視光を効率よく反射する場合は、電極４９６が可視光透過性を有すると好ましい。

なお、電極４９１および電極４９６を図９（Ｂ）に示す構造で設けているが、電極４９１と電極４９６を入れ替えても構わない。

絶縁膜４９２、４９４は、有機化合物材料または無機化合物材料から選択して用いればよい。

スペーサ４９５は、有機化合物材料または無機化合物材料から選択して用いればよい。なお、スペーサ４９５の形状は、柱状、球状など様々にとることができる。

液晶素子４５３と接続するトランジスタ４５１は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

電極４９１、絶縁膜４９２、液晶層４９３、絶縁膜４９４および電極４９６の重畳する領域が、液晶素子４５３となる。

基板４９７は、ガラス材料、樹脂材料または金属材料などを用いればよい。基板４９７は可撓性を有してもよい。

トランジスタ４５１は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

本実施の形態に示したように、先の実施の形態で示したトランジスタを表示装置の一部に適用することができる。当該トランジスタは電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１３に示す。

図１３（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

先の実施の形態に示す半導体装置は、表示部９００３に用いることが可能であり、電子機器の消費電力を低減することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、表示部９００３にタッチ入力機能を持たせてもよい。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図１３（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。

テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。

図１３（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士など）の情報通信を行うことも可能である。

先の実施の形態に示す半導体装置は、表示部９１０３、９１０７に用いることが可能であり、テレビジョン装置、およびリモコン操作機の消費電力を低減することができる。

図１３（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。

先の実施の形態に示す半導体装置は、表示部９２０３に用いることが可能であり、低消費電力なコンピュータとすることが可能となる。

図１４（Ａ）および図１４（Ｂ）は２つ折り可能なタブレット型端末である。図１４（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

先の実施の形態に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、低消費電力なタブレット型端末とすることが可能となる。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としてもよい。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１４（Ａ）および図１４（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の一面または二面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なお、バッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１４（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１４（Ｃ）にブロック図を示し説明する。図１４（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１４（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

１０ 基板
１２ 半導体膜
１２ａ 半導体膜
１２ａ１ 不純物添加領域
１３ トランジスタ
１４ａ 電極
１４ｂ 電極
１６ 絶縁膜
１８ａ ゲート電極
１８ｂ 電極
２０ａ 電極
２０ｂ 電極
２２ａ ゲート電極
２３ 絶縁膜
３１ トランジスタ
３２ 容量素子
３４ トランジスタ
１００ バッファ回路
１０１ 絶縁膜
１０７ ゲート電極
１０８ ゲート絶縁膜
１０８ａ ゲート絶縁層
１１７ａ チャネル形成領域
１１７ｂ ドレイン電極
１１７ｃ ソース電極
１５０ 基板
２００ バッファ回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ 容量素子
３００ 記憶素子
３０１ 記憶回路
３０２ 記憶回路
３０３ スイッチ
３０４ スイッチ
３０５ スイッチ
３０６ 論理値を反転させる論理素子
３０７ 容量素子
３０８ 容量素子
３０９ トランジスタ
３１０ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
４０４ 走査線
４０５ 走査線
４０６ 走査線
４０７ 反転走査線
４０８ 信号線
４０９ 電源線
４１０ 画素
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１４ トランジスタ
４１５ トランジスタ
４１６ トランジスタ
４１７ 容量素子
４１８ 容量素子
４１９ 有機ＥＬ素子
４５０ 画素
４５１ トランジスタ
４５２ 容量素子
４５３ 液晶素子
４５４ 走査線
４５５ 信号線
４８０ 平坦化絶縁膜
４８１ アノード
４８２ 発光層
４８３ カソード
４８４ 隔壁
４８５ａ 中間層
４８５ｂ 中間層
４８５ｃ 中間層
４８５ｄ 中間層
４８６ａ 発光層
４８６ｂ 発光層
４８６ｃ 発光層
４９０ 平坦化絶縁膜
４９１ 電極
４９２ 絶縁膜
４９３ 液晶層
４９４ 絶縁膜
４９５ スペーサ
４９６ 電極
４９７ 基板
４１２６ 平坦化絶縁膜
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (7)

1. トランジスタと、容量素子と、を有し、
   前記トランジスタは、
   絶縁表面上に設けられた半導体膜と、
   絶縁膜と、
   前記絶縁膜を挟んで前記半導体膜と重畳するように設けられたゲート電極と、
   前記半導体膜の外周端部および前記ゲート電極の外周端部に至らない内側に設けられ、かつ前記半導体膜と接する第１の電極と、
   前記半導体膜と接する第２の電極と、を有し、
   前記容量素子は、
   前記絶縁膜と、
   前記第２の電極と、
   前記絶縁膜を挟んで前記第２の電極と少なくとも一部が重なる第３の電極と、を有し、
   前記第１の電極は、前記ゲート電極の内周端部と重ならないように配置されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第２の電極は、前記半導体膜の外周端部において前記半導体膜の上面及び側面と接して設けられている半導体装置。
3. 請求項１または請求項２において、
   前記第３の電極は前記ゲート電極と同一層かつ同一材料からなる半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記半導体膜は不純物添加領域を有し、
   前記不純物添加領域は前記ゲート電極と重畳しない半導体装置。
5. 請求項１乃至請求項４のいずれかにおいて、
   前記半導体膜は、酸化物半導体膜である半導体装置。
6. 請求項５において、
   前記酸化物半導体膜は、少なくともインジウムを含む半導体装置。
7. 請求項５または請求項６のいずれかにおいて、
   前記酸化物半導体膜は、非晶質部および結晶部を有し、
   前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃う半導体装置。

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