JP2002151700A

JP2002151700A - 薄膜トランジスタ

Info

Publication number: JP2002151700A
Application number: JP2000347784A
Authority: JP
Inventors: Tetsuo Hori; 哲郎堀; Kenichi Yanai; 健一梁井; Takuya Hirano; 琢也平野; Koyu Cho; 宏勇張
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-15
Filing date: 2000-11-15
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】液晶表示装置等に使用される薄膜トランジスタ
に関し、ソース・ドレイン間電流の局所的な集中を緩和
すること。【解決手段】半導体膜３上にゲート絶縁膜４を介して形
成され且つ平面形状が環状のゲート電極５と、半導体膜
３内であってゲート電極５に囲まれた領域に形成された
第１の導電領域６と、第１の導電領域６に接続される第
１の電極９と、半導体膜３内であってゲート電極５の周
囲に形成された第２の導電領域７と、第２の導電領域７
に接続され且つゲート電極５の側方で略Ｃ字状、略Ｌ字
状又は環状の平面形状を有する第２の電極１１とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、より詳しくは、液晶表示装置等に使用される薄
膜トランジスタに関する。

【０００２】

【従来の技術】低温ポリシリコンを用いた駆動回路内蔵
型のアクティブマトリクス液晶表示装置において、画素
部ではｎ型又はｐ型のＴＦＴが形成され、また、シフト
レジスタやバッファ部などから構成されている周辺回路
部では、ｎ型の薄膜トランジスタ（ＴＦＴ）とｐ型のＴ
ＦＴから構成されたＣＭＯＳ回路を有している。

【０００３】バッファ部は、電流（信号）を増幅する役
割を担っており、インバータが連続で複数個接続された
構成を有するものであり、複数のインバータを構成する
ＴＦＴは、出力方向に向かうほどチャネル幅が大きくな
るように形成されていて低消費電力であるＣＭＯＳ構成
になっているのが通常である。バッファ部において問題
となるのは、ＴＦＴにおいてオフ状態で流れるリーク電
流である。一般的なｎ型ＴＦＴは、例えば、図１(a),
(b) に示すような構成を有し、絶縁膜基板101 上で矩形
状のポリシリコン膜102 の上にはゲート絶縁膜103 を介
してゲート電極104 が形成され、さらにポリシリコン膜
102 のうちのゲート電極104 の両側のｎ型不純物領域10
5a, 105bにはソース電極106 とドレイン電極107 が接続
されている。

【０００４】ＴＦＴのゲート電圧Ｖg とドレイン電流Ｉ
d の好ましい特性は、図２の破線で示すような曲線Ｉで
あってゲート電圧が０Ｖの時にドレイン電流は殆ど０Ｖ
に近くなる。しかし、図１(a),(b) に示す構成のＴＦＴ
のＶg −Ｉd 特性は、図２の実線で示すような曲線IIと
なってゲート電圧を０Ｖにしてもドレイン電極107 には
微少電流、即ちリーク電極が流れてしまう。そのような
リーク電流が流れると、液晶表示装置の消費電力を上げ
てしまうことになる。

【０００５】そのようなリーク電流の原因としては、Ｔ
ＦＴを構成するポリシリコン層102がその周縁部分で徐
々に薄くなっているために、その周縁部分で閾値電圧の
小さいＴＦＴ（寄生トランジスタ）が混在していること
によるものと考えられる。閾値電圧とは、縦軸にドレイ
ン電流Ｉ_dの平方根√（Ｉ_d）、横軸にゲート電圧Ｖ_g
を取り、√（Ｉ_d）の値がＶ_g軸と交わる点、即ち√
（Ｉ_d）が０を示すところのＶ_gである。または、Ｉ_d
−Ｖ_g曲線を取ったときの立ち上がりのＶ_gの値であ
る。

【０００６】閾値電圧Ｖ_thは、以下のような式（１）で
書ける。Ｖ_th＝Ｃ＋｛−Ｑ_ss＋（Ｎ_A−Ｎ_D）ｔ_p-Si｝ｔ_OX／ε （１）ただし、式（１）において、Ｃは定数、ｔ_OXはゲート酸
化膜厚、Ｎ_Aはアクセプタ濃度、Ｎ_Dはドナー濃度、ｔ
_p-Siはポリシリコン膜厚である。図１(b) に示すポリシ
リコン層102 の縁部はテーパ形状になっているため、周
縁部と中央部ではその膜厚ｔ_p-Siが異なり、そのことに
よって周縁部と中央部では閾値電圧が違ってくる。これ
により、ＴＦＴは図２の実線に示すように立ち上がりが
早く、さらにゲート電圧を大きくするとＴＦＴは図２の
破線の特性が支配的となる。

【０００７】ところで、ゲート電極の形状を図１に示す
ような直線形状ではなく、図３に示すような矩形枠状の
ゲート電極110 をシリコン層102 の上に形成した構造の
ＴＦＴが特開平８−１３９３３６号公報に記載されてい
る。そのＴＦＴは、矩形枠状のゲート電極110 の内側に
ソース領域105cを形成し、ゲート電極110 の外周側にド
レイン領域105dを形成した構造を有している。そして、
ゲート電極110 、ソース領域105c、ドレイン領域105dの
それぞれは絶縁膜（不図示）で覆われている。そして、
その絶縁膜に形成した第１のホール111aを通してゲート
電極110 にゲート引出電極112 を接続し、第２のホール
111bを通してソース領域105cにはソース電極113 を接続
し、第３のホール111cを通してドレイン領域105dにはド
レイン電極114 を接続する構造となっている。

【０００８】

【発明が解決しようとする課題】しかし、図３に示した
構造のＴＦＴでは、ゲート電極110 の周囲の矩形枠状の
ドレイン領域105dの一辺の近傍にのみ小さなホール111c
を通してドレイン電極114 を接続した構造となってい
て、電流は矩形枠状のドレイン領域105dの一辺からソー
ス領域105cへと短い距離を進むので、広いドレイン領域
105dが有効に使用されないし、しかも、図３の一点鎖線
で囲んだ部分で電流の集中が生じてドレイン領域015dで
破壊耐圧の低下を招いてしまう。

【０００９】本発明の目的は、オフ状態でのリーク電流
を低減し、しかもソース・ドレイン間電流の局所的な集
中を緩和することができる薄膜トランジスタを提供する
ことにある。

【００１０】

【課題を解決するための手段】上記した課題は、半導体
膜上にゲート絶縁膜を介して形成され、且つ平面形状が
環状のゲート電極と、前記半導体膜内であって前記ゲー
ト電極に囲まれた領域に不純物が導入されて形成された
第１の導電領域と、前記第１の導電領域に接続される第
１の電極と、前記半導体膜内であって前記ゲート電極の
周囲に不純物が導入されて形成された第２の導電領域
と、前記第２の導電領域に接続され且つ前記ゲート電極
の側方で略Ｃ字状、略Ｌ字状又は環状の平面形状を有す
る第２の電極とを有することを特徴とする薄膜トランジ
スタによって解決される。なお、ゲート電極は、矩形又
は円形の周縁に沿った形状を有してもよい。

【００１１】本発明によれば、ゲート電極は環状であっ
てその周囲の第２の導電領域に接続される第２の電極は
略Ｃ字状、略Ｌ字状又は環状の平面形状となっているの
で、ゲート電極に囲まれた第１の導電領域に接続される
第１の電極とゲート電極の周囲の第２の電極の間に流れ
る電流は従来よりも広い領域となって電流の集中が緩和
され、第１及び第２の導電領域の破壊耐圧が従来よりも
高くなる。

【００１２】

【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。図４(a) は、本発明の第１
実施形態に係る薄膜トランジスタを構成する半導体膜と
ゲート電極を示す平面図、図４(b) は、ゲート電極を覆
う絶縁膜とその上に形成されたソース電極、ドレイン電
極及びゲート引出配線を示す平面図である。

【００１３】図４(a) において、ガラス、石英、その他
の絶縁材料よりなる基板１の上には下地膜２を介して平
面矩形状のポリシリコン（半導体）膜３が形成されてい
る。ポリシリコン膜３の上にはゲート絶縁膜４を介して
ゲート電極５が形成されている。ゲート電極５の平面形
状は矩形枠状となっている。ゲート電極５のループ方向
はいわゆるゲート幅であって３０μｍ以上のループ長を
有している。また、ゲート電極５の内側から外側の長さ
はいわゆるゲート長であって例えば５μｍ以下の長さと
なっている。

【００１４】ポリシリコン膜３のうち、ゲート電極５の
矩形枠状領域の内側にはＬＤＤ構造のｎ型のドレイン領
域（第１の不純物含有領域）６が形成され、その外側に
はＬＤＤ構造のｎ型のソース領域（第２の不純含有領
域）７が形成されている。ゲート電極５、ポリシリコン
膜３は図４(b) に示すように層間絶縁膜８によって覆わ
れている。層間絶縁膜８において、ドレイン領域６の上
には第１のホール８ａが形成され、ゲート電極５の上に
は第２のホール８ｂが形成され、また、ソース領域７の
上であってゲート矩形枠状領域の外縁の各辺に沿った部
分には、ゲート電極５から離れて第３のホール８ｃが形
成されている。

【００１５】層間絶縁膜８の上にはドレイン電極（第１
電極）９、ゲート引出配線１０及びソース電極１１が形
成されている。ドレイン電極９は、第１のホール８ａを
通してドレイン領域６に接続され、ゲート引出配線１０
は第２のホール８ｂを通してゲート電極５に接続され、
ソース電極（第２電極）１１は第３のホール第８ｃを通
してソース領域７に接続されている。

【００１６】以上のような構造のＴＦＴによれば、ポリ
シリコン膜３上面の中央に矩形枠状のゲート電極５が形
成され、矩形枠状のゲート電極５の各辺の外側に沿って
ソース電極１１がソース領域７に接続され、さらにゲー
ト電極５に囲まれたドレイン領域６にドレイン電極９が
接続されている。従って、ソース電極１１はゲート電極
５の外周の矩形部分の各辺に沿って形成されているの
で、ゲート電極５への電圧印加時に、ドレイン電極９か
らソース領域７の周縁に向けて電流が流れることになる
ので、ソース領域７やドレイン領域６に局所的に電流が
集中することがなくなり、ソース領域７やドレイン領域
６の破壊耐圧を低下させることがない。しかも、ゲート
電極５は、ポリシリコン膜３の縁部に重ならずにその縁
部にチャネル部が形成されることがないので、ＴＦＴの
ゲート電圧・ドレイン電流特性は図２の破線Ｉで示すよ
うになる。

【００１７】なお、第１の不純物含有領域６をソース、
第２の不純物含有領域７をドレインとしてもよい。これ
らについては、以下のＴＦＴでも同様である。次に、上
記したＴＦＴの形成工程について説明する。まず、図５
(a) に示すように、ガラスよりなる基板１の上に、下地
膜２として膜厚１００ｎｍの窒化シリコン（Si₃N₄）膜
と膜厚２００ｎｍの酸化シリコン（SiO₂）膜をそれぞれ
プラズマＣＶＤ法により形成した後に、下地膜２の上に
ポリシリコン膜３を４０ｎｍの厚さに形成する。

【００１８】ポリシリコン膜３は、アモルファスシリコ
ン膜をプラズマＣＶＤ法により成長した後に、アモルフ
ァスシリコン膜を窒素（N₂）雰囲気中で４５０℃、２時
間のアニールを行って膜中の水素出しを行った後に、ア
モルファスシリコン膜をXeClエキシマレーザアニールに
よって結晶化する工程を経て形成される。次に、ポリシ
リコン膜３をレジストパターンとドライエッチングを用
いてパターニングすることにより図４(a) に示したよう
に四角形の島状にパターニングする。そのドライエッチ
ングはCF₄とO₂の混合ガスを用いて１kWのパワーで行
う。

【００１９】続いて、図５(b) に示すように、ゲート絶
縁膜４として膜厚１２０ｎｍの酸化シリコン膜をプラズ
マＣＶＤ法により形成する。さらに、ゲート絶縁膜４の
上にアルミニウム（Al）膜５ａをスパッタ法により３０
０ｎｍの厚さに形成する。その後に、アルミニウム膜５
ａの上にフォトレジストを塗布し、これを露光、現像す
ることにより、島状のポリシリコン膜３のうち中央寄り
の領域に矩形枠状（環状）のレジストパターン１６を形
成する。

【００２０】この後に、図５(c) に示すように、アルミ
ニウム膜５ａのうちレジストパターン１６に覆われてい
ない部分をリン酸系のエッチング溶液によりエッチング
除去し、レジストパターン１６の下に残ったアルミニウ
ム膜５ａをゲート電極５として使用する。この場合、ゲ
ート電極５はリン酸系エッチング溶液によりサイドエッ
チングを生じさせてレジストパターン１６よりも幅を狭
くする。

【００２１】さらに、ゲート絶縁膜４のうちレジストパ
ターン１６に覆われない部分をドライエッチングする。
ドライエッチングガスとして例えばCHF₃を用い、エッチ
ングパワーを１．４kWとする。これによりゲート絶縁膜
４はレジストパターン１６と同じ平面形状になるので、
レジストパターン１６を溶剤により除去すると、ゲート
絶縁膜４はゲート電極５に対してテラス状に露出する。

【００２２】次に、図６(a) に示すように、ゲート電極
５をマスクに使用して、ポリシリコン膜３のうちゲート
電極５に囲まれた領域とゲート電極５の周囲の領域にそ
れぞれ高濃度の不純物を導入する。ｎ型のＴＦＴを構成
するポリシリコン膜３にはリンなどのｎ型不純物をゲー
ト電極５の内側及び外側にイオン注入する。また、ｐ型
のＴＦＴを構成するポリシリコン膜３にはホウ素などの
ｐ型不純物をゲート電極５の内側及び外側にイオン注入
する。

【００２３】ｎ型不純物とｐ型不純物の打ち分けは、レ
ジストマスク（不図示）を用いてもよく、まず、ポリシ
リコン膜３の全面にリンをイオン注入し、その後にｎ型
となるＴＦＴのポリシリコン膜３をレジストで覆い、ｐ
型となるＴＦＴのドレイン・ソース部にホウ素をイオン
注入しても良い。イオン注入条件は、例えばリンの場合
には、まず加速電圧７０keV 、ドーズ量１×１０¹⁴ions
/cm²のイオン注入条件でゲート電極５をマスクに使用し
て低濃度領域６ａ、７ａを形成し、ついで加速電圧１０
keV でドーズ量８×１０¹⁵ions/cm²のイオン注入条件で
ゲート電極５及びゲート絶縁膜４をマスクに使用して高
濃度領域６ｂ，７ｂを形成する。また、ホウ素の場合に
は、まず加速電圧７０keVでドーズ量５×１０¹⁴ions/cm
²のイオン注入条件でゲート電極５をマスクに使用して
低濃度領域６ａ，７ａを形成し、ついで加速電圧１０ke
V でドーズ量１×１０¹⁵ions/cm²のイオン注入条件でゲ
ート電極５及びゲート絶縁膜４をマスクに使用して高濃
度領域６ｂ，７ｂを形成する。

【００２４】これにより、ゲート電極５の矩形枠状の内
側のポリシリコン膜３には第１の不純物導入領域６が形
成され、その外側のポリシリコン膜３には第２の不純物
導入領域７が形成され、それら第１及び第２の不純物導
入領域６，７はＬＤＤ構造を含んでいる。続いて、エキ
シマレーザーアニールによって第１及び第２の不純物導
入領域６，７の活性化を行う。

【００２５】次に、図６(b) に示すように、ゲート電極
５、ポリシリコン膜３、基板１等を覆う層間絶縁膜８と
して窒化シリコン膜をＣＶＤ法により形成する。この後
に、層間絶縁膜８をフォトリソグラフィー法によりパタ
ーニングして、図４(b) に示したようにゲート矩形枠形
状領域の内側の第１の不純物導入領域６の上に第１のホ
ール８ａを形成し、ゲート電極５の一部の上に第２のホ
ール８ｂを形成し、さらにゲート矩形枠形状領域の矩形
状の外側に沿った部分に第３のホール８ｃを形成する。
第３のホール８ｃは、矩形枠状のゲート電極５の外周の
４つの辺に沿い且つゲート引出配線１０からドレイン電
極９に至る領域に形成されている。第１〜第３のホール
８ａ〜８ｃを形成するための層間絶縁膜８のエッチング
条件はCF₄とO₂の混合ガスを使用し、エッチング電力を
１kWとする。

【００２６】次に、図６(c) に示すように、第１〜第３
のホール８ａ〜８ｃ内と層間絶縁膜８の上に、膜厚１０
０ｎｍの第１のチタン膜、膜厚２００ｎｍのアルミニウ
ム膜、膜厚１００ｎｍの第２のチタン膜をスパッタ法に
より順次形成する。続いて、それら３層構造の金属膜を
フォトリソグラフィー法によりパターニングして第１の
ホール８ａを通して第１の不純物導入領域６に接続され
るドレイン電極９と、第２のホール８ｂを通してゲート
電極４に接続されるゲート引出配線１０と、第３のホー
ル８ｃを通して第２の不純物導入領域７に接続されるソ
ース電極１１を形成する。その金属膜のパターニングに
使用されるエッチングガスはCl₂とBCl₃の混合ガスであ
り、エッチング用供給電力は１kWである。

【００２７】ゲート引出配線１０とドレイン電極９はそ
れぞれ矩形枠状のゲート電極４の第１辺と第２辺に直行
する方向でゲート電極５の外側へ引き出され、また、ソ
ース電極１１は、ゲート電極５の第２の辺の中央の外側
の近傍から第３、４辺の外側を通って第１の辺の中央の
外側の近傍にまで至る略Ｃ字形状又は略Ｌ字形状を有し
且つポリシリコン膜３の外側に引き出されている。

【００２８】したがって、ソース領域７とドレイン領域
６の間に流れる電流は、ゲート電極５の２つの辺よりも
広い領域に主に流れるが、図３に示したような従来のＴ
ＦＴよりも電流の流れる領域が広くなってソースやドレ
インの破壊耐圧が高くなる。なお、図６(d) は、図４
(b) のII−II線断面図である。図７は、例えば液晶表示
装置の周辺回路に形成されたバッファ部の回路図であ
り、図８は図７に示したバッファ部を図４(b) のＴＦＴ
を用いて構成したものである。

【００２９】図８に示したｐ型ＭＯＳトランジスタ
Ｔ_p1，Ｔ_p2，Ｔ_p3とｎ型ＭＯＳトランジスタＴ_n1，
Ｔ_n2，Ｔ_n3はそれぞれ図４(b) に示したＴＦＴから構成
される。ただし、図８では、ｐ型ＭＯＳトランジスタＴ
_p1，Ｔ_p2，Ｔ_p3のドレイン領域６、ソース領域７はｐ型
領域であり、また、ｎ型ＭＯＳトランジスタＴ_n1，
Ｔ_n2，Ｔ_n3ドレイン領域６、ソース領域７はｎ型領域で
ある。

【００３０】図７、図８においてバッファはｐ型ＭＯＳ
トランジスタＴ_p1（Ｔ_p2，Ｔ_p3）とｎ型ＭＯＳトランジ
スタＴ_n1（Ｔ_n2，Ｔ_n3）から構成されるＣＭＯＳ２０
（２１，２２）のゲート引出配線１０を入力端INとし、
それらｐ型ＭＯＳトランジスタＴ_p1（Ｔ_p2，Ｔ_p3）とｎ
型ＭＯＳトランジスタＴ_n1（Ｔ_n2，Ｔ_n3）のドレイン電
極９同士を接続するとともに、ｐ型ＭＯＳトランジスタ
Ｔ_p1（Ｔ_p2，Ｔ_p3）のソース電極１１をハイ（Ｈｉｇ
ｈ）レベル電圧線２３に接続し、ｎ型ＭＯＳトランジス
タＴ_n1（Ｔ_n2，Ｔ_n3）のソース電極１１をロウ（Ｌｏ
ｗ）レベル電圧線２４に接続したものである。そして、
各ＣＭＯＳ２０〜２２は、複数段直列に接続されてい
る。

【００３１】図８に示したｐ型ＭＯＳトランジスタ
Ｔ_p1，Ｔ_p2，Ｔ_p3とｎ型ＭＯＳトランジスタＴ_n1，
Ｔ_n2，Ｔ_n3を構成するゲート電極５の矩形枠状のループ
の長さはゲート幅であって、バッファ部の段数が進むに
つれてそのゲート電極５のループの長さ、即ちゲート幅
が大きくなっている。図８に示したバッファ部では、ｐ
型ＭＯＳトランジスタＴ_p1，Ｔ_p2，Ｔ_p3のソース電極１
１に接続されているハイレベル配線２３に高レベルの電
圧が印加されて、さらにｎ型ＭＯＳトランジスタ（ＴＦ
Ｔ）Ｔ_n1，Ｔ_n2，Ｔ_n3のソース電極１１に接続されてい
るローレベル配線２４に低レベル電圧が印加されてい
る。

【００３２】そして、１段目のゲート電極５の入力端子
INであるゲート引出電極１０に高レベルの電圧が印加さ
れると、一段目のｎ型ＭＯＳトランジスタ（ＴＦＴ）Ｔ
_n1のチャネルが開いて１段目のＣＭＯＳ２０の出力端で
あるドレイン電極９は低レベルになる。そして、１段目
のドレイン電極９が低レベルになると２段目のＣＭＯＳ
２１のｐ型ＭＯＳトランジスタ（ＴＦＴ）Ｔ_p2のチャネ
ルが開いて２段目のＣＭＯＳ２１の出力端であるドレイ
ン電極９は高レベルになる。１段目のゲート幅、即ちｐ
型ＭＯＳトランジスタＴ_p1とｎ型ＭＯＳトランジスタＴ
_n1のゲート電極５のループの長さを例えば３０μｍと
し、２段目のゲート幅、即ちｐ型ＭＯＳトランジスタＴ
_p2とｎ型ＭＯＳトランジスタＴ_n2のゲート電極５のルー
プの長さを例えば１００μｍとし、３段目のゲート幅、
即ちｐ型ＭＯＳトランジスタＴ_p3とｎ型ＭＯＳトランジ
スタＴ_n3のゲート電極５のループの長さを例えば２５０
μｍとし、４段目のゲート幅、即ちｐ型ＭＯＳトランジ
スタ（不図示）とｎ型ＭＯＳトランジスタ（不図示）の
ゲート電極５のループの長さを例えば５００μｍとし
て、段数が進むにつれてゲート幅も徐々に大きくなって
電流値も大きくなり、信号として大きいものになる仕組
みである。

【００３３】ところで、図４(b) に示したＴＦＴでは、
ゲート引出配線１０とドレイン電極９の間の２つの領域
のうちの一方にだけソース電極１１を形成している。こ
の場合、図３に示した従来のＴＦＴよりもソース・ドレ
イン間の電流の集中は緩和されるものの、ドレイン電極
９やゲート引出配線１０の近傍、即ち図４(b) において
一点鎖線で囲った部分では電流が最も集中しやすい。

【００３４】そこで、電流の集中を更に緩和するため
に、図９に示す構造が有効である。図９(a) は、ゲート
電極５とゲート引出配線１０を一体として形成した構造
を示している。そして、図９(b) に示すように、ゲート
引出配線１０とドレイン電極１０を重ねて形成すれば、
ゲート引出配線１０はソース電極１１の配置の妨げにな
らず、ゲート引出電極１０が存在する部分以外でゲート
電極５の周囲をソース電極１１により囲むことが可能に
なった。なお、図９(c) は、図９(b) のIII-III 線断面
図である。

【００３５】これにより、ドレイン領域６の外周とソー
ス領域７の内周にほぼ均一に電流が流れることになり、
電流の集中はさらに緩和される。また、ゲート引出配線
１０の下にも空乏層や反転層が形成されるので、ゲート
引出配線１０の近傍でドレイン領域６とソース領域７の
間に流れる電流の一部は、ゲート引出配線１０の下を通
るものもあり、ソース電極１１の端部近傍での電流の集
中は緩和される。尚、ポリシリコン膜３の縁とゲート引
出配線１０とが重なる部分では、ゲート引出配線１０の
両側にソースとドレインは存在しないので、その縁にチ
ャネルが形成されることはなく、図９(b) に示したＴＦ
Ｔのゲート電圧・ドレイン電流特性は、図２の破線で示
したような曲線になる。なお、ゲート引出配線１０とポ
リシリコン膜３の間にはゲート絶縁膜が介在している。

【００３６】ところで、ドレイン領域とソース領域の周
縁での電流の分布をより均一にするためには、図１０
(a) に示すように、円形のドレイン領域６を囲むゲート
電極５を円環状に形成し、このゲート電極５にゲート引
出配線１０を一体化することが望ましい。この場合、ソ
ース領域７及びソース電極１１の内周縁も略円形又はＣ
字状になる。

【００３７】また、図４(b) において、ゲート電極５の
外側の第２の不純物導入領域７に接続されるソース／ド
レイン電極を層間絶縁膜８の下側で環状に形成してもよ
い。

【００３８】

【発明の効果】以上述べたように本発明によれば、ゲー
ト電極は環状であってその周囲の第２の不純物導入領域
に接続される第２の電極の平面形状を略Ｃ字状、略Ｌ字
状又は環状としたので、ゲート電極に囲まれた第１の不
純物導入領域に接続される第１の電極とゲート電極の周
囲の第２の電極の間に流れる電流は従来よりも広い領域
に流れて電流の集中が緩和され、第１及び第２の不純物
導入領域の破壊耐圧を従来よりも高くできる。

【図面の簡単な説明】

【図１】図１(a) は、第１の従来のＴＦＴの平面図。図
１(b) は図１(a) のＩ−Ｉ線断面図である。

【図２】図２は、ＴＦＴのゲート電圧・ドレイン電流特
性曲線である・

【図３】図３は、第２の従来のＴＦＴの平面図である。

【図４】図４(a),(b) は、本発明の実施形態に係る第１
のＴＦＴの構成を示す平面図である。

【図５】図５(a) 〜(d) は、図４(b) に示す第１のＴＦ
Ｔの製造工程を示す断面図（その１）である。

【図６】図６(a) 〜(d) は、図４(b) に示す第１のＴＦ
Ｔの製造工程を示す断面図（その２）である。

【図７】図７は、バッファ回路図である。

【図８】図８は、本発明の実施形態に係る第１のＴＦＴ
を用いて構成されたバッファ回路を示す平面図である。

【図９】図９(a) 〜(c) は、本発明の実施形態に係る第
２のＴＦＴの構成を示す平面図と断面図である。

【図１０】図１０(a),(b) は、本発明の実施形態に係る
第３のＴＦＴの構成を示す平面図である。

【符号の説明】

１…基板、２…下地膜、３…ポリシリコン膜、４…ゲー
ト絶縁膜、５…ゲート電極、６…第１の不純物導入領
域、７…第２の不純物導入領域、８…層間絶縁膜、８ａ
〜８ｃ…ホール、９…ドレイン電極（第１の電極）、１
０…ゲート引出配線、１１…ソース電極（第２の電
極）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者平野琢也神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者張宏勇神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 2H092 JA38 JA42 JA46 MA27 NA21 4M104 AA09 BB02 BB30 CC01 CC05 FF11 FF13 GG09 HH20 5C094 AA31 BA03 BA43 CA19 DA15 EA04 EA07 EB05 5F110 AA30 BB02 CC02 DD02 DD03 DD13 DD14 DD17 EE03 EE24 EE38 EE44 FF02 FF30 GG02 GG13 GG25 GG28 GG29 GG45 HJ01 HJ04 HJ13 HJ23 HL03 HL04 HL12 HL23 HM04 HM12 HM15 HM17 HM19 NN02 NN24 NN35 PP03 PP35 QQ11

Claims

【特許請求の範囲】

【請求項１】半導体膜と、前記半導体膜上にゲート絶縁膜を介して形成され、且つ
平面形状が環状のゲート電極と、前記半導体膜内であって前記ゲート電極に囲まれた領域
に不純物が導入されて形成された第１の導電領域と、前記第１の導電領域に接続される第１の電極と、前記半導体膜内であって前記ゲート電極の周囲に不純物
が導入されて形成された第２の導電領域と、前記第２の導電領域に接続され且つ前記ゲート電極の側
方で略Ｃ字状、略Ｌ字状又は環状の平面形状を有する第
２の電極とを有することを特徴とする薄膜トランジス
タ。
【請求項２】前記半導体膜と前記ゲート電極を覆う絶縁
膜と、前記絶縁膜に形成されて前記第１の電極を通して前記第
１の導電領域に接続するための第１のホールと、前記絶縁膜に形成されて前記第２の電極を通して前記第
２の導電領域に接続するための第２のホールとを有する
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】前記絶縁膜上に形成され、且つ前記絶縁膜
に形成された第３のホールを通して前記ゲート電極に接
続されるゲート引出配線をさらに有することを特徴とす
る請求項２に記載の薄膜トランジスタ。
【請求項４】前記ゲート電極は、前記半導体膜上に絶縁
膜を介して形成されたゲート引出配線に接続されている
ことを特徴とする請求項１又は請求項２に記載の薄膜ト
ランジスタ。
【請求項５】前記第１の電極は、前記絶縁膜を介して前
記ゲート引出配線の上に引き出されていることを特徴と
する請求項４に記載の薄膜トランジスタ。
【請求項６】前記ゲート電極は、矩形又は円形の周縁に
沿った形状を有していることを特徴とする請求項１乃至
請求項５のいずれかに記載の薄膜トランジスタ。