JP7460313B2 - 半導体装置 - Google Patents
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Description
置を具備する電子機器に関する。
全般を指す。例えば、パワーデバイス、当該パワーデバイスを有する表示装置及び集積回
路等は半導体装置に含まれる。
パワーデバイスが広く流通している。シリコンを用いたパワーデバイスはバンドギャップ
が小さいため、高温での動作範囲に限界がある。このため、近年ではバンドギャップが広
いSiCやGaNを用いたパワーデバイスの開発がされている(例えば特許文献1を参照
)。
る。HFETは、SiC基板上に、緩衝層であるAlN層、GaN層、AlGaN層が積
層され、AlGaN層上にソース電極、ゲート電極、及びドレイン電極が設けられた構造
を有する。また、GaN層及びAlGaN層のバンドギャップの違いにより、GaN層及
びAlGaN層の界面に高濃度の二次元電子ガス層が形成される。二次元電子ガス層の伝
導帯はフェルミ準位よりエネルギー準位が低くなるため、HFETでは二次元電子ガス層
がチャネルとなり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオ
ン状態となり、駆動回路や保護回路が複雑になるため問題となっている。パワーデバイス
をノーマリーオフ化させるために単純に電子濃度を減少させると、今度は素子の抵抗が増
加するため、ノーマリーオフ化と低抵抗化の両立は非常に困難である。またデバイス構造
を工夫してノーマリーオフ化を実現しようとする試みもなされているが、デバイスの構造
が複雑化して製造コストが増大するといった問題がある。
できる半導体装置を提供することを課題とする。
、パワー素子のゲートに第1の電圧を印加するためのスイッチング用の電界効果トランジ
スタと、パワー素子のゲートに第1の電圧より低い電圧を印加するためのスイッチング用
の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ
電流が小さい半導体装置である。また、上記スイッチング用の電界効果トランジスタは、
チャネル領域がi型化または実質的にi型化された酸化物半導体層で形成される半導体装
置である。スイッチング用の電界効果トランジスタにより、パワー素子のゲートに高電位
または低電位を印加して、パワー素子のオン状態及びオフ状態を得る。
化物半導体層で形成されるパワーMOSFETと、パワーMOSFETの第1のゲート及
び第2のゲートに正電圧を印加するためのスイッチング用の電界効果トランジスタと、パ
ワーMOSFETの第1のゲート及び第2のゲートに負電圧を印加するためのスイッチン
グ用の電界効果トランジスタとを有し、パワーMOSFETの第1のゲート及び第2のゲ
ートのノードはスイッチング用の電界効果トランジスタに接続し、上記スイッチング用の
電界効果トランジスタのチャネル領域がi型化または実質的にi型化された酸化物半導体
層で形成される半導体装置である。スイッチング用の電界効果トランジスタにより、パワ
ーMOSFETの第1のゲート及び第2のゲートに高電位または低電位を印加して、パワ
ーMOSFETのオン状態及びオフ状態を得る。
の電界効果トランジスタに接続する第2の電界効果トランジスタと、第2の電界効果トラ
ンジスタに接続し、且つ低電圧発生源に接続する第3の電界効果トランジスタと、第2の
電界効果トランジスタ及び第3の電界効果トランジスタに接続する容量素子と、第1の電
界効果トランジスタ及び第2の電界効果トランジスタに接続するパワーMOSFETとを
有し、パワーMOSFETは、第1のゲート及び第2のゲートと、第1のゲートに接する
第1の絶縁層と、第2のゲートに接する第2の絶縁層と、第1の絶縁層及び第2の絶縁層
の間に形成される酸化物半導体層と、酸化物半導体層に接するソース領域及びドレイン領
域として機能する第1の端子及び第2の端子を有し、第1のゲート及び第2のゲートのノ
ードは、第1の電界効果トランジスタ及び第2の電界効果トランジスタに接続し、第1の
電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化さ
れた酸化物半導体層で形成され、パワーMOSFETの前記酸化物半導体層は、n型であ
る半導体装置である。
020cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下で
ある。
トランジスタの酸化物半導体層のキャリア濃度は5×1014cm-3未満である。
一方と重畳し、他方と重畳しなくともよい。
デバイス及びそれを有する半導体装置を提供することができる。
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続され
ている場合とを含むものとする。ここで、A、Bは、対象物(例えば、装置、素子、回路
、配線、電極、端子、導電層、層、など)であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
本実施の形態では、パワーデバイスである半導体装置の回路構成およびその動作について
説明する。
0は、電界効果トランジスタ102(第1のトランジスタともいう。)、電界効果トラン
ジスタ103(第2のトランジスタともいう。)、電界効果トランジスタ104(第3の
トランジスタともいう。)、容量素子105、過電圧検出回路106、リフレッシュ制御
回路107、高電圧発生源108、及び低電圧発生源109を有する。
た高電圧または低電圧発生源109で発生させた低電圧に切り替えると共に、入力端子I
N及び出力端子OUTの間に過電圧が印加された際に、パワー素子110を流れる電流量
を制御する。
が高電圧発生源108に接続され、第2の端子がパワー素子110に接続される。電界効
果トランジスタ102は、第2の端子に接続されたパワー素子110への高電位の印加を
制御する。
が容量素子105及び電界効果トランジスタ104の第2の端子に接続され、第2の端子
がパワー素子110に接続される。
電位を、第2の端子に接続されたパワー素子110に印加することを制御する。
スとドレインとの間、すなわち第1の端子と第2の端子との間に流れる電流をいう。
の端子が低電圧発生源109に接続され、第2の端子が容量素子105及び電界効果トラ
ンジスタ103の第1の端子に接続される。電界効果トランジスタ104は、第2の端子
に接続された容量素子105の低電位の充電を制御する。
または実質的にi型化された酸化物半導体層で形成される。i型化または実質的にi型化
された酸化物半導体層は、キャリア密度が5×1014cm-3未満、好ましくは1×1
012cm-3未満、より好ましくは1×1011cm-3以下である。また、ドナーと
して寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が1×1016cm-3
以下が好ましい。なお、キャリア密度は、ホール効果測定により得られる。また、より低
濃度のキャリア密度の測定は、CV測定(Capacitance-Voltage-M
easurement)の測定結果により得られる。また、酸化物半導体層中の水素濃度
測定は、二次イオン質量分析法(SIMS:Secondary Ion Mass S
pectrometry)により得られる。
ジスタ102は、オフ電流が1×10-16A/μm以下、さらには1×10-19A/
μm以下と小さくすることができる。i型化または実質的にi型化された酸化物半導体は
、バンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直
接再結合及び間接再結合が生じにくい。このため、ゲート電極に負の電位が印加された状
態(オフ状態)では、少数キャリアであるホールは実質的にゼロであるため、直接再結合
及び間接再結合が生じにくく、電流は限りなく小さくなる。この結果、電界効果トランジ
スタの非導通(オフ、OFFともいう。)状態において、酸化物半導体層は絶縁体とみな
せて回路設計を行うことができる。一方で、i型化または実質的にi型化された酸化物半
導体層は、電界効果トランジスタの導通状態においては、非晶質シリコンで形成される半
導体層よりも高い電流供給能力を見込むことができる。このため、電界効果トランジスタ
102乃至電界効果トランジスタ104は、エンハンスメント型であり、オフ状態では極
めてリーク電流の小さくノーマリーオフ状態となり、優れたスイッチング特性を有する。
)により、パワー素子110に印加する低電位を保持するための素子である。容量素子1
05としては、絶縁層を導電体で挟持する構造により形成すればよい。
果トランジスタ102及び電界効果トランジスタ103の導通または非導通を制御するた
めの回路である。具体的には、入力端子IN及び出力端子OUTの間に過電圧が印加され
た際に、電界効果トランジスタ102を導通、電界効果トランジスタ103を非導通とし
、高電圧発生源108からパワー素子110への高電位の印加を制御する。また、入力端
子IN及び出力端子OUTの間に過電圧が印加されない際には、電界効果トランジスタ1
02を非導通、電界効果トランジスタ103を導通とし、パワー素子110への低電圧発
生源109から容量素子105に充電された低電位の印加を制御する。
電を制御するために、電界効果トランジスタ104の導通または非導通を制御する回路で
ある。具体的には、低電圧発生源109から容量素子105への充電により保持される低
電位がパワー素子110へ放電する前に、間欠的に電界効果トランジスタ104を導通と
し、低電位の充電をするための回路である。
る。パワー素子110としては、Si、SiC、GaN、酸化物半導体を用いた、バイポ
ーラトランジスタ、電界効果トランジスタ(FET(Field-Effect Tra
nsistor))、ゲートターンオフサイリスタ、絶縁ゲートバイポーラトランジスタ
(IGBT)等を適宜用いることができる。また、電界効果トランジスタにおいては、パ
ワーMOSFET(Metal Oxide Semiconductor FET)、
HFET、JFET(ジャンクション接合型電界効果トランジスタ)等を適宜用いること
ができる。3端子のパワー素子121の等価回路を図2(A)に示す。パワー素子121
のゲートが電界効果トランジスタ102及び電界効果トランジスタ103に接続する。ま
た、パワー素子121のソース端子及びドレイン端子の一方を第1の端子とし、ソース端
子及びドレイン端子の他方を第2の端子とすると、第1の端子が入力端子INに接続し、
第2の端子が出力端子OUTに接続する。
に、4端子のパワーMOSFET101を用いて説明する。
トという)と、第2のゲート端子(第2のゲートという)と、ドレイン端子(ドレインと
もいう)と、ソース端子(ソースともいう)と有する。パワーMOSFET101は、チ
ャネル領域の上下に、第1のゲート及び第2のゲートが配置され、第1のゲート及び第2
のゲートに、パワーMOSFET101のスイッチングを制御する信号が供給される。
OSFET101の回路記号を図2(C)に示す。図2(C)に示すように、パワーMO
SFET101は、第1のゲート201と、第2のゲート206と、第1の端子204A
と、第2の端子204Bとを有する。パワーMOSFET101は、第1のゲート201
及び第2のゲート206に高電圧発生源108または低電圧発生源109から出力される
信号(図2(C)に示す信号G)が入力される。高電圧発生源108または低電圧発生源
109から出力される信号より、パワーMOSFET101の第1の端子204A及び第
2の端子204Bの間における導通または非導通といったスイッチングが制御される。
よい。n型である酸化物半導体層は、キャリア密度が1×1016cm-3以上1×10
20cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下であ
る。また、酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素
濃度が1×1016cm-3以上1×1020cm-3であることが好ましい。
チャネル領域にi型である酸化物半導体層を有するパワーMOSFETと比較してオン抵
抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、n型で
ある酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電
圧を印加しない状態であっても電流が流れるノーマリーオンである。本実施の形態に示す
パワーMOSFETは、第1のゲート201と共に、第2のゲート206を有し、第1の
ゲート201及び第2のゲート206に負の電圧を印加することでオフさせることが可能
である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMOSFET
をオフさせることができる。一方、第1のゲート201及び第2のゲート206に正の電
圧を印加することでオンさせることが可能である。また、パワーMOSFET101は第
1のゲート201及び第2のゲート206を有するため、シングルゲートのパワーMOS
FETと比較して、チャネル領域の厚さを厚くすることでしきい値電圧がより負になり、
オン電流を大きくすることが可能である。
及び図4での説明において、点線矢印は、パワーMOSFET101及び各電界効果トラ
ンジスタの導通または非導通による信号の流れをわかりやすくするために可視化して示し
たものである。また、半導体装置を構成するパワーMOSFET101のチャネル領域に
はn型となる酸化物半導体層を用いており、高電圧発生源108からの高電位により導通
、低電圧発生源109からの低電位により非導通、となるものである。なお、図2(A)
に示す半導体装置の動作は、図3及び図4に示す等価回路において、パワーMOSFET
101をパワー素子121に置換えればよい。
電圧検出回路106の制御により、電界効果トランジスタ102を導通、電界効果トラン
ジスタ103を非導通とし、リフレッシュ制御回路107の制御により電界効果トランジ
スタ104を非導通とさせる。電界効果トランジスタ102を導通とさせることにより、
高電圧発生源108から高電位がパワーMOSFET101の第1のゲート及び第2のゲ
ートに印加され、パワーMOSFET101が導通する。
。過電圧検出回路106の制御により、電界効果トランジスタ102を非導通、電界効果
トランジスタ103を導通とし、リフレッシュ制御回路107の制御により、電界効果ト
ランジスタ104を非導通とさせる。図3(B)に示すように、電界効果トランジスタ1
03を導通とさせることにより、低電圧発生源109から容量素子105に充電された低
電位がパワーMOSFET101の第1のゲート及び第2のゲートに印加され、パワーM
OSFET101が非導通となる。
明する。過電圧検出回路106の制御により、電界効果トランジスタ102を非導通、電
界効果トランジスタ103を導通とし、リフレッシュ制御回路107の制御により、電界
効果トランジスタ104を導通とし、低電圧発生源109から容量素子105への低電位
の充電を行う。
07の制御により、一定の周期で行われる。具体的には、低電圧発生源109からの充電
により容量素子105でパワーMOSFET101を非導通とさせる低電位を保持してい
る間、半導体装置は図3(B)の状態を保持する。そして、間欠的に図3(C)の状態と
して、電界効果トランジスタ104を導通とし、低電位を容量素子105に充電する。例
えば、図3(C)の動作は、1分に1回の割合で、充電に十分な時間をかけて行えばよい
。
、図3(C)の状態とを繰り返すものの、図3(B)の状態を保持する期間が長くなる。
した図3(B)の状態におけるパワーMOSFET101の第1のゲート及び第2のゲー
トに接続されたノード、電界効果トランジスタ103、並びに容量素子105の一方の端
子を実線で表して示し、それ以外の接続を破線で示したものである。
、パワーMOSFET101の第1のゲート及び第2のゲートに接続されたノードは、電
気的に浮遊状態(フローティング状態)となる。上述したように電界効果トランジスタ1
02及び電界効果トランジスタ104は、チャネル領域をi型化または実質的にi型化さ
れた酸化物半導体層で構成しているため、オフ電流が極めて小さい。このため、パワーM
OSFET101の第1のゲート及び第2のゲートに接続されたノードは、低電圧発生源
109から容量素子105に充電された低電位を長期間保持することができる。恒常的に
容量素子に低電位を印加せず、間欠的に容量素子に低電位を印加すればよい。また、パワ
ーMOSFET101の第1のゲート及び第2のゲートに低電位が印加されるとパワーM
OSFET101はオフ状態となる。このため、本実施の形態の半導体装置は、消費電力
の増加を招くことなく、パワーMOSFET101のオフの状態を実現することができる
。
及び第2のゲートに接続されたノードの電位の保持特性を高めるために、図4(B)に示
すように別途、第1のゲート及び第2のゲートに接続されたノードに容量素子401を設
ける構成としてもよい。なお、図2(A)及び図2(B)に示す半導体装置においては、
パワーMOSFET101、パワー素子121のゲートに容量素子401を設ける構成と
してもよい。
対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。
本実施の形態では、実施の形態1に示すパワーMOSFET101の構造及び作製方法に
ついて、図5乃至図7を用いて説明する。
、図5(B)にパワーMOSFET101の上面図を示す。図5(B)のA-Bの断面図
が図5(A)に相当する。
ト201が設けられ、第1のゲート201上にゲート絶縁層202が設けられ、ゲート絶
縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層203上を
一部覆って導電層でなる第1の端子204A及び第2の端子204Bが設けられ、酸化物
半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層205が
設けられ、絶縁層205上に、第1の端子204A及び第2の端子204Bそれぞれの一
部に重畳する導電層でなる第2のゲート206が設けられるように形成される。
要となる。基板200としてガラス基板を用いる場合、歪み点が730℃以上のものを用
いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホ
ウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、B2
O3よりBaOを多く含むガラス基板を用いることが好ましい。
縁体でなる基板を用いることができる。他にも、結晶化ガラスなどを用いることができる
。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表
面に絶縁層を形成したものを用いることもできる。
率の高い絶縁層を形成することで、耐熱性の高いパワーMOSFET101を作製するこ
とができる。熱伝導率の高い絶縁層としては、窒化アルミウム層、窒化酸化アルミニウム
層、窒化シリコン層等がある。
ングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述し
た金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マ
グネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素
を用いてもよい。また、第1のゲート201は、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタ
ン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層
上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する
二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタ
ン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タング
ステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複
数組み合わせた合金層、もしくは窒化物層を用いてもよい。
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
化シリコン層、または酸化アルミニウム層を単層でまたは積層して形成することができる
。ゲート絶縁層202は、酸化物半導体層203と接する部分が酸素を含むことが好まし
く、特に好ましくは酸化シリコン層により形成する。酸化シリコン層を用いることで、酸
化物半導体層203に酸素を供給することができ、特性を良好にすることができる。
たハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネ
ート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh-k材
料を用いることでゲートリーク電流を低減できる。さらには、high-k材料と、酸化
シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化ア
ルミニウム層のいずれか一以上との積層構造とすることができる。ゲート絶縁層202の
厚さは100nm以上300nmとすることができる。
O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-
Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-
O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化
物や、二元系金属酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化
物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属
酸化物、In-Mg-O系金属酸化物などを用いることができる。ここでは、n元系金属
酸化物はn種類の金属酸化物で構成される。なお、酸化物半導体層には、不純物として、
主成分とする金属酸化物以外の元素が1%、好ましくは0.1%入ってもよい。
Z(Y=0.5~5)で表現される金属酸化物を用いてもよい。ここで、Mは、ガリウム
(Ga)やアルミニウム(Al)やボロン(B)などの13族元素から選択される一また
は複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり、Mの含
有量がゼロ(即ち、x=0)の場合を含む。一方、In及びZnの含有量はゼロではない
。すなわち、上述の表記には、In-Ga-Zn-O系金属酸化物やIn-Zn-O系金
属酸化物半導体などが含まれる。
2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
晶構造の酸化物半導体を適宜用いることができる。また、表面に垂直な方向にc軸がほぼ
平行な結晶を有する酸化物半導体を用いることができる。
20cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下であ
る。酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素濃度が
1×1016cm-3以上1×1020cm-3であることが好ましい。
電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーMOSFET101を
オフ状態とすることが可能な厚さとする。キャリア密度が1×1016cm-3以上1×
1020cm-3以下、誘電率が15、バンドギャップが3.15、伝導帯の実効状態密
度がNc=2.8×1019cm-3、価電子帯の実効状態密度がNv=1.04×10
19cm-3であり、酸化物半導体層の一方の面側にゲートがある場合、最大空乏層幅は
7nm以上677nm以下である。図5(A)に示すパワーMOSFETは第1のゲート
201及び第2のゲート206を有するため、n型である酸化物半導体層203の厚さを
14nm以上1354nm以下とすることができる。また、キャリア密度が1×1017
cm-3以上1×1020cm-3以下の場合、最大空乏層幅は7nm以上218nm以
下である。この場合は、n型である酸化物半導体層203の厚さを14nm以上436n
m以下とすることができる。
チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とす
る合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる
。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数か
ら選択された金属元素を用いてもよい。また、第1の端子204A及び第2の端子204
Bは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミ
ニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上
にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、
窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上に
アルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また
、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、
スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層
を用いてもよい。
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸
化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用
することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造と
することもできる。
するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。しか
しながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型で
あり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態である
。本実施の形態に示すパワーMOSFETは、第1のゲート201と共に、第2のゲート
206を有し、第1のゲート201及び第2のゲート206に負の電圧を印加することで
オフさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であ
るパワーMOSFETのオフ状態を実現させることができる。一方、第1のゲート201
及び第2のゲート206に正の電圧を印加することでオンさせることが可能である。また
、パワーMOSFET101は第1のゲート201及び第2のゲート206を有するため
、シングルゲートのパワーMOSFETと比較して、チャネル領域の厚さを厚くすること
が可能であり、大電流を流すことが可能である。
ランジスタのチャネル幅Wを大きくするように設計することができる。このため、大電流
を流すことが可能なパワーデバイスを作製することができる。
パワーMOSFET101Aは、第2のゲート206Aが第1の端子204A及び第2の
端子204Bの一方と重畳し、他方と重畳しないことを特徴とする。
ート201が設けられ、第1のゲート201上にゲート絶縁層202が設けられ、ゲート
絶縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層203上
を一部覆って導電層でなる第1の端子204A、第2の端子204Bが設けられ、酸化物
半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層205が
設けられるように形成される。また、絶縁層205上に、第1の端子204A及び第2の
端子204B一方に重畳し、他方に重畳しない、導電層でなる第2のゲート206Aが設
けられるように形成される。即ち、酸化物半導体層203が、第2のゲート206Aと、
第1の端子204Aと、第2の端子204Bと重畳しない領域208が形成される。
いて形成することができる。
ート201Aが設けられ、第1のゲート201A上にゲート絶縁層202が設けられ、ゲ
ート絶縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層20
3上を一部覆って導電層でなる第1の端子204A、第2の端子204Bが設けられ、酸
化物半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層20
5が設けられるように形成される。また、絶縁層205上に、第1の端子204A及び第
2の端子204B一方に重畳し、他方に重畳しない、導電層でなる第2のゲート206A
が設けられるように形成される。即ち、酸化物半導体層203が、第1のゲート201A
と、第2のゲート206Aと、第1の端子204Aと、第2の端子204Bと重畳しない
オフセット領域209が形成される。
いて形成することができる。
酸化物半導体層203をチャネル領域に有するため、オン抵抗を低減することが可能であ
り、大電流を流すことが可能である。しかしながら、n型である酸化物半導体層をチャネ
ル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であって
も電流が流れるノーマリーオン状態である。本実施の形態に示すパワーMOSFETは、
第1のゲート201または201Aと共に、第2のゲート206Aを有し、第1のゲート
201または201A及び第2のゲート206Aに負の電圧を印加することでオフさせる
ことが可能であり、第1のゲート201または201A及び第2のゲート206Aに正の
電圧を印加することでオンさせることが可能である。このため、オン抵抗が低く、大電流
を流すことが可能であるパワーMOSFETのオフ状態を実現させることができる。また
、第1のゲート201または201A及び第2のゲート206Aを有するため、シングル
ゲートのパワーMOSFETと比較して、チャネル領域の厚さを厚くすることが可能であ
り、大電流を流すことが可能である。更に、図6(B)に示すパワーMOSFET101
Bおいては、n型である酸化物半導体において、第1のゲート201A、第2のゲート2
06A、第1の端子204A、及び第2の端子204Bに覆われないオフセット領域20
9を有するため、図5(A)に示すパワーMOSFET101と比較して、ドレイン耐圧
を高めることが可能であり、第1の端子204Aまたは第2の端子204Bに高い電圧を
印加することができる。
る。
のゲート201上に、ゲート絶縁層202を形成する。
削減することができる。または、スパッタリング法、CVD法、蒸着法等により導電層を
形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして導電層をエ
ッチングして、第1のゲート201を形成することができる。なお、第1のゲート201
は端部がテーパー形状であると、のちに形成する絶縁層、半導体層、及び導電層の被覆率
を高めることができるため好ましい。また、基板200と第1のゲート201の間に、熱
伝導率の高い絶縁層を、スパッタリング法、CVD法、塗布法、印刷法等により形成する
ことが好ましい。
ことができる。または、μ波(例えば、周波数2.45GHz)を用いた高密度プラズマ
CVDにより、緻密で絶縁耐圧の高い高品質なゲート絶縁層202を形成できる。酸化物
半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性
を良好とすることができる。また、高密度プラズマCVDにより得られたゲート絶縁層2
02は、一定の厚さで形成できるため、段差被覆性に優れている。また、高密度プラズマ
CVDにより得られるゲート絶縁層202は、厚さを精密に制御することができる。
3を形成する。n型である酸化物半導体層203は、印刷法、インクジェット法等を用い
て作製することで、工程数を削減することができる。または、ゲート絶縁層202上に、
スパッタリング法、CVD法、塗布法、パルスレーザー蒸着法等によりn型である酸化物
半導体層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして
上記酸化物半導体層をエッチングして、島状のn型である酸化物半導体層203を形成す
ることができる。
及び酸素濃度、成膜する材料及びその組成などに依存する。酸化物半導体層の水素濃度を
高くする、または、酸化物半導体層の酸素濃度を低くし酸素欠損を含ませることで、ドナ
ーとして寄与する水素または酸素欠損を酸化物半導体層に含有させることが可能であるた
め、n型である酸化物半導体層を形成することができる。
、または単結晶構造の酸化物半導体層としてもよい。また、表面に垂直な方向にc軸がほ
ぼ平行な結晶を有する結晶構造の酸化物半導体層としてもよい。
204A及び第2の端子204Bを形成する。第1の端子204A、及び第2の端子20
4Bは、印刷法、インクジェット法等を用いて作製することで、工程数を削減することが
できる。または、ゲート絶縁層202及び酸化物半導体層203上に、スパッタリング法
、CVD法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成し
たレジストをマスクとして上記導電層をエッチングして、第1の端子204A及び第2の
端子204Bを形成することができる。
子204A、及び第2の端子204B上に絶縁層205を形成する。絶縁層205は、ゲ
ート絶縁層202と同様に形成することができる。次に、絶縁層205上に第2のゲート
206を形成する。第2のゲート206は、第1のゲートと同様に形成することができる
。
であるパワーMOSFET101を作製することができる。なお、上記作製工程において
、第2のゲートのレイアウトを変更することで、図6(A)に示すパワーMOSFET1
01A又は図6(B)に示すパワーMOSFET101Bを作製することができる。
本実施の形態では、実施の形態1及び実施の形態2に示すパワーMOSFET101の代
わりに用いることが可能なパワーMOSFETの構造について、図8及び図9を用いて説
明する。
基板200及び酸化物半導体層213の間にゲートを有さない点が異なる。
13が設けられ、酸化物半導体層213上を一部覆って導電層でなる第1の端子204A
、第2の端子204Bが設けられ、酸化物半導体層213、第1の端子204A、及び第
2の端子204Bを覆ってゲート絶縁層212が設けられ、ゲート絶縁層212上に、第
1の端子204A及び第2の端子204Bの一方の一部に重畳する導電層でなるゲート2
11が設けられるように形成される。即ち、酸化物半導体層213が、ゲート211と、
第1の端子204Aと、第2の端子204Bと重畳しない領域208が形成される。
導体層213の間に熱伝導率の高い絶縁層を形成することで、耐熱性の高いパワーMOS
FET111Aを作製することができる。また、第1の端子204A、及び第2の端子2
04Bを、基板200及び酸化物半導体層213の間に設けてもよい。また、図5(A)
と同様に、領域208を有さず、第1の端子204A及び第2の端子204Bそれぞれの
一部に重畳する導電層でなるゲート211が設けられてもよい。
子204Aが設けられ、導電層でなる第1の端子204Aを覆ってn型である酸化物半導
体層213が設けられ、酸化物半導体層213上を一部覆って導電層でなる第2の端子2
04Bが設けられ、酸化物半導体層213及び第2の端子204Bを覆ってゲート絶縁層
212が設けられ、ゲート絶縁層212上に、導電層でなるゲート211と、第1の端子
204Aに接続する配線214と、第2の端子204Bに接続する配線215とが設けら
れるように形成される。
)のA-Bの断面図が図9(A)に相当する。図9(B)に示すように、第2の端子20
4B、及び第2の端子204Bに接続する配線215の周囲にゲート211が配置される
。また、ゲート211の周囲に、第1の端子204A、及び第1の端子204Aに接続す
る配線214が配置される。
第1の端子204A及び第2の端子204Bと重畳しない領域を含む領域に設けられる。
また、ゲート211の一部(端部)は、第1の端子204A及び第2の端子204Bの一
方または両方と重畳してもよい。
子204A及び酸化物半導体層213の間に熱伝導率の高い絶縁層を形成することで、耐
熱性の高いパワーMOSFET111Bを作製することができる。
と同様の材料を用いて形成することができる。なお、図8に示すパワーMOSFET11
1A及び図9に示すパワーMOSFET111Bは、ゲート211が酸化物半導体層21
3の一方の面側にしか形成されない。このため、酸化物半導体層213の厚さは、ゲート
211に負の電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーMOSF
ET111Bをオフ状態とすることが可能な厚さとするが、本実施の形態ではゲートの数
が実施の形態2に示すパワーMOSFET101の半分のため、キャリア密度が1×10
16cm-3以上1×1020cm-3以下の場合、最大空乏層幅は7nm以上677n
m以下である。このため、n型である酸化物半導体層213の厚さを7nm以上677n
m以下とすることができる。また、キャリア密度が1×1017cm-3以上1×102
0cm-3以下の場合、最大空乏層幅は7nm以上218nm以下である。この場合は、
n型である酸化物半導体層213の厚さを7nm以上218nm以下とすることができる
。
あわせて、実施の形態2に示すパワーMOSFETの作製方法を適宜用いることができる
。
有するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。し
かしながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型
であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態であ
る。本実施の形態に示すパワーMOSFETは、ゲート211に負の電圧を印加すること
でオフさせることが可能であり、ゲート211に正の電圧を印加することでオンさせるこ
とが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMO
SFETのオフ状態を実現させることができる。
本実施の形態では、実施の形態1に示す電界効果トランジスタ102乃至電界効果トラン
ジスタ104の構造及び作製方法について、図10及び図11を用いて説明する。電界効
果トランジスタ102乃至電界効果トランジスタ104は、同じ構造でよいため、ここで
は代表例として電界効果トランジスタ102を用いて説明する。
が設けられ、ゲート251上にゲート絶縁層252が設けられ、ゲート絶縁層252上に
i型化または実質的にi型化された酸化物半導体層253が設けられ、酸化物半導体層2
53上を一部覆って導電層でなる第1の端子254A及び第2の端子254Bが設けられ
、酸化物半導体層253、第1の端子254A、及び第2の端子254Bを覆って絶縁層
255が設けられるように形成される。
できる。
ことができる。ゲート絶縁層252の厚さは、50nm以上500nm以下とすることが
できる。ゲート絶縁層252の厚さを厚くすることで、ゲートリーク電流を低減すること
ができる。
用いることができる。また、非晶質構造、多結晶構造、または単結晶構造の酸化物半導体
を適宜用いることができる。また、表面に垂直な方向にc軸がほぼ平行な結晶を有する結
晶構造の酸化物半導体を用いることができる。但し、酸化物半導体層253はi型化また
は実質的にi型化されているため、キャリア密度が5×1014cm-3未満、好ましく
は1×1012cm-3未満、より好ましくは1×1011cm-3以下である。また、
ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が1×1016
cm-3以下が好ましい。
ことでi型化または実質的にi型化された酸化物半導体層をチャネル領域に用いた電界効
果トランジスタ102は、オフ電流が1×10-16A以下とすることができる。つまり
、電界効果トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路
設計を行うことができる。一方で、酸化物半導体層253は、電界効果トランジスタの導
通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込
むことができる。このため電界効果トランジスタ102は、エンハンスメント型であり、
オフ状態では極めてリーク電流の小さいノーマリーオフ状態となり、優れたスイッチング
特性を有する。
及び第2の端子204Bに示す材料を適宜用いることができる。
酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層がある。なお、絶縁層
205を酸化絶縁層及び窒化絶縁層の積層構造としてもよい。窒化絶縁層の代表例として
は、窒化シリコン層、窒化酸化シリコン層、または窒化アルミニウム層がある。絶縁層2
55において、酸化物半導体層253と接する領域を酸化絶縁層で形成することで、酸化
物半導体層の酸素欠損を低減し、化学量論比を満たすことができる。
されない。例えば、ゲートが2個以上のマルチゲート構造を適用することができる。また
、チャネル領域の上下にゲート電極が配置されている構造とすることができる。なお、チ
ャネル領域の上下にゲートが配置される構成にすることにより、2つの電界効果トランジ
スタが並列に接続されたような構成とすることも可能である。
説明する。
51上に、ゲート絶縁層252を形成する。
できる。また、ゲート絶縁層252は、実施の形態2に示すゲート絶縁層202の作製方
法を適宜用いることができる。なお、i型化または実質的にi型化された酸化物半導体層
は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層252を、μ波を用
いた高密度プラズマCVDで形成することで、界面準位を低減して界面特性を良好とする
ことができる。
252に含まれる水素、水、水酸基、水素化物などを低減することができる。
スパッタリング法でゲート絶縁層252を形成する場合は、処理室内に残留する水素、水
、水酸基または水素化物などを除去しつつゲート絶縁層252を形成することが好ましい
。処理室内に残留する水素、水、水酸基、水素化物などを除去するためには、吸着型の真
空ポンプを用いることが好ましい。吸着型の真空ポンプの代表例は、クライオポンプ、イ
オンポンプ、チタンサブリメーションポンプである。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものを用いることができる。
9.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度
を1ppm以下、好ましくは0.1ppm以下)とすることで、ゲート絶縁層252に含
まれる水素、水、水酸基、水素化物などを低減することができる。
成する。酸化物半導体層253Aは、印刷法、インクジェット法等を用いて形成すること
ができる。または、ゲート絶縁層252上に、スパッタリング法、CVD法、塗布法、パ
ルスレーザー蒸着法等により酸化物半導体層を形成し、フォトリソグラフィ工程により形
成したレジストをマスクとして上記酸化物半導体層をエッチングして、島状の酸化物半導
体層253Aを形成することができる。
及び酸素濃度、成膜する材料及びその組成、加熱処理条件などに依存する。酸化物半導体
層の水素濃度を低くする、または、酸化物半導体層の酸素濃度を高くし酸素欠損を低減さ
せることで、酸化物半導体層は、i型または実質的にi型となる。本実施の形態では、酸
化物半導体層をi型化または実質的にi型化する処理を後に行うため、酸化物半導体層2
53Aはi型でもn型でもよい。
物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる
。また、第1の加熱処理において、結晶成長を促すことができる。
属酸化物の相対密度を80%以上、好ましくは95%以上、さらに好ましくは99.9%
以上とすることで、酸化物半導体層中の不純物濃度を低減することができ、電気特性、及
び信頼性の高いトランジスタを得ることができる。
内壁や、ターゲット表面やターゲット材料中に残存している水素、水、水酸基、水素化物
等を除去できるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純
物を低減することができる。
は形成後に、スパッタリング装置内に残存している水素、水、水酸基、水素化物などを除
去するために、吸着型の真空ポンプを用いることが好ましい。この結果、水素、水、水酸
基、水素化物などが排気されるため、酸化物半導体層に含まれる水素、水、水酸基、水素
化物などの濃度を低減できる。
素化物などの不純物を除去する。即ち、脱水化及び脱水素化の少なくとも一方を行うこと
ができる。なお、第1の加熱処理において、酸化物半導体層253Aの酸素欠損も形成さ
れる。第1の加熱処理により、水素、水、水酸基、水素化物などの不純物が除去された酸
化物半導体層を、図11(C)において、酸化物半導体層253Bと示す。
み点未満とする。加熱処理装置として、第1の加熱処理に用いる加熱処理装置は特に限ら
れず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する
装置を備えていてもよい。例えば、電気炉や、GRTA(Gas Rapid Ther
mal Anneal)装置、LRTA(Lamp Rapid Thermal An
neal)装置等のRTA(Rapid Thermal Anneal)装置を用いる
ことができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアー
クランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプ
から発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は
、高温のガスを用いて加熱処理を行う装置である。
水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処
理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N
(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物
濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が
行われた後、雰囲気を切り替えて酸素雰囲気にすることで酸化物半導体層内部に酸素を補
給でき、水素濃度が低減され、且つ酸素欠損が形成された酸化物半導体層の酸素欠損に酸
素を供給することが可能であり、i型化または実質的にi型化された酸化物半導体層を形
成することができる。
253Aは結晶化し、結晶を有する酸化物半導体層となる場合もある。例えば、結晶化率
が90%以上、または80%以上の結晶を有する酸化物半導体層となる場合もある。
層の表層部に、表面に垂直な方向にc軸がほぼ平行な結晶を有する結晶構造が形成される
酸化物半導体層となる場合もある。
行ってもよい。
℃で1時間の加熱処理を行う。
子254A及び第2の端子254Bを形成する。
及び第2の端子204Bと同様に形成することができる。
の端子254A及び第2の端子254B上に絶縁層255を形成する。絶縁層255は、
スパッタリング法、CVD法、印刷法、塗布法等により形成することができる。なお、絶
縁層255として、スパッタリング法により酸化シリコン層を形成すると、酸化シリコン
層から第1の加熱処理で発生した酸化物半導体層253Aに含まれる酸素欠損に酸素を供
給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす
構成とすることが可能である。この結果、i型化または実質的にi型化された酸化物半導
体層253を形成することができる。
℃以上400℃以下、例えば250℃以上350℃以下)を行う。第2の加熱処理は、絶
縁層255上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。当該加熱処理に
より、絶縁層255の酸化絶縁層から第1の加熱処理で発生した酸化物半導体層に含まれ
る酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し
、化学量論比を満たす構成とすることが可能である。この結果、よりi型化または実質的
にi型化された酸化物半導体層253を形成することができる。
てもよい。当該加熱処理により、電界効果トランジスタの信頼性を高めることができる。
有し、オフ電流が極めて小さく、エンハンスメント型である電界効果トランジスタ102
を作製することができる。
図12に、実施の形態1乃至実施の形態3に示すパワー素子を保護素子に用いた半導体装
置の一形態を示す。保護素子は、電源端子に過電圧が入力された際に、保護素子であるパ
ワー素子に電流を流して、保護対象回路に過電流が流れないように機能する。保護対象回
路は過電圧の印加により破壊される耐圧の低い回路を全て含む。本実施の形態では、パワ
ー素子の一例として、実施の形態1及び実施の形態2に示す4端子のパワーMOSFET
を用いて説明する。
504、及び出力端子505を有する半導体装置である。制御回路502は、入力端子5
04または出力端子505に印加された過電圧を検知して、保護素子となるパワーMOS
FET501の動作を制御するものである。
路511、インバータ512、正電源513、スイッチトランジスタ514、515、5
16、容量素子517、負電圧発生回路518、発振回路519、分周回路520、遅延
回路521、AND回路522より構成されている。正電源513は、実施の形態1に示
す高電圧発生源108に相当する。スイッチトランジスタ514、515、516はそれ
ぞれ、実施の形態1に示す電界効果トランジスタ102、103、104に相当する。容
量素子517は、実施の形態1に示す容量素子105に相当する。また、負電圧発生回路
518は実施の形態1に示す低電圧発生源109に相当する。発振回路519、分周回路
520、遅延回路521、及びAND回路522は、実施の形態1に示すリフレッシュ制
御回路107に相当する。なお、制御回路502は当該構成に限定されるものではない。
る。過電圧検出回路511は通常の電源電圧を大きく超えるような過電圧が入力端子50
4に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハ
イのパルスを出力する機能を有する。
バータ512の入力端子に接続される。インバータ512の出力端子は、スイッチトラン
ジスタ515のゲート端子に接続される。これによって、過電圧が入力されるとスイッチ
トランジスタ514がオンして、パワーMOSFET501のゲート端子は、正電源51
3に接続され、パワーMOSFET501はオンする。これによって入力端子504から
出力端子505に電流が流れ、図12に示す保護対象回路503に過電流が流れるのを防
止する。
チトランジスタ514はオフ、スイッチトランジスタ515はオンとなる。負電圧発生回
路518は、図17に示すチャージポンプ回路などで構成され、負電圧を発生させる。
電力の面から適切ではない。従って小さな電流能力で、容量素子517にチャージを蓄え
ることが、消費電力削減に有効である。従って、間欠的に負電圧発生回路518よりスイ
ッチトランジスタ516を介して容量素子517に充電を行うことで消費電力を低減する
ことができる。
、スイッチトランジスタ516のゲート端子に供給される。即ち、分周回路520の出力
端子の一方は、AND回路522の第1の入力端子に接続する。また、分周回路520の
出力端子の他方は、遅延回路521を介してAND回路522の第2の入力端子に接続す
る。このようにして、遅延回路521の遅延時間分のパルス幅を有し、周期が分周回路5
20の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイ
ッチトランジスタ516のゲート端子を制御することができる。
きるがその種類は限定しない。また、分周回路520は、フリップフロップを使用するこ
とができる。遅延回路521は、インバータを使った回路、CR遅延回路を使った回路等
が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いるこ
ともできる。
、スイッチトランジスタ515を介してパワーMOSFET501に負電圧が印加される
。パワーMOSFET501のゲート端子に負電圧が印加されている間は、パワーMOS
FET501はオフになり電流を流さない。
2とは異なり、入力端子に過電圧が印加されたときには、パワーMOSFET601がオ
フとなり保護対象回路603に過電圧がかかることを防止する。
603、入力端子604、出力端子605からなっている。制御回路602は、入力端子
604または出力端子605に印加された過電圧を検知して、保護素子となるパワーMO
SFET601を制御するものである。
ータ612、正電源613、スイッチトランジスタ614、615、616、容量素子6
17、負電圧発生回路618、発振回路619、分周回路620、遅延回路621、AN
D回路622より構成されている。正電源613は、実施の形態1に示す高電圧発生源1
08に相当する。スイッチトランジスタ614、615、616はそれぞれ、実施の形態
1に示す電界効果トランジスタ103、102、104に相当する。容量素子617は、
実施の形態1に示す容量素子105に相当する。また、負電圧発生回路618は実施の形
態1に示す低電圧発生源109に相当する。発振回路619、分周回路620、遅延回路
621、及びAND回路622は、実施の形態1に示すリフレッシュ制御回路107に相
当する。なお、制御回路602は当該構成に限定されるものではない。
る。過電圧検出回路611は通常の電源電圧を大きく超えるような過電圧が入力端子60
4に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハ
イのパルスを出力する機能を有する。
ータ612に接続される。インバータ612の出力端子は、スイッチトランジスタ614
のゲート端子に接続される。これによって、入力端子604に過電圧が入力されると、ス
イッチトランジスタ615がオンして、パワーMOSFET601のゲート端子は、負電
圧発生回路618に接続され、オフする。これによって入力端子604及び保護対象回路
603は分断され、保護対象回路603に過電流が流れるのを防止する。負電圧発生回路
618は、図17に示すチャージポンプ回路などで構成され、負電圧を発生させる。
チトランジスタ615はオフ、スイッチトランジスタ614はオンとなり、パワーMOS
FET601のゲート端子は容量素子617に接続される。容量素子617には後述する
ように正電源から正電圧が保持されているため、パワーMOSFET601はオンする。
電力の面から適切ではない。従って、小さな電流能力で、容量素子617にチャージを蓄
えることが、消費電力削減に有効である。従って、間欠的に正電源613よりスイッチト
ランジスタ616を介して容量素子617に充電を行うことで消費電力を低減することが
できる。
スイッチトランジスタ616のゲート端子に供給される。即ち、分周回路620の出力端
子の一方は、AND回路622の第1の入力端子に接続する。また、分周回路620の出
力端子の他方は、遅延回路621を介してAND回路622の第2の入力端子に接続する
。このようにして遅延回路621の遅延時間分のパルス幅を有し、周期が分周回路620
の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイッチ
トランジスタ616のゲート端子を制御することができる。
きるがその種類は限定しない。また、分周回路620は、フリップフロップを使用するこ
とができる。遅延回路621は、インバータを使った回路、CR遅延回路を使った回路等
が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いたも
のでも良い。
、スイッチトランジスタ614を介して正電圧がパワーMOSFET601に印加される
。パワーMOSFET601のゲート端子に正電圧が印加されている間は、パワーMOS
FET601はオンになり、入力端子604と図14に示す保護対象回路603が接続さ
れる。
1~705をダイオード接続したダイオードチェーンと、トランジスタ707、抵抗70
6、インバータ708より構成される。ダイオードチェーンの段数をn段としたとき、ト
ランジスタのしきい値電圧をVthとすると、通常の動作電圧<nVthとなるようにn
を設定し、過電圧が印加された場合にトランジスタ701~705がオンして、ダイオー
ドチェーンに電流が流れるようにする。トランジスタ705がオンすると、トランジスタ
707もオンし、インバータ708の出力からハイが出力される。
ーマリーオンのパワーMOSFETを保護素子に用いて、過電圧の印加による半導体装置
の破壊を防止することができる。
本実施の形態では、上記実施の形態で説明したパワーデバイスの用途について説明する。
上記実施の形態で説明したパワーデバイスである半導体装置は、例えば、コンピュータ等
の画像を表示しうるディスプレイなどの電子機器のバッテリーの保護回路の他、電磁調理
器または固定電源の電力で駆動する乗物類(自転車等)等に設けるバッテリーの保護回路
として使用することができる。
応用例の一例について説明する。
1000を示している。電磁調理器1000は、コイル部1001に電流を流すことによ
って生じる電磁誘導を利用して調理器等に加熱するものである。また電磁調理器1000
は、コイル部1001に流す電流を供給するためのバッテリー1002、保護回路として
機能する半導体装置1003、及びバッテリー1002を充電するための太陽電池100
4を有する。なお図18(A)では、バッテリー1002を充電するための手段として太
陽電池1004を示したが他の手段で充電する構成でもよい。保護回路として機能する半
導体装置1003は、バッテリー1002への過電圧の印加を低減でき、保護回路の機能
が非動作時における低消費電力化を図ることができる。
1010を示している。電動自転車1010は、モーター部1011に電流を流すことに
よって動力を得るものである。また電動自転車1010は、モーター部1011に流す電
流を供給するためのバッテリー1012、及び保護回路として機能する半導体装置101
3を有する。なお図18(B)では、バッテリー1012を充電するための手段として特
に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する
半導体装置1013は、充電時におけるバッテリー1012への過電圧の印加を低減でき
、保護回路の機能が非動作時における低消費電力化を図ることができる。なお、図18(
B)ではペダルを図示したが、なくてもよい。
1020を示している。電気自動車1020は、モーター部1021に電流を流すことに
よって動力を得るものである。また電気自動車1020は、モーター部1021に流す電
流を供給するためのバッテリー1022、及び保護回路として機能する半導体装置102
3を有する。なお図18(C)では、バッテリー1022を充電するための手段として特
に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する
半導体装置1023は、充電時におけるバッテリー1022への過電圧の印加を低減でき
、保護回路の機能が非動作時における低消費電力化を図ることができる。
対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。
Claims (5)
- 酸化物半導体層と、
第1の導電層乃至第4の導電層と、を有し、
前記酸化物半導体層は、前記第1の導電層上方に位置する領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第3の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第4の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第1の導電層は、前記酸化物半導体層と電気的に接続され、
前記第2の導電層は、前記第1の導電層と接する領域を有し、
前記第3の導電層は、前記酸化物半導体層と電気的に接続され、
前記第4の導電層は、ゲート電極としての機能を有し、
前記第4の導電層は、第1の絶縁層を介して前記酸化物半導体層のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記酸化物半導体層及び前記第1の絶縁層を介して前記第1の導電層と重なる領域を有し、
前記第3の導電層は、前記第2の導電層と同層に配置され、
平面視において、前記第3の導電層は、前記第1の導電層と重なりを有さず、
平面視において、前記酸化物半導体層と前記第2の導電層とが重なる領域は、前記酸化物半導体層と前記第3の導電層とが重なる領域よりも面積が大きく、
前記酸化物半導体層のうち、平面視において前記第3の導電層と重なる領域の下面全体は、絶縁性を有する表面に接している半導体装置。 - 酸化物半導体層と、
第1の導電層乃至第4の導電層と、を有し、
前記酸化物半導体層は、前記第1の導電層上方に位置する領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第3の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第4の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第1の導電層は、前記酸化物半導体層と電気的に接続され、
前記第2の導電層は、前記第1の導電層と電気的に接続され、
前記第3の導電層は、前記酸化物半導体層と電気的に接続され、
前記第4の導電層は、ゲート電極としての機能を有し、
前記第4の導電層は、第1の絶縁層を介して前記酸化物半導体層のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記酸化物半導体層及び前記第1の絶縁層を介して前記第1の導電層と重なる領域を有し、
前記第3の導電層は、前記第2の導電層と同層に配置され、
平面視において、前記第3の導電層は、前記第1の導電層と重なりを有さず、
平面視において、前記酸化物半導体層と前記第2の導電層とが重なる領域は、前記酸化物半導体層と前記第3の導電層とが重なる領域よりも面積が大きく、
前記酸化物半導体層のうち、平面視において前記第3の導電層と重なる領域の下面全体は、絶縁性を有する表面に接している半導体装置。 - 酸化物半導体層と、
第1の導電層乃至第4の導電層と、を有し、
前記酸化物半導体層は、前記第1の導電層上方に位置する領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第3の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第4の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第1の導電層は、前記酸化物半導体層と電気的に接続され、
前記第2の導電層は、前記第1の導電層と接する領域を有し、
前記第3の導電層は、前記酸化物半導体層と電気的に接続され、
前記第4の導電層は、ゲート電極としての機能を有し、
前記第4の導電層は、前記酸化物半導体層のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記酸化物半導体層を介して前記第1の導電層と重なる領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に配置された領域を有する第1の絶縁層の上面と接する領域を有し、
前記第3の導電層は、前記第1の絶縁層の上面と接する領域を有し、
平面視において、前記第3の導電層は、前記第1の導電層と重なりを有さず、
平面視において、前記酸化物半導体層と前記第2の導電層とが重なる領域は、前記酸化物半導体層と前記第3の導電層とが重なる領域よりも面積が大きく、
前記酸化物半導体層のうち、平面視において前記第3の導電層と重なる領域の下面全体は、絶縁性を有する表面に接している半導体装置。 - 酸化物半導体層と、
第1の導電層乃至第4の導電層と、を有し、
前記酸化物半導体層は、前記第1の導電層上方に位置する領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第3の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第4の導電層は、前記酸化物半導体層上方に位置する領域を有し、
前記第1の導電層は、前記酸化物半導体層と電気的に接続され、
前記第2の導電層は、前記第1の導電層と電気的に接続され、
前記第3の導電層は、前記酸化物半導体層と電気的に接続され、
前記第4の導電層は、ゲート電極としての機能を有し、
前記第4の導電層は、前記酸化物半導体層のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記酸化物半導体層を介して前記第1の導電層と重なる領域を有し、
前記第2の導電層は、前記酸化物半導体層上方に配置された領域を有する第1の絶縁層の上面と接する領域を有し、
前記第3の導電層は、前記第1の絶縁層の上面と接する領域を有し、
平面視において、前記第3の導電層は、前記第1の導電層と重なりを有さず、
平面視において、前記酸化物半導体層と前記第2の導電層とが重なる領域は、前記酸化物半導体層と前記第3の導電層とが重なる領域よりも面積が大きく、
前記酸化物半導体層のうち、平面視において前記第3の導電層と重なる領域の下面全体は、絶縁性を有する表面に接している半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記酸化物半導体層は、In、Ga、及びZnを含む半導体装置。
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