KR101217555B1 - 접합 전계 효과 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 접합 전계 효과 박막 트랜지스터에 관한 것이다. 개시된 본 발명의 접합 전계 효과 박막 트랜지스터는, 기판 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 형성된 제1 도전형 제1 게이트 반도체 패턴과, 상기 기판 및 상기 제1 도전형 제1 게이트 반도체 패턴 상에 형성된 제2 도전형 반도체 채널층과, 상기 제2 도전형 반도체 채널층 상에 상기 제1 도전형 제1 게이트 반도체 패턴 형성 영역과 대응하는 영역의 양측으로 이격하여 형성된 소오스 및 드레인 전극을 포함할 수 있다. 상기 제1 게이트 반도체 패턴과 상기 반도체 채널층은 투명 산화막일 수 있고, 상기 제1 게이트 반도체 패턴은 SrCu2O2 및 NiO 중 어느 하나로 형성될 수 있으며, 상기 제1 게이트 반도체 패턴이 SrCu2O2로 형성된 경우 상기 반도체 채널층은 ZnO로 형성되고, 상기 제1 게이트 반도체 패턴이 NiO로 형성된 경우 상기 반도체 채널층은 IZO로 형성될 수 있다. 상기 소오스 전극과 드레인 전극 사이의 제2 도전형 반도체 채널층 부분 상에 형성된 제1 도전형 제2 게이트 반도체 패턴 및 상기 제1 도전형 제2 게이트 반도체 패턴 상에 형성된 제2 게이트 전극이 더 구비될 수 있다.

Description

접합 전계 효과 박막 트랜지스터{Junction field effect thin film transistor}
도 1은 종래 기술에 의한 박막 트랜지스터의 단면도이다.
도 2는 제1전극, IZO막 및 제2전극이 차례로 적층된 샌드위치 형 구조물의 단면도이다.
도 3은 도 2에 도시된 구조물의 전압-전류 특성을 나타내는 그래프이다.
도 4는 IZO막 상부면에 제1전극 및 제2전극을 분리시켜 형성한 플래너 형 구조물의 단면도이다.
도 5는 도 4에 도시된 구조물의 IZO막 형성 조건에 따른 비저항을 나타내는 그래프이다.
도 6은 본 발명의 제1 실시예에 의한 JFETFT의 단면도이다.
도 7은 본 발명의 제2 실시예에 의한 JFETFT의 단면도이다.
도 8 및 도 9는 본 발명에서 사용한 산화막들에 의한 pn 접합의 정류 특성을 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호설명*
100 : 기판
200a : 제1 게이트 전극
200b : 제2 게이트 전극
250a : 제1 도전형 제1 게이트 반도체 패턴
250b : 제1 도전형 제2 게이트 반도체 패턴
300 : 제2 도전형 반도체 채널층
400a : 소오스 전극
400b : 드레인 전극
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 자세하게는 접합 전계 효과 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor : 이하, TFT)는 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 및 메모리 장치 등에서 사용되는 스위칭 소자로서, 일반적으로 도 1에 도시된 바와 같은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조를 갖는다.
도 1을 참조하면, 종래의 TFT는 실리콘과 같은 소정의 기판(10) 상에 게이트 전극(20)과 게이트 절연층(25)이 순차로 형성되고, 상기 게이트 절연층(25) 상에 채널층으로서 반도체층(30)이 형성되며, 상기 반도체층(30) 상부면 양측에 소오스 전극(40a) 및 드레인 전극(40b)이 형성된 구조이다.
여기서, 게이트 절연층(25)은 주로 열공정에 의한 산화막으로 형성되고, 반 도체층(30)은 IZO(Indium Zinc Oxide)와 같은 금속 산화막으로 형성될 수 있다.
이러한 구조를 갖는 종래의 TFT에서는, 게이트 전극(20)에 문턱전압(Threshold Voltage : Vt) 이상의 전압을 인가하여 게이트 절연층(25)과 인접한 반도체층(30) 부분에 채널, 즉, 소오스 전극(40a)과 드레인 전극(40b)의 전기적 연결 통로를 만들 수 있다. 즉, 게이트 전극(20)에 인가하는 전압에 따라 채널 형성 여부가 결정되고, 이에 따라, 스위칭 동작이 이루어진다.
그러나, 전술한 종래의 TFT에서는 게이트 절연층(25)과 인접한 반도체층(30) 부분을 채널로 이용하는데, 게이트 절연층(25)과 반도체층(30)의 계면(A영역)에는 반도체층(30) 형성시 유발된 많은 결함(defect)이 존재하기 때문에, 캐리어의 이동도(mobility)가 저하되는 문제가 있다. 이하에서는, 도 2 내지 도 5를 참조하여 상기 이동도 저하 문제점에 대해 설명하도록 한다.
도 2는 제1전극(E1), IZO막(S) 및 제2전극(E2)이 차례로 적층된 샌드위치 형(sandwich type) 구조물의 단면도이고, 도 3은 도 2와 같은 구조물의 전압-전류 특성을 나타내는 그래프이다. 여기서, 상기 제1전극(E1)은 W으로 형성하고, 제2전극(E2)은 Pt로 형성하였다. 보다 상세한 조건별 비저항 값은 아래의 표 1과 같다. 여기서, 제1 IZO막은 막형성시 산소 농도[O2/(O2+Ar)]가 30%인 경우이고, 제2 IZO막은 막형성시 산소 농도[O2/(O2+Ar)]가 40%인 경우이다.
구분 IZO 면적
(㎛2)		 IZO 두께
(㎚)		 0.5V 인가시
저항(Mohm)		 -0.5V 인가시
저항(Mohm)		 평균 저항
(Mohm)		 비저항
(ohm-cm)
제1 IZO막 30×30 50 18.2 15.4 16.8 3.0×109
제2 IZO막 30×30 40 56.3 27.9 42.1 9.0×109
한편, 도 4은 IZO막(S) 상부면에 제1전극(E1) 및 제2전극(E2)을 분리시켜 형성한 플래너 형(planar type) 구조물의 단면도이고, 도 5는 도 4과 같은 구조물의 IZO막(S) 형성 조건에 따른 비저항을 나타내는 그래프이다.
표 1과 도 5을 비교하면, 샌드위치 형 구조물의 경우 IZO막(S)의 비저항이 ~109 ohm-cm 정도인 반면, 플래너 형 구조물의 경우 IZO막(S)의 비저항은 ~10-2 ohm-cm 정도로서, 플래너 형 구조물의 IZO막 저항이 샌드위치 형 구조물의 그것 보다 훨씬 작은 것을 확인할 수 있다.
이와 같은 결과는 샌드위치 형 구조물의 경우 플래너 형 구조물과 달리 제1전극(E1) 상에 형성되는 IZO막(S)의 하부면, 즉, 제1전극(E1)과 IZO막(S)의 계면이 전류 경로로 이용되는 바, 상기 제1전극(E1)과 인접한 IZO막(S) 부분의 결함으로 인해 캐리어의 이동도가 상당히 저하되었기 때문이다.
그러므로, 도 1과 같이 게이트 절연막(25)과 인접한 반도체층(30) 부분을 채널로 이용하는 종래의 TFT의 경우 동작 속도를 증가시키고 그 성능을 개선하는데 한계가 있다.
또한, 종래의 TFT에는 기본적으로 게이트 절연층(25)이 사용되기 때문에, TFT 턴-온(turn-on)을 위해서는 게이트 절연층(25)을 충전(charge)해 주어야 하므로, 동작 속도가 저하되고 소모 전력이 증가되는 문제가 있다. 아울러, 고품질의 게이트 절연층(25)을 얻기 위해서는 고온 공정이 요구되는데, 이러한 고온 공정은 소자의 물성을 열화시킬 수 있고, 선택할 수 있는 기판의 종류를 제한하는 요인이 된다. 예컨대, 고온 공정이 요구되는 종래의 TFT 형성 공정에는 플라스틱 재질의 기판을 적용하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 결함이 많은 반도체층의 계면 부분을 채널로 이용함에 따른 캐리어의 이동도 저하 문제를 개선할 수 있고, 아울러, 게이트 절연층 사용에 따른 동작 속도 저하, 소모 전력 증가 및 고온 공정의 제반 문제 등을 개선할 수 있는 접합 전계 효과 박막 트랜지스터를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 제1 도전형 제1 게이트 반도체 패턴; 상기 기판 및 상기 제1 도전형 제1 게이트 반도체 패턴 상에 형성된 제2 도전형 반도체 채널층; 및 상기 제2 도전형 반도체 채널층 상에 상기 제1 도전형 제1 게이트 반도체 패턴 형성 영역과 대응하는 영역의 양측으로 이격하여 형성된 소오스 및 드레인 전극;을 포함하는 것을 특징으로 하는 접합 전계 효과 박막 트랜지스터(Junction Field Effect TFT : 이하, JFETFT)를 제공한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 JFETFT는 상기 소오스 전극과 드레인 전극 사이의 제2 도전형 반도체 채널층 부분 상에 형성된 제1 도전형 제2 게이트 반도체 패턴; 및 상기 제1 도전형 제2 게이트 반도체 패턴 상에 형성된 제2 게이트 전극;을 더 포함할 수 있다. 이때, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 전기적으로 연결된다.
상기 기판은 실리콘, 석영, 유리 및 플라스틱으로 구성된 그룹으로부터 선택되는 어느 하나의 물질일 수 있다.
상기 제1 및 제2 게이트 전극은 금속 산화막일 수 있다.
상기 제1 도전형 제1 및 제2 게이트 반도체 패턴과 상기 제2 도전형 반도체 채널층은 투명 전도성 산화막일 수 있다.
상기 제1 도전형 제1 및 제2 게이트 반도체 패턴은 p형이고, 상기 제2 도전형 반도체 채널층은 n형일 수 있다.
상기 제1 도전형 제1 및 제2 게이트 반도체 패턴은 NiO, MgZnO, CuO 및 SrCu2O2로 구성된 그룹으로부터 선택되는 어느 하나의 물질일 수 있다.
상기 제2 도전형 반도체 채널층은 ZnO, SnO2, IZO 및 Ga-In-Zn-O로 구성된 그룹으로부터 선택되는 어느 하나의 물질일 수 있다.
상기 제1 게이트 전극과 상기 제1 도전형 제1 게이트 반도체 패턴은 오믹 콘택한다.
상기 제2 게이트 전극과 상기 제1 도전형 제2 게이트 반도체 패턴은 오믹 콘택한다.
이하에서는, 첨부된 도면을 참조하여, 본 발명의 실시예에 의한 JFETFT를 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성 을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 기술적 원리를 간략히 설명하면 다음과 같다. 본 발명에서는 종래의 MOS(Metal Oxide Semiconductor) 구조가 아닌 pn 접합(Junction) 구조를 갖는 TFT, 즉, JFETFT를 제안한다. 예컨대 본 발명에서는 채널용 반도체층으로는 n형 반도체를 사용하고, 게이트 물질로는 p형 반도체를 사용하여, 상기 두 물질의 접합영역에서 유발되는 공핍 영역(depletion region)의 크기를 조절하여 TFT를 온/오프(on/off)한다. 이 경우, 채널은 채널용 반도체층의 계면이 아닌 내부에 형성되므로, 계면을 채널로 이용하는 종래의 TFT에 비해 캐리어의 이동도가 획기적으로 개선된다.
또한, 본 발명의 JFETFT는 게이트 절연층을 필요로 하지 않기 때문에, 게이트 절연층 삽입에 따른 동작 속도 저하 및 소비 전력 증가 문제를 근본적으로 회피할 수 있고, 게이트 절연층 형성시 요구되는 고온 공정에 따르는 제반 문제들도 방지할 수 있다. 이하, 도 6 및 도 7을 참조하여, 본 발명의 JFETFT를 상세하게 설명하도록 한다.
도 6은 본 발명의 제1 실시예에 따른 JFETFT를 도시한 단면도로서, 이를 참조하면, 본 발명의 제1 실시예에 따른 JFETFT는 기판(100) 상에 형성된 게이트 전극(200)과, 상기 게이트 전극(200) 상에 형성된 제1 도전형 게이트 반도체 패턴(250)과, 상기 제1 도전형 게이트 반도체 패턴(250)을 덮도록 기판 결과물 상에 형성된 제2 도전형 반도체 채널층(300)과, 상기 제2 도전형 반도체 채널층(300) 상에 상기 제1 도전형 게이트 반도체 패턴(250) 형성 영역과 대응하는 영역의 양측으 로 이격하여 형성된 소오스 전극(400a) 및 드레인 전극(400b)을 포함한다.
여기서, 상기 기판(100)은 실리콘(Si) 기판, 석영(quartz) 기판, 유리(glass) 기판 또는 플라스틱(plastic) 기판일 수 있다.
상기 게이트 전극(200)은 IrO2, RuO2 등과 같은 귀금속 산화막(noble metal oxide) 및 고전도성 NiOx 등을 포함하는 금속 산화막일 수 있다.
상기 제1 도전형 게이트 반도체 패턴(250)은 NiO, MgZnO, CuO, SrCu2O2 및 다른 비정질의 투명 전도성 산화막(Transparent Conductive Oxide : 이하, TCO)을 포함하는 p형 반도체일 수 있다.
상기 제2 도전형 반도체 채널층(300)은 ZnO, SnO2, IZO, Ga-In-Zn-O 및 다른 비정질의 TCO를 포함하는 n형 반도체일 수 있다.
상기 게이트 전극(200)과 상기 제1 도전형 게이트 반도체 패턴(250)은 오믹 콘택(ohmic contact)한다.
아래의 표 2는 본 발명에서 사용 가능한 산화물 반도체의 여러 가지 물성을 보여준다.
종류 전자 친화력(eV) 에너지 갭(eV) 일함수(eV) 도전형
ZnO 4.20 3.30 4.25 n
SnO2 4.49 3.80 4.53 n
IZO 4.30 3.10~3.60 4.90~5.30 n
NiO 1.40 3.47 4.77 p
MgZnO - 3.00~3.40 - p
CuO 4.10 1.35 5.30 p
SrCu2O2 - 3.30 5.00 p
도 6과 같은 구조를 갖는 본 발명의 제1 실시예에 따른 JFETFT에서는, 게이트 전극(200), 소오스 전극(400a) 및 드레인 전극(400b)에 소정의 전압을 인가하면, 예컨대, 게이트 전극(200)에 음의 전압을 인가하고, 소오스 전극(400a)에 제1 크기의 양의 전압을 인가하며, 드레인 전극(400b)에는 제1 크기보다 큰 제2 크기의 양의 전압을 인가하면, 제1 도전형 게이트 반도체 패턴(250)과 제2 도전형 반도체 채널층(300)의 접합 부근에 공핍층이 형성될 수 있다. 이러한 공핍층의 크기를 조절함으로써 본 발명의 JFETFT가 온/오프(on/off)된다.
그러므로, 본 발명의 JFETFT에서는 채널이 제2 도전형 반도체 채널층(300)의 계면이 아닌 내부에 형성되고, 캐리어의 이동도가 획기적으로 개선된다.
또한, 앞서 언급한 바와 같이, 본 발명의 JFETFT에는 게이트 절연층이 사용되지 않기 때문에 게이트 절연층 삽입에 따른 동작 속도 저하 및 소비 전력 증가 문제를 근본적으로 회피할 수 있다.
부가해서, 본 발명에서는 고온 공정이 요구되는 게이트 절연층 대신에, 게이트 절연층 보다 낮은 온도에서 형성되는 금속 산화막 재질의 투명성 반도체 패턴을 사용하기 때문에 고온 공정에 따르는 제반 문제들도 방지할 수 있다. 따라서, 본 발명에서는 고온 공정에 의해 소자 특성이 열화되는 문제점이 억제된다. 그리고, 본 발명에서는 기판으로서 열에 대한 저항성이 상대적으로 낮은 플라스틱 기판도 적용할 수 있다. 그러므로, 본 발명은 플렉서블(flexible)하고 투명하며 신뢰성 높은 반도체 장치 구현에 유리하다.
한편, 도 7은 본 발명의 제2 실시예에 따른 JFETFT의 단면도로서, 이를 참조하면, 본 발명의 제2 실시예에 따른 JFETFT는 기판(100) 상에 형성된 제1 게이트 전극(200a)과, 상기 제1 게이트 전극(200a) 상에 형성된 제1 도전형 제1 게이트 반도체 패턴(250a)과, 상기 제1 도전형 제1 게이트 반도체 패턴(250)을 덮도록 기판 결과물 상에 형성된 제2 도전형 반도체 채널층(300)과, 상기 제2 도전형 반도체 채널층(300) 상에 상기 제1 도전형 제1 게이트 반도체 패턴(250a) 형성 영역과 대응하는 영역의 양측으로 이격하여 형성된 소오스 전극(400a) 및 드레인 전극(400b)과, 상기 소오스 전극(400a)과 드레인 전극(400b) 사이의 제2 도전형 반도체 채널층(300) 부분 상에 형성된 제1 도전형 제2 게이트 반도체 패턴(250b)와, 상기 제1 도전형 제2 게이트 반도체 패턴(250b) 상에 형성된 제2 게이트 전극(200b)을 포함한다. 여기서, 도시하지는 않았지만, 상기 제2 게이트 전극(200b)은 상기 제1 게이트 전극(200a)과 전기적으로 연결됨이 바람직하다. 상기 제2 게이트 전극(200b)과 제1 게이트 전극(200a)간 전기적 연결은 콘택홀 및 배선 형성 공정으로 이루어질 수 있으며, 이를 위해, 상기 제1 및 제2 게이트 전극(200a, 200b)는 다른 형태로 변형될 수도 있다.
제2 실시예에 따른 JFETFT은 제1 실시예에 따른 JFETFT에 제1 도전형 제2 게이트 반도체 패턴(250b)과 제2 게이트 전극(250b)이 추가된 구조이다. 이때, 상기 제1 도전형 제2 게이트 반도체 패턴(250b)과 제2 게이트 전극(250b)의 재질은 앞서 설명한 제1 실시예에서의 제1 도전형 제1 게이트 반도체 패턴(250)과 제1 게이트 전극(250b)의 그것과 동일하다.
상기 제2 실시예의 JFETFT에서와 같이, 게이트 반도체 패턴 및 게이트 전극의 적층 구조물을 반도체 채널층(300) 상하면에 평행하게 한 쌍 만들어주는 경우, 공핍층 두 개가 발생되고, 두 개의 공핍층에 의해 TFT의 온/오프(on/off)가 이루어진다. 그러므로, 제2 실시예에 따른 JFETFT가 제1 실시예에 따른 JFETFT 보다 우수한 온/오프(on/off) 제어력을 가질 수 있다. 다시 말해, 제2 실시예에 따른 JFETFT의 경우, 오프 누설전류(off leakage current)를 보다 확실하게 차단하여 높은 온/오프(on/off) 전류비를 얻을 수 있다.
도 8 및 도 9는 본 발명에서 사용한 산화막들에 의한 pn 접합의 정류(rectifying) 특성을 보여주는 그래프로서, 이를 통해, 본 발명에서 사용한 산화막들이 pn 다이오드(diode) 특성을 나타냄을 확인할 수 있다. 도 8은 반도체 채널층으로 IZO를 사용하고 게이트 반도체 패턴으로 NiO를 사용한 경우이고, 도 9는 반도체 채널층으로 ZnO를 사용하고 게이트 반도체 패턴으로 SrCu2O2를 사용한 경우이다.
아래의 표 3은 IZO의 캐리어 농도(Nd)와 인가되는 전압(Vg)에 따른 공핍층의 너비(W)를 계산한 결과로서, 이를 통해, 비교적 낮은 캐리어 농도에서 충분히 낮은 전압으로 완전 공핍된(fully depleted) IZO 채널을 구현할 수 있음을 예측할 수 있다.
조건 Vg(게이트 전압)에 따른 공핍층의 너비
0.3V -0.3V -1.0V
Nd=1017cm-3 140nm 280nm 386nm
Nd=1019cm-3 14nm 28nm 39nm
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, JFETFT의 게이트 전극, 게이트 반도체 패턴, 소오스 전극 및 드레인 전극의 형태와 형성 위치를 변형할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정해져야 한다.
이상에서와 같이, 본 발명의 TFT는 채널용 반도체층과 게이트 물질 간에 pn 접합을 형성하고, 상기 pn 접합의 공핍층 크기를 조절하여 채널용 반도체층의 계면이 아닌 내부 영역을 채널로 사용한다. 따라서 본 발명의 TFT, 즉, JFETFT는 채널용 반도체층의 계면을 채널로 사용하는 종래 MOS형 TFT 보다 매우 큰 캐리어 이동도를 갖는다.
또한, 본 발명의 JFETFT에는 게이트 절연층이 사용되지 않기 때문에 게이트 절연층 삽입에 따른 동작 속도 저하, 소비 전력 증가 및 고온 공정의 제반 문제를 근본적으로 회피할 수 있다.
특히, 본 발명에서는 투명 전도성 산화막이 TFT 구성 물질로 사용될 수 있고, 아울러, 기판 물질로서 플라스틱 기판이 적용될 수 있으므로, 본 발명은 플렉서블(flexible)하고 투명한 반도체 장치 구현에 유리하다.

Claims (13)

  1. 기판 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 제1 도전형 제1 게이트 반도체 패턴;
    상기 기판 및 제1 도전형 제1 게이트 반도체 패턴 상에 형성된 제2 도전형 반도체 채널층; 및
    상기 제2 도전형 반도체 채널층 상에 상기 제1 도전형 제1 게이트 반도체 패턴 형성 영역과 대응하는 영역의 양측으로 이격하여 형성된 소오스 및 드레인 전극;을 포함하고,
    상기 제1 게이트 반도체 패턴과 상기 반도체 채널층은 투명 산화막이고,
    상기 제1 게이트 반도체 패턴은 SrCu2O2 및 NiO 중 어느 하나로 형성되고,
    상기 제1 게이트 반도체 패턴이 SrCu2O2로 형성된 경우 상기 반도체 채널층은 ZnO로 형성되고, 상기 제1 게이트 반도체 패턴이 NiO로 형성된 경우 상기 반도체 채널층은 IZO로 형성된 것을 특징으로 하는 접합 전계 효과 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 소오스 전극과 드레인 전극 사이의 제2 도전형 반도체 채널층 부분 상에 형성된 제1 도전형 제2 게이트 반도체 패턴; 및 상기 제1 도전형 제2 게이트 반도체 패턴 상에 형성된 제2 게이트 전극;을 더 포함하는 것을 특징으로 하는 접합 전계 효과 박막 트랜지스터.
  3. 제 2 항에 있어서, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 전기적으로 연결된 것을 특징으로 하는 접합 전계 효과 트랜지스터.
  4. 제 1 항에 있어서, 상기 기판은 실리콘, 석영, 유리 및 플라스틱으로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 이루어진 것을 특징으로 하는 접합 전 계 효과 박막 트랜지스터.
  5. 제 1 항에 있어서, 상기 제1 게이트 전극은 금속 산화막으로 이루어진 것을 특징으로 하는 접합 전계 효과 트랜지스터.
  6. 제 2 항에 있어서, 상기 제1 도전형 제2 게이트 반도체 패턴은 투명 전도성 산화막인 것을 특징으로 하는 접합 전계 효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 제1 도전형 제1 게이트 반도체 패턴은 p형이고, 상기 제2 도전형 반도체 채널층은 n형인 것을 특징으로 하는 접합 전계 효과 트랜지스터.
  8. 제 2 항에 있어서, 상기 제1 도전형 제2 게이트 반도체 패턴은 NiO, MgZnO, CuO 및 SrCu2O2로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 이루어진 것을 특징으로 접합 전계 효과 트랜지스터.
  9. 삭제
  10. 제 1 항에 있어서, 상기 제1 게이트 전극과 상기 제1 도전형 제1 게이트 반도체 패턴은 오믹 콘택을 이루는 것을 특징으로 접합 전계 효과 트랜지스터.
  11. 제 2 항에 있어서, 상기 제2 게이트 전극과 상기 제1 도전형 제2 게이트 반도체 패턴은 오믹 콘택을 이루는 것을 특징으로 접합 전계 효과 트랜지스터.
  12. 제 2 항에 있어서, 상기 제2 게이트 전극은 금속 산화막으로 이루어진 것을 특징으로 하는 접합 전계 효과 트랜지스터.
  13. 제 2 항에 있어서, 상기 제1 도전형 제1 및 제2 게이트 반도체 패턴은 p형이고, 상기 제2 도전형 반도체 채널층은 n형인 것을 특징으로 하는 접합 전계 효과 트랜지스터.
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