JP4610865B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法であって、特に接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴと略す）を有する半導体装置におけるサージ耐量の向上に関する。
【０００２】
【従来の技術】
従来のＪ−ＦＥＴは、図１５に示すようにＰ＋＋導電型基板１上に形成されたＰ型エピタキシャル層２、Ｐ型エピタキシャル層２上のＮ型エピタキシャル層３、そして、Ｎ型エピタキシャル層３に設けられるＮ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６を基本構造に有して構成されている。そして、図示しない所で上記ゲート拡散層６と連結するＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成される。そして基板１を介して上記コンタクト拡散層７に接続するように基板裏面全体にゲート電極１２が形成される（例えば特許文献１参照）。
【０００３】
上記の基本構造において、通常の単体Ｊ−ＦＥＴでは、Ｐ＋＋導電型基板１の不純物濃度は１０２０ｃｍ−３程度、Ｐ型エピタキシャル層２の不純物濃度および厚さは１０１５ｃｍ−３〜１０１６ｃｍ−３、１０μｍ〜２０μｍ、コンタクト拡散層７の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１０μｍ〜３０μｍ、Ｎ型エピタキシャル層３の不純物濃度および厚さは１０１５ｃｍ−３〜１０１６ｃｍ−３、２μｍ〜２０μｍである。そして、ソース拡散層４およびドレイン拡散層５の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１μｍ〜３μｍ、ゲート拡散層６の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１μｍ〜５μｍである。このような条件の下に、それが使用される機器の用途に合わせて種々の単体Ｊ−ＦＥＴが製造されている。
【特許文献１】
特開平１１−１６２９９３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のＪ−ＦＥＴ構造においては、上記機器の周辺部からＪ−ＦＥＴのソース電極１０、ドレイン拡散層５あるいはゲート電極１２（ゲート拡散層６）に入ってくる高電圧ノイズ（以下、サージ電圧という）により、ある頻度でＪ−ＦＥＴが電気的に破壊（以下、サージ破壊という）するという問題がある。そこで、このサージ破壊について図１６を参照して説明する。図１６は上述した単体Ｊ−ＦＥＴの模式図であり、導電型がＰ型の領域、すなわち図中でＰ＋領域であるゲート拡散層、コンタクト拡散層およびＰ＋＋の導電型基板はゲートの電極に接続され、導電型がＮ型の領域、すなわちＮ＋領域であるソース拡散層はソースの電極とドレイン拡散層はドレインの電極に接続されている。このような接続の下で作動しているＪ−ＦＥＴにおいて、上述のサージ電圧がソース拡散層あるいはドレイン拡散層とゲート拡散層間に瞬間的に印加されると、上述構造のＰＮ接合に大電流が生じ、特にソース拡散層とゲート拡散層間が破壊する。このようなサージ破壊は、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離が狭まるほど生じ易くなってくる。このため、これらソース拡散層あるいはドレイン拡散層とゲート拡散層間の縮小化が難しく、Ｊ−ＦＥＴの高密度化を阻む原因となっている。このような単体Ｊ−ＦＥＴの高密度化に係わる問題は、上述したＪ−ＦＥＴを集積回路に搭載する場合でも同様に生じることである。
【０００５】
本発明は、前記実情に鑑みてなされたもので、Ｊ−ＦＥＴにおいてサージ破壊に対する耐性（以下、サージ耐量という）を向上させると共に、その高密度化を可能にすることのできるＪ−ＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１の導電型の半導体領域からなるチャネル領域の表面に形成され、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域間に形成され、前記第１の導電型とは異なる第２の導電型のゲート拡散領域とを具備した接合型電界効果トランジスタを有する半導体装置において、前記ゲート拡散領域と前記ソース・ドレイン拡散領域との間の前記チャネル領域表面に、第２導電型の拡散層または、前記第１の導電型の半導体領域よりも高濃度の第１導電型の拡散層からなる短絡防止層を備え、前記短絡防止層は、前記ゲート拡散領域に近接した前記チャネル領域表面に形成され、前記短絡防止層は、前記ゲート拡散領域よりも底が浅い位置にくるように形成されたことを特徴とする。
【０００７】
通常、Ｊ−ＦＥＴのソース・ドレイン拡散領域とゲート拡散領域間に逆バイアスになるサージ電圧が印加されると、空乏層はソース・ドレイン拡散領域とゲート拡散領域間の表面で伸び易く、この空乏層に起因したパンチスルーに伴うアバランシェ・ブレークダウンから生じる大電流によりＰＮ接合の破壊が起こるのであるが、この表面領域に短絡防止層を備えることで、上記表面領域での空乏層の伸びが抑えられて、上記アバランシェ・ブレークダウン発生が起こり難くなりサージ耐量が向上する。さらに、このようにすることで、短絡防止層はゲート底部のチャネル領域に深く入り込まず、Ｊ−ＦＥＴのゲート制御に影響を及ぼすことはほとんどない。そして、Ｊ−ＦＥＴの電気特性である相互コンダクタンス特性は良好なものに保たれるようになる。
【０００８】
そして、上記短絡防止層は、前記ソース・ドレイン拡散領域に近接した基板表面に形成されている。更には、前記短絡防止層は、前記ソース・ドレイン拡散領域の周りに形成されている。ここで、前記短絡防止層は、前記ソース・ドレイン拡散領域よりも底が浅い位置にくるように形成されている。
【０００９】
このようにすることで、短絡防止層はソース側の電流経路に深く入り込まず、Ｊ−ＦＥＴの電流能力に影響を及ぼすことはほとんどない。そして、Ｊ−ＦＥＴの電気特性である３極管領域特性は良好に保たれるようになる。
【００１０】
ここで、前記短絡防止層は、前記第２の導電型の拡散層である。あるいは、前記半導体領域よりも高濃度であってかつ前記ソース・ドレイン拡散層よりも低濃度の第１の導電型の拡散層である。
【００１１】
あるいは、前記短絡防止層は、前記ゲート拡散領域に近接した基板表面に形成されている。更には、前記短絡防止層は、前記ゲート拡散領域の周りに形成されている。ここで、前記短絡防止層は、前記ゲート拡散領域よりも底が浅い位置にくるように形成されている。
【００１３】
ここで、上記短絡防止層は、前記第１の導電型の拡散層である。あるいは、前記短絡防止層は、前記ゲート拡散領域よりも低濃度の第２の導電型の拡散層である。
【００１４】
また、本発明の半導体装置は、前記半導体領域が、第２の導電型の高濃度基板上に形成されており、前記ゲート拡散層の一部が前記第２の導電型の高濃度基板に到達するように前記基板表面側から形成されたコンタクト拡散を介して電気的に接続されている構成を有している。
【００１５】
この構成により、Ｊ−ＦＥＴのゲート電極を基板の裏面側に形成でき、半導体装置の外部接続が簡便になる。
【００１６】
また、本発明の半導体装置は、前記ソース・ドレイン拡散領域が、互いに相対向し、櫛歯状をなすように形成されており、前記ソース・ドレイン拡散領域上にソース・ドレイン電極が形成されている構成を有している。
【００１７】
この構成により、櫛歯状のソース・ドレイン拡散領域およびゲート拡散領域を高密度に配列することが可能になり、Ｊ−ＦＥＴの高速化あるいは高電力化等、動作能力の高性能化が促進されるようになる。
【００１８】
本発明の半導体装置の製造方法は、第１の導電型の半導体領域の表面の所定の領域に、第１の不純物イオンを導入し、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域を形成する工程と、前記ソース・ドレイン拡散領域間に、第２の不純物イオンを導入し、前記第１の導電型とは異なる第２の導電型のゲート拡散領域を形成する工程と、ゲート拡散領域と前記ソース・ドレイン拡散領域との間の表面に第３のイオン不純物を導入し短絡防止層を形成する工程とを備え、短絡防止層をもつＪ−ＦＥＴ形成する構成を有している。
【００１９】
ここで、前記第３の不純物イオンは前記第２の不純物イオンと同一導電型のイオンであり、前記短絡防止層を形成する工程は、前記ゲート拡散領域を形成する工程および前記ソース・ドレイン拡散領域を形成する工程の後で行う。
【００２０】
上記のような製造方法により、短絡防止層がソース・ドレイン拡散領域あるいはゲート拡散層の縁端に接する領域に、あるいは、ゲート拡散領域とソース・ドレイン拡散領域の間の所望の領域に、高精度に形成できる。また、上述したようなソース・ドレイン拡散領域あるいはゲート拡散層よりもその底部が浅い所望の深さの短絡防止層が高精度に形成できる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置およびその製造方法について、図面を用いて説明する。
（第１の実施の形態）
本発明の第１の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１に示す。図において、従来の技術で説明したものと同一部位は同一符号で示している。本実施の形態では、上記ソース拡散層４およびドレイン拡散層５の周りすなわち端縁に接するように逆導電型の拡散層から成る短絡防止層８を形成したことを特徴とする。図１において、不純物濃度が１０２０ｃｍ−３程度のＰ＋＋導電型基板１上に不純物濃度と厚さがそれぞれ１×１０１５ｃｍ−３、１０μｍのＰ型エピタキシャル層２が形成され、更に不純物濃度と厚さが５×１０１５ｃｍ−３、５μｍのＮ型エピタキシャル層３が形成されている。このＰ型エピタキシャル層２はＰ＋＋導電型基板１からのオートドーピングを緩和するために形成されたものである。
【００２２】
このＮ型エピタキシャル層３に、深さが１μｍ程度でＮ＋導電型のソース拡散層４およびドレイン拡散層５、深さが３μｍ程度でＰ＋導電型のゲート拡散層６が形成されている。そして、本発明では、上記ソース拡散層４およびドレイン拡散層５の縁端に接するように逆導電型の拡散層から成る短絡防止層８が形成されている。ここで、上記短絡防止層８の深さは０．５μｍ〜０．８μｍであり、ソース拡散層４およびドレイン拡散層５よりもその底部は浅くなっている。また、ソース拡散層４（あるいはドレイン拡散層５）縁端とゲート拡散層６縁端との離間距離を１０μｍ程度とすると、上記短絡防止層８の幅は３μｍ程度と上記離間距離の１／３程度にする。そして、ソース拡散層４およびドレイン拡散層５の不純物濃度は１０１８ｃｍ−３〜１０２０ｃｍ−３、短絡防止層８の不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３とする。なお、ゲート拡散層６の不純物濃度は１０１８ｃｍ−３〜１０２０ｃｍ−３である。
【００２３】
そして、他の構造は図１５で説明したものと同様である。すなわち上記ゲート拡散層６と連結する深さが７μｍ程度のＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成されると共に、基板裏面にゲート電極１２が形成される。ここでゲート電極は基板コンタクトとなるＰ＋＋導電型基板１およびコンタクト拡散層７を介して表面のゲート拡散層６に接続される。ここで、上記防止短絡層８は上記ソース電極１０あるいはドレイン電極１１に電気的に接続せずにフローティング状態にしている。
【００２４】
上記の実施の形態では、短絡防止層８をソース拡散層４の両縁端およびドレイン拡散層５の両縁端に接して形成しているが、ソース拡散層４の縁端あるいはドレイン拡散層５の縁端にのみ形成してもよい。あるいは、上記短絡防止層８は、ソース拡散層４のゲート拡散層６に対向する片側あるいはドレイン拡散層５の片側にのみ形成してもよい。また、上記実施の形態において、短絡防止層８の不純物濃度をソース拡散層４あるいはドレイン拡散層５と同程度にしてもよいし、短絡防止層８の不純物濃度をＮ型エピタキシャル層３の濃度と同程度に低くしてもよい。
【００２５】
このような本発明の第１の実施の形態のＪ−ＦＥＴ構造によれば、上述した短絡防止層８をソース拡散層４の縁端あるいはドレイン拡散層５の縁端に接するように設けることにより、そのサージ耐量が従来の場合より２〜３倍程度に向上する。また、このサージ耐量の向上に伴い、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離の縮小化が容易になり、Ｊ−ＦＥＴの高密度化が促進される。このような短絡防止層８の挿入効果は、短絡防止層８の底部が深くなるほど高くなるが、しかし、一方で深いほどＪ−ＦＥＴの動作特性に影響を与えるようになる。そこで、短絡防止層８底部の深さをソース拡散層４あるいはドレイン拡散層５よりも浅くすることで、電流経路への阻害は問題なくなり良好なＪ−ＦＥＴと特性が得られるようになる。
【００２６】
次に、本発明がもたらすサージ耐量向上における短絡防止層の作用原理について模式図である図２を参照して説明する。図中において図１と同じものは同一符号で示している。図中に示すように、ゲート電極に対してソース電極（あるいはドレイン電極）に正の高電圧であるサージ電圧が印加されると、ＰＮ接合を構成するゲート拡散層６、Ｐ＋＋導電型基板１及びＰ型エピタキシャル層２のＰ型領域とソース拡散層及びＮ型エピタキシャル層のＮ型領域との間において、図２に示すような空乏層２ｄ及び３ｄが形成される。ここで、Ｎ型エピタキシャル層３下のＰ型エピタキシャル層２は、上記サージ電圧で生じる空乏層が高濃度不純物領域であるソース拡散層４に達し難くする機能を有している。これは、Ｐ型エピタキシャル層２に生じる空乏層２ｄが上記サージ電圧の電界緩和をするからである。このように、図２に示すように、ソース拡散層４の底部方向では、上記ＰＮ接合はＮ＋ＮＰＰ＋＋の構造となっており、いわゆるパンチスルー（Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）耐圧が高くなっている。これに対して、ソース拡散層４の側部方向すなわちソース拡散層４とゲート拡散層６間の表面領域は、図１５で示した従来技術のＪ−ＦＥＴ構造においては、ＰＮ接合はＮ＋ＮＰ＋構造となり、上記Ｐ型エピタキシャル層２のような電界緩和機能を持つ領域はなく、この表面領域でパンチスルーが生じ易くなっていた。そこで、本発明ではこのパンチスルーの生じ易いゲート拡散層６とソース拡散層４間の表面領域に短絡防止層８を挿入する。この短絡防止層８は、図２に破線で示すように上記表面領域での空乏層の伸びを抑制しパンチスルーを生じ難くし、パンチスルーから生じる大電流によるＰＮ接合の破壊を起こり難くする。このようにして本発明によりサージ耐量が向上することになる。
【００２７】
上記第１の実施の形態では短絡防止層８はＰ導電型にしているが、ソース・ドレイン拡散層とは逆導電型のＮ導電型であってもＮ型エピタキシャル層３の不純物濃度より高くすれば、上述した表面領域での空乏層の伸びが抑制されるためにパンチスルーが生じ難くなり、上記と同様にサージ耐量が向上する。このような実施の形態については後述する。
【００２８】
次に、本発明に係る上記Ｊ−ＦＥＴ構造の製造方法について、工程順の略断面図である図３乃至５に基づいて説明する。初めに、第１の製造方法について図３で説明する。図３（ａ）に示すように、Ｐ＋＋導電型基板１上に周知のＣＶＤ法によるエピタキシャル成長でＰ型エピタキシャル層２およびＮ型エピタキシャル層３を順次形成する。このＣＶＤ工程において成長温度は１１００℃程度であり、Ｐ型エピタキシャル層２はＰ＋＋導電型基板１からＮ型エピタキシャル層３へのホウ素のオートドーピングを緩和するための層である。
【００２９】
次に、ホウ素を含むイオンの注入と熱酸化処理により、図３（ａ）に示すように、ゲート拡散層６を形成すると共に酸化膜マスク１３を形成する。そして、図３（ｂ）に示すように、上記酸化膜マスク１３の所定の領域を開口しホウ素の拡散源となる塗布膜等を形成し熱酸化処理を施して、不純物濃度が１０１６ｃｍ−３〜１０１８ｃｍ−３の短絡防止層用拡散層１４を形成する。続いて、図３（ｃ）に示すように、上記短絡防止層用拡散層１４上部の所定の領域を開口し、リンの拡散源である塗布膜等を形成し熱酸化処理を施して、上記短絡防止層用拡散層１４より深いソース拡散層４およびドレイン拡散層５を形成すると同時に上述した短絡防止層８を形成する。このようにして、本発明の特徴となるＪ−ＦＥＴの構造が形成される。ここで、ホウ素あるいはリン不純物の導入においてイオン注入を用いてもよい。
【００３０】
更に、図３と図４に基づいて、本発明に係る上記Ｊ−ＦＥＴ構造の第２の製造方法について説明する。図３（ａ）の工程の次に図４に示すように、酸化膜マスク１３の所定の領域を開口し、ホウ素の拡散源である塗布膜等を形成し熱酸化処理を施し、予め、不純物濃度が１０１６ｃｍ−３〜１０１８ｃｍ−３の短絡防止層８を形成する。この後、図３（ｃ）で説明した工程で、短絡防止層８より深くなるようにソース拡散層４およびドレイン拡散層５を形成する。
【００３１】
更に、図３と図５に基づいて、本発明に係る上記Ｊ−ＦＥＴ構造の第３の製造方法について説明する。図３（ａ）の工程の次に図５（ａ）に示すように、酸化膜マスク１３の所定の領域を開口し、リンの拡散源である塗布膜等を形成し熱酸化処理を施して、ソース拡散層４およびドレイン拡散層５を形成する。そして、図５（ｂ）に示すように、上記ソース拡散層４およびドレイン拡散層５上部の所定の領域を開口し、ホウ素を含むイオンの注入と熱処理とを施し、その底部がソース拡散層４およびドレイン拡散層５より浅くなるように短絡防止層８を形成する。ここで、リン不純物の導入においてイオン注入を用いてもよい。
【００３２】
上述したような製造方法により、ソース拡散層４およびドレイン拡散層５の縁端に接するように高精度に所望の短絡防止層８を形成できる。上記製造方法では、ソース拡散層４およびドレイン拡散層５の両縁端に接して短絡防止層８を形成する方法を示した。ソース拡散層４あるいはドレイン拡散層５の片側に短絡防止層８を形成する場合には、上記製造方法において、酸化膜マスク１３に設ける開口の位置を調整することで同様に形成可能である。
【００３３】
次に、第１の実施の形態のＪ−ＦＥＴ基本構造を製品に適用した場合の構造について図６と図７に基づいて説明する。図６は単体Ｊ−ＦＥＴの平面図であり、図７は上記平面図の矢視Ａ−Ａ′に相当するところの断面図である。ここで、図１で説明したものと同じものは同一符号で示している。この場合の上記Ｊ−ＦＥＴ基本構造と大きく異なるところは、活性領域であるＮ型エピタキシャル層３にソース拡散層４、ゲート拡散層６、ドレイン拡散層５が櫛歯状に交互に配列される点である。
【００３４】
すなわち、図７において、図１で説明したのと同様に、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２Ｎ型エピタキシャル層３が形成されている。そして、図６および図７に示すような配列でＮ型エピタキシャル層３に、深さが１μｍ程度でＮ＋導電型のソース拡散層４およびドレイン拡散層５、深さが３μｍ程度でＰ＋導電型のゲート拡散層６がそれぞれ交互に形成されている。ここで、それぞれのソース拡散層４およびドレイン拡散層５の両縁端に接するように逆導電型の短絡防止層８が形成されている。ここで、上記短絡防止層８の深さは０．８μｍ程度とソース拡散層４およびドレイン拡散層５よりもその底部は浅くなっている。
【００３５】
そして、上記ゲート拡散層６と連結してＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成され、図６に示すようにソース電極１０はソース電極パッド１５に接続されている。同様に、ドレイン電極１１はドレイン電極パッド１６に接続されている。ここで電極材料としてはアルミニウムなどが用いられる。但し、図６において、ソース拡散層４およびドレイン拡散層５の活性領域での配列を示すために、この領域でのソース電極１０およびドレイン電極１１の図示を省いている。そして、図７に示すようにゲート電極１２は、Ｐ＋＋導電型基板１裏面の全面に形成した金属層で構成されることになる。
【００３６】
上記の製品適用の例では、図６から判るようにソース拡散層４あるいはドレイン拡散層５とコンタクト拡散層７との離間距離が大きい。このために、櫛歯状に配列したソース拡散層４あるいはドレイン拡散層５のうち最も外側のソース拡散層４あるいはドレイン拡散層５では、ゲート拡散層６に面する片側にのみ、短絡防止層８を形成するようにしてもよい。これは、サージ電圧が印加されるとき、上述したように離間距離が大きいためにコンタクト拡散層７との間でのアバランシェ・ブレークダウンは発生し難いからである。このブレークダウンは互いに近接するゲート拡散層６との間で生じ易い。
【００３７】
このような本発明の単体のＪ−ＦＥＴ製品であれば、上述した短絡防止層８によりサージ耐量が大幅に向上する。また、このサージ耐量の向上に伴い、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離の縮小化が容易になり、櫛歯状のソース拡散層４、ゲート拡散層６、ドレイン拡散層５を高密度に配列することが可能になる。このために、単体Ｊ−ＦＥＴ製品の上述した動作能力等の高性能化が促進されるようになる。
【００３８】
（第２の実施の形態）
次に、本発明の第２の実施の形態のＪ−ＦＥＴ基本構造の断面図を図８に示す。この構造の特徴は、第１の実施の形態と異なり、ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６の間に設けられる短絡防止層８が上記ソース拡散層４あるいはドレイン拡散層５と接することなく少し離れて配列された構成になる点にある。
【００３９】
以下、図８に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図８において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図８に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間、ゲート拡散層６に連結するＰ＋導電型のコンタクト拡散層７とソース拡散層４およびドレイン拡散層５の間に、短絡防止層８が互いに離れて設けられる。ここで、上記短絡防止層８の深さは、ソース拡散層４およびドレイン拡散層５よりもその底部で浅くなっている。
【００４０】
そして、他の構造は図１で説明したものと同じである。すなわち、全面に保護絶縁膜９に設けられた開口を通して、ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成されるとともに、基板裏面には、コンタクト拡散層７を介してゲート領域に接続するゲート電極１２が形成される。この場合も、短絡防止層８はフローティング状態である。
【００４１】
この第２の実施の形態の構成でも第１の実施の形態で説明したのと同じ理由から同様の効果が生じてくる。但し、この場合では、短絡防止層８を第１の実施の形態の場合よりも深くなるように形成できる。これは、短絡防止層８がソース拡散層４あるいはドレイン拡散層５から離れるために、上述したＪ−ＦＥＴ動作時での電流経路の阻害が小さくなるからである。そして、更に第１の実施の形態の場合よりもサージ耐量は高くなる。
【００４２】
（第３の実施の形態）
次に、本発明の第３の実施の形態のＪ−ＦＥＴ基本構造の断面図を図９に示す。この構造の特徴は、第１、第２の実施の形態と異なり、ソース拡散層４およびドレイン拡散層５と同導電型の拡散層から成る短絡防止層８ｎが上記ソース拡散層４あるいはドレイン拡散層５の縁端に接して形成された構成になる点にある。
【００４３】
以下、図９に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図９において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図９に示すように、ソース拡散層４の両縁端およびドレイン拡散層５の両縁端にＮ導電型の拡散層で短絡防止層８ｎが設けられる。ここで、上記短絡防止層８ｎの深さは、ソース拡散層４およびドレイン拡散層５と同程度の深さになるように形成される。そして、短絡防止層８ｎの不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３範囲で設定される。このように短絡防止層８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。但し、ソース拡散層４あるいはドレイン拡散層５の不純物濃度よりも低くする。なお、この場合の製造方法は、図３乃至５で説明した工程において、短絡防止層８ｎを形成するための不純物をホウ素からＮ型のリンあるいはヒ素不純物に取り替えるだけで同様な工程になる。
【００４４】
他の構造は図１で説明したものと同じであり、図中に示す符号の説明は省略する。しかし、この場合は、防止短絡層８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるために電気的に接続していることになる。
【００４５】
この第３の実施の形態の構成でも第１の実施の形態で説明したのと同様の効果が生じてくる。この場合でのサージ耐量の向上は、高い正電圧であるサージ電圧が、ソース拡散層４あるいはドレイン拡散層５に印加される時に、図２で説明したＮ型エピタキシャル層３に生成される空乏層３ｄが短絡防止層８ｎ内にも形成されるようになり、空乏層３ｄが高濃度をもつソース拡散層４あるいはドレイン拡散層５に到達するパンチスルーを抑制するからである。また、この場合において、上記短絡防止層８ｎの深さがソース拡散層４およびドレイン拡散層５と同程度にできるのは、これらが同導電型であり、第１の実施の形態のようにＪ−ＦＥＴ動作時での電流経路の阻害に全くならないからである。
【００４６】
（第４の実施の形態）
次に、本発明の第４の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１０に示す。この構造の特徴は、第３の実施の形態と異なり、ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６の間に設けられる短絡防止層８ｎが上記ソース拡散層４あるいはドレイン拡散層５と接することなく少し離れて配列された構成になる点にある。
【００４７】
以下、図１０に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１０において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１０に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間、ゲート拡散層６に連結するＰ＋導電型のコンタクト拡散層７とソース拡散層４およびドレイン拡散層５の間に、短絡防止層８ｎが互いに離れて設けられる。ここで、上記短絡防止層８の深さは、ソース拡散層４およびドレイン拡散層５と同程度になっている。
【００４８】
ここでも他の構造は図１で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるために電気的に接続している。なお、この第４の実施の形態の構成でも第３の実施の形態で説明したのと同じ理由から同様の効果が生じてくる。なお、この場合には、防止短絡層８ｎの不純物濃度をソース拡散層４あるいはドレイン拡散層５と同程度にしてもよい。
【００４９】
次に、上述した実施の形態において説明してきたソース拡散層４あるいはドレイン拡散層５と短絡防止層８（８ｎ）との近傍位置に代えて、ゲート拡散層６と短絡防止層との近傍位置に着目した場合について、第５乃至８の実施の形態を説明する。
【００５０】
（第５の実施の形態）
本発明の第５の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１１に示す。この構造の特徴は、Ｎ導電型の拡散層から成る短絡防止層１８ｎがゲート拡散層６の縁端に設けられた構成になる点にある。以下、図１１に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１１において、上述したＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、このゲート拡散層６の両縁端に接してＮ導電型の拡散層から成る短絡防止層１８ｎが設けられる。ここで、上記短絡防止層１８ｎの深さは、ゲート拡散層６よりもその底部が浅くなる。また、短絡防止層１８ｎの不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３範囲で設定されている。ここでも、短絡防止層１８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。また、ソース拡散層４、ドレイン拡散層５、ゲート拡散層６の不純物濃度と同程度にしてもよい。
【００５１】
上記以外の他の構造は第１乃至４の実施の形態で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層１８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるためにこれらと電気的に接続している。そして、この第５の実施の形態の構成でも第３の実施の形態で説明したのと同じような理由から同様の効果が生じてくる。この場合でも、短絡防止層１８ｎの挿入効果は、短絡防止層１８ｎの底部が深くなるほど高くなるが、しかし、一方で深いほどＪ−ＦＥＴの動作特性に影響を与えるようになる。そこで、短絡防止層１８ｎ底部の深さをゲート拡散層６よりも浅くすることで、チャネル領域への阻害は問題なくなり上述した良好なＪ−ＦＥＴと特性が得られるようになる。
【００５２】
（第６の実施の形態）
次に、本発明の第６の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１２に示す。この構造の特徴は、第５の実施の形態と異なり、短絡防止層１８ｎがゲート拡散層６の縁端に接することなく、上記ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６間に少し離れて配列された構成になる点にある。以下、図１２に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１２において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１２に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間に、短絡防止層１８ｎが互いに離れて設けられる。ここで、上記短絡防止層１８ｎの深さは、ゲート拡散層６より浅く、ソース拡散層４およびドレイン拡散層５よりもその底部で深くなっている。ここでも、短絡防止層１８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。また、ソース拡散層４、ドレイン拡散層５、ゲート拡散層６の不純物濃度と同程度にしてもよい。
【００５３】
この場合のソース拡散層４、ドレイン拡散層５、ゲート拡散層６と短絡防止層１８ｎの配列位置は、図１０で説明した第４の実施の形態の場合と似たものになっている。そして、この第６の実施の形態の構成でも第４，５の実施の形態で説明したのと同じような理由から同様の効果が生じてくる。
【００５４】
（第７の実施の形態）
次に、本発明の第７の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１３に示す。この構造の特徴は、第５の実施の形態と異なり、ゲート拡散層６の両縁端に接して設けられる短絡防止層１８が、Ｐ導電型の拡散層から構成される点である。以下、図１３に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１３において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成され、Ｎ型エピタキシャル層３にＮ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１３に示すように、このゲート拡散層６の両縁端に接してＰ導電型の拡散層から成る短絡防止層１８が設けられる。ここで、上記短絡防止層１８の深さは、ゲート拡散層６よりもその底部が浅くなる。また、短絡防止層１８の不純物濃度は１０１５ｃｍ−３〜１０１８ｃｍ−３範囲で設定され、ゲート拡散層６の不純物濃度より低くなるようにする。
【００５５】
上記以外の他の構造は上記の実施の形態で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層１８はゲート拡散層６と同導電型であり電気的に接続している。そして、この第７の実施の形態の構成では、ゲート拡散層６に高い負電圧であるサージ電圧あるいはソース拡散層４に高い正電圧が印加されたとき、この短絡防止層１８で生じる空乏層によりサージ電圧の電界緩和が起こり、アバランシェ・ブレークダウンの発生が抑制される。このようにして、Ｊ−ＦＥＴのサージ耐量が向上するようになる。
【００５６】
（第８の実施の形態）
次に、本発明の第８の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１４に示す。この構造の特徴は、第７の実施の形態と異なり、短絡防止層１８がゲート拡散層６の縁端に接することなく、上記ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６間に少し離れて配列された構成にした点にある。以下、図１４に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示している。図１４において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１４に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間に、短絡防止層１８が互いに離れて設けられる。ここで、上記短絡防止層１８はフローティング状態になっている。また、短絡防止層１８の不純物濃度は１０１５ｃｍ−３〜１０１８ｃｍ−３範囲で設定され、ゲート拡散層６の不純物濃度より低くなるようにすることが好ましい。しかし、短絡防止層１８とゲート拡散層６の不純物濃度を同程度にしてもよい。
【００５７】
この場合のソース拡散層４、ドレイン拡散層５、ゲート拡散層６と短絡防止層１８の配列位置は、図８で説明した第２の実施の形態の場合と似たようになっている。そして、この第８の実施の形態の構成でも図１あるいは図８に基づいて説明した第１，２の実施の形態の場合と同じような理由から同様の効果が生じてくる。
【００５８】
上述した実施の形態では、ソース拡散層４、ドレイン拡散層５の導電型がＮ型であり、ゲート拡散層６の導電型がＰ型になるＮ型Ｊ−ＦＥＴの場合に本発明を適用する構造について説明してきた。本発明はこれに限定されるものではない。ソース拡散層４、ドレイン拡散層５の導電型がＰ型であり、ゲート拡散層６の導電型がＮ型になるＰ型Ｊ−ＦＥＴの場合についても同様に適用できる。但し、この場合には、全ての導電型を逆にする必要がある。しかし、上述したような不純物濃度の相対関係は、上記の実施の形態で説明したものと同じようにする。
【００５９】
また、本発明は、上記実施の形態に限定されるものではなく、本発明の技術思想の範囲内において、実施の形態は適宜に変更可能である。本発明は、上述してきた単体Ｊ−ＦＥＴ構造に適用するのと同様にして、Ｊ−ＦＥＴのみを集積する半導体装置、あるいは、Ｂｉｐトランジスタ、ＭＩＳＦＥＴのような他の半導体素子と共に集積する半導体装置にも適用できることに言及しておく。
【００６０】
【発明の効果】
以上説明してきたように本発明は、第１の導電型の半導体領域からなるチャネル領域の表面に形成され、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域間に形成され、前記第１の導電型とは異なる第２の導電型のゲート拡散領域とを具備したＪ−ＦＥＴを有する半導体装置において、前記ゲート拡散領域と前記ソース・ドレイン拡散領域との間の表面に短絡防止層を設けることにより、サージ電圧による上記表面領域での空乏層の伸びを抑えて、パンチスルーを起こり難くすることでＪ−ＦＥＴのサージ耐量を向上させるという効果を有する半導体装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図２】本発明の第１の実施の形態における作用効果を説明するための模式的断面図
【図３】本発明の第１の実施の形態におけるＪ−ＦＥＴの製造方法を示す工程順の断面図
【図４】本発明の第１の実施の形態におけるＪ−ＦＥＴの別の製造方法を示すための断面図
【図５】本発明の第１の実施の形態におけるＪ−ＦＥＴの更に別の製造方法を示す工程順の断面図
【図６】本発明の第１の実施の形態における単体Ｊ−ＦＥＴ製品への適用例を説明するための略平面図
【図７】図６に示す平面図のＡ−Ａ′矢視での断面図
【図８】本発明の第２の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図９】本発明の第３の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１０】本発明の第４の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１１】本発明の第５の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１２】本発明の第６の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１３】本発明の第７の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１４】本発明の第８の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１５】従来の技術を説明するための単体Ｊ−ＦＥＴの断面図
【図１６】従来の技術でのサージ破壊を説明するための単体Ｊ−ＦＥＴの模式的断面図
【符号の説明】
１ Ｐ＋＋導電型基板
２ Ｐ型エピタキシャル層
２ｄ、３ｄ 空乏層
３ Ｎ型エピタキシャル層
４ ソース拡散層
５ ドレイン拡散層
６ ゲート拡散層
７ コンタクト拡散層
８，８ｎ，１８，１８ｎ 短絡防止層
９ 保護絶縁膜
１０ ソース電極
１１ ドレイン電極
１２ ゲート電極
１３ 酸化膜マスク
１４ 短絡防止用拡散層
１５ ソース電極パッド
１６ ドレイン電極パッド
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法であって、特に接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴと略す）を有する半導体装置におけるサージ耐量の向上に関する。
【０００２】
【従来の技術】
従来のＪ−ＦＥＴは、図１５に示すようにＰ＋＋導電型基板１上に形成されたＰ型エピタキシャル層２、Ｐ型エピタキシャル層２上のＮ型エピタキシャル層３、そして、Ｎ型エピタキシャル層３に設けられるＮ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６を基本構造に有して構成されている。そして、図示しない所で上記ゲート拡散層６と連結するＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成される。そして基板１を介して上記コンタクト拡散層７に接続するように基板裏面全体にゲート電極１２が形成される（例えば特許文献１参照）。
【０００３】
上記の基本構造において、通常の単体Ｊ−ＦＥＴでは、Ｐ＋＋導電型基板１の不純物濃度は１０２０ｃｍ−３程度、Ｐ型エピタキシャル層２の不純物濃度および厚さは１０１５ｃｍ−３〜１０１６ｃｍ−３、１０μｍ〜２０μｍ、コンタクト拡散層７の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１０μｍ〜３０μｍ、Ｎ型エピタキシャル層３の不純物濃度および厚さは１０１５ｃｍ−３〜１０１６ｃｍ−３、２μｍ〜２０μｍである。そして、ソース拡散層４およびドレイン拡散層５の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１μｍ〜３μｍ、ゲート拡散層６の不純物濃度および厚さは１０１８ｃｍ−３〜１０２０ｃｍ−３、１μｍ〜５μｍである。このような条件の下に、それが使用される機器の用途に合わせて種々の単体Ｊ−ＦＥＴが製造されている。
【特許文献１】
特開平１１−１６２９９３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のＪ−ＦＥＴ構造においては、上記機器の周辺部からＪ−ＦＥＴのソース電極１０、ドレイン拡散層５あるいはゲート電極１２（ゲート拡散層６）に入ってくる高電圧ノイズ（以下、サージ電圧という）により、ある頻度でＪ−ＦＥＴが電気的に破壊（以下、サージ破壊という）するという問題がある。そこで、このサージ破壊について図１６を参照して説明する。図１６は上述した単体Ｊ−ＦＥＴの模式図であり、導電型がＰ型の領域、すなわち図中でＰ＋領域であるゲート拡散層、コンタクト拡散層およびＰ＋＋の導電型基板はゲートの電極に接続され、導電型がＮ型の領域、すなわちＮ＋領域であるソース拡散層はソースの電極とドレイン拡散層はドレインの電極に接続されている。このような接続の下で作動しているＪ−ＦＥＴにおいて、上述のサージ電圧がソース拡散層あるいはドレイン拡散層とゲート拡散層間に瞬間的に印加されると、上述構造のＰＮ接合に大電流が生じ、特にソース拡散層とゲート拡散層間が破壊する。このようなサージ破壊は、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離が狭まるほど生じ易くなってくる。このため、これらソース拡散層あるいはドレイン拡散層とゲート拡散層間の縮小化が難しく、Ｊ−ＦＥＴの高密度化を阻む原因となっている。このような単体Ｊ−ＦＥＴの高密度化に係わる問題は、上述したＪ−ＦＥＴを集積回路に搭載する場合でも同様に生じることである。
【０００５】
本発明は、前記実情に鑑みてなされたもので、Ｊ−ＦＥＴにおいてサージ破壊に対する耐性（以下、サージ耐量という）を向上させると共に、その高密度化を可能にすることのできるＪ−ＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１の導電型の半導体領域からなるチャネル領域の表面に形成され、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域間に形成され、前記第１の導電型とは異なる第２の導電型のゲート拡散領域とを具備した接合型電界効果トランジスタを有する半導体装置において、前記ゲート拡散領域と前記ソース・ドレイン拡散領域との間の前記チャネル領域表面に、第２導電型の拡散層または、前記第１の導電型の半導体領域よりも高濃度の第１導電型の拡散層からなる短絡防止層を備え、前記短絡防止層は、前記ゲート拡散領域に近接した前記チャネル領域表面に形成され、前記短絡防止層は、前記ゲート拡散領域よりも底が浅い位置にくるように形成されたことを特徴とする。
【０００７】
通常、Ｊ−ＦＥＴのソース・ドレイン拡散領域とゲート拡散領域間に逆バイアスになるサージ電圧が印加されると、空乏層はソース・ドレイン拡散領域とゲート拡散領域間の表面で伸び易く、この空乏層に起因したパンチスルーに伴うアバランシェ・ブレークダウンから生じる大電流によりＰＮ接合の破壊が起こるのであるが、この表面領域に短絡防止層を備えることで、上記表面領域での空乏層の伸びが抑えられて、上記アバランシェ・ブレークダウン発生が起こり難くなりサージ耐量が向上する。さらに、このようにすることで、短絡防止層はゲート底部のチャネル領域に深く入り込まず、Ｊ−ＦＥＴのゲート制御に影響を及ぼすことはほとんどない。そして、Ｊ−ＦＥＴの電気特性である相互コンダクタンス特性は良好なものに保たれるようになる。
【０００８】
そして、上記短絡防止層は、前記ソース・ドレイン拡散領域に近接した基板表面に形成されている。更には、前記短絡防止層は、前記ソース・ドレイン拡散領域の周りに形成されている。ここで、前記短絡防止層は、前記ソース・ドレイン拡散領域よりも底が浅い位置にくるように形成されている。
【０００９】
このようにすることで、短絡防止層はソース側の電流経路に深く入り込まず、Ｊ−ＦＥＴの電流能力に影響を及ぼすことはほとんどない。そして、Ｊ−ＦＥＴの電気特性である３極管領域特性は良好に保たれるようになる。
【００１０】
ここで、前記短絡防止層は、前記第２の導電型の拡散層である。あるいは、前記半導体領域よりも高濃度であってかつ前記ソース・ドレイン拡散層よりも低濃度の第１の導電型の拡散層である。
【００１１】
あるいは、前記短絡防止層は、前記ゲート拡散領域に近接した基板表面に形成されている。更には、前記短絡防止層は、前記ゲート拡散領域の周りに形成されている。ここで、前記短絡防止層は、前記ゲート拡散領域よりも底が浅い位置にくるように形成されている。
【００１３】
ここで、上記短絡防止層は、前記第１の導電型の拡散層である。あるいは、前記短絡防止層は、前記ゲート拡散領域よりも低濃度の第２の導電型の拡散層である。
【００１４】
また、本発明の半導体装置は、前記半導体領域が、第２の導電型の高濃度基板上に形成されており、前記ゲート拡散層の一部が前記第２の導電型の高濃度基板に到達するように前記基板表面側から形成されたコンタクト拡散を介して電気的に接続されている構成を有している。
【００１５】
この構成により、Ｊ−ＦＥＴのゲート電極を基板の裏面側に形成でき、半導体装置の外部接続が簡便になる。
【００１６】
また、本発明の半導体装置は、前記ソース・ドレイン拡散領域が、互いに相対向し、櫛歯状をなすように形成されており、前記ソース・ドレイン拡散領域上にソース・ドレイン電極が形成されている構成を有している。
【００１７】
この構成により、櫛歯状のソース・ドレイン拡散領域およびゲート拡散領域を高密度に配列することが可能になり、Ｊ−ＦＥＴの高速化あるいは高電力化等、動作能力の高性能化が促進されるようになる。
【００１８】
本発明の半導体装置の製造方法は、第１の導電型の半導体領域の表面の所定の領域に、第１の不純物イオンを導入し、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域を形成する工程と、前記ソース・ドレイン拡散領域間に、第２の不純物イオンを導入し、前記第１の導電型とは異なる第２の導電型のゲート拡散領域を形成する工程と、ゲート拡散領域と前記ソース・ドレイン拡散領域との間の表面に第３のイオン不純物を導入し短絡防止層を形成する工程とを備え、短絡防止層をもつＪ−ＦＥＴ形成する構成を有している。
【００１９】
ここで、前記第３の不純物イオンは前記第２の不純物イオンと同一導電型のイオンであり、前記短絡防止層を形成する工程は、前記ゲート拡散領域を形成する工程および前記ソース・ドレイン拡散領域を形成する工程の後で行う。
【００２０】
上記のような製造方法により、短絡防止層がソース・ドレイン拡散領域あるいはゲート拡散層の縁端に接する領域に、あるいは、ゲート拡散領域とソース・ドレイン拡散領域の間の所望の領域に、高精度に形成できる。また、上述したようなソース・ドレイン拡散領域あるいはゲート拡散層よりもその底部が浅い所望の深さの短絡防止層が高精度に形成できる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置およびその製造方法について、図面を用いて説明する。
（第１の実施の形態）
本発明の第１の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１に示す。図において、従来の技術で説明したものと同一部位は同一符号で示している。本実施の形態では、上記ソース拡散層４およびドレイン拡散層５の周りすなわち端縁に接するように逆導電型の拡散層から成る短絡防止層８を形成したことを特徴とする。図１において、不純物濃度が１０２０ｃｍ−３程度のＰ＋＋導電型基板１上に不純物濃度と厚さがそれぞれ１×１０１５ｃｍ−３、１０μｍのＰ型エピタキシャル層２が形成され、更に不純物濃度と厚さが５×１０１５ｃｍ−３、５μｍのＮ型エピタキシャル層３が形成されている。このＰ型エピタキシャル層２はＰ＋＋導電型基板１からのオートドーピングを緩和するために形成されたものである。
【００２２】
このＮ型エピタキシャル層３に、深さが１μｍ程度でＮ＋導電型のソース拡散層４およびドレイン拡散層５、深さが３μｍ程度でＰ＋導電型のゲート拡散層６が形成されている。そして、本発明では、上記ソース拡散層４およびドレイン拡散層５の縁端に接するように逆導電型の拡散層から成る短絡防止層８が形成されている。ここで、上記短絡防止層８の深さは０．５μｍ〜０．８μｍであり、ソース拡散層４およびドレイン拡散層５よりもその底部は浅くなっている。また、ソース拡散層４（あるいはドレイン拡散層５）縁端とゲート拡散層６縁端との離間距離を１０μｍ程度とすると、上記短絡防止層８の幅は３μｍ程度と上記離間距離の１／３程度にする。そして、ソース拡散層４およびドレイン拡散層５の不純物濃度は１０１８ｃｍ−３〜１０２０ｃｍ−３、短絡防止層８の不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３とする。なお、ゲート拡散層６の不純物濃度は１０１８ｃｍ−３〜１０２０ｃｍ−３である。
【００２３】
そして、他の構造は図１５で説明したものと同様である。すなわち上記ゲート拡散層６と連結する深さが７μｍ程度のＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成されると共に、基板裏面にゲート電極１２が形成される。ここでゲート電極は基板コンタクトとなるＰ＋＋導電型基板１およびコンタクト拡散層７を介して表面のゲート拡散層６に接続される。ここで、上記防止短絡層８は上記ソース電極１０あるいはドレイン電極１１に電気的に接続せずにフローティング状態にしている。
【００２４】
上記の実施の形態では、短絡防止層８をソース拡散層４の両縁端およびドレイン拡散層５の両縁端に接して形成しているが、ソース拡散層４の縁端あるいはドレイン拡散層５の縁端にのみ形成してもよい。あるいは、上記短絡防止層８は、ソース拡散層４のゲート拡散層６に対向する片側あるいはドレイン拡散層５の片側にのみ形成してもよい。また、上記実施の形態において、短絡防止層８の不純物濃度をソース拡散層４あるいはドレイン拡散層５と同程度にしてもよいし、短絡防止層８の不純物濃度をＮ型エピタキシャル層３の濃度と同程度に低くしてもよい。
【００２５】
このような本発明の第１の実施の形態のＪ−ＦＥＴ構造によれば、上述した短絡防止層８をソース拡散層４の縁端あるいはドレイン拡散層５の縁端に接するように設けることにより、そのサージ耐量が従来の場合より２〜３倍程度に向上する。また、このサージ耐量の向上に伴い、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離の縮小化が容易になり、Ｊ−ＦＥＴの高密度化が促進される。このような短絡防止層８の挿入効果は、短絡防止層８の底部が深くなるほど高くなるが、しかし、一方で深いほどＪ−ＦＥＴの動作特性に影響を与えるようになる。そこで、短絡防止層８底部の深さをソース拡散層４あるいはドレイン拡散層５よりも浅くすることで、電流経路への阻害は問題なくなり良好なＪ−ＦＥＴと特性が得られるようになる。
【００２６】
次に、本発明がもたらすサージ耐量向上における短絡防止層の作用原理について模式図である図２を参照して説明する。図中において図１と同じものは同一符号で示している。図中に示すように、ゲート電極に対してソース電極（あるいはドレイン電極）に正の高電圧であるサージ電圧が印加されると、ＰＮ接合を構成するゲート拡散層６、Ｐ＋＋導電型基板１及びＰ型エピタキシャル層２のＰ型領域とソース拡散層及びＮ型エピタキシャル層のＮ型領域との間において、図２に示すような空乏層２ｄ及び３ｄが形成される。ここで、Ｎ型エピタキシャル層３下のＰ型エピタキシャル層２は、上記サージ電圧で生じる空乏層が高濃度不純物領域であるソース拡散層４に達し難くする機能を有している。これは、Ｐ型エピタキシャル層２に生じる空乏層２ｄが上記サージ電圧の電界緩和をするからである。このように、図２に示すように、ソース拡散層４の底部方向では、上記ＰＮ接合はＮ＋ＮＰＰ＋＋の構造となっており、いわゆるパンチスルー（Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）耐圧が高くなっている。これに対して、ソース拡散層４の側部方向すなわちソース拡散層４とゲート拡散層６間の表面領域は、図１５で示した従来技術のＪ−ＦＥＴ構造においては、ＰＮ接合はＮ＋ＮＰ＋構造となり、上記Ｐ型エピタキシャル層２のような電界緩和機能を持つ領域はなく、この表面領域でパンチスルーが生じ易くなっていた。そこで、本発明ではこのパンチスルーの生じ易いゲート拡散層６とソース拡散層４間の表面領域に短絡防止層８を挿入する。この短絡防止層８は、図２に破線で示すように上記表面領域での空乏層の伸びを抑制しパンチスルーを生じ難くし、パンチスルーから生じる大電流によるＰＮ接合の破壊を起こり難くする。このようにして本発明によりサージ耐量が向上することになる。
【００２７】
上記第１の実施の形態では短絡防止層８はＰ導電型にしているが、ソース・ドレイン拡散層とは逆導電型のＮ導電型であってもＮ型エピタキシャル層３の不純物濃度より高くすれば、上述した表面領域での空乏層の伸びが抑制されるためにパンチスルーが生じ難くなり、上記と同様にサージ耐量が向上する。このような実施の形態については後述する。
【００２８】
次に、本発明に係る上記Ｊ−ＦＥＴ構造の製造方法について、工程順の略断面図である図３乃至５に基づいて説明する。初めに、第１の製造方法について図３で説明する。図３（ａ）に示すように、Ｐ＋＋導電型基板１上に周知のＣＶＤ法によるエピタキシャル成長でＰ型エピタキシャル層２およびＮ型エピタキシャル層３を順次形成する。このＣＶＤ工程において成長温度は１１００℃程度であり、Ｐ型エピタキシャル層２はＰ＋＋導電型基板１からＮ型エピタキシャル層３へのホウ素のオートドーピングを緩和するための層である。
【００２９】
次に、ホウ素を含むイオンの注入と熱酸化処理により、図３（ａ）に示すように、ゲート拡散層６を形成すると共に酸化膜マスク１３を形成する。そして、図３（ｂ）に示すように、上記酸化膜マスク１３の所定の領域を開口しホウ素の拡散源となる塗布膜等を形成し熱酸化処理を施して、不純物濃度が１０１６ｃｍ−３〜１０１８ｃｍ−３の短絡防止層用拡散層１４を形成する。続いて、図３（ｃ）に示すように、上記短絡防止層用拡散層１４上部の所定の領域を開口し、リンの拡散源である塗布膜等を形成し熱酸化処理を施して、上記短絡防止層用拡散層１４より深いソース拡散層４およびドレイン拡散層５を形成すると同時に上述した短絡防止層８を形成する。このようにして、本発明の特徴となるＪ−ＦＥＴの構造が形成される。ここで、ホウ素あるいはリン不純物の導入においてイオン注入を用いてもよい。
【００３０】
更に、図３と図４に基づいて、本発明に係る上記Ｊ−ＦＥＴ構造の第２の製造方法について説明する。図３（ａ）の工程の次に図４に示すように、酸化膜マスク１３の所定の領域を開口し、ホウ素の拡散源である塗布膜等を形成し熱酸化処理を施し、予め、不純物濃度が１０１６ｃｍ−３〜１０１８ｃｍ−３の短絡防止層８を形成する。この後、図３（ｃ）で説明した工程で、短絡防止層８より深くなるようにソース拡散層４およびドレイン拡散層５を形成する。
【００３１】
更に、図３と図５に基づいて、本発明に係る上記Ｊ−ＦＥＴ構造の第３の製造方法について説明する。図３（ａ）の工程の次に図５（ａ）に示すように、酸化膜マスク１３の所定の領域を開口し、リンの拡散源である塗布膜等を形成し熱酸化処理を施して、ソース拡散層４およびドレイン拡散層５を形成する。そして、図５（ｂ）に示すように、上記ソース拡散層４およびドレイン拡散層５上部の所定の領域を開口し、ホウ素を含むイオンの注入と熱処理とを施し、その底部がソース拡散層４およびドレイン拡散層５より浅くなるように短絡防止層８を形成する。ここで、リン不純物の導入においてイオン注入を用いてもよい。
【００３２】
上述したような製造方法により、ソース拡散層４およびドレイン拡散層５の縁端に接するように高精度に所望の短絡防止層８を形成できる。上記製造方法では、ソース拡散層４およびドレイン拡散層５の両縁端に接して短絡防止層８を形成する方法を示した。ソース拡散層４あるいはドレイン拡散層５の片側に短絡防止層８を形成する場合には、上記製造方法において、酸化膜マスク１３に設ける開口の位置を調整することで同様に形成可能である。
【００３３】
次に、第１の実施の形態のＪ−ＦＥＴ基本構造を製品に適用した場合の構造について図６と図７に基づいて説明する。図６は単体Ｊ−ＦＥＴの平面図であり、図７は上記平面図の矢視Ａ−Ａ′に相当するところの断面図である。ここで、図１で説明したものと同じものは同一符号で示している。この場合の上記Ｊ−ＦＥＴ基本構造と大きく異なるところは、活性領域であるＮ型エピタキシャル層３にソース拡散層４、ゲート拡散層６、ドレイン拡散層５が櫛歯状に交互に配列される点である。
【００３４】
すなわち、図７において、図１で説明したのと同様に、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２Ｎ型エピタキシャル層３が形成されている。そして、図６および図７に示すような配列でＮ型エピタキシャル層３に、深さが１μｍ程度でＮ＋導電型のソース拡散層４およびドレイン拡散層５、深さが３μｍ程度でＰ＋導電型のゲート拡散層６がそれぞれ交互に形成されている。ここで、それぞれのソース拡散層４およびドレイン拡散層５の両縁端に接するように逆導電型の短絡防止層８が形成されている。ここで、上記短絡防止層８の深さは０．８μｍ程度とソース拡散層４およびドレイン拡散層５よりもその底部は浅くなっている。
【００３５】
そして、上記ゲート拡散層６と連結してＰ＋導電型のコンタクト拡散層７が形成され、保護絶縁膜９に設けられた開口を通して、上記ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成され、図６に示すようにソース電極１０はソース電極パッド１５に接続されている。同様に、ドレイン電極１１はドレイン電極パッド１６に接続されている。ここで電極材料としてはアルミニウムなどが用いられる。但し、図６において、ソース拡散層４およびドレイン拡散層５の活性領域での配列を示すために、この領域でのソース電極１０およびドレイン電極１１の図示を省いている。そして、図７に示すようにゲート電極１２は、Ｐ＋＋導電型基板１裏面の全面に形成した金属層で構成されることになる。
【００３６】
上記の製品適用の例では、図６から判るようにソース拡散層４あるいはドレイン拡散層５とコンタクト拡散層７との離間距離が大きい。このために、櫛歯状に配列したソース拡散層４あるいはドレイン拡散層５のうち最も外側のソース拡散層４あるいはドレイン拡散層５では、ゲート拡散層６に面する片側にのみ、短絡防止層８を形成するようにしてもよい。これは、サージ電圧が印加されるとき、上述したように離間距離が大きいためにコンタクト拡散層７との間でのアバランシェ・ブレークダウンは発生し難いからである。このブレークダウンは互いに近接するゲート拡散層６との間で生じ易い。
【００３７】
このような本発明の単体のＪ−ＦＥＴ製品であれば、上述した短絡防止層８によりサージ耐量が大幅に向上する。また、このサージ耐量の向上に伴い、ソース拡散層あるいはドレイン拡散層とゲート拡散層間の離間距離の縮小化が容易になり、櫛歯状のソース拡散層４、ゲート拡散層６、ドレイン拡散層５を高密度に配列することが可能になる。このために、単体Ｊ−ＦＥＴ製品の上述した動作能力等の高性能化が促進されるようになる。
【００３８】
（第２の実施の形態）
次に、本発明の第２の実施の形態のＪ−ＦＥＴ基本構造の断面図を図８に示す。この構造の特徴は、第１の実施の形態と異なり、ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６の間に設けられる短絡防止層８が上記ソース拡散層４あるいはドレイン拡散層５と接することなく少し離れて配列された構成になる点にある。
【００３９】
以下、図８に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図８において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図８に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間、ゲート拡散層６に連結するＰ＋導電型のコンタクト拡散層７とソース拡散層４およびドレイン拡散層５の間に、短絡防止層８が互いに離れて設けられる。ここで、上記短絡防止層８の深さは、ソース拡散層４およびドレイン拡散層５よりもその底部で浅くなっている。
【００４０】
そして、他の構造は図１で説明したものと同じである。すなわち、全面に保護絶縁膜９に設けられた開口を通して、ソース拡散層４に接続するソース電極１０、ドレイン拡散層５に接続するドレイン電極１１が形成されるとともに、基板裏面には、コンタクト拡散層７を介してゲート領域に接続するゲート電極１２が形成される。この場合も、短絡防止層８はフローティング状態である。
【００４１】
この第２の実施の形態の構成でも第１の実施の形態で説明したのと同じ理由から同様の効果が生じてくる。但し、この場合では、短絡防止層８を第１の実施の形態の場合よりも深くなるように形成できる。これは、短絡防止層８がソース拡散層４あるいはドレイン拡散層５から離れるために、上述したＪ−ＦＥＴ動作時での電流経路の阻害が小さくなるからである。そして、更に第１の実施の形態の場合よりもサージ耐量は高くなる。
【００４２】
（第３の実施の形態）
次に、本発明の第３の実施の形態のＪ−ＦＥＴ基本構造の断面図を図９に示す。この構造の特徴は、第１、第２の実施の形態と異なり、ソース拡散層４およびドレイン拡散層５と同導電型の拡散層から成る短絡防止層８ｎが上記ソース拡散層４あるいはドレイン拡散層５の縁端に接して形成された構成になる点にある。
【００４３】
以下、図９に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図９において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図９に示すように、ソース拡散層４の両縁端およびドレイン拡散層５の両縁端にＮ導電型の拡散層で短絡防止層８ｎが設けられる。ここで、上記短絡防止層８ｎの深さは、ソース拡散層４およびドレイン拡散層５と同程度の深さになるように形成される。そして、短絡防止層８ｎの不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３範囲で設定される。このように短絡防止層８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。但し、ソース拡散層４あるいはドレイン拡散層５の不純物濃度よりも低くする。なお、この場合の製造方法は、図３乃至５で説明した工程において、短絡防止層８ｎを形成するための不純物をホウ素からＮ型のリンあるいはヒ素不純物に取り替えるだけで同様な工程になる。
【００４４】
他の構造は図１で説明したものと同じであり、図中に示す符号の説明は省略する。しかし、この場合は、防止短絡層８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるために電気的に接続していることになる。
【００４５】
この第３の実施の形態の構成でも第１の実施の形態で説明したのと同様の効果が生じてくる。この場合でのサージ耐量の向上は、高い正電圧であるサージ電圧が、ソース拡散層４あるいはドレイン拡散層５に印加される時に、図２で説明したＮ型エピタキシャル層３に生成される空乏層３ｄが短絡防止層８ｎ内にも形成されるようになり、空乏層３ｄが高濃度をもつソース拡散層４あるいはドレイン拡散層５に到達するパンチスルーを抑制するからである。また、この場合において、上記短絡防止層８ｎの深さがソース拡散層４およびドレイン拡散層５と同程度にできるのは、これらが同導電型であり、第１の実施の形態のようにＪ−ＦＥＴ動作時での電流経路の阻害に全くならないからである。
【００４６】
（第４の実施の形態）
次に、本発明の第４の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１０に示す。この構造の特徴は、第３の実施の形態と異なり、ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６の間に設けられる短絡防止層８ｎが上記ソース拡散層４あるいはドレイン拡散層５と接することなく少し離れて配列された構成になる点にある。
【００４７】
以下、図１０に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１０において、Ｐ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１０に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間、ゲート拡散層６に連結するＰ＋導電型のコンタクト拡散層７とソース拡散層４およびドレイン拡散層５の間に、短絡防止層８ｎが互いに離れて設けられる。ここで、上記短絡防止層８の深さは、ソース拡散層４およびドレイン拡散層５と同程度になっている。
【００４８】
ここでも他の構造は図１で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるために電気的に接続している。なお、この第４の実施の形態の構成でも第３の実施の形態で説明したのと同じ理由から同様の効果が生じてくる。なお、この場合には、防止短絡層８ｎの不純物濃度をソース拡散層４あるいはドレイン拡散層５と同程度にしてもよい。
【００４９】
次に、上述した実施の形態において説明してきたソース拡散層４あるいはドレイン拡散層５と短絡防止層８（８ｎ）との近傍位置に代えて、ゲート拡散層６と短絡防止層との近傍位置に着目した場合について、第５乃至８の実施の形態を説明する。
【００５０】
（第５の実施の形態）
本発明の第５の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１１に示す。この構造の特徴は、Ｎ導電型の拡散層から成る短絡防止層１８ｎがゲート拡散層６の縁端に設けられた構成になる点にある。以下、図１１に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１１において、上述したＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、このゲート拡散層６の両縁端に接してＮ導電型の拡散層から成る短絡防止層１８ｎが設けられる。ここで、上記短絡防止層１８ｎの深さは、ゲート拡散層６よりもその底部が浅くなる。また、短絡防止層１８ｎの不純物濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３範囲で設定されている。ここでも、短絡防止層１８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。また、ソース拡散層４、ドレイン拡散層５、ゲート拡散層６の不純物濃度と同程度にしてもよい。
【００５１】
上記以外の他の構造は第１乃至４の実施の形態で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層１８ｎはソース拡散層４およびドレイン拡散層５と同導電型であるためにこれらと電気的に接続している。そして、この第５の実施の形態の構成でも第３の実施の形態で説明したのと同じような理由から同様の効果が生じてくる。この場合でも、短絡防止層１８ｎの挿入効果は、短絡防止層１８ｎの底部が深くなるほど高くなるが、しかし、一方で深いほどＪ−ＦＥＴの動作特性に影響を与えるようになる。そこで、短絡防止層１８ｎ底部の深さをゲート拡散層６よりも浅くすることで、チャネル領域への阻害は問題なくなり上述した良好なＪ−ＦＥＴと特性が得られるようになる。
【００５２】
（第６の実施の形態）
次に、本発明の第６の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１２に示す。この構造の特徴は、第５の実施の形態と異なり、短絡防止層１８ｎがゲート拡散層６の縁端に接することなく、上記ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６間に少し離れて配列された構成になる点にある。以下、図１２に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１２において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１２に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間に、短絡防止層１８ｎが互いに離れて設けられる。ここで、上記短絡防止層１８ｎの深さは、ゲート拡散層６より浅く、ソース拡散層４およびドレイン拡散層５よりもその底部で深くなっている。ここでも、短絡防止層１８ｎの不純物濃度は、Ｎ型エピタキシャル層３の不純物濃度よりも高くし、１桁〜２桁の程度に高い濃度にするとよい。また、ソース拡散層４、ドレイン拡散層５、ゲート拡散層６の不純物濃度と同程度にしてもよい。
【００５３】
この場合のソース拡散層４、ドレイン拡散層５、ゲート拡散層６と短絡防止層１８ｎの配列位置は、図１０で説明した第４の実施の形態の場合と似たものになっている。そして、この第６の実施の形態の構成でも第４，５の実施の形態で説明したのと同じような理由から同様の効果が生じてくる。
【００５４】
（第７の実施の形態）
次に、本発明の第７の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１３に示す。この構造の特徴は、第５の実施の形態と異なり、ゲート拡散層６の両縁端に接して設けられる短絡防止層１８が、Ｐ導電型の拡散層から構成される点である。以下、図１３に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示す。図１３において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成され、Ｎ型エピタキシャル層３にＮ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１３に示すように、このゲート拡散層６の両縁端に接してＰ導電型の拡散層から成る短絡防止層１８が設けられる。ここで、上記短絡防止層１８の深さは、ゲート拡散層６よりもその底部が浅くなる。また、短絡防止層１８の不純物濃度は１０１５ｃｍ−３〜１０１８ｃｍ−３範囲で設定され、ゲート拡散層６の不純物濃度より低くなるようにする。
【００５５】
上記以外の他の構造は上記の実施の形態で説明したものと同じであり、図中に示す符号の説明は省略する。この場合、上記防止短絡層１８はゲート拡散層６と同導電型であり電気的に接続している。そして、この第７の実施の形態の構成では、ゲート拡散層６に高い負電圧であるサージ電圧あるいはソース拡散層４に高い正電圧が印加されたとき、この短絡防止層１８で生じる空乏層によりサージ電圧の電界緩和が起こり、アバランシェ・ブレークダウンの発生が抑制される。このようにして、Ｊ−ＦＥＴのサージ耐量が向上するようになる。
【００５６】
（第８の実施の形態）
次に、本発明の第８の実施の形態のＪ−ＦＥＴ基本構造の断面図を図１４に示す。この構造の特徴は、第７の実施の形態と異なり、短絡防止層１８がゲート拡散層６の縁端に接することなく、上記ソース拡散層４あるいはドレイン拡散層５とゲート拡散層６間に少し離れて配列された構成にした点にある。以下、図１４に基づいて簡単に説明するが、図において、第１の実施の形態で説明したものと同様のものは同一符号で示している。図１４において、上述したようなＰ＋＋導電型基板１上にＰ型エピタキシャル層２、Ｎ型エピタキシャル層３が形成されている。そして、Ｎ型エピタキシャル層３に、Ｎ＋導電型のソース拡散層４およびドレイン拡散層５、Ｐ＋導電型のゲート拡散層６が形成され、図１４に示すように、ゲート拡散層６とソース拡散層４およびドレイン拡散層５の間に、短絡防止層１８が互いに離れて設けられる。ここで、上記短絡防止層１８はフローティング状態になっている。また、短絡防止層１８の不純物濃度は１０１５ｃｍ−３〜１０１８ｃｍ−３範囲で設定され、ゲート拡散層６の不純物濃度より低くなるようにすることが好ましい。しかし、短絡防止層１８とゲート拡散層６の不純物濃度を同程度にしてもよい。
【００５７】
この場合のソース拡散層４、ドレイン拡散層５、ゲート拡散層６と短絡防止層１８の配列位置は、図８で説明した第２の実施の形態の場合と似たようになっている。そして、この第８の実施の形態の構成でも図１あるいは図８に基づいて説明した第１，２の実施の形態の場合と同じような理由から同様の効果が生じてくる。
【００５８】
上述した実施の形態では、ソース拡散層４、ドレイン拡散層５の導電型がＮ型であり、ゲート拡散層６の導電型がＰ型になるＮ型Ｊ−ＦＥＴの場合に本発明を適用する構造について説明してきた。本発明はこれに限定されるものではない。ソース拡散層４、ドレイン拡散層５の導電型がＰ型であり、ゲート拡散層６の導電型がＮ型になるＰ型Ｊ−ＦＥＴの場合についても同様に適用できる。但し、この場合には、全ての導電型を逆にする必要がある。しかし、上述したような不純物濃度の相対関係は、上記の実施の形態で説明したものと同じようにする。
【００５９】
また、本発明は、上記実施の形態に限定されるものではなく、本発明の技術思想の範囲内において、実施の形態は適宜に変更可能である。本発明は、上述してきた単体Ｊ−ＦＥＴ構造に適用するのと同様にして、Ｊ−ＦＥＴのみを集積する半導体装置、あるいは、Ｂｉｐトランジスタ、ＭＩＳＦＥＴのような他の半導体素子と共に集積する半導体装置にも適用できることに言及しておく。
【００６０】
【発明の効果】
以上説明してきたように本発明は、第１の導電型の半導体領域からなるチャネル領域の表面に形成され、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域間に形成され、前記第１の導電型とは異なる第２の導電型のゲート拡散領域とを具備したＪ−ＦＥＴを有する半導体装置において、前記ゲート拡散領域と前記ソース・ドレイン拡散領域との間の表面に短絡防止層を設けることにより、サージ電圧による上記表面領域での空乏層の伸びを抑えて、パンチスルーを起こり難くすることでＪ−ＦＥＴのサージ耐量を向上させるという効果を有する半導体装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図２】本発明の第１の実施の形態における作用効果を説明するための模式的断面図
【図３】本発明の第１の実施の形態におけるＪ−ＦＥＴの製造方法を示す工程順の断面図
【図４】本発明の第１の実施の形態におけるＪ−ＦＥＴの別の製造方法を示すための断面図
【図５】本発明の第１の実施の形態におけるＪ−ＦＥＴの更に別の製造方法を示す工程順の断面図
【図６】本発明の第１の実施の形態における単体Ｊ−ＦＥＴ製品への適用例を説明するための略平面図
【図７】図６に示す平面図のＡ−Ａ′矢視での断面図
【図８】本発明の第２の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図９】本発明の第３の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１０】本発明の第４の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１１】本発明の第５の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１２】本発明の第６の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１３】本発明の第７の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１４】本発明の第８の実施の形態を説明するための単体Ｊ−ＦＥＴの断面図
【図１５】従来の技術を説明するための単体Ｊ−ＦＥＴの断面図
【図１６】従来の技術でのサージ破壊を説明するための単体Ｊ−ＦＥＴの模式的断面図
【符号の説明】
１ Ｐ＋＋導電型基板
２ Ｐ型エピタキシャル層
２ｄ、３ｄ 空乏層
３ Ｎ型エピタキシャル層
４ ソース拡散層
５ ドレイン拡散層
６ ゲート拡散層
７ コンタクト拡散層
８，８ｎ，１８，１８ｎ 短絡防止層
９ 保護絶縁膜
１０ ソース電極
１１ ドレイン電極
１２ ゲート電極
１３ 酸化膜マスク
１４ 短絡防止用拡散層
１５ ソース電極パッド
１６ ドレイン電極パッド
Claims (6)
- 第１の導電型の半導体領域からなるチャネル領域の表面に形成され、前記第１の導電型の高濃度拡散領域からなるソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域間に形成され、前記第１の導電型とは異なる第２の導電型のゲート拡散領域とを具備した接合型電界効果トランジスタを有する半導体装置において、
前記ゲート拡散領域と前記ソース・ドレイン拡散領域との間の前記チャネル領域表面に、第２導電型の拡散層または、前記第１の導電型の半導体領域よりも高濃度の第１導電型の拡散層からなる短絡防止層を備え、
前記短絡防止層は、前記ゲート拡散領域に近接した前記チャネル領域表面に形成され、前記短絡防止層は、前記ゲート拡散領域よりも底が浅い位置にくるように形成されたことを特徴とする半導体装置。 - 前記短絡防止層は、前記ゲート拡散領域の周りに形成されていることを特徴とする請求項１記載の半導体装置。
- 前記短絡防止層は、前記ゲート拡散領域に接するように形成されていることを特徴とする請求項１記載の半導体装置。
- 前記短絡防止層は、前記ゲート拡散領域よりも低濃度の第２の導電型の拡散層であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体領域は、第２の導電型の高濃度基板上に形成されており、前記ゲート拡散層の一部が前記第２の導電型の高濃度基板に到達するように前記基板表面側から形成されたコンタクト拡散を介して電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記ソース・ドレイン拡散領域は、互いに相対向し、櫛歯状をなすように形成されており、前記ソース・ドレイン拡散領域上にソース・ドレイン電極が形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
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