JP5312798B2 - 高性能ｆｅｔデバイス - Google Patents

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Description

相互参照及び優先権主張
本特許出願は、２００５年１月２５日に出願された「高性能ＦＥＴデバイス及び方法（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＦＥＴ Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ）」なる名称の米国仮特許出願第６０／６４７，１７７号（代理人整理番号ＭＯＸＴ−００３−ＰＲ）の優先権を主張し、またこの仮特許出願は、全体が記載されているかの如く参照により本明細書に援用される。
発明の分野
本発明は、一般に、半導体電界効果トランジスタ（ＦＥＴ）デバイスの性能における改善、特に、ＦＥＴデバイスの高周波性能における改善のための、ゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造に関し、さらに、かかるデバイスに関連する方法に関する。
発明の背景
電界効果トランジスタ（ＦＥＴ）デバイスを増幅回路で用いて、無線周波数（ＲＦ）出力を増加させることができる。従来のＦＥＴは、単純な構造を有し、容易に製造することができる。高周波性能を得るために、ガリウムヒ素が用いられていた。特に、高温及び高放射線条件等の不利な動作条件では、高出力性能を得るために、炭化ケイ素及び窒化ガリウム等の広バンドギャップ半導体材料が用いられる。
ＦＥＴの活性層は、ドレイン領域、ソース領域及びゲート領域を、ゲート領域がドレインとソースとの間に位置する状態で自身の上に存在させる半導体層に付随する。ｎ型またはｐ型導電性の電気キャリアが、活性層に存在し、活性層に形成されたソース領域とドレイン領域との間に生成された電界に応じて、及び活性層に形成されたゲート領域に印加された信号電圧に応じて移動する。活性チャネルは、ゲートコンタクトへの信号に応じて電気キャリアが移動する活性層内の部分である。ＦＥＴの速度は、高周波で動作するその能力に関係し、また高速応答には高いキャリア移動度が必要である。高周波で動作するＦＥＴの能力の向上により、その機能性及びそれを使用できる潜在的な用途の数が増加される。高周波におけるＦＥＴの性能を向上させるために、及びＦＥＴが動作する最大周波数を拡張するために、エピタキシャル積層構造の様々な設計が開示されていた。
いくつかのＦＥＴタイプが存在する。たとえば、ＦＥＴは、金属ゲートコンタクトと活性層との間に中間層を有しなくてもよく、その場合には、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が形成される。或いは、ＦＥＴは、ゲートコンタクトと活性層との間に中間的な追加材料層を含んで、接合型電界効果トランジスタ（ＪＦＥＴ）を形成してもよく、またはゲートコンタクトと活性層との間に金属酸化物材料層を含んで、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）を形成してもよい。
エピタキシャル積層ＦＥＴの動作周波数の上限は、いくつかの方法で向上させることができる。ｎ型キャリアを活性チャネルに有するＦＥＴのためには、高電子移動度を有することが望ましい。高周波用途に対して、好ましい活性層材料は、高い飽和電子ドリフト速度を有する材料だった。ＦＥＴの半導体層がエピタキシャルであるので、自身の上に各層が成長した層は、デバイスの全体的特性に影響する（たとえば、参照により本明細書に援用されるパーマー（Ｐａｌｍｏｕｒ）の米国特許第５，２７０，５５４号を参照されたい）。
様々なＦＥＴ及び関連構造が次の米国特許に開示されており、これらの特許は、全体が記載されているかの如く参照により本明細書に援用される。
スリラン（Ｓｒｉｒａｎ） ５，８２１，５７６
バリガ（Ｂａｌｉｇａ） ５，３９９，８８３
テラニ（Ｔｅｈｒａｎｉ）、他 ５，０８１，５１１
ストリフラー（Ｓｔｒｉｆｌｅｒ）、他 ４，９３５，３７７
ウエノ（Ｕｅｎｏ） ５，２２７，６４４
ハセガワ（Ｈａｓｅｇａｗａ） ５，６４３，８１１
パーマー（Ｐａｌｍｏｕｒ） ５，２７０，５５４
アロック（Ａｌｏｋ）、他 ６，５５９，０６８
ヤン（Ｙａｎｇ）、他 ６，８０６，１５７
ゴロンキン（Ｇｏｒｏｎｋｉｎ）、他 ５，２９８，４４１
ブイノスキー（Ｂｕｙｎｏｓｋｉ） ５，７２９，０４５
ドーナス（Ｄｏｎａｔｈ）、他 ６，２７４，９１６
本発明に関して、ｐ型半導体層上にエピタキシャルに成長したｎ型半導体層の境界面に空乏層領域が生じることが注目される。空乏層領域の厚さは、ｎ型及びｐ型半導体層にわたるバイアス電圧の適切な印加により、増加させることができる。
自身の上に活性半導体層がエピタキシャルに成長した第１の半導体層を有するＦＥＴの空乏領域の厚さを制御するためのかかる電圧バイアスの印加は、次の条件、即ち（１）基板上に適切な電極が存在し、（２）基板とゲートコンタクトとの間の全ての層が、十分且つ適切に導電性であり、且つ（３）ゲートコンタクトと基板電極との間に、適切なゲート電圧バイアス回路素子が存在するという条件で、ゲートコンタクトと基板との間にバイアス電圧を印加することにより行なうことができる。
同様に、自身の上に活性半導体層がエピタキシャルに成長した第１の半導体層を有するＦＥＴの空乏領域の厚さを制御するためのかかる電圧バイアスの印加は、或いは、次の条件、即ち（１）第１の半導体層上に適切な電極が存在し、且つ（２）ゲートコンタクトと第１の半導体層電極との間に、適切なゲート電圧バイアス回路素子が存在するという条件で、ゲートコンタクトと第１の半導体層との間にバイアス電圧を印加することにより行なうことができる。
本発明に関して、エピタキシャル積層ＭＥＳＦＥＴは、活性層にｎ型材料またはｐ型材料を有し、それに応じて、活性層における電気キャリアがｎ型またはｐ型であるように、設計することができる。活性層にｐ型キャリアを有するエピタキシャル積層ＭＥＳＦＥＴのための動作周波数の上限は、ゲートコンタクトに近接するｐ型キャリアの移動度のためにより高い値を取ることにより、向上するであろう。
同様に、活性層にｎ型キャリアを有するエピタキシャル積層ＭＥＳＦＥＴのための動作周波数の上限は、ゲートコンタクトに近接する、活性層におけるｎ型キャリアの移動度のためにより高い値を取ることにより、向上するであろう。
本発明に関して、広バンドギャップ半導体材料は、高温におけるデバイス動作に有用である。酸化亜鉛は、広バンドギャップ材料であり、それはまた、優れた放射抵抗特性を有する。半導体デバイスの製造に十分な特性を有する、酸化亜鉛の広バンドギャップ半導体膜は、現在、ｎ型及びｐ型キャリアタイプの両方で利用可能である。
特に、ホワイト（Ｗｈｉｔｅ）、他（米国特許第６，２９１，０８５号）は、ｐ型ドープ酸化亜鉛膜を開示しており、この膜は、ＦＥＴを始めとする半導体デバイスに組み込むことが可能である。
さらに、ホワイト（Ｗｈｉｔｅ）、他（米国特許第６，３４２，３１３号）は、少なくとも約１０１５アクセプタ／ｃｍ３の実効アクセプタ濃度を有するｐ型ドープ金属酸化膜を開示しており、この場合に、
（１）この膜は、２族（ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム及びラジウム）、１２族（亜鉛、カドミウム及び水銀）、２族及び１２族、並びに１２族及び１６族（酸素、硫黄、セレン、テルル及びポロニウム）元素からなる群から選択された元素の酸化物化合物であり、
（２）ｐ型ドーパントは、１族（水素、リチウム、ナトリウム、カリウム、ルビジウム、セシウム及びフランシウム）、１１族（銅、銀及び金）、５族（バナジウム、ニオブ及びタンタル）、並びに１５族（窒素、カリウム、ヒ素、アンチモン及びビスマス）元素からなる群から選択される元素である。
さらに、ホワイト（Ｗｈｉｔｅ）、他（米国特許第６，４１０，１６２号）は、ｐ型ドープ酸化亜鉛膜を開示したが、この場合に、ｐ型ドーパントは、１族、１１族、５族及び１５族元素から選択され、膜は、ＦＥＴを始めとする半導体デバイスに組み込まれている。この特許はまた、ｐ型ドープ酸化亜鉛膜を開示したが、この場合には、ｐ型ドーパントは、１族、１１族、５族及び１５族元素から選択され、膜は、デバイスにおける材料との格子整合のために、基板材料として半導体デバイスに組み込まれている。
上記文書及び開示の各々及び全ては、全体が本明細書に記載されているかの如く参照により本明細書に援用され、本特許出願の一部となっている。
半導体ＦＥＴデバイスの出力、効率、機能及び速度は、活性層におけるｎ型またはｐ型キャリアの移動度によって制限される。高周波及び高出力動作条件で性能を向上させるために、炭化ケイ素及び窒化ガリウム材料が、ＦＥＴにおける材料として用いられる。しかしながら、かかる性能は、活性層におけるキャリアの低移動度のために制限される。
当業者は、活性層におけるキャリアのより高い移動度が、高周波における電界効果トランジスタの性能を向上させることを理解するであろう。
高速で動作できるＦＥＴデバイスは、限定するわけではないが、通信ネットワーク、レーダ、センサ及び医用撮像等の分野を始めとする多くの商用及び軍事部門で用いるのに望ましい。
したがって、酸化亜鉛、炭化ケイ素及び窒化ガリウム等の広バンドギャップ半導体材料並びに各材料の合金で製造可能なＦＥＴであって、該ＦＥＴが機能及び速度において向上した性能を有し且つ高周波で使用できるように、エピタキシャル積層構造を有するＦＥＴを提供することが望ましいであろう。
また、シリコン及びガリウムヒ素等の半導体材料で製造可能なＦＥＴであって、該ＦＥＴが機能及び速度において向上した性能を有し且つ高周波で使用できるように、エピタキシャル積層構造を有するＦＥＴを提供することが望ましいであろう。
また、室温で高移動度を備えたｎ型キャリアを有するＦＥＴデバイスの必要性が存在する。
さらに、室温で高移動度を備えたｐ型キャリアを有するＦＥＴデバイスの必要性も存在する。
また、高移動度を備えたキャリアを有し、且つ高周波で利用できるＦＥＴデバイスを提供することが望ましいであろう。
また、より高いキャリア移動度を達成するように、キャリアが移動する活性チャネル層の厚さを調節できるＦＥＴの必要性が存在する。
また、ゲートコンタクトに近接してキャリアが移動する活性チャネル層の厚さを調節するために、及びゲート電極に近接する活性チャネル層におけるキャリア移動度を増加させるために使用できる適切なゲート電圧バイアス供給回路素子を有するエピタキシャル積層ＦＥＴ構造の必要性も存在する。
発明の概要
本発明は、他にも態様があるが、とりわけこれらの必要性に対処する。特に、本発明の一態様により、半導体電界効果トランジスタ（ＦＥＴ）デバイスのために機能及び速度を向上させるためのゲート電圧バイアス供給回路素子を備え、且つ高周波における動作のための特段の能力を備えたエピタキシャル積層構造が提供される。
本発明の一実施形態により、ｎ型導電性を有する単結晶炭化ケイ素基板と、該基板上に形成された、ｎ型酸化亜鉛の第１のエピタキシャル層と、該第１のエピタキシャル層上に形成された、ｐ型酸化亜鉛の第２のエピタキシャル層とを備える金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が提供される。第２のエピタキシャル層は、活性層としての役割を果たす。オーミックコンタクトは、活性層上の２つの別個の領域であって、これらの領域の１つをソースとして、もう一方の領域をドレインとしてそれぞれ画定する２つの別個の領域のそれぞれの上に形成されており、ショットキー金属ゲートコンタクトは、オーミックコンタクトの間である第２のエピタキシャル層の一部の上、したがってソース及びドレインコンタクトの間に配置されており、それにより、活性層が形成される。電気リード線がソース及びドレインコンタクトに施され、信号バイアスがショットキーコンタクトに印加され、また、ゲート電圧バイアス供給回路素子がゲートコンタクトと基板または第１の半導体層との間にバイアス電圧を供給し、それにより、デバイスの機能及び高周波性能を向上させるのに適切な極性及び十分な大きさの電圧を第１の半導体層及び活性層にわたって生成する。
本発明は限定されないが、適切な極性及び大きさでゲート電圧バイアス供給回路素子を適用することにより、空乏層の厚さが増加され、それにより、ゲートコンタクトに近接する、ｐ型キャリアが流れる活性チャネル層の厚さが低減され、かくして、ｐ型キャリアの高移動度及び高デバイス速度をもたらす望ましい動作特性が達成されることが注目される。
さらに、本発明においては、ゲートコンタクトに近接する活性チャネル層におけるｐ型キャリア移動度は、ｐ型酸化亜鉛の厚い層及びバルクｐ型酸化亜鉛におけるｐ型キャリアについて報告された移動度値の約１００倍を超えると見られる。
本発明は限定されないが、ゲートコンタクトに近接する限定された層におけるｐ型キャリア移動度の増加は、ゲートコンタクトに近接する活性チャネル層の次元低下に付随する量子閉じ込め効果のためである可能性がある。
本発明は限定されないが、ゲートコンタクトに近接するｐ型キャリアのより高い移動度に対する１つの説明は、次元の１つ、即ち、可動ｐ型キャリアを含むゲートコンタクトに近接する活性チャネル層の厚さを制限することによる効果に起因する可能性がある。
本発明は限定されないが、ゲートコンタクトに近接する限定された層におけるｐ型キャリア移動度の増加は、不純物散乱の低減による可能性がある。
本発明の他の実施形態及び態様を、添付の図面と併せて以下に詳細に説明する。特に、本発明の他の詳細、利点及び特徴、並びに本発明によるＦＥＴデバイスの動作が達成される方法は、本発明の例示的な実施形態を示す添付の図面と併せて下記の発明の詳細な説明からより明らかになるであろう。
発明の詳細な説明
図１は、本発明に係るＦＥＴの第１の実施形態１００を示す。ｎ型導電性の第１の半導体層１０４は、ｎ型導電性の単結晶基板１０２上にエピタキシャルに成長する。ｐ型導電性の第２の半導体層１０６は、第１の半導体ｎ型層上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｐ型層１０６上に画定される。オーミック電気コンタクト１１２は、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域Ｇ上に形成し、それにより、ｐ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。基板を電気コンタクトのために準備し、電気コンタクトをｎ型基板に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトとｎ型基板との間に、ｎ型基板に対してゲートコンタクトが負である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図２は、本発明に係るＦＥＴの第２の実施形態２００を示す。ｐ型導電性の第１の半導体層２０４は、ｐ型導電性の単結晶基板２０２上にエピタキシャルに成長する。ｎ型導電性の第２の半導体層２０６は、第１の半導体ｐ型層２０４上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｎ型層２０６上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｎ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。基板を電気コンタクトのために準備し、電気コンタクトをｐ型基板に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトとｐ型基板との間に、ｐ型基板に対してゲートコンタクトが正である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図３は、本発明に係るＦＥＴの第３の実施形態３００を示す。ｎ型導電性の第１の半導体層３０４は、単結晶基板３０２上にエピタキシャルに成長する。ｐ型導電性の第２の半導体層３０６は、第１の半導体ｎ型層３０４上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｐ型層３０６上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｐ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。第１の半導体ｎ型層を電気コンタクトのために準備し、電気コンタクトを第１の半導体ｎ型層上に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトと第１の半導体ｎ型層との間に、第１の半導体ｎ型層に対してゲートコンタクトが負である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図４は、本発明に係るＦＥＴの第４の実施形態４００を示す。ｐ型導電性の第１の半導体層４０４は、単結晶基板４０２上にエピタキシャルに成長する。ｎ型導電性の第２の半導体層４０６は、第１の半導体ｐ型層４０４上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｎ型層４０６上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｎ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。第１の半導体ｐ型層を電気コンタクトのために準備し、電気コンタクトは第１の半導体ｐ型層上に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトと第１の半導体ｐ型層との間に、第１の半導体ｐ型層に対してゲートコンタクトが正である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図５は、本発明に係るＦＥＴの第５の実施形態５００を示す。ｎ型導電性のバッファ層５０４は、ｎ型単結晶基板５０２上に成長する。ｎ型導電性の第１の半導体層５０６は、ｎ型バッファ層５０４上にエピタキシャルに成長する。ｐ型導電性の第２の半導体層５０８は、第１の半導体ｎ型層５０６上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｐ型層５０８上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｐ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。基板を電気コンタクトのために準備し、電気コンタクトをｎ型基板に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトとｎ型基板との間に、ｎ型基板に対してゲートコンタクトが負である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図６は、本発明に係るＦＥＴの第６の実施形態６００を示す。ｐ型導電性のバッファ層６０４は、ｐ型単結晶基板６０２上に成長する。ｐ型導電性の第１の半導体層６０６は、ｐ型バッファ層６０４上にエピタキシャルに成長する。ｎ型導電性の第２の半導体層６０８は、第１の半導体ｐ型層６０６上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｎ型層６０８上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｎ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。基板を電気コンタクトのために準備し、電気コンタクトをｐ型基板に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトとｐ型基板との間に、ｐ型基板に対してゲートコンタクトが正である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図７は、本発明に係るＦＥＴの第７の実施形態７００を示す。バッファ層７０４は、単結晶基板７０２上に成長する。ｎ型導電性の第１の半導体層７０６は、バッファ層７０４上にエピタキシャルに成長する。ｐ型導電性の第２の半導体層７０８は、第１の半導体ｎ型層７０６上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｐ型層７０８上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｐ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。第１の半導体ｎ型層を電気コンタクトのために準備し、電気コンタクトを第１の半導体ｎ型層上に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトと第１の半導体ｎ型層との間に、第１の半導体ｎ型層に対してゲートコンタクトが負である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節される。
図８は、本発明に係るＦＥＴの第８の実施形態８００を示す。バッファ層８０４は、単結晶基板８０２上に成長する。ｐ型導電性の第１の半導体層８０６は、バッファ層８０４上にエピタキシャルに成長する。ｎ型導電性の第２の半導体層８０８は、第１の半導体ｐ型層８０６上にエピタキシャルに成長する。ゲート領域Ｇ、ドレイン領域Ｄ及びソース領域Ｓは、ゲート領域Ｇがソース領域Ｓとドレイン領域Ｄとの間に位置する状態で、第２の半導体ｎ型層８０８上に画定される。オーミック電気コンタクトは、ソース及びドレイン領域上に形成される。ゲートコンタクトをゲート領域上に形成し、それにより、ｎ型キャリアを有する活性層を形成する。ドレイン電圧をソースとドレインとの間に印加して、活性層に電界を形成する。第１の半導体ｐ型層を電気コンタクトのために準備し、電気コンタクトを第１の半導体ｐ型層上に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトと第１の半導体ｐ型層との間に、第１の半導体ｐ型層に対してゲートコンタクトが正である電圧極性で、十分に接続できるようにする。ゲート電圧バイアスの大きさは、デバイスの動作性能特性を達成するのに十分なように調節される。
図９は、高速性能を達成するＭＥＳＦＥＴとしての動作のために構成された本発明の特定の実施形態（９００）を示す。基板は、ｎ型炭化ケイ素である。第１の半導体層９０４は、真性ｎ型酸化亜鉛である。第２の半導体層９０６は活性層であり、ヒ素でドープされたｐ型酸化亜鉛である。ゲート電圧バイアス供給回路素子をゲートコンタクトとｎ型基板との間に、ｎ型基板に対してゲートコンタクトが負であった電圧極性で接続できるようにするために、電気コンタクトはｎ型基板に形成される。その後、製造されたデバイスを、電流及び電圧特性のためにテストできる。ゲート電圧バイアスの大きさは、性能特性を向上させるのに十分なように調節することができる。
当業者は、本明細書の説明及び添付の図面に基づいて、以下の態様を含む本発明を容易に理解するであろう。添付の図面において、ゲート電圧バイアス供給回路素子は、バッテリ用の記号によって示される。当業者は、バッテリ又は電源又は他の適切な電圧源を適宜用いてもよいことを理解するであろう。
本発明の別の態様において、基板と第１の半導体ｎ型層との間にバッファ層が存在しない場合には、ｎ型であり、且つ炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素及びシリコンの群から選択される基板を用いてエピタキシャル構造を作製することができる。
同様に、基板と第１の半導体ｐ型層との間にバッファ層が存在しない場合には、ｐ型であり、且つ炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素及びシリコンの群から選択される基板を用いてエピタキシャル構造を作製することができる。
本発明の別の態様において、基板と第１の半導体ｎ型層との間にバッファ層が存在しない場合には、ｎ型である基板を用いて、ｎ型基板とｎ型の第１の半導体層とが１つのエンティティを含むようなエピタキシャル構造を作製することができる。
基板と第１の半導体ｐ型層との間にバッファ層が存在しない場合には、ｐ型である基板を用いて、ｐ型基板とｐ型の第１の半導体層とが１つのエンティティを含むようなエピタキシャル構造を作製することができる。
ｎ型基板と第１の半導体ｎ型層との間にｎ型バッファ層が存在する場合には、ｎ型であり、且つ炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素及びシリコンの群から選択される基板を用いてエピタキシャル構造を作製することができる。
本発明の別の態様において、ｐ型基板と第１の半導体ｐ型層との間にｐ型バッファ層が存在する場合には、ｐ型であり、且つ炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素及びシリコンの群から選択される基板を用いてエピタキシャル構造を作製することができる。
本発明のさらなる態様において、ゲート電圧バイアス供給回路素子が、第１の半導体層上に位置するコンタクトと電気的に接触する場合には、炭化ケイ素、酸化亜鉛、窒化ガリウム、サファイア、ガリウムヒ素及びシリコンの群から選択される基板を用いてエピタキシャル構造を作製することができる。
本発明の別の態様において、ゲート電圧バイアス供給回路素子が、ゲートコンタクトと第１の半導体ｐ型層との間に接続されることになる場合には、炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素、シリコン及びサファイアの群から選択される基板を用いてエピタキシャル構造を作製することができる。
本発明のさらに別の態様において、ゲート電圧バイアス供給回路素子が、ゲートコンタクトと第１の半導体ｎ型層との間に接続されることになる場合には、炭化ケイ素、酸化亜鉛、窒化ガリウム、ガリウムヒ素、シリコン及びサファイアから選択される基板を用いてエピタキシャル構造を作製することができる。
本発明のさらなる態様において、活性層上のゲートコンタクトとしてショットキー金属半導体障壁を用いてエピタキシャル構造を作製し、ＭＥＳＦＥＴを形成することができる。
或いは、ゲートコンタクトと第２の半導体層との間に位置する材料層を用いてエピタキシャル構造を作製し、接合型電界効果トランジスタＪＦＥＴを形成することができる。
本発明の別の態様において、ゲートコンタクトと第２の半導体層との間に位置する材料層を用いてエピタキシャル構造を作製し、ＭＯＳＦＥＴを形成することができる。
また、酸化亜鉛、酸化亜鉛合金、窒化ガリウム、窒化ガリウム合金、ガリウムヒ素及びガリウムヒ素合金、炭化ケイ素及び炭化ケイ素合金並びにシリコンの群から選択されるｎ型材料である第１の半導体層と、酸化亜鉛、酸化亜鉛合金、窒化ガリウム、窒化ガリウム合金、ガリウムヒ素及びガリウムヒ素合金、炭化ケイ素及び炭化ケイ素合金並びにシリコンの群から選択されるｐ型材料である第２の半導体層とを用いて、エピタキシャル構造を作製することができる。
或いは、酸化亜鉛、酸化亜鉛合金、窒化ガリウム、窒化ガリウム合金、ガリウムヒ素及びガリウムヒ素合金、炭化ケイ素及び炭化ケイ素合金並びにシリコンの群から選択されるｐ型材料である第１の半導体層と、酸化亜鉛、酸化亜鉛合金、窒化ガリウム、窒化ガリウム合金、ガリウムヒ素及びガリウムヒ素合金、炭化ケイ素及び炭化ケイ素合金並びにシリコンの群から選択されるｎ型材料である第２の半導体層とを用いて、エピタキシャル構造を作製することができる。
本発明の別の態様において、ｎ型酸化亜鉛材料である第１の半導体層と、ｐ型酸化亜鉛材料である第２の半導体層とを用いて、エピタキシャル構造を作製することができる。
本発明の別の態様において、ｎ型酸化亜鉛である基板を用いて、ｎ型酸化亜鉛の基板とｎ型酸化亜鉛の第１の半導体層とが１つのエンティティを含むようなエピタキシャル構造を作製することができる。
或いは、ｐ型酸化亜鉛材料である第１の半導体層と、ｎ型酸化亜鉛材料である第２の半導体層とを用いてエピタキシャル構造を作製することができる。
ｐ型酸化亜鉛である基板を用いて、ｐ型酸化亜鉛の基板とｐ型酸化亜鉛の第１の半導体層とが１つのエンティティを含むようなエピタキシャル構造を作製にすることができる。
本発明の別の態様において、ｎ型酸化亜鉛半導体層用のドーパントが、ホウ素、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素及びヨウ素からなる群から選択される１つ又は２つ以上の元素であるようなエピタキシャル構造を作製することができる。
本発明の別の態様において、ｐ型酸化亜鉛半導体層用のドーパントが、１族、１１族、５族及び１５族元素から選択される１つ又は２つ以上の元素であるようなエピタキシャル構造を作製することができる。
エピタキシャル構造を、ｐ型酸化亜鉛半導体層用のドーパントが、ヒ素、リン、アンチモン及び窒素からなる群から選択されるように、または本発明の特定の態様において、ｐ型酸化亜鉛半導体層用のドーパントがヒ素のみであるように作製することができる。
本発明のさらなる態様において、ｎ型酸化亜鉛基板用のドーパントが、ホウ素、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素及びヨウ素からなる群から選択される１つ又は２つ以上の元素であるようなエピタキシャル構造を作製することができる。
或いは、ｐ型酸化亜鉛基板用のドーパントが、１族、１１族、５族及び１５族元素から選択される１つ若しくは２つ以上の元素、又はヒ素、リン、アンチモン及び窒素からなる群から選択される１つ若しくは２つ以上の元素、又は特にヒ素のみであるようなエピタキシャル構造を作製することができる。
本発明及びその技術的な利点は、下記の実施例を通してさらに説明される理解されるだろう。
実施例
ここで、本発明の特定の実施形態及びそれらの特徴の説明を提供する。上述したように、本発明は、ＦＥＴデバイスの性能、特には、それらの高周波性能の向上のためにゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造に関する。
次に、ＭＥＳＦＥＴに関連して特定の実施形態を説明するが、本発明は、この文書の他の場所に示すように、他のタイプのＦＥＴ、例えば、ＭＯＳＦＥＴ、ＪＦＥＴ、並びに他の構成及びＦＥＴタイプについて実行しても良いことが理解されよう。
本発明の一実施形態において、バルク炭化ケイ素結晶から切り出されたｎ型導電性の研磨された炭化ケイ素ウエハを、基板として用いた。ウエハをハイブリッドビーム蒸着炉に配置し、約７５０℃に加熱した。圧力を約１×１０−５ｔｏｒｒに下げ、ＲＦ酸素プラズマで３０分間基板を洗浄した。その後、温度を６５０℃に下げ、次に、真性ｎ型酸化亜鉛の第１の層を、炭化ケイ素基板上に約０．３ミクロンの厚さに堆積させた。そして、温度を５５０℃に下げ、ヒ素元素でドープしたｐ型酸化亜鉛を含む第２の半導体層を、第１の半導体層上に堆積させた。ヒ素でドープした堆積ｐ型酸化亜鉛層のトータルの厚さは、約０．３ミクロンだった。
（酸化亜鉛層、ｎ型酸化亜鉛層、ｐ型酸化亜鉛層、及び、特に、ヒ素でドープしたｐ型酸化亜鉛層を堆積させるための例示的なプロセスのより詳細な説明は、共有特許であるホワイト（Ｗｈｉｔｅ）、他（米国特許第６，４７５，８２５号）、ホワイト（Ｗｈｉｔｅ）、他（米国特許第６，６１０，１４１号）、及びリュー（Ｒｙｕ）、他（ＰＣＴ特許出願ＰＣＴ／ＵＳ０３／２７１４３号）に記載されている。参照したＰＣＴ出願には、ｎ型酸化亜鉛層及びヒ素でドープされたｐ型酸化亜鉛層を堆積させるためのハイブリッドビーム蒸着技術について記載されている。上記開示及び文書の各々及び全ては、全体が本明細書に記載されているか如く参照により本明細書に援用され、本出願の一部とされている。）
次に、堆積層を備えたウエハを炉から取り出した。離間した別個のソース及びドレイン領域において、ヒ素でドープしたｐ型酸化亜鉛層にオーミック電気コンタクトを作製し、ソースコンタクト及びドレインコンタクトをそれぞれ形成した。金属半導体ショットキー障壁を、ソースコンタクトとドレインコンタクトとの間に位置するゲートコンタクトに形成した。ドレインへのオーミックコンタクトは、Ｎｉ及びＴｉ金属で作製した。ソース及びドレインコンタクト間において活性層上にショットキーコンタクトを作製して、ＭＥＳＦＥＴを形成した。ＭＥＳＦＥＴのゲート長さに対するゲート幅の比率は約５であり、ゲート厚さは非常に薄く、１０〜１５０ｎｍの範囲だった。
ソース及びドレインコンタクト間にドレイン電圧ＶＤを印加して、活性層に電界を形成した。次に、電気コンタクトのために基板を準備し、電気コンタクトをｎ型基板に形成して、ゲート電圧バイアス供給回路素子をゲートコンタクトとｎ型基板との間に、ｎ型基板に対してゲートコンタクトが負である電圧極性で、十分に接続できるようにした。
図９は、高速性能を達成するＭＥＳＦＥＴとしての動作のために構成されたデバイスを示す。製造されたｐ型活性層を備えるＭＥＳＦＥＴを、電流及び電圧特性のためにテストした。ゲート電圧バイアスＶＧの大きさは、性能特性を向上させ、特に、高周波での性能を増加させるのに十分となるように調節された。
図１０は、電圧ＶＧのために選択された値に対するドレイン電流ＩＤ対ドレイン電圧ＶＤ特性を示しており、この電圧ＶＧは、本発明によるＭＥＳＦＥＴの上記第１の実施形態のために、ゲート電圧バイアス供給回路素子によりｎ型基板に対するゲートコンタクトに供給される電圧である。ピンチオフ及び降伏電圧の位置は、ドレイン電圧ＶＤが増加するにつれて明りょうに観察される。降伏におけるドレイン電流（ＩＤ）及びＶＤの絶対振幅は、ゲート電圧（ＶＧ）が負の方に増加するに従って、増加する。
図１１は、ＭＥＳＦＥＴのためのドレイン電流ＩＤ対ゲートバイアス電圧ＶＧを示す。ドレイン電圧ＶＤは、−５ボルトである。
活性チャネル層におけるキャリアの移動度の増加は、図示するように、ＭＥＳＦＥＴのための電流対電圧データの分析から明らかである。図１１におけるデータをフィットすることにより、ｐ型キャリアのための移動度値約１０００ｃｍ２／Ｖ−ｓがもたらされる。この値は、バルクｐ型酸化亜鉛におけるｐ型キャリアの移動度のための文献で報告された値のおおよそ約１００倍である。
動作条件下では、ヒ素でドープされたｐ型酸化亜鉛活性層を用いて製造された図示のＭＥＳＦＥＴにおけるゲートコンタクトに近接する活性チャネル層のキャリアの移動度は、ヒ素でドープされたｐ型酸化亜鉛の厚い層、及びヒ素でドープされたｐ型酸化亜鉛のバルク材料におけるｐ型キャリアの移動度を超える。
本発明は限定されないが、本発明のデバイスを動作させることできると予想できる最大周波数を推定することができる。特に、本発明に関して観察されるｐ型キャリア移動度の値から、動作の最大周波数の点でデバイスの速度を推定することが可能である。図１０及び１１に示すＭＥＳＦＥＴデータについて、ゲート長さは、キャリア流の方向に沿った金属ゲートコンタクトの距離であると定義され、約３ミクロンである。ソースコンタクトからドレインコンタクトまでの距離は、この距離の約２倍である。しかしながら、この推定のために、ドレイン及びソースコンタクトにわたる５ボルトの電圧降下をコンタクトゲート長さにわたる電圧降下であると見なせると仮定することは、不合理ではない。この仮定により、ゲートコンタクト下の電界約１．６×１０４Ｖ／ｃｍがもたらされる。この結果及び決定された移動度値から、ゲート下におけるｐ型キャリアの走行時間は、約２×１０−１１ｓであると分かる。この走行時間は、５×１０１０Ｈｚ即ち５０ＧＨｚの動作周波数に対応する。
本発明は限定されないが、０．１ミクロンのゲート長さを備えたデバイスを製造することは、当業者にとって不合理ではない。ソースコンタクトとドレインコンタクトとの間に１０ボルトの電圧を印加することもまた不合理ではない。これら２つの変更は、本発明に係るデバイスの周波数応答性能を約６０倍向上させ、３×１０１２Ｈｚ即ち３ＴＨｚに対応する動作周波数をもたらすであろう。
図示の電流対電圧挙動は、ｐ型活性チャネル層を備えたノーマリーオフまたはいわゆる「エンハンスメント型」ＭＥＳＦＥＴに関するものである。ノーマリーオフ酸化亜鉛ＭＥＳＦＥＴは、フォトニック及び電子分野の高速デバイス応用において独自の用途があるだろう。かかる用途には、限定はされないが、高周波レーダ、生物医学的撮像、化合物の識別、分子の識別及び構造、センサ、撮像システム、並びに原子、分子、ガス、蒸気及び固体の基礎的研究等が含まれるであろう。
本発明は限定されないが、本発明の上記の第１の実施形態における基板コンタクトとゲートコンタクトとの間にゲート電圧バイアス供給回路素子によって供給された電圧の影響により、ｎ型酸化亜鉛の第１の半導体層、及びヒ素でドープされたｐ型酸化亜鉛からなる活性層によって形成されたｐｎ接合部における空乏領域の厚さが変化するのは、理にかなっていると思われる。
図１２は、ｎ型酸化亜鉛の第１の半導体層と本発明の第１の実施形態の活性層であるｐ型半導体層との界面に位置する空乏領域を概略的に示す。ソース及びドレイン領域に印加された電圧によって生成された電界に応じて、この空乏領域の厚さの増加により、キャリアが移動する活性チャネル層の厚さが低減するだろう。ゲート電圧バイアス供給回路素子によって供給される、適切な極性及び大きさの電圧を印加することにより、ゲートコンタクトに近接するｐ型キャリアに対して移動度が増加するように、ゲートコンタクトの下の活性チャネル層の厚さを十分に小さくすることができる。
本発明は限定されないが、ｐ型半導体材料の活性層を用いて実現される、ゲートコンタクト下における活性チャネル層の厚さに対する同様の低減は、炭化ケイ素及びその合金、窒化ガリウム及びその合金等の他の広バンドギャップ半導体材料、並びにガリウムヒ素とその合金及びシリコン等の他の半導体材料に対しても実現できるということは不合理ではない。
さらに、本発明は限定されないが、ｎ型半導体材料である酸化亜鉛の活性層を用いて実現され得る、ゲートコンタクト下における活性チャネル層の厚さに対する同様の低減は、炭化ケイ素及びその合金、窒化ガリウム及びその合金等の他の広バンドギャップ半導体材料に対しても、並びにガリウムヒ素とその合金及びシリコン等の他の半導体材料に対しても実現して良いということは不合理ではない。
また、本発明は限定されないが、本発明によるデバイスを高周波性能の向上を達成するために動作させる場合に、ゲートコンタクトに近接する活性チャネル層におけるｐ型キャリア移動度の増加は、活性チャネル層の次元低下、活性チャネル層におけるｐ型キャリアに対する不純物散乱の低減、及び量子閉じ込め効果からなる群からの一つの効果または効果の組み合わせに関連する効果のゆえであると解釈するのは不合理ではないと見られる。
開示されたエピタキシャル積層構造及びゲート電圧バイアス供給回路素子を有する本発明によるＦＥＴ構造を用いて、ＦＥＴ性能、特に高周波性能を向上させることができる。
当業者は、ゲートコンタクトに対するより短い長さ（かかる長さは、ドレインコンタクトとソースコンタクトとの間の電流の方向に沿って測定される）、適切に追加された絶縁層、及び漏電電流の低減を助けるために適切に追加されたメサ等の追加的な望ましい特徴を備えた本発明のＦＥＴを、本明細書の開示に従って製造することができるはずである。かかるＦＥＴは、１００ＧＨｚを超え、１ＴＨｚさえ超える周波数で動作可能だと予想される。
本発明は限定されないが、ゲート電圧バイアス供給回路素子を備え、且つ性能の向上を達成するために動作させられる本発明によるＦＥＴは、バイアスゲート電界効果トランジスタ（ＢＧＦＥＴ）と称することができる。
上述の例は、限定ではなく実例として記載されている。同様に、本明細書で用いられている用語及び表現は、限定ではなく説明の用語として使用されており、かかる用語及び表現の使用には、図示及び説明された特徴の均等物またはそれらの一部を排除する意図はない。様々な追加、削除及び変更が可能であり、それらは、本発明の精神及び範囲内である。
さらに、本明細書で記載され、さもなければ本発明の範囲内にある、本発明の任意の実施形態のいずれか１つまたは複数の特徴は、本発明の範囲から逸脱せずに、本発明の任意の他の実施形態のいずれか１つまたは複数の他の特徴と組み合わせてもよい。
本発明による金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の第１の実施形態の概略断面図である。活性層は、ｐ型半導体材料であり、図面ではバッテリ用の記号で表されたゲート電圧バイアス供給回路素子は、ゲートコンタクトとｎ型基板との間にある。 本発明によるＭＥＳＦＥＴの第２の実施形態の概略断面図である。活性層は、ｎ型半導体材料であり、ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｐ型基板との間にある。 本発明によるＭＥＳＦＥＴの第３の実施形態の概略断面図である。活性層は、ｐ型半導体材料であり、ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｎ型の第１の半導体層との間にある。 本発明によるＭＥＳＦＥＴの第４の実施形態の概略断面図である。活性層は、ｎ型半導体材料であり、ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｐ型の第１の半導体層との間にある。 本発明によるＭＥＳＦＥＴの第５の実施形態の概略断面図である。活性層は、ｐ型半導体層である。ｎ型バッファ層が、ｎ型基板とｎ型の第１の半導体層との間にある。ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｎ型基板との間にある。 本発明によるＭＥＳＦＥＴの第６の実施形態の概略断面図である。活性層は、ｎ型半導体層である。ｐ型バッファ層が、ｐ型基板とｐ型の第１の半導体層との間にある。ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｐ型基板との間にある。 本発明によるＭＥＳＦＥＴの第７の実施形態の概略断面図である。活性層は、ｐ型半導体層である。バッファ層が、基板とｎ型の第１の半導体層との間にある。ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｎ型の第１の半導体層との間にある。 本発明によるＭＥＳＦＥＴの第８の実施形態の概略断面図である。活性層は、ｎ型半導体層である。ｐ型バッファ層が、基板とｐ型の第１の半導体層との間にある。ゲート電圧バイアス供給回路素子は、ゲートコンタクトとｐ型の第１の半導体層との間にある。 高速性能を達成するＭＥＳＦＥＴとしての動作のために構成された、本発明の特定の実施形態を示す。基板は、ｎ型炭化ケイ素である。第１の半導体層は、真性ｎ型酸化亜鉛である。第２の半導体層は活性層であり、ヒ素でドープされたｐ型酸化亜鉛である。ゲート電圧バイアス供給回路素子をゲートコンタクトとｎ型基板との間に、ｎ型基板に対してゲートコンタクトが負である電圧極性で接続できるようにするために、電気コンタクトをｎ型基板に形成した。次に、製造されたデバイスは、電流及び電圧特性のためにテストされた。ゲート電圧バイアスの大きさは、デバイスの性能特性を十分に向上させるように調節された。 ゲートバイアス電圧ＶＧのために選択された値に対するドレイン電流ＩＤ対ドレイン電圧ＶＤ特性を示しており、この電圧ＶＧは、本発明によるＭＥＳＦＥＴの上記第１の実施形態のために、ゲート電圧バイアス供給回路素子により、ｎ型基板に対してゲートコンタクトに供給される電圧である。活性層は、ヒ素でドープされたｐ型酸化亜鉛である。 ドレイン電流ＩＤ対ゲートバイアス電圧ＶＧを示しており、このゲートバイアス電圧ＶＧは、本発明による電界効果トランジスタ（ＭＥＳＦＥＴ）の第１の実施形態のために、ゲート電圧バイアス供給回路素子により、ｎ型基板に対してゲートコンタクトに供給される電圧である。ドレイン電圧ＶＤは、−５ボルトである。活性層は、ヒ素でドープされたｐ型酸化亜鉛である。 上記本発明の第１の実施形態のために、ｎ型酸化亜鉛の第１の半導体層と、活性層であるｐ型半導体層との界面領域に位置する空乏領域を示す。

Claims (6)

  1. エピタキシャル積層構造を備える電界効果トランジスタ（ＦＥＴ）であって、
    ｎ型又はｐ型から選択された導電性を有する単結晶の基板と、
    前記基板上又は前記基板上のバッファ層上にある第１の半導体層であって、当該第１の半導体層は、前記基板又は前記バッファ層と同一の導電性を有する、第１の半導体層と、
    前記第１の半導体層上にある第２の半導体層であって、当該第２の半導体層は活性半導体層であり、当該第２の半導体層の導電性は、前記第１の半導体層の導電性と反対であり、前記第１の半導体層及び前記第２の半導体層の少なくとも一方は、酸化亜鉛又は酸化亜鉛の合金を含み、
    ソースコンタクト及びドレインコンタクトをそれぞれ形成する、前記第２の半導体層上にある２つの電気コンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間に位置し、活性チャネル層を形成する、前記第２の半導体層上にあるゲートコンタクトと、
    前記基板又は前記第１の半導体層に形成された電気コンタクトと、
    （１）前記基板又は前記第１の半導体層に形成された前記電気コンタクト、及び、（２）前記ゲートコンタクトに接続されたゲート電圧バイアス供給回路素子と、
    を備える電界効果トランジスタ。
  2. ＭＥＳＦＥＴを形成するために、前記活性チャネル層上にショットキー金属半導体ゲー
    トコンタクトをさらに備える、請求項１に記載の、エピタキシャル積層構造を備える電界効果トランジスタ。
  3. ＪＦＥＴを形成するために、前記ゲートコンタクトと前記活性チャネル層との中間に材
    料層をさらに備える、請求項１に記載の、エピタキシャル積層構造を備える電界効果トランジスタ。
  4. ＭＯＳＦＥＴを形成するために、前記ゲートコンタクトと前記活性チャネル層との中間
    に材料層をさらに備える、請求項１に記載の、エピタキシャル積層構造を備える電界効果トランジスタ。
  5. 前記基板又はバッファ層の導電性はｎ型であり、前記第１の半導体層の導電性はｎ型であり、前記第２の半導体層の導電性はｐ型である、請求項１に記載の、エピタキシャル積層構造を備える電界効果トランジスタ。
  6. 前記基板又はバッファ層の導電性はｐ型であり、前記第１の半導体層の導電性はｐ型であり、前記第２の半導体層の導電性はｎ型である、請求項１に記載の、エピタキシャル積層構造を備える電界効果トランジスタ。
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