KR100375417B1

KR100375417B1 - 전계효과트랜지스터

Info

Publication number: KR100375417B1
Application number: KR10-2000-0008082A
Authority: KR
Inventors: 사카모토료지; 나카지마시게루
Original assignee: 스미토모덴키고교가부시키가이샤
Priority date: 1999-02-19
Filing date: 2000-02-19
Publication date: 2003-03-10
Also published as: US6555850B1; JP2000243757A; KR20000062575A; JP3159198B2; EP1030371A1

Abstract

전계효과트랜지스터는, GaInP반도체를 포함하는 제 1의 채널층과, GaAs반도체를 포함하는 제 2의 채널층을 가지는 복수채널구조를 갖는다. 채널에 있어서의 전계가 낮을때에, 채널전류는 제 2의 채널층을 주로 전도하고, 그 전계가 높을때는, 제 2의 채널층을 흐르는 전자가 제 1의 채널층에 실공간천이하게 되므로, 채널전자는 제 1의 채널층을 주로 전도한다. GaInP반도체는 GaAs반도체에 비해서 넓은금제띠(禁制帶)폭을 가지므로, GaInP반도체의 애벌란시항복전압은 GaAs반도체보다도 높다. 높은 전계일때에는, 전도전자는, 이 GaInP반도체층을 전도하므로, 전계효과트랜지스터의 내압이 향상된다.

Description

전계효과트랜지스터{Field effect transistor}

본 발명은, Ⅲ-Ⅴ화합물반도체를 포함하는 전계효과트랜지스터에 관한 것이다.

반도체장치에는, GaAs, InP라 호칭하는 화합물반도체재료를 사용하는 전계효과트랜지스터가 알려져 있다. GaAs, InP는, 실리콘(Si)에 비교해서 전도전자의 유효질량이 작으므로, 높은 전자이동도를 가진다. 이들 재료는, 고주파디바이스에 알맞는 재료이다.

지금까지 실용화되고 있는 고주파디바이스는, GaAs반도체로 이루어진 동작층을 가진 전계효과트랜지스터(FET) 및 고이동도트랜지스터(HEMT)라는 전압제어소자, 및, 헤테로쌍극성트랜지스터(HBT)라는 전류제어소자를 포함한다.

본 발명은, 이와 같은 고주파디바이스를 연구하고 있는 과정에 있어서, 다음과 같은 과제를 발견하였다.

도 1은, GaAs반도체, InP반도체, 및 Si반도체의 전자드리프트속도의 전계강도에 대한 의존성을 표시하고 있다. 도 1에 표시된 특성곡선의 기울기는, 각각의 재료의 전자이동도를 표시하고 있다. GaAs 및 InP는, Si의 이동도의 3∼5배의 크기의 이동도를 가지고 있다.

그러나, GaAs 및 InP는, 전계강도가 크게됨에 따라서, 전자드리프트속도가최대치까지 상승한 후에 재차 감소한다고하는 특성을 가진다. 또 전계강도를 크게해나가면, 캐리어의 운동에너지가, 광학포논산란에 의해서 상실된다. 이 산란에 의해서, 전자드리프트속도는, 전계강도에 의존하지 않는 값, 예를 들면, 약 1.0×10⁷㎝/s에 접근해간다. 이와 같은 재료가 표시한 높은 이동도라는 유리함이 이하의 두가지의 경우에는 상실되어 버린다: (i) GaAs 및 InP를 사용한 디바이스를 높은 인가전압하에서 동작시키는 경우: (ii) 디바이스의 치수는 축소되어서 내부전계가 높아지는 경우.

GaAs에서는, 비교적 작은 전압으로 애벌란시 항복이 발생한다. 애벌란시항복전압은, 반도체의 내부전계에 관련되어 있으므로, 불순물농도에 반비례한다. GaAs활성층의 불순물농도가 1.0×10¹⁸㎝^-3의 경우에는, 상업용 디바이스에 있어서 30V정도의 애벌란시 항복전압밖에 달성되지 않는다. 디바이스치수가 작게되어가면, 디바이스동작시에 전자속도가 저하는것에 부가해서, 디바이스내압도 낮아진다고하는 문제가 발견되었다.

한편, InP는, 전자이동도가 GaAs보다도 작은 재료이지만, 최대의 전자드리프트속도가 GaAs반도체보다도 크다고하는 특징을 가진다. InP반도체를 사용한 FET도 개발되어 있다. InP반도체는, 쇼트키장벽높이가 낮기 때문에, MESFET를 실현하는 것이 곤란하며, 또 MIS/MOS구조를 실현하기 위하여 알맞는 반도체재료 및 절연막이 존재하지 않기 때문에 실용화되고 있지않다.

이 문제를 회피하기 위하여, InP반도체결정에 있어서 In원자의 일부를 Ga로 바꿔놓고, 예를 들면 Ga_0.51In_0.49P라는 조성의 반도체를 동작층에 적용하고자 하는 시도가 있다. Ga_0.51In_0.49P반도체는, 이하의 특징을 가진다: (a) 1.9ev의 에너지갭값; (b) GaAs반도체보다 큰 전자유효질량. 애벌란시항복전압은, 에너지갭값에 의존한다. 즉, 불순물농도가 동일할때에는, 에너지갭값이 클수록, 애벌란시항복전압도 커지게 된다. Ga_0.51In_0.49P반도체를 사용한 FET는, 50V이상의 애벌란시항복전압을 가진다. 이 반도체를 채용함에 따라서, 큰 애벌란시항복전압의 디바이스를 얻을 수 있다. 그러나, Ga_0.51In_0.49P반도체는, 그 유효질량때문에, GaAs반도체에 비해서 작은 이동도를 가진다. 본 발명자는, 이와 같은 GaInP반도체가 높은 전계에 있어서 GaAs와 동일한 정도의 전자드리프트속도를 가지는 것을 발견하였다. 그러므로, 이 디바이스의 고주파성능은, GaAs반도체디바이스에 필적한다.

본 발명의 목적은, 높은 애벌란시항복전압을 가지며 고주파영역에 있어서 고성능의 디바이스를 제공하는 데 있다.

도 1은, 여러가지의 반도체재료의 전자드리프트속도와 전계강도와의 관계를 표시한 도면

도 2A는, 실시의 형태에 있어서의 FET의 평면도를 표시하고, 도 2B는 실시의 형태에 있어서의 FET의 I-I단면을 표시한 도면

도 3A는, GaAs반도체 및 GaInP반도체 각각의 전도띠의 에너지밴드구조의 도면을 표시하고, 도 3B 및 도 3C는, GaAs반도체 및 GaInP반도체의 헤테로접합에 있어서의 전도띠의 에너지밴드구조의 도면

도 4는, 실시의 형태에 있어서의 FET의 에너지밴드도면

도 5는, 다른 실시의 형태에 있어서의 FET의 단면도

도 6은, 다른 실시의 형태에 있어서의 FET의 에너지밴드도면

<도면의 주요부분에 대한 부호의 설명>

1: 기판 2: 제 1의 Al_uGa_1-uAs층(0≤u＜1)

3: 채널층 5: 제 2의 Al_vGa_1-vAs층(0≤v＜1)

10a: 전계효과트랜지스터 11: 게이트전극

12, 13: 저항전극 14: n+층

본 발명에 따른 전계효과트랜지스터는, 채널층과, 게이트전극을 구비한다. 채널층은, 제 1의 Ga_xIn_1-xAS_yP_1-y층(0＜x＜1, 0≤y＜1) 및 Ga_zIn_1-zAS층(0＜z≤1)을 가진다. 게이트전극은, 채널층을 전도하는 채널전류를 제어할 수 있도록 형성되어 있다.

채널층이 제 1의 Ga_xIn_1-xAS_yP_1-y층 및 Ga_zIn_1-zAS층을 포함한다. 이 때문에,인가전압이 작을때는, Ga_zIn_1-zAS층이 주요한 채널로서 도움이 된다. 인가전압이 커지게되면 캐리어는, GaInAs의 높은 골짜기(L점)에 천이하지 않고 제 1의 Ga_xIn_1-xAS_yP_1-y층의 Γ점의 에너지준위(準位)에 이동하게 된다. 인가전압이 클때에는 제 1의 Ga_xIn_1-xAS_yP_1-y층이 주요한 채널로서 도움이 된다.

부가해서, 제 1의 Ga_xIn_1-xAS_yP_1-y층은, Ga_zIn_1-zAS층보다도 큰 에너지갭을 가진다. 인가전압이 큰경우에는, 캐리어는 애벌란시 항복전압이 상대적으로 큰 제 1의 Ga_xIn_1-xAS_yP_1-y층을 전도한다.

본 발명에 있어서는, 이하에 기술되는 본 발명에 관한 특징을 각각 임의로 조합할 수 있다.

본 발명에 따르는 전계효과트랜지스터는, 제 2의 Al_vGa_1-vAS층(0≤v＜1)을 더 구비할 수 있다. 제 2의 Al_vGa_1-vAS층(0≤v＜1)은, 게이트전극과 채널층과의 사이에 형성할 수 있다. 이에 의해서, 게이트전극의 장벽을 높일 수 있다.

본 발명에 따른 전계효과트랜지스터는, 기판과, 제 1의 Al_uGa_1-uAS층(0≤u＜1)을 더 구비할 수 있다. 제 1의 Al_uGa_1-uAS층(0≤u＜1)은, 이 기판과 채널층과의 사이에 형성할 수 있다.

본 발명에 따른 전계효과트랜지스터에서는, 제 1의 Ga_xIn_1-xAS_yP_1-y층은 도너불순물을 함유할 수 있고, 또, 상기 제 1의 Ga_xIn_1-xAS_yP_1-y층의 도너불순물농도보다도작은 불순물농도를 구비할 수 있다.

본 발명에 따른 전계효과트랜지스터에서는, 제 1의 Ga_xIn_1-xAS_yP_1-y층은, Ga_zIn_1-zAS층(0＜z≤1)과 접촉하고 있는 것이 가능해진다. 또, 제 1의 Ga_xIn_1-xAS_yP_1-y층은, GaAs반도체와 다른 격자정수를 가질수 있으며, 이 경우에, Ga_zIn_1-zAS층은 임계막두께이하의 두께를 가지는 것이 바람직하다.

본 발명에 따르는 전계효과트랜지스터에서는, 제 1의 Ga_xIn_1-xAS_yP_1-y층은 GaAs층과 거의 동일한 격자정수를 가질 수 있다.

본 발명에 따르는 전계효과트랜지스터에서는, 채널층은 제 2의 Ga_pIn_1-pAS_qP_1-q층(0＜p＜1, O≤q＜1)을 더 가질수 있다. Ga_zIn_1-zAS층(0＜z≤1)은, 제 1의 Ga_xIn_1-xAS_yP_1-y층과 제 2의 Ga_pIn_1-pAS_qP_1-q층과의 사이에 형성되는 것이 가능해진다.

본 발명에 따르는 전계효과트랜지스터에서는, 제 2의 Ga_pIn_1-pAS_qP_1-q층은 GaAs반도체와 거의 동일한 격자정수를 가질 수 있다.

본 발명에 따르는 전계효과트랜지스터에서는, 채널층은 Ga_tIn_1-tP층(0t＜1) 및 GaAs층을 포함할 수 있다.

본 발명에 따르는 전계효과트랜지스터에서는, 기판은 GaAs기판이 가능하다. 또, 제 1의 Ga_xIn_1-xAS_yP_1-y층DMS, GaAs반도체와 거이 동일한 격자정수를 가질 수 있다.

(발명의 실시형태)

본 발명의 그 내용은, 첨부도면을 참조해서 이하의 상세한 기술을 고려함에 따라서 용이하게 이해할 수 있다. 이하, 도면을 참조하면서, 본 발명에 의한 전계효과트랜지스터의 알맞는 실시형태에 대해서 상세히 설명한다. 도면의 설명에 있어서는, 동일요소에는 동일부호를 붙이고, 중복하는 설명을 생략한다.

도 2A 및 도 2B를 참조하면, 발명의 실시의 형태에 관한 전계효과트랜지스터(10a)가 표시되어 있다. 전계효과트랜지스터(10a)는, 기판(1)과, 제 1의 Al_uGa_1-uAS층(0≤u＜1)(2), 채널층(3)과, 제 2의 Al_vGa_1-vAS층(0≤v＜1)(5)와, 게이트전극(11)을 구비한다. 채널층(3)은, 제 1의 Ga_xIn_1-xAS_yP_1-y층(0＜x＜1, 0≤y＜1)(3a) 및 Ga_zIn_1-zAS층(0＜z≤1)(3b)를 가진다. 게이트전극(11)은, 채널층(3)을 전도하는 채널전류를 제어하도록 형성되고 있다. 제 2의 Al_vGa_1-vAS층(5)는, 게이트전극(11)과 채널층(3)사이에 형성되는 것이 가능하다. 제 1의 Al_uGa_1-uAS층(2)는, 기판(1)과 채널층(3)사이에 형성되는 것이 가능하다.

전계효과트랜지스터(10a)에 있어서, 기판(1)위에 형성된 각층의 전형적인 재료, 막두께 및 캐리어농도를 이하에 표시한다:

재료명 막두께 캐리어농도

기판 1 반절연성GaAs기판

층 2 언도프AlGaAs층 500㎚ 1.0×10¹⁵㎝^-3

층 3a n형GaInP층 30㎚ 2.0×10¹⁸㎝^-3

층 3b n형GaAs층 20㎚ 1.0×10¹⁷㎝^-3

층 5 언도프GaAs층 30㎚ 5.0×10¹⁵㎝^-3

이들 반도체층(2),(3a),(3b),(5)는, 유기금속기상성장법(OMVPE) 또는 분자선 에피택시법(MBE)에 의해, 기판(1)위에 순차적으로 형성된다.

기판(1)로서는, 예를 들면 GaAs기판을 채용할 수 있다. 이 GaAs기판은, 언도프기판으로 가능하다. GaAs기판에서는 As원자가 Ga사이트로 바꿔짐에 따라서 형성되는 깊은 도너준위 EL2가 전자도전에 의해서 보상됨으로, GaAs기판은 반절연성을 표시한다. 언도프기판이외에 도프기판을 채용할 수도 있다. 도프기판은, 크롬(Cr)원자 및 산소(O)원자라는 불순물을 함유한다. 도프기판에서는, 이들 불순물에 의해서 발생되는 트랩준위에 전도전자가 트랩된다. 이 트랩때문에, 기판은 절연성을 표시한다. 도프기판에서는, EL2로부터 긴수명에 의해 디트랩되는 전자에 의해서 언도프기판에 있어서 생기고있는 영향을 받는 일이 적다. EL2는, 예를 들면, 디바이스의 저주파특성, 드리프트특성, 누설전류특성에 영향을 받고 있다.

AlGaAs반도체층(2)는, 버퍼층으로서 도움이 된다. 버퍼층은, GaAs기판의 결정결함을 계속하는 퇴적층에 반영시키지 않기 위한 중간층으로서 기능한다.AlGaAs반도체층(2)는, 또, 이 위에 형성되는 n형 GaInP층(3a)에 대한 퍼텐셜장벽층으로서도 도움이 된다. 이 때문에, 버퍼층은, 이 위에 형성되는 채널층이 에너지갭보다큰 에너지갭을 가지는 것이 바람직하고, 채널층에 대해서 전자장벽△Ec를 가지는 것이 바람직하다. 이에 의해서, 채널층을 전도하는 전자에 대한 장벽으로서 도움이 된다. 또, 버퍼층은, 기판의 재료에 채용되고 있는 GaAs반도체와 거의 동일한 격자정수를 가지는 것이 바람직하다. 이에 의해서, 품질이 좋은 결정을 얻을 수 있다. AlGaAs반도체는, Al 대 Ga의 대략, 전체조성범위에서 GaAs반도체에 대해서 실질적으로 격자의 정합을 한다. 버퍼층에는 불순물이 첨가되어 있지 않으므로, AlGaAs층(2)와 GaInP채널층(3a)와의 사이에는, n-i접합이 형성된다. 이들 재료의 접합에서는, 퍼텐셜장벽의 값은, 약 1.0eV이며, AlGaAs반도체의 에너지갭의 거의 1/2이나 된다.

Al의 조성으로서는, 0.3정도가 바람직하다. 이 값보다 작으면, 버퍼층의 전도띠와 채널층의 전도띠와의 에너지의 차△Ec가 저하되어서, 버퍼층에 채널캐리어가 누설된다. 이 값보다 현저하게 크면, 결정성장이 어렵게 된다.

GaInP층(3a)는, 제 1의 채널로서 기능하고, 또 GaAs층(3b)는 제 2의 채널로서 기능한다. GaInP층(3a)에는, n형불순물을 도포가 가능하다. GaAs층(3b)는, 언도프가 가능하다. GaAs층(3b)에는, 또, GaInP층(3a)의 불순물보다도 적은 n형 불순물이 도프가 가능하다.

GaInP층(3a)는, GaAs층(3b)와 접촉하고 있다. GaInP층(3a)에서는, GaAs층(3b)와의 경계면으로부터 기판(2)를 향해서 밴드가 굴곡하고 있다. 이 굴곡때문에, 공핍층이 형성된다. GaInP층(3a)내의 전자는, GaInP층(3a)내에 있어서의 AlGaAs층을 따른 영역을 주로 주행한다. 이 때문에, 이 영역에 채널이 형성된다.

GaAs층 3b에 있어서의 GaInP층(3a)의 경계면을 따른 영역에는, 전자의 축적층이 형성되어 있다. 여기에 축적되는 전자는, 주로 GaInP층(3a)내의 도너불순물로부터 제공된다. GaAs층(3b)는, GaInP층(3a)에 비교해서 낮은 불순물농도(또는 언도프)이므로, 축적층을 주행하는 전자가 불순물산란되는 확율이 작다. 이 층내의 전자이동도는 불순물산란에 의한 변화를 받지 않는 그대로이므로, 전계효과트랜지스터의 고주파특성의 열화가 억제된다.

제 2의 채널을 위하여, GaInAs반도체를 채용할 수 있다. GaInAs반도체는, GaAs반도체에 격자정합하지 않으므로, GaInAs반도체층은 임계막두께이하의 막두께를 가지는 것이 요구된다. GaInAs반도체는, GaAs반도체보다 큰 전자이동도 및 최대전자드리프트속도를 가지므로, 그 고주파특성을 더욱 높일 수 있다. 임계막두께란, 밑바탕결정의 격자정수와 성장되어야할 결정의 격자정수가 다른 경우에, 전이라는 격자결함을 발생하는 일없이 성장가능한 결정의 최대막두께이다. 발명자의 식견에 의하면, Ga_0.85In_0.15AS의 경우에는, 임계막두께는 15㎚정도이며, In의 조성이 감소하면, 임계막두께는 증가하는 경향에 있다.

GaAs층(5)는, 캡층으로서 기능한다. 캡층은, 게이트전극(11)에 채용되고 있는 금속과의 사이의 접촉, 즉 금속-반도체접촉의 장벽을 높일 수 있다. GaAs층(5)는 언도프층이다. 캡층에는, GaAs반도체이외에도, AlGaAs반도체도 채용할 수 있다. GaAs반도체를 채용할때에는 Al을 함유하는 층이 디바이스표면에 나타나지 않으므로, 반도체에 있어서의 Al의 산화에 유의할 필요가 없다. 제 2의 채널때문에 언도프 GaAs반도체를 채용했을때에는, 캡층을 생략할 수 있다. 이때, GaAs층위에 직접으로 게이트전극(11)이 형성된다.

게이트전극(11)은, 캡층과의 금속-반도체접합의 장벽을 높게할 수 있는 금속을 사용하는 것이 바람직하다. 게이트전극의 재료는, 또, 캡층과의 밀착성, 및 접합의 장기안정성의 관점에서 선택되어야 할 것이다. 이와 같은 게이트재료를 예시적으로 열거하면, Ti, Pt, Al외에, W, Ta와 같은 고융점금속이 포함된다. 게이트전극은, 또, 금속-반도체접합을 형성하는 쇼트키금속막위에, 예를 들면 금과 같은 전기저항이 낮고 화학적으로 불활성인 금속층을 형성해서 다층금속막을 가질수도 있다.

게이트전극(11)의 양쪽에는, 저항전극(12),(13)이 형성되어 있다. 저항전극(12),(13)은, n형 반도체층과 양호한 저항접촉을 실현할 수 있는 재료를 갖는다. 본 실시의 형태에서는, 저항전극(12),(13)은, AuGe/Ni의 다층금속막을 반도체층위에 퇴적한 후에 열처리함에 따라서 형성된다.

각각의 저항전극(12),(13)의 하부에는, 각각, 높은 캐리어농도를 가진 n+층(14)가 형성되어 있다. n+층(14)는, 반도체층속에 Si이온을 선택적으로 주입하고 그후에 열처리함에 따라서 얻게된다. n+층(14)는, GaInP반도체층에 도달하도록 형성된다. 이에 의해서, 저항전극(12),(13)은, 제 1 및 제 2의 채널과 전기적으로 접속된다.

도 3A는, GaInP반도체층(3a) 및 GaAs반도체층(3b)가 접합되어 있지않을때의 에너지다이어그램을 모식적으로 표시하고 있다. 이 다이어그램은, GaAs반도체층(3b)의 전도띠의 바닥(Γ골짜기)(21) 및 (Γ골짜기)(23) 및 GaInP반도체층(3a)의 전도띠의 바닥(Γ골짜기)(25) 및 (L골짜기)(27)의 에너지레벨을 표시하고 있다. GaInP반도체(3a)의 전도띠의 바닥(Γ골짜기)(25)는, GaAs반도체3b의 전도띠의 바닥(Γ골짜기)(21)보다 약 0.2eV만큼 높은 에너지를 갖는다. 이때, GaInP반도체(3a)는 Ga_0.5In_0.5P의 조성을 갖는다.

도 3B는, 양반도체층(3a),(3b)가 접합되어 있을때의 에너지다이어그램을 모식적으로 표시하고 있다. 도 3B에는, 페르미준위Ef29가 1점쇄선으로 표시되고 있다. 도 3B에 있어서는, GaInP반도체층(3a)의 원자가전자띠(26) 및 GaAs반도체층(3b)의 원자가 전자띠(22)도 표시되고 있다. 양반도체층(3a),(3b)를 접합하면, 에너지적으로 높은 전도띠(25)를 가지는 GaInP반도체층(3a)속의 전자(도 3A의 30)가, GaAs반도체층(3b)의 전도띠(21)에 이동한다. 이 이동(도 3A의 30a)에 의해서, 양반도체층(3a),(3b)의 경계면에 있어서 퍼텐셜의 균형이 생기고, 또, GaAs반도체층(3b)내에는, GaInP반도체층(3a)와의 접합을 따라서 전도전자가 존재하는 2차원전자축적층(32)가 형성된다. 한편, GaInP반도체층(3a)내에는, GaAs반도체층(3b)와의 접합으로부터 폭 D의 영역에 공핍층(34)가 형성되어 있다. 도 3B에 있어서, 접합의 양쪽에 있어서의 밴드의 구부러짐은, 축적층(32) 및 공핍층(34)를 표시하고 있다.

도 3C를 참조하면서, 채널내에 있어서의 전자의 천이에 대해서 기술한다.소스-드레인간의 전압을 인가하면, 이 인가전압에 의해서 발생하는 전계에 의해서 채널층내의 캐리어(36)이 가속된다. 이 인가전압이 작을때는, 채널전류는, GaAs반도체(3b)내의 축적층(32)내를 주로 흐른다. 이 인가전압을 크게해가면, 축적층(32)내의 전자(36)은 전계로부터 큰 에너지를 받게된다. 전도전자(36)이 어느정도의 크기의 운동에너지를 갖게되면, 다음의 에너지준위에 천이할 수 있도록 된다. 다음의 에너지준위는, GaAs반도체층(3b)에 있어서는 L골짜기에너지준위(23)이며, L골짜기준위(23)에 있어서의 전자의 유효질량은, Γ골짜기준위(21)에 있어서의 질량보다도 무겁다. GaAs반도체층(3b)와 접합된 GaInP반도체층(3a)에는, 그러나, L골짜기준위(23)보다도 낮은 Γ골짜기준위(25)가 있다. 이 때문에, 축적층(32)내의 전도전자(36)은, GaAs반도체층(3b)의 L골짜기준위(23)이 아니라, GaInP반도체층(3a)의 Γ골짜기준위(25)에 여기된다. 이 여기(36a)는, 전자가 실공간천이하는 것을 표시하고 있다.

양반도체층의 Γ골짜기준위(21),(25)의 전자(36),(38)은, L골짜기에 있어서의 전자의 유효질량보다도 작은 유효질량을 가진다. 환언하면, GaInP반도체의 Γ골짜기(25)에서의 유효질량은, GaAs반도체의 L골짜기(23)의 유효질량보다도 작다. 이 유효질량의 차에 의해, 전도전자가 GaAs반도체층(3b)로부터 GaInP반도체층(3a)에 이동해도, 전자이동도의 큰 저하가 발생하는 일이 없다. 그 결과, 이 전계효과트랜지스터(10a)는, 채널층이 단일의 GaAs반도체층으로 이루어진 트랜지스터와 비교해서, 고주파영역에 있어서의 성능의 저하가 억제되고 있다. 또, 도 2에 표시된 FET의 GaInP반도체는, 높은 전계영역에 있어서, GaAs반도체보다도 큰 전자이동도를 가지는 점에 있어서도 뛰어나 있다.

실공간천이에서는, GaAs반도체층(3b)내의 전자(36)은, GaAs반도체층(3b)를 따른 GaInP반도체층(3a)내의 영역에만 천이할 수 있다. GnInP반도체층(3a)에서는, GaAs반도체층(3b)와의 접합면으로부터 떨어짐에 따라서 퍼텐셜이 낮아지도록, 전도밴드가 구부러져 있다. 이 밴드의 굴곡은, 실공간천이된 전자(38)이 GaInP반도체층(3a)에 드리프트해가는 것(38a)을 가능케한다.

어느 전도전자에 착안하면, 실공간천이의 전후에 있어서, 전도하는 반도체층이 상이하다. 천이하기전에는, GaAs반도체층(△EGaAs=1.4eV)(3b)를 전도한다. 천이한 후에는, GaInP반도체층(△EGaInP=1.9eV)(3a)를 전도한다.

도 4의 퍼텐셜다이어그램을 참조하면서, 도 3에 표시된 전계효과트랜지스터(10a)의 동작이 기술된다. 전계효과트랜지스터(10a)는, 저항전극(12),(13)의 한쪽을 소스, 다른쪽을 드레인으로 한다. 게이트-소스간에 소정의 게이트바이어스를 인가한 상태에서, 드레인-소스간에 인가되는 드레인바이어스를 서서히 증가시킨다. 드레인바이어스가 작을때에는, 제 1 및 제 2의 채널층(3a),(3b)의 양쪽에 전자가 주행가능하다. GaAs반도체가 보다 고전자이동도이므로, 채널전자는, GaAs반도체층(3b), 즉 제 2의 채널을 주로 전도한다(선형영역에서의 동작). 또, 제 2의 채널이 게이트전극에 가깝기 때문에, 이 채널에 있어서의 전도가 지배적으로 된다.

드레인바이어스를 증가하면, 게이트-드레인간에는, 역바이어스가 인가되게 된다. 역바이어로되면, 게이트전극으로부터 공핍층이 신장하여 제 2의 채널에 도달한다. 드레인바이어스를 더욱 증가시키면, 제 2의 채널내에도 공핍층이 참츰 확대되고, 드레인근처에 있어서 채널은 완전히 공핍화된다. 드레인에는, 여전히 전자를 끌어당기게하는 바이어스가 가해지고 있으므로, 소스로부터의 전자는, 채널내를 주행하고, 더욱 공핍화된 영역을 통과해서 드레인에 도달한다(포화영역에서의 동작). 이 전도할때에, 전자는, 소스-드레인간에 인가되고 있는 전압에 의해 가속된다. 가속에 의해서 얻어진 에너지는, 전자가 보다 높은 에너지준위에 옮기는 것을 가능케한다. 전자는 GaAs반도체층을 전도하고 있으므로, GaAs반도체의 여기준위에 천이할 것이다. GaAs반도체는, GaInP반도체와 접합되어 있는 것에 주목해야할 것이다. 접합되어 있는 GaInP반도체의 기저(基底)준위가 GaAs반도체의 여기준위보다 낮은 에너지이므로, 가속된 전자는, GaInP반도체의 기저전위, 즉, 전도띠의 바닥에 천이한다. GaInP반도체의 기저준위는, GaAs반도체층과의 경계근처에 있어서의 공핍때문에, 이 공핍화영역에 있어서 굴곡하고 있다. 이 굴곡때문에, GaInP반도체의 전도띠에 천이된 전자는, 퍼텐셜이 낮게되는 방향으로, 즉, GaAs반도체층으로부터 멀어지는 방향으로 가속된다. 공핍층과 AlGaAs층(△ EAlGaAs=1.8eV, △Ecl=0.1eV)과의 사이의 제 1의 채널내를 드레인을 향해서 이동한다. 천이된 전자는, AlGaAs층(2)과 공핍층과의 사이의 영역을 전도하고, 소스-드레인간의 전류에 기여한다.

또, 도 2에 표시된 FET에 있어서, 채널층이, 복수의 GaInP층 및 GaAs층의 반복을 포함할 수 있다.

도 5를 참조하면, 별도의 발명의 실시의 형태에 관한전계효과트랜지스터(10b)가 표시되어 있다. 전계효과트랜지스터(10b)는, 기파(1)과, 제 1의 Al_uGa_1-uAS층(0≤u＜1)2와, 채널층(6)과, 제 2의 Al_vGa_1-vAS층(0≤v＜1)7과, 게이트전극(11)을 구비한다. 채널층(6)은, 제 1의 Ga_xIn_1-xAS_yP_1-y층(0＜x＜1, 0≤y＜1)(6a), Ga_zIn_1-zAS층(0＜z≤1)(6b) 및 제 3의 Ga_rIn_1-rAS_sP_1-s층(0＜r＜1, 0≤s＜1)(6c)를 갖는다. Ga_zIn_1-zAS층(0＜z≤1)(6b)는, 제 1의 Ga_xIn_1-xAS_yP_1-y층(6a) 및 제 3의 Ga_rIn_1-rAS_sP_1-s층(6c)와의 사이에 형성되어 있다. 게이트전극(11)은, 채널층(6)을 전도하는 채널전류를 제어하도록 형성되어 있다. 도 5에 표시된 전계효과트랜지스터(10b)에는, 도 2B에 표시된 전계효과트랜지스터(10a)의 GaAS층(5)에 대신해서, AlGaAs층(7)이 채용되고 있다.

전계효과트랜지스터(10b)에 있어서, 기판(1)위에 형성된 각층의 전형적인 재료, 막두께 및 캐리어농도를 이하에 표시한다.

재료명 막두께 캐리어농도

기판 1 반절연성GaAs기판

층 2 언도프AlGaAs층 500㎚ 1.0×10¹⁵㎝^-3

층 6a n형GaInAsP층 70㎚ 3.0×10¹⁷㎝^-3

층 6b n형GaInAs층 10㎚ 1.0×10¹⁷㎝^-3

층 6c n형GaInAsP층 70㎚ 3.0×10¹⁷㎝^-3

층 7 언도프AlGaAs층 30㎚ 5.0×10¹⁵㎝^-3

이 실시예에서는, GaAs층(6b)의 양쪽에도, Ga_xIn_1-xAS_yP_1-y층(0＜x＜1, 0≤y＜1)(6a) 및 제 3의 Ga_rIn_1-rAS_tP_1-t층(0＜r≤, 0≤t ＜1)(6c)가 접하고 있다. GaAs층(6b)과 반도체층(6a). (6c)와의 계면에 각각에 있어서, 퍼텐셜의 균형이 도모된다. 이 때문에, 제 2의 채널층(6b)와 게이트전극(11)과의 사이에 제 3의 채널이 형성된다.

2차원전자의 이동도를 높이기 위해서는, GaInAs층(6b)는, 저캐리어농도인 것이 바람직하다. 또, GaInAsP층에 있어서의 전도를 더 이용하기위해서는, 퍼텐셜의 균형이 생겨서 전자가 GaInAsP층으로부터 GaInAs층으로 이동하여 유한(有限)한 △Ec2가 발생한 상태에 있어서도, GaInAsP층에는, 현저하게 공핍층이 발생하지 않는 정도의 불순물이 도프되어 있는 것이 바람직하다.

도 6을 참조하면서, 본 실시예의 트랜지스터(10b)의 동작에 대해서 기술한다. 이 트랜지스터(10b)에서는, 저바이어스에 있어서는, 제 1의 실시예와 마찬가지로, 제 2의 채널층(6b)가 전자의 주된 전도에 기여한다. 인가전압이 증가되면, 본 실시예에 있어서는, GaInAs반도체층(6b)를 사이에 두는 양 GaInAsP층(6a),(6c)에 실공간천이가 가능하게 된다. 이 때문에, 높은 전계에 있어서도, 트랜지스터(10b)는, 더욱 향상된 포화특성 및 내압특성을 제공한다. 도 6에 있어서 예시적으로 표시하면, 기판위에 형성된 Al_0.3Ga_0.7As층, Ga_0.5In_0.5P층, GaAs층,Ga_0.5In_0.5P층, Al_0.3Ga_0.7As층의 경우에, △Ec3=0.2eV, △Ec4=0.1eV, EGaInASP=1.9eV, EGaInAS=1.4eV이다. EGaInASP는, P조성이 증가하면, 커지게 된다. EGaInAS는, P조성이 증가하면 작아진다.

도 5에 표시된 FET에서는, 게이트전압을 소스에 대해서 플러스·마이너스의 어느것을 인가했을 때에도, 높은 에너지를 가진 전자가 천이가능한 채널층(6a),(6b)가 반도체층(6b)에 인접한다.

여러가지의 실시예를 언급하면서 본 발명을 설명해왔으나, 본 발명은, 이들 실시예에 한정되는 것은 아니다. 제 1의 채널을 위하여, GaInP층에 대신해서, Ga_xIn_1-xAS_yP_1-y층(0＜x＜1, 0≤y＜1)을 적용할 수 있다. Ga_xIn_1-xAS_yP_1-y층은, 이하의 경우에 GaInP층과 마찬가지로 제 1의 채널로서 도움을 준다: GaAs반도체에 격자정합하는 경우; 격자정합하지 않으나 임계막두게이하의 경우. Ga_xIn_1-xAS_yP_1-y반도체에 있어서는, AS의 첨가량을 감소해가는데 따라서 금제띠(禁制帶)폭은 증가해가므로, 내압의 향상이 기대된다. 또, AS의 첨가량을 증가해가는데 따라서 전자이동도가 증가하므로, 고주파특성의 향상이 기대된다.

본 발명자의 식견에 의하면, Ga_xIn_1-xAS_yP_1-y반도체는, y=0 및 x=0.51에 있어서, GaAs반도체에 격자정합한다. 격자정합이란, 접합하고 있는 2개의 반도체결정의 격자정수의 차가 0.1%이하인 것을 표시한다. 0≤y＜0.2의 범위에서는, 임계막두께의 범위내에 있어서, Ga_xIn_1-xAS_yP_1-y반도체를 제 1의 채널에 적용할 수 있다. 예시하면, y=0.05에 있어서, 15㎚의 임계막두께를 얻게된다.

또, 제 1의 채널에, Al_zIn_z-1Ga_tP_1-t반도체(0≤z＜1, 0＜t＜1)를 적용할 수도 있다. Al_zIn_z-1Ga_tP_1-t반도체에 있어서는, Al첨가량을 증가해가는데 따라서 금제띠폭이 증가해가므로, 애벌란시내압의 향상이 기대된다. Al_zIn_z-1Ga_tP_1-t반도체에서는, z=0, 05에 있어서, 10㎚의 임계막두께를 얻게된다.

본 명세서에 있어서 개시된 전계효과트랜지스터에서는, 저바이어스의 조건에 있어서는, 제 2의 채널을 흐르는 전자가 전류를 크게기여하고, 또, 고바이어스의 조건에서는, 제 1 및/또는 제 3의 채널을 흐르는 전자가 전류에 크게 기여한다.

따라서, 고바이어스에 있어서도, 높은 전자드리프트속도를 유지할 수 있으므로, 고주파특성의 열화가 억제된다. 또, 고바이어스에 있어서는, 밴드갭이 큰 채널층을 전류가 흐르므로, 전계효과트랜지스터의 애벌란시 항복전압의 저하가 억제된다.

Claims

제 1의 Ga_xIn_1-xAs_yP_1-y층(0＜x＜1, 0≤y＜1) 및 Ga_zIn_1-zAs층(0＜z≤1)을 가지고 채널전류가 전도하는 채널층과, 상기 채널전류를 제어하도록 형성된 게이트전극을 구비하고,

상기 게이트전극과 상기 채널층의 사이에 제 2의 Al_vGa_1-vAs층(0≤v＜1)이 형성되어 있는 전계효과트랜지스터.
제 1항에 있어서, 기판과,

상기 기판과 상기 채널층의 사이에 형성된 제 1의 Al_uGa_1-uAs층(0≤u＜1)을 더 구비하는 전계효과트랜지스터.
삭제
제 1항 또는 제 2항에 있어서, 상기 제 1의 Ga_xIn_1-xAs_yP_1-y층은 도너불순물을 함유하고, 상기 Ga_zIn_1-zAs층은, 상기 제 1의 Ga_xIn_1-xAs_yP_1-y층의 도너불순물농도보다도 작은 불순물농도를 가진 전계효과트랜지스터.
제 1항, 제 2항 및 제 4항의 어느 한 항에 있어서, 상기 제 1의 Ga_xIn_1-xAs_yP_1-y층은, 상기 Ga_zIn_1-zAs층(0＜z＜1)과 접촉하고, 상기 Ga_zIn_1-zAs층은 임계막두께이하의 두께를 가진 전계효과트랜지스터.
제 1항, 제 2항 및 제 4항의 어느 한 항에 있어서, 상기 제 1의 Ga_xIn_1-xAs_yP_1-y층은 GaAs층에 격자정합하고 있는 전계효과트랜지스터.
제 1항, 제 2항 및 제 4항∼제 6항의 어느 한 항에 있어서, 상기 채널층은, 제 2의 Ga_pIn_1-pAs_qP_1-q층(0＜p＜1, 0≤q＜1)을 더 가지고,

상기 Ga_zIn_1-zAs층(0＜z≤1)은, 상기 제 1의 Ga_xIn_1-xAs_yP_1-y층과 상기 제 2의 Ga_pIn_1-pAs_qP_1-q층과의 사이에 형성되어 있는 전계효과트랜지스터.
제 7항에 있어서, 상기 제 2의 Ga_pIn_1-pAS_qP_1-q층은 GaAs층에 격자정합하고 있는 전계효과트랜지스터.
제 1항, 제 2항 및 제 4항∼제 8항의 어느 한 항에 있어서, 상기 채널층은, Ga_tIn_1-tP층(0＜t＜1) 및 GaAs층을 포함하는 전계효과트랜지스터.
재 1항, 제 2항 및 제 4항∼제 9항의 어느 한 항에 있어서, 상기 기판은 GaAs기판인 전계효과트랜지스터.