JP2533086B2 - ＧａＩｎＰのエピタキシヤル成長方法とその構造 - Google Patents
ＧａＩｎＰのエピタキシヤル成長方法とその構造Info
- Publication number
- JP2533086B2 JP2533086B2 JP5089186A JP5089186A JP2533086B2 JP 2533086 B2 JP2533086 B2 JP 2533086B2 JP 5089186 A JP5089186 A JP 5089186A JP 5089186 A JP5089186 A JP 5089186A JP 2533086 B2 JP2533086 B2 JP 2533086B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial
- epitaxial layer
- layer
- gainp
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Led Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 ３元混晶の化合物半導体GaxIn1-xPのエピタキシャル
成長層にドナ不純物をドープする場合、液晶比率ｘが0.
52以上となると、深い準位の濃度が急増することが判明
したので、本発明ではｘ値を0.50以下に抑えることによ
り深い準位の濃度を低減し、またこれによって起こる基
板との格子定数のずれを防ぐためにGaInAs基板を用いて
解決を図った。
成長層にドナ不純物をドープする場合、液晶比率ｘが0.
52以上となると、深い準位の濃度が急増することが判明
したので、本発明ではｘ値を0.50以下に抑えることによ
り深い準位の濃度を低減し、またこれによって起こる基
板との格子定数のずれを防ぐためにGaInAs基板を用いて
解決を図った。
本発明は、GaInPのエピタキシャル成長方法とその構
造に関する。
造に関する。
３元化合物半導体GaInPは、可視光領域の発光素子、
あるいは超高速デバイスの材料として有望視されてい
る。
あるいは超高速デバイスの材料として有望視されてい
る。
通常GaInPエピタキシャル層は、GaAsを基板として成
長させるが、成長に当たってGaAs基板と格子整合をとる
ことが必要であり、そのためGaxIn1-xPのｘの値は0.52
に選ばれる。
長させるが、成長に当たってGaAs基板と格子整合をとる
ことが必要であり、そのためGaxIn1-xPのｘの値は0.52
に選ばれる。
上記ｘ値によるGaxIn1-xPエピタキシャル層は、Ｓま
たはSi等のドナ不純物を添加すると深い準位の濃度が急
変する組成領域にある。
たはSi等のドナ不純物を添加すると深い準位の濃度が急
変する組成領域にある。
深い準位の濃度が高いと、添加したドナ不純物の活性
化率が低下し、また結晶温度によってキャリヤ濃度が大
きく変化する。従って深い準位の濃度を出来るだけ低く
するのが望ましい。
化率が低下し、また結晶温度によってキャリヤ濃度が大
きく変化する。従って深い準位の濃度を出来るだけ低く
するのが望ましい。
従来の技術でのGaInPのエピタキシャル成長法の一例
を第３図により説明する。
を第３図により説明する。
エピタキシャル成長法としてはLPE法、MOCVD法、MBE
法、ハライドVPE法等の何れかの方法が選ばれる。
法、ハライドVPE法等の何れかの方法が選ばれる。
結晶基板としては、GaAs基板１を用い、この上にGaAs
エピタキシャル層２を積層する。
エピタキシャル層２を積層する。
その後、GaxIn1-xPエピタキシャル層３を成長させ
る。この場合混晶比率ｘは、0.52に選ばれる。これはGa
As結晶の格子定数に整合するGaInP結晶のｘ値が0.52で
あることによる。
る。この場合混晶比率ｘは、0.52に選ばれる。これはGa
As結晶の格子定数に整合するGaInP結晶のｘ値が0.52で
あることによる。
これによりエピタキシャル層のヘテロ接合面での結晶
転位欠陥の発生を防止している。
転位欠陥の発生を防止している。
上記に述べた、従来の技術によるGaAs基板上にGaInP
層をエピタキシャル成長させる方法では、ｘ値を0.52に
選定することが必要である。
層をエピタキシャル成長させる方法では、ｘ値を0.52に
選定することが必要である。
この状態ではＳあるいはSiをドナとして用いてドープ
せるGaInP層では、添加したドナ原子の10〜20％が深い
準位を形成することが判明した。
せるGaInP層では、添加したドナ原子の10〜20％が深い
準位を形成することが判明した。
ドナ原子の浅い準位に対する深い準位の比率は、ｘ値
が0.52付近よりｘ値と共に急造する。
が0.52付近よりｘ値と共に急造する。
このためドナ添加量を増加してもキャリヤの濃度の増
大は期待出来ず、キャリヤ濃度の正確なる制御を必要と
するデバイスでは不都合を生ずる。
大は期待出来ず、キャリヤ濃度の正確なる制御を必要と
するデバイスでは不都合を生ずる。
特に、低温での動作を必要とするHEMT等のデバイスの
半導体層としては不適当である。
半導体層としては不適当である。
前項で説明せるドナ原子の深い準位の比率は、ｘ値を
0.52より小にすると急激に低下し、0.50になると殆ど浅
い準位のみとなることが判明したのでGaInPのｘ値とし
ては、0.50以下の値に選定する。
0.52より小にすると急激に低下し、0.50になると殆ど浅
い準位のみとなることが判明したのでGaInPのｘ値とし
ては、0.50以下の値に選定する。
この場合、GaInPエピタキシャル層の格子定数は増加
するので、従来の如くGaAs基板上に成長させると格子定
数の差による整合不良が発生する。
するので、従来の如くGaAs基板上に成長させると格子定
数の差による整合不良が発生する。
従ってGaAsにInAsの僅か混入せる３元化合物混晶GaIn
Asを基板に用いて格子定数の整合をとる。
Asを基板に用いて格子定数の整合をとる。
即ち、本問題は、GayIn1-yAs結晶基板を用いて、該基
板上にGaxIn1-xPをエピタキシャル層を積層するに当た
り、混晶比率ｘを0.50以下とし、この基板の混晶比率
を、このエピタキシャル層と格子整合せる混晶比率ｙと
することにより解決される。
板上にGaxIn1-xPをエピタキシャル層を積層するに当た
り、混晶比率ｘを0.50以下とし、この基板の混晶比率
を、このエピタキシャル層と格子整合せる混晶比率ｙと
することにより解決される。
また、前記と同一の混晶比率でGayIn1-yAs結晶基板と
GaxIn1-xPエピタキシャル層との間に、GayIn1-yAsのエ
ピタキシャル層を成長させても良い。このGayIn1-yAsの
エピタキシャル層には,GaxIn1-xPエピタキシャル層から
供給された電子により２次元電子層が形成される。
GaxIn1-xPエピタキシャル層との間に、GayIn1-yAsのエ
ピタキシャル層を成長させても良い。このGayIn1-yAsの
エピタキシャル層には,GaxIn1-xPエピタキシャル層から
供給された電子により２次元電子層が形成される。
更に、同様に前記GayIn1-yAs結晶基板を用いドナ不純
物がドープされたGaxIn1-xPエピタキシャル層とGayIn
1-yAsエピタキシャル層を交互に１回以上積層して形成
させることも可能である。
物がドープされたGaxIn1-xPエピタキシャル層とGayIn
1-yAsエピタキシャル層を交互に１回以上積層して形成
させることも可能である。
GaxIn1-xPエピタキシャル層の深い準位のドナ濃度を
低減するため、ｘ値を小さく選定する。
低減するため、ｘ値を小さく選定する。
これにより発生する格子定数の不整合は、基板として
GayIn1-yAsを用い、更に基板のｙ値を格子整合せる値に
選んで解決を図るものである。
GayIn1-yAsを用い、更に基板のｙ値を格子整合せる値に
選んで解決を図るものである。
本発明による一実施例を図面により詳細説明する。
本発明では基板としてGayIn1-yAs結晶を用いる。GaIn
As結晶は混晶比率ｙ値が0.98程度のものは市販されてい
るが、結晶成長技術の向上に伴ってｙ値0.90程度のもの
も製作可能となっている。GaInAs基板はGaAs基板に比し
て転位密度が遥かに小さいという利点も有する。
As結晶は混晶比率ｙ値が0.98程度のものは市販されてい
るが、結晶成長技術の向上に伴ってｙ値0.90程度のもの
も製作可能となっている。GaInAs基板はGaAs基板に比し
て転位密度が遥かに小さいという利点も有する。
第１図の断面に示すごとく、Ga0.98In0.02As基板４を
用いて、同じｙ値の組成をもつGa0.98In0.02Asエピタキ
シャル層５を成長させる。
用いて、同じｙ値の組成をもつGa0.98In0.02Asエピタキ
シャル層５を成長させる。
次いで、Ga0.50In0.50Ｐエピタキシャル層６を成長さ
せる。上記の成長方法でGaInAsエピタキシャル層５は必
ずしも必要な条件ではない。
せる。上記の成長方法でGaInAsエピタキシャル層５は必
ずしも必要な条件ではない。
バルク結晶基板４上に、直接GaInPエピタキシャル層
６を積層するよりも純度の高い成長層が得られる。
６を積層するよりも純度の高い成長層が得られる。
上記説明では一例として、ｘ値として0.50、ｙ値とし
て0.98を使用したが、ｘ値としては0.50以下であれば構
わない。ｘ値が他の値をとった場合、ｙの値の決定は格
子定数が整合する如く選定を行う。
て0.98を使用したが、ｘ値としては0.50以下であれば構
わない。ｘ値が他の値をとった場合、ｙの値の決定は格
子定数が整合する如く選定を行う。
簡単にｙ値を決定する方法を第２図により説明する。
横軸に混晶比率x,yをとり、縦軸に格子定数をとる。
横軸に混晶比率x,yをとり、縦軸に格子定数をとる。
混晶比率が０あるいは１の場合の格子定数は、InP,In
As,GaP,GaAsの場合になるので既知であり、混晶の場合
はこの中間をほぼ直線的に変化するとして結ぶとGaInP
とGaInAsの混晶の格子定数特性が得られる。
As,GaP,GaAsの場合になるので既知であり、混晶の場合
はこの中間をほぼ直線的に変化するとして結ぶとGaInP
とGaInAsの混晶の格子定数特性が得られる。
ｘ値が0.50以下の例えば0.45とすると、この場合のGa
InP特性のＡ点より横軸に平行にGaInAs特性との交点Ｂ
を求めて、Ｂ点のｙ値が0.93として決定される。
InP特性のＡ点より横軸に平行にGaInAs特性との交点Ｂ
を求めて、Ｂ点のｙ値が0.93として決定される。
以上の説明では、基板上に単層のGaInPエピタキシャ
ル層を成長させる場合について述べたが、本発明は単層
のエピタキシャル成長に制約されるものでなく、既に説
明せる混晶比率条件を満足しておればGaInP、GaInAsの
エピタキシャル層を複数層成長せしめることも問題はな
い。
ル層を成長させる場合について述べたが、本発明は単層
のエピタキシャル成長に制約されるものでなく、既に説
明せる混晶比率条件を満足しておればGaInP、GaInAsの
エピタキシャル層を複数層成長せしめることも問題はな
い。
上記に述べたエピタキシャル層のAlGaInP等の４元化
合物半導体を含めた多層エピタキシャル層を形成する場
合も、格子定数の整合条件さえ合致すれば問題がない。
合物半導体を含めた多層エピタキシャル層を形成する場
合も、格子定数の整合条件さえ合致すれば問題がない。
以上に説明せるごとく、本発明のエピタキシャル成長
方法を適用することによりGaInPエピタキシャル層での
ドナ原子が深い準位となる割合は著しく減少し、発光素
子、高速機能素子として性能の向上に寄与する所大であ
る。
方法を適用することによりGaInPエピタキシャル層での
ドナ原子が深い準位となる割合は著しく減少し、発光素
子、高速機能素子として性能の向上に寄与する所大であ
る。
第１図は本発明にかかわるGaInPの成長方法を説明する
断面図、 第２図は本発明の格子整合せる混晶比率の決定を説明す
る図、 第３図は従来のGaInPの成長方法を説明す断面図を示
す。 図面において、 １はGaAs基板、 ２はGaAsエピタキシャル層、 3,6はGaInPエピタキシャル層、 ４はGaInAs基板、 ５はGaInAsエピタキシャル層、 をそれぞれ示す。
断面図、 第２図は本発明の格子整合せる混晶比率の決定を説明す
る図、 第３図は従来のGaInPの成長方法を説明す断面図を示
す。 図面において、 １はGaAs基板、 ２はGaAsエピタキシャル層、 3,6はGaInPエピタキシャル層、 ４はGaInAs基板、 ５はGaInAsエピタキシャル層、 をそれぞれ示す。
Claims (6)
- 【請求項１】GayIn1-yAs結晶基板を用いて、該基板上に
ドナ不純物がドープされたGaxIn1-xPエピタキシャル層
を積層して形成するに当たり、 該エピタキシャル層の混晶比率ｘを0.50以下とし、該基
板の混晶比率を、該エピタキシャル層と格子整合させる
混晶比率ｙとすることを特徴とするGaInPのエピタキシ
ャル成長方法。 - 【請求項２】前記GayIn1-yAs結晶基板とGaxIn1-xPエピ
タキシャル層との間に、該GaxIn1-xPエピタキシャル層
から供給された電子により形成される２次元電子層を有
するGayIn1-yAsのエピタキシャル層の成長工程を加える
ことを特徴とする特許請求の範囲第（１）項記載のGaIn
Pのエピタキシャル成長方法。 - 【請求項３】前記GayIn1-yAs結晶基板を用いて、ドナ不
純物がドープされたGaxIn1-xPエピタキシャル層とGayIn
1-yAsエピタキシャル層を交互に１回以上積層して形成
させることを特徴とする特許請求の範囲第（１）項記載
のGaInPのエピタキシャル成長方法。 - 【請求項４】ドナ不純物がドープされ、かつ混晶比率ｘ
が0.50以下よりなるGaxIn1-xPエピタキシャル層が、該
エピタキシャル層と格子整合せる混晶比率ｙよりなるGa
yIn1-yAs結晶基板上に設けられていることを特徴とする
GaInPのエピタキシャル成長層の構造。 - 【請求項５】前記GayIn1-yAs結晶基板とGaxIn1-xPエピ
タキシャル層との間に、ドナ不純物がドープされたGaxI
n1-xPエピタキシャル層と該GaxIn1-xPエピタキシャル層
から供給された電子により形成される２次元電子層を有
するGayIn1-yAsのエピタキシャル層を交互に１回以上積
層して形成した積層を有することを特徴とする特許請求
の範囲第（４）項記載のGaInPのエピタキシャル成長層
の製造。 - 【請求項６】前記GayIn1-yAs結晶基板上に、ドナ不純物
がドープされたGaxIn1-xPエピタキシャル層とGayIn1-yA
sエピタキシャル層を交互に１回以上積層して形成させ
た積層を有することを特徴とする特許請求の範囲第
（５）項記載のGaInPのエピタキシャル成長層の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089186A JP2533086B2 (ja) | 1986-03-07 | 1986-03-07 | ＧａＩｎＰのエピタキシヤル成長方法とその構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089186A JP2533086B2 (ja) | 1986-03-07 | 1986-03-07 | ＧａＩｎＰのエピタキシヤル成長方法とその構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208621A JPS62208621A (ja) | 1987-09-12 |
| JP2533086B2 true JP2533086B2 (ja) | 1996-09-11 |
Family
ID=12871355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5089186A Expired - Lifetime JP2533086B2 (ja) | 1986-03-07 | 1986-03-07 | ＧａＩｎＰのエピタキシヤル成長方法とその構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533086B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221367A (en) * | 1988-08-03 | 1993-06-22 | International Business Machines, Corp. | Strained defect-free epitaxial mismatched heterostructures and method of fabrication |
| JP3159198B2 (ja) | 1999-02-19 | 2001-04-23 | 住友電気工業株式会社 | 電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5172291A (ja) * | 1974-12-20 | 1976-06-22 | Fujitsu Ltd |
-
1986
- 1986-03-07 JP JP5089186A patent/JP2533086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208621A (ja) | 1987-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5221367A (en) | Strained defect-free epitaxial mismatched heterostructures and method of fabrication | |
| US4963949A (en) | Substrate structures for InP-based devices | |
| US5770868A (en) | GaAs substrate with compositionally graded AlGaAsSb buffer for fabrication of high-indium fets | |
| EP0279989B1 (en) | Semiconductor heterostructure having a compositionally varying region comprising SnSi | |
| KR100319300B1 (ko) | 이종접합구조의 양자점 버퍼층을 가지는 반도체 소자 | |
| US5599389A (en) | Compound semiconductor and method of manufacturing the same | |
| US20140008644A1 (en) | Oxygen engineered single-crystal reo template | |
| JP2533086B2 (ja) | ＧａＩｎＰのエピタキシヤル成長方法とその構造 | |
| US5479028A (en) | III-V system compound semiconductor device and method for manufacturing the semiconductor device | |
| KR101032010B1 (ko) | 화합물 반도체 에피택셜 기판 및 그 제조 방법 | |
| US4939102A (en) | Method of growing III-V semiconductor layers with high effective hole concentration | |
| US4716129A (en) | Method for the production of semiconductor devices | |
| JP3547320B2 (ja) | ＧａＮ系化合物半導体装置 | |
| JP2001237413A (ja) | 量子ドットの作製方法 | |
| US7550786B2 (en) | Compound semiconductor epitaxial substrate | |
| Moriizumi et al. | Lattice match in the heteroepitaxy of III‐V compound alloys | |
| JP2000124444A (ja) | 半導体装置及びエピタキシャルウェハ | |
| Horikoshi et al. | Application of migration-enhanced epitaxy to novel semiconductor structures | |
| RU2064541C1 (ru) | Способ получения гетероструктур на основе полупроводниковых соединений | |
| JPH08208397A (ja) | 化合物半導体の気相成長法 | |
| JPH07135304A (ja) | 化合物半導体装置とその製造方法および化合物半導体層の欠陥測定方法 | |
| KR20160006251A (ko) | 칼럼 iv 또는 칼럼 iv-iv 물질들 상의 칼럼 iii-v 물질들을 위한 계면 충전을 방지하는 핵형성층을 갖는 반도체 구조들 | |
| JP2006216667A (ja) | 半導体ウェハ | |
| JPH11204437A (ja) | 半導体装置およびその製造方法 | |
| JPS63127528A (ja) | 半導体装置およびその製造方法 |