KR920005128B1 - 접합형 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 InP 동종 접합형 전계효과 트랜지스터의 단면 구조도.
제2도는 GaInAs(P) 이종접합형 전계효과 트랜지스터의 단면 구조도.
제3도의 a 내지 f는 InP 동종접합형 전계효과 트랜지스터의 제작순서를 나타낸 단면 구조도.
제4도의 a 내지 f는 GaInAs(P) 이종접합형 전계효과 트랜지스터의 제작 순서를 나타낸 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
31, 41 : 반절연 InP 기판 32 : n-InP층
33 : GaInAs(P)층 34 : p+-InP층
35 : p형 금속 36 : n형 금속
42 : n형 GaInAs(P)층 43 : n+-InP층
44 : GaInAs(P) 층 45 : p+-InP층
46 : P형 금속 47 : n형 금속
본 발명은 초고주파 집적회로용 및 광전 집적회로용 접합형 전계효과 트랜지스터에 관한 것으로, 특히 짧은 게이트 길이를 갖는 자기정렬 구조의 동종접합형 및 이종접합형 전계효과 트랜지스터에 관한 것이다.
접합형 전계효과 트랜지스터 제작의 가장 핵심 기술은 게이트 금속 아래 pn 접합을 만드는 것으로서, 이를 위한 종래의 기술로는 n형 채널에 P형 도판트(Dopant)를 확산하는 방법과, n형 채널에 P형 도판트(Dopant)이온을 주입하는 방법과, n형 채널위에 P형 에피층의 성장후 불필요한 부분을 식각하는 방법등이 있다.
그러나 높은 전달 콘덕턴스와 큰 차단 주파수를 얻기 위하여 게이트 길이를 가급적 짧게 줄여야 하는 측면에서 위의 방법들을 고찰해 보면, 확산에 의한 접합면 형성기술은 도판트의 횡방향 확산 때문에 리쏘그라피(lithography)에 의해 결정되어지는 확산 마스크보다 더 긴 접합면 즉 게이트 길이를 제공하게 되며, 이온 주입에 의한 접합면 형성 기술에서도 이온 주입후 활성화 공정에서 주입된 도판트들의 횡방향 확산이 일어나 게이트 길이가 길어지는 결과를 초래한다. 그러고 P형 에피층 성장에 의한 접합면 형성 기술에서는 과다한 식각에 의해 식각마스크보다, 짧은 게이트 길이를 얻을 수 있으며 자기 정렬 구조가 가능한 반면 식각 제어가 어려우며, P형 에피층 성장시 P형 도판트가 아래의 n형 에피층으로 확산되어 들어가 차후에 n형 에피층 위에 형성하는 소오스 및 드레인의 저항성 접촉 특성을 악화시킨다. 또한, 위에서 언급한 기본적인 제작기술 외에도 수직형 전계효과 트랜지스터, 기둥형 전계효과 트랜지스터들이 발명되었으나 모두 확산에 의한 게이트 길이의 제한을 극복하지 못하였다.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 실리콘이나 GaAs에 비해 높은 전자 포화 속도를 갖는 InP계 물질의 접합형 전계효과 트랜지스터의 제작상 가장 큰 문제점이 되었던 확산에 의한 게이트 길이의 제한을 극복하고 이방성 식각을 이용하여 리쏘그라피(lithography)에 의해 결정되는 마스크 상의 길이보다 더 짧은 게이트 길이를 얻음과 동시에 자기 정렬 방법에 의해 소오스, 드레인 및 게이트 금속을 증착하여 고가의 전자빔이나 X-선 리쏘그라피(liyhpgraphy) 장비 없이도 손쉽게 1μm 혹은 그 이하의 게이트 길이를 갖는 전계효과 트랜지스터의 제작방법을 제공함에 있다.
본 발명은 상기 목적을 달성하기 위하여 반절연 Inp 기판(31)상에 n형 InP 채널층(32)을 성장시킨후 그 위에 GalnAs(P)층(33)을 성장시키는 제1차 에피택시 성장공정, 상기 제1차 에피택시 성장 공정후, 리쏘그라피(lithography)에 의한 포토 레지스트로 식각마스크를 만든후 선택 식각액으로 상기 GaInAs(P)층 (33)만을 이방성 선택 식각하는 GaInAs(P)층 선택 식각 공정, 상기 GaInAs(P)층 선택 식각 공정후 식각마스크용 포토 레지스트 패턴을 모두 제거하고 pn접합을 위해 p형 InP층(34)을 성장시키는 제2차 에피택시 성장 공정, 상기 제2차 에피택시 성장이 끝난 후 p형 InP층(34)에 저항성 접촉이 잘 되는 금속을 증착하여 게이트 전극(35)을 형성시키는 게이트 금속 증착 공정, 상기 게이트 금속 증착 공정에서 형성된 게이트 금속(35)을 식각 마스크로 사용하여 상기 InP층(34)을 선택 식각하고, InP층(34) 식각이 끝난 후 표면에 노출된 GaInAs(P)층(33)을 선택 식각해 내어 pn 접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 InP층 및 GaInAs(P)층 선택 식각 공정, 및 n형 InP층(32)에 저항성 접촉이 잘되는 금속을 증착하여 소오스와 드레인 전극(36)을 형성하는 소오스 및 드레인 금속 증착공정으로 구성하는 방법과, 반절연기판(41)상에 n형 GaInAs(P) 채널층(42)과 n+형 InP층(43) 및 GaInAs(P)층(44)을 성장시키는 제1차 에피택시 성장공정, 상기 제1차 에피택시 성장고정후, 리쏘그라피(lithography)에 의한 포토 레지스트로 식각 마스크를 형성하고, 선택 식각액으로 상기 GaInAs(P)층(44)만을 이방성 선택 식각하고난 후 추가로 n-InP층 선택 식각공정, 상기 CaInAs(P)층 및 n-InP층(43)을 선택 식각하는 GaInAs(P)층 n-InP층 선택 식각공정후 식각 마스크용 포토 레지스트 패턴을 모두 제거하고, pn접합을 위해 p형 InP층(45)을 성장시키는 제2차 에피택시 성장공정, 상기 제2차 에피택시 성장이 끝난 후 p형 InP에 저항성 접촉이 잘되는 금속을증착하여 게이트 전극(46)을 형성시키는 게이트 금속 증착 공정, 상기 게이트 금속 증착 공정에서 형성된 게이트 금속(46)을 식각 마스크로 하여 InP층(45)을 선택 식각하고, 상기 InP(45) 식각으로 인해 표면에 노출된 GaInAs(P)층(44)을 선택 식각해내어 pn 접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 InP층 및 GaInAs(P)층 선택 식각 공정, 및 n형 InP층(43)에 저항성 접촉이 잘되는 금속을 증착하여 소오스와 드레인 전극(47)을 형성하는 소오스 및 드레인 금속 증착 공정으로 구성하는 방법과, 반절연 InP 기판상에 첫번째 채널층으로 GaInAs 채널층을 성장시킨 후 그위에 두번째 채널층으로 InP채널층을 성장하는 제1차 에피택시 성장공정, 상기 제1차 에피택시 성장 공정후, 리쏘그라피에 의한 포토 레지스트로 식각마스크를 만든 후 선택 식각액으로 상기 InP층만을 이방성 선택 식각하는 InP층 선택 식각 공정, 상기 InP층 선택 식각 공정후 식각 마스크용 포토레지스트 패턴을 모두 제거하고 pn접합을 위해 GaInAs층을 성장시키는 제2차 에피택시 성장공정, 상기 제2차 에피택시 성장이 끝난 후 GaInAs층에 저항성 접촉이 잘되는 금속을 증착하여 게이트 전극을 형성시키는 게이트 금속증착 공정, 상기 게이트 금속 증착 공정에서 형성된 게이트 금속을 식각 마스크로 하여 GaInAs층을 선택 식각하고, 상기 GaInAs층 식각으로 인해 표면에 노출된 InP층을 선택 식각해내어 pn접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 GaInAs층 및 InP층 선택 식각공정, 및 기관상에 형성된 첫번째 GaInAs채널 층에 저항성 접촉이 잘되는 금속을 증착하여 소오스와 드레인 전극을 형성하는 소오스 및 드레인 금속 증착 공정으로 구성되는 방법을 제공한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에서 제안한 InP계 접합형 전계효과 트랜지스터 단면 구조의 일예로서 동종접합형 전계효과 트랜지스터의 단면 구조이고,
제2도는 이종접합형 전계효과 트랜지스터의 단면 구조를 나타낸 것이다.
이는 반절연 InP기판 위에 n형 InP 채널층과 GaInAs(P)층을 성장하거나( : 동종접합형), 혹은 반절연 InP기판 위에 n형 GaInAs(P)채널층과 고농도 도핑된 n형 InP 및 GaInAs(P) 등을 성장한 후 ( : 이종접합형), 동종접합형의 경우 선택 식각액을 사용하여 (111) In면이 나타나도록 GaInAs(P)층 만을 이방성 선택 식각하고 이종접합형의 경우에는 추가로 n-InP층을 선택 식각한다. 그리고 pn 접합면 형성을 위하여 고농도 도핑된 p형 InP층을 성장하면 식각된 아래 부분에서 동종접합형, 혹은 이종접합형 pn 접합이 이루어져 게이트를 형성하게 된다. 이때 실제의 게이트 길이(L)는 GaInAs(P)층의 두께(d)와 이방성 식각 각도(θ)및 식각용 마스크에 의해 결정되어지는 마스크상의 게이트 길이(W)에 의해 다음 식과 같이 주어진다.
L = W - 2/tan θ
두께(d)는 에피택시 성장에 의해 결정되므로 O.1μm 이하의 두께제어가 가능하며 식각 각도(θ)는 선택식각액을 사용하여 (111)면이 나타나도록 하면 54.44°로 재현성있는 각도가 얻어진다. 그러므로 리쏘그라피에 의해 결정되는 마스크상의 게이트 길이(W)가 비록 크더라도 에피층의 두께(d)를 조절하여 짧은 게이트 길이(L)을 얻을 수 있다. 그후에 상기 마스크상의 게이트 길이폭(W)보다 큰 폭의 게이트 금속을 리프트-오프(lift-off)에 의해 증착하고 게이트 금속 이외의 부분에 있는 p형 InP 층을 선택 식각한 후 이어서 GaInAs(P)층을 선택 식각한다. 그리고 n형 InP 층에 저항성 접촉이 되는 금속을 증착하면 P형 InP 아래의 커다란 언더-컷트(under-cut)때문에 자기정렬된 소오스 및 드레인 전극이 형성된다. 제3도는 본 발명에 의한 InP 동종집합형 전개효과 트랜지스터의 제작순서를 나타낸 단면구조도로서, A는 반절연 InP 기판위에 1차 에피택시 성장과정을 거친후의 단면구조이고, B는 게이트 길이(L)의 결정을 위한 GaInAs(P)층dml 선택적 이방성 식각과정을 거친후의 단면구조이고, C는 P형 InP 층의 2차 에피택시 성장 과정을 거친후의 단면구조이고, D는 리프트-오프(Lift-off)에 의한 게이트 금속을 증착한 단면구조이고, E는 표면 InP 층 및 GaInAs(P)층을 선택적으로 식각한 단면구조이고, F는 리프트-오프(Lift-off)에 의한 자기정렬 구조의 소오스 및 드레인 금속을 증착한 단면구조이다.
상기와 같은 동종접합형 전개효과 트랜지스터의 제작순서를 과정별로 설명하면 다음과 같다. 제1차 에피택시 과정(A)에서는 반절연 InP 기판(31)위에 n형 InP 채널층(22)과 GaInAs(P)층(33)을 액상 에피택시 성장법(LPE)이나 유기금속 에피택시 성장법(OMVPE)으로 성장시킨다. 이때 GaInAs(P)층(33)의 두께는 앞에서 언급한 바와같이 게이트 길이를 결정하게 된다. GAInAs(P)층 선택 식각과정(B)에서는 리쏘그라피(lithography)에 의해 포토레지스트로 식각 마스크를 만든후 선택 식각액으로 GaIaAs(P)cmd(33)만을 이방성 선택 식각한다. 식각된 면은 (111) In면으로 식각 각도는 대략 54.44°이다. 제2차 에피택시 과정(c)에서는 식각 마스크용 포토레지스트 패턴을 모두 제거한 후 pn 접합을 위한 제2차 에피택시 성장을 수행한다. 성장 웨이퍼의 맨 위층(33)이 GaInAs 3원 조성층 일때는 유기금속 에피택시법으로 성장하고, GaInAs(P) 4원 조성층일때는 유기금속이나 액상 에피택시법으로 p형 InP층(34)을 형성한다. 이때 도핑 정도는 1018cm-3이상으로 가급적 도핑 농도를 높게한다. 게이트 금속 중증착 과정(D)에서는 상기 제2차 에피택시 성장이 끝난후 리프트-오프(lift-off) 방법으로 게이트 금속(35)을 증착한다. 이때 게이트 금속으로는 Au-Zn/Au와 같은 p형 InP에 저항성 접촉이 잘되는 금속을 사용한다. InP층 및 GaInAs(P)층 선택 식각 과정(E)에서는 전단계 과정에서 형성한 게이트 금속(35)을 식각 마스크로 사용하여 상기 InP층 (34)을 선택 식각하고 InP층(34) 식각이 끝난후 표면에 노출된 GaImAs(P)층(33)을 선택 식각해낸다. 이 식각공정을 수행하고 나면 도면에 보인것 처럼 pn 접합 양옆에 커다란 언더-컷트(under -cut)가 생긴다. 소오드 및 드레인 금속 증착 과정(F)에서는 Au-Ge/Au와 같은 InP에 n형 저항성 접촉을 이루는 금속을 리프트-오프(lift-off)로 증착하여 소오스 및 드레인전극(36)을 형성한다. 이때는 소오스, 드레인 및 게이트의 구별없이 금속을 증착하면 전단계 공정에서 형성된 언더-컷트(under-cut) 때문에 각각의 전극이 자기정렬된다.
제4도는 본 발명에 의한 GaInAs(P) 이종접합형 전개효과 트랜지스터의 제작순서를 나타낸 단면구조도로서, A는 반절연 InP 기판위에 1차 에피택시 성장과정을 거친후의 단면구조이고, B는 게이트 길이(L)의 결정을 위한 GaInAs(P)층의 이방성 식각 및 InP층의 선택적 식각과정을 거친후의 단면구조이고, C는 p형 InP층의 2차 에피택시 성장 과정을 거친후의 단면구조이고, D는 리프트-오프(lift-off)에 의한 게이트 금속을 증착한 단면구조이고, E는 표면 InP층 및 GaInAs(P)층을 선택적으로 식각한 단면구조이고, F는 리프트-오프(lift-off)에 의한 자기정렬 구조의 소오스 및 드레인금슥을 증착한 단면구조이다.
상기와 같은 이종접합형 전개효과 트랜지스터의 제작 순서를 과정별로 설명하면 다음과 같다. 제1차 에피택시 과정(A)에서는 반절연 InP 기판(41)위에 n형 GaInAs(P) 채널층(42)과 n형 InP층(43) 및 GaInAs(P)층(44)을 액상에피택시 성장법(LPE)이나 유기금속 에피택시 성장법(OMVPE)으로 성장시킨다. 이때 GaInAs(P)층(44)의 두께는 앞에서 언급한 바와같이 게이트 길이를 결정하게 된다. GaInAS(P)층 및 n-InP층 선택 식각과정(E)에서는 리쏘그라피(ilthography)에 의해 포토레지스트로 식각 마스크를 만든후 선택 식각액으로 GaInAs(P)층(44)만을 이방성 선택 식각하고 난후 추가로 n-InP층(43)을 선택 식각한다. 이때 상기 GaInAs(P)층(44)의 식각된 면은 (111)In 면으로 식각 각도는 대략 54.44°이다. 제2차 에피택시 과정(c)에서는 식각 마스크용 포토레지스트 패턴을 모두 제거한 후 pn 접합을 위한 제2차 에피택시 성장을 한다. 성장 웨이퍼의 맨 위층 (44)이 GaInAs 3원 조성층일 경우는 유기금속 에피택시법으로 성장하고, GaInAs(P) 4원 조성층일 경우는 유기금속이나 액상 에피택시법으로 P형 InP층(45)울 형성한다. 이때 도평 정도는 1018cm-3이상으로 가급적 도핑 농도를 높게한다. 게이트 금속 증착 과정(D)에서는 상기 제2차에피택시 성장이 끝난후 리프트-오프(lift-off) 방법으로 게이트 금속(46)을 증착한다. 이때 게이트 금속으로는 Au-Zn/As와 같은 p형 InP에 저항성 접촉이 잘되는 금속을 사용한다. InP층 및 GaInAs(P)층 선택 식각과정(E)에서는 전단계 과정에서 형성한 게이트 금속(46)을 식각 마스크로 사용하여 상기 InP층(45)을 선택 식각하고 InP층(45) 식각이 끝난후 표면에 노출된 GaInAs(P)층(44)을 선택 식각해낸다. 이 식각공정이 끝나면 도면에 도시한 바와같이 pn 접합면 양 옆에 커다란 언더-컷트(under-cut)가 형성된다.
소오스 및 드레인금속 증착 과정(F)에서는 Au-Ge/Au와 같은 InP에 n형 저항성 접촉을 이루은 금속(47)을 리프트-오프(lift-off)로 증착하여 소오스 및 드레인 전극(47)을 형성한다. 이때는 소오스, 드레인 및 게이트의 구별없이 금속(47)을 증착하면 전단계 과정에서 형성된 언더-컷트(under-cut)때문에 각각의 전극이 자기 정렬된다.
상기 제3도 및 제4도를 통해 설명한 본 발명은 다음과 같은 몇가지의 변형된 실시예를 갖는다.
첫째로, 제1차 에피택시 과정(제3도의 a 및 제4도의 a)에서 반절연 InP기판위에 형성되는 첫번째 채널층를 GaInAs층으로 하고, 이방성 선택 식각에 의해 게이트길이를 결정하는 두번째층을 InP로 하며, 2차 에피택시 과정(제3도의 c 및 제4도의 c)에서 성장하는 p형 InP층(제3도의 c의 34 및 제4도 c의 45)을 GaInAs(P)로 하는 변형구조가 가능하다.
둘째로, 상술한 바와 같은 접합형 전계효과 트랜지스터 제조 방법은 구조의 변화없이 GaAs계에 적용된다. 즉, 반절연 GaAs기판위에 InP층 대신 GaAs층을, GaInAs(P) 층 대신 GaAlAs층을 성장하면 된다.
이와 같은 방법으로 제작된 짧은 게이트길이를 갖는 전계효과 트랜지스터는 높은 전달 콘덕턴스 및 차단주파수를 갖기 때문에 초 고주파용 소자 및 집적회로에 응용되며, 구조의 변화없이 손쉽게 GaInAs장파장 광검출기와 단일칩 집적을 이룰수 있어 초고속 대용량 광통신 시스팀의 광수신기에 응용 된다.
본 발명에서 제안한 접합형 전계효과 트랜지스터는 기존의 트랜지스터에 비해 제작상 다음과 같은 장점을 갖는다.
가. 확산이나 활성화 공정을 사용하지 않으므로 도판트의 확산에 의한 게이트길이의 넓어짐이 없다.
나. 게이트 형성을 위한 식각공정에서 마스크상의 게이트길이(W)는 실제의 게이트길이(L)에 비해 매우 길므로 리쏘그라피가 용이하다.
다. 자기정렬 구조이므로 제작이 간편하다.
라. 이종접합형의 경우에는 결정성장중에 채널층인 GaInAs(P)에서의 Zn확산 효과가 InP의 경우에 비하여 현저히 줄어들어 급격한 pn접합을 얻을 수 있다.
Claims (20)
- 접합형 전계효과 트랜지스터를 제조하는 방법에 있어서 : 반절연 InP기판(31)상에 n형 InP채널층(32)을 성장시킨후 그위에 GaInAs(P)층(33)을 성장시키는 제1차 에픽택시 성장 공정, 상기 제1차 에피택시성장 공정후, 리쏘그라피(lithography)에 의한 포토레지스트로 식각 마스크를 만든후 선택 식각액으로 상기 GaInAs(P)층(33)만을 이방성 선택 식각하는 GaInAs(P)층 선택식각공정, 상기 GaInAs(P)층 선택 식각 공정후 식각 마스크용 포토 레지스트 패턴을 모두 제거하고 pn접합을 위해 p형 InP층(34)을 성장시키는 제2차 에피택시 성장공정, 상기 제2차 에피택시 성장이 끝난후 p형 InP층(34)에 저항성 접촉이 잘되는 금속을 증착하여 게이트 전극(35)을 형성시키는 게이트 금속 증착공정, 상기 게이트 금속 증착공정에서 형성된 게이트 금속(35)을 식각 마스크로 사용하여 상기 InP층(34)을 선택 식각하고, InP층(34)식각이 끝난후 표면에 노출된GaInAs(P)층(33)을 선택 식각해내어 pn접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 InP층 및 GaInAs(P)층 선택 식각공정, 및 n형 InP층(32)에 저항성 접촉이 잘되는 금속을 증착하여 소오스와 드레인 전극(36)을 형성하는 소오스 및 드레인금속 증착공정으로 구성되어, 리쏘그라피(lithography)에 의해 결정되는 마스크상의 길이(W)보다 더 짧은 게이트길이(L)를 얻음과 동시에, 자기정렬 방법으로 적극을 형성함을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 GaInAs(P)층 선택 식각공정에서 식각된 면은 (111)In면으로서 식각각도가 54.44°임을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2차 에피택시 공정에서 형성되는 p형 InP층(34)은 액상 에피택시 법으로 성장시킴을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2차 에피택시 공정에서 형성되는 p형 InP층(34)은 유기금속 에피택시 법으로 성장시킴을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 금속 증착공정에서 사용된 금속은 Au-Zu/Au임을 특징으로 하는 동종 접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 소오스 및 드레인금속 증착공정에서 사용된 금속은 Au-Ge/Au임을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 금속 증착공정에서 게이트금속(35)은 리프트-오프(Lift-off)방법으로 증착하여 형성함을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 소오스 및 드레인금속 증착공정에서는 금속을 전 공정에서 형성된 언더-컷트(under-cut)를 이용해 전극간의 구분없이 전면에 리프트-오프(Lift-off)방법으로 증착하여 자기정렬 되도록 함을 특징으로 하는 동종접합형 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2차 에피택시 성장공정에서 성장되는 p형 InP층(34)의 도핑농도는 1018cm-3이상임을 특징으로하는 동종접합형 전계효과 트랜지스터 제조방법.
- 접합형 전계효과 트랜지스터를 제조하는 방법에 있어서; 반절연기판(41)상에 n형 CaInAs(P)채널층(42)과 n형 InP층(43) 및 GaInAs(P)층 (44)을 성장시키는 제 1차 에피택시 성장공정, 상기 제1차 에피택시 성장공정후, 리쏘그리피(lithography)에 의한 포토레지스트로 식각마스크를 형성하고, 선택 식각액으로 상기 GaInAs(P)층 (44)만을 이방성 선택 식각하고난 후 추가로 n-InP층(43)을 선택 식각하는 GaInAs(P)층 및 n-InP층 선택 식각공정, 상기 GaInAs(P)층 및 n-InP층 선택 식각공정후 식각 마스크용 포토레지스터 패턴을 모두 제거하고, pn접합을 의해 p형 InP층(45)을 성장 시키는 제2차 에피택시 성장공정, 상기 제2차 에피택시 성장이 끝난 후 p형 InP에 저항성 접촉이 잘되는 금속을 증착하여 게이트전극(46)을 형성시키는 게이트 금속 증착공정, 상기 게이트 금속 증착공정에서 형성된 게이트 금속(46)을 식각 마스크로 하여 InP층(45)을 선택 식각하고, 상기 InP층(45)식각으로 인해 표면에 노출된GaInAs(P)층 (44)을 선택 식각해내어 pn접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 InP층 및 GaInAs(P)층 선택 식각공정, 및 n형 InP층(43)에 저항성 접촉이 잘되는 금속을 증착하여 소오스와 드레인전극(47)을 형성하는 소오스 및 드레인금속 증착공정으로 구성되어, 리쏘그라피(lithography)에 의해 결정되는 마스크상의 길이(W)보다 더 짧은 게이트길이(L)를 얻음과 동시에, 자기정렬 방법으로 전극을 형성함을 특징으로 하는 이종접합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 GaInAs(P)층 및 n-InP층 선택 식각공정에서 이방성 식각된 GaInAs(P)식각면은 (111)In면으로 식각각도가 54.44°임을 특징으로 하는 이종 접합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 제2차 에피택시 공정에서 형성되는 p형 InP층(45)은 유기금속 에피택시 성장법(OMVPE)으로 성장시킴을 특징으로 하는 이종접합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 제2차 에피택시 성장공정에서 형성되는 p형 InP층(45)은 액상 에피틱시 성장법(LPE)으로 성장시킴을 특징으로 하는 이종접합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 제2차 에피택시 성장공정에서 성장되는 p형 InP층(45)의 도핑농도는 1018cm-3이상임을 특징으로 하는 이종접합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 게이트 금속 증착공정에서 사용된 금속은 Au-Z/Au임을 특징으로하는 이종접합형 전계효과 트랜지스트 제조방법.
- 제10항에 있어서, 상기 소오스 및 드레인금속 증착공정에서 사용된 금속은 Au-Ge/Au임을 특징으로 하는 이종접합형 전계효과 트랜지스트 제조방법.
- 제10항에 있어서, 상기 게이트 금속 증착공정에서 게이트 금속(46)은 리프느-오프(Lift-off) 방법으로 증착하여 형성함을 특징으로 하는 이종법합형 전계효과 트랜지스터 제조방법.
- 제10항에 있어서, 상기 소오스 및 드레인금속 증착공정에서는 금속을 전단계 공정에서 형성된 언더-컷트(under-cut)를 이용해 전극간의 구분없이 전면에 리프트-오프(Lift-off) 방법으로 증착하여 자기정렬 되도록 함을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 접합형 전계효과 트랜지스터를 제조하는 방법에 있어서 : 반절연 InP기판상에 첫번째 채널층으로 GaInAs 채널층을 성장시킨후 그위에 두번째 채널층으로 InP채널층을 성장하는 제1차 에피택시 성장공정, 상기 제1차 에피택시 성장공정후, 리쏘그라피에 의한 포토레지스트로 식각 마스크를 만든후 선택 식각액으로 상기 InP층만을 이방성 선택 식각하는 InP층 선택 식각공정, 상기 InP층 선택 식각공정후 식각 마스크용 포토레지스트 패턴을 모두 제거하고 pn접합을 위해 GaInAs층을 성장시키는 제2차 에피택시 성장공정, 상기 제2차 에피택시 성장이 끝난후 GaInAs층에 저항성 접촉이 잘되는 금속을 증착하여 게이트전극을 형성시키는 게이트 금속 증착공정, 상기 게이트 금속 증착공정에서 형성된 게이트 금속을 식각 마스크하여 GaInAs층을 선택 식각하고, 상기 GaInAs층 식각으로 인해 표면에 InP노출된 InP층을 선택식각해내어 pn접합 양옆에 커다란 언더-컷트(under-cut)를 형성하는 GaInAs층 및 InP층 선택 식각공정, 및 기판상에 형성된 첫번째 GaInAs채널층에 저항성접촉이 잘되는 금속을 증착하여 소오스와 드레인전극을 형성하는 소오스 및 드레인금속 증착공정으로 구성되어, 리쏘그라피에 의해 결정되는 마스크상의 길이(W)보다 더 짧은 게이트길이(L)를 얻음과 동시에 자기정렬 방법으로 전극을 형성함을 특징으로 하는 접합형 전계효과 트랜지스터 제조방법.
- 제19항에 있어서, 상기 제2차 에피택시 성장공정에서 형성되는 GaInAs의 3원조성층은 유기금속 에피택시 성장법(OMVPE)으로 성장시킴을 특징으로 하는 접합형 전계효과 트랜지스터 제조방법.
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