JP2003151995A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents
接合型電界効果トランジスタおよびその製造方法Info
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- JP2003151995A JP2003151995A JP2001351043A JP2001351043A JP2003151995A JP 2003151995 A JP2003151995 A JP 2003151995A JP 2001351043 A JP2001351043 A JP 2001351043A JP 2001351043 A JP2001351043 A JP 2001351043A JP 2003151995 A JP2003151995 A JP 2003151995A
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Abstract
(57)【要約】
【課題】 高コンダクタンスを確保しつつノーマリーオ
フを容易に実現し、かつ高温でも漏洩電流の少ないＪＦ
ＥＴおよびその製造方法を提供する。 【解決手段】 ソースおよびドレインの両領域４の間の
電荷担体の経路に位置するチャネル領域５と、またチャ
ネル領域５に接して位置するｐ導電型半導体層２とを備
え、チャネル領域５が、ｎ導電型のアンドープ層５ａ
と、そのアンドープ層中に厚さ方向にパルス状に突出す
る濃度分布を有するｎ導電型半導体層５ｂとを備える。
フを容易に実現し、かつ高温でも漏洩電流の少ないＪＦ
ＥＴおよびその製造方法を提供する。 【解決手段】 ソースおよびドレインの両領域４の間の
電荷担体の経路に位置するチャネル領域５と、またチャ
ネル領域５に接して位置するｐ導電型半導体層２とを備
え、チャネル領域５が、ｎ導電型のアンドープ層５ａ
と、そのアンドープ層中に厚さ方向にパルス状に突出す
る濃度分布を有するｎ導電型半導体層５ｂとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、接合型電界効果ト
ランジスタ(JFET:Junction Field Effect Transistor)
およびその製造方法に関し、より具体的にはチャネル領
域の不純物濃度分布を特別な分布とすることにより、高
温漏れ電流の抑止や高コンダクタンスを確保することを
図ったＪＦＥＴおよびその製造方法に関するものであ
る。
ランジスタ(JFET:Junction Field Effect Transistor)
およびその製造方法に関し、より具体的にはチャネル領
域の不純物濃度分布を特別な分布とすることにより、高
温漏れ電流の抑止や高コンダクタンスを確保することを
図ったＪＦＥＴおよびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、ＪＦＥＴでは、図８に示すよう
に、ソース電極Ｓに接続するｎ+導電型のソース領域１
０４と、ドレイン電極Ｄに接続するｎ+導電型のドレイ
ン領域１０４とは、それより不純物濃度の低いｎ導電型
領域１０３で連続されている。とくに、ｎ導電型領域１
０３の中央部は、溝１０９の底部に厚さを薄くされたチ
ャネル領域１０７が設けられている。上記の構成は、ｐ
+導電型半導体基板１０１の上に形成されたｐ+導電型層
１０２の上に接して設けられている。また、半導体基板
の裏面にはゲート電極Ｇが設けられている。
に、ソース電極Ｓに接続するｎ+導電型のソース領域１
０４と、ドレイン電極Ｄに接続するｎ+導電型のドレイ
ン領域１０４とは、それより不純物濃度の低いｎ導電型
領域１０３で連続されている。とくに、ｎ導電型領域１
０３の中央部は、溝１０９の底部に厚さを薄くされたチ
ャネル領域１０７が設けられている。上記の構成は、ｐ
+導電型半導体基板１０１の上に形成されたｐ+導電型層
１０２の上に接して設けられている。また、半導体基板
の裏面にはゲート電極Ｇが設けられている。
【０００３】上記の構成のＪＦＥＴを、たとえばスイッ
チング素子に用いる場合には、ゲート電極Ｇに負電位を
印加して、ｐ+導電型薄膜１０２とチャネル領域１０９
とのｐｎ接合に電圧を印加する。オフ状態を実現するた
めには、上記ｐｎ接合に逆バイアス電圧、すなわちｐ+
導電型領域の電位をマイナス電位として、ｎ導電型領域
の電位をプラス電位とする。この逆バイアス電圧の印加
をｐ+ｎ接合に加えることによりｎ導電型領域１０７，
１０３に空乏層を成長させ、チャネル厚さ全体を空乏層
で遮断する。一方、オン状態を実現するためには、ゲー
ト電圧をゼロまたは正電圧として、ソースドレイン間に
チャネル領域を電荷担体が移動するように電圧を印加す
る。
チング素子に用いる場合には、ゲート電極Ｇに負電位を
印加して、ｐ+導電型薄膜１０２とチャネル領域１０９
とのｐｎ接合に電圧を印加する。オフ状態を実現するた
めには、上記ｐｎ接合に逆バイアス電圧、すなわちｐ+
導電型領域の電位をマイナス電位として、ｎ導電型領域
の電位をプラス電位とする。この逆バイアス電圧の印加
をｐ+ｎ接合に加えることによりｎ導電型領域１０７，
１０３に空乏層を成長させ、チャネル厚さ全体を空乏層
で遮断する。一方、オン状態を実現するためには、ゲー
ト電圧をゼロまたは正電圧として、ソースドレイン間に
チャネル領域を電荷担体が移動するように電圧を印加す
る。
【０００４】上述の説明では、ＪＦＥＴはノーマリーオ
ンであると仮定して説明を行った。すなわち、ソース、
ドレインおよびゲート電極に何も電圧を印加しなけれ
ば、チャネルに空乏層が張り出すことはなく、オン状態
が実現している。しかし、上記のｐ+ｎ接合の拡散電位
が大きく、チャネル厚さが十分薄い場合、拡散電位に起
因する逆バイアス電圧により、チャネル領域の厚さ全体
にわたって空乏層が形成される。この場合には、ソー
ス、ドレインおよびゲート電極のいずれにも電圧を印加
しなくても、オフ状態が実現する。このような、電圧を
外部から印加しなくてもオフ状態が実現するＪＦＥＴを
ノーマリーオフのＪＦＥＴという。
ンであると仮定して説明を行った。すなわち、ソース、
ドレインおよびゲート電極に何も電圧を印加しなけれ
ば、チャネルに空乏層が張り出すことはなく、オン状態
が実現している。しかし、上記のｐ+ｎ接合の拡散電位
が大きく、チャネル厚さが十分薄い場合、拡散電位に起
因する逆バイアス電圧により、チャネル領域の厚さ全体
にわたって空乏層が形成される。この場合には、ソー
ス、ドレインおよびゲート電極のいずれにも電圧を印加
しなくても、オフ状態が実現する。このような、電圧を
外部から印加しなくてもオフ状態が実現するＪＦＥＴを
ノーマリーオフのＪＦＥＴという。
【０００５】上記のＪＦＥＴは、半導体基板としてＳｉ
Ｃ基板を用いると、耐圧性に優れた高速スイッチング素
子として用いることができる。
Ｃ基板を用いると、耐圧性に優れた高速スイッチング素
子として用いることができる。
【０００６】
【発明が解決しようとする課題】しかし、オン状態で流
せる電流はチャネル領域の厚さと幅と不純物濃度（キャ
リア濃度）で決まり、通常それほど大きな電流を流すこ
とはできない。また、電流を大きくするためにチャネル
領域の不純物濃度を高くすると、素子耐圧の低下をもた
らす場合がある。また、チャネル領域の不純物濃度を高
くすると、空乏層の張り出し厚さが小さくなりノーマリ
ーオフを実現することができなくなる。逆に、ノーマリ
ーオフを実現しようとすると、チャネル厚さを薄くし、
かつチャネル領域の不純物濃度を低くしなければならな
い。この結果、コンダクタンスが低くなることは避けら
れない。
せる電流はチャネル領域の厚さと幅と不純物濃度（キャ
リア濃度）で決まり、通常それほど大きな電流を流すこ
とはできない。また、電流を大きくするためにチャネル
領域の不純物濃度を高くすると、素子耐圧の低下をもた
らす場合がある。また、チャネル領域の不純物濃度を高
くすると、空乏層の張り出し厚さが小さくなりノーマリ
ーオフを実現することができなくなる。逆に、ノーマリ
ーオフを実現しようとすると、チャネル厚さを薄くし、
かつチャネル領域の不純物濃度を低くしなければならな
い。この結果、コンダクタンスが低くなることは避けら
れない。
【０００７】一方、ＳｉＣなどの半導体の電子移動度を
向上させるために、図９に示すように、チャネル領域１
０７のアンドープ層１０７ａの中に、厚さ方向の濃度分
布がデルタ関数的な面状の半導体層１０７ｂを離散的に
持つ、いわゆるデルタドープの半導体層を持つＭＥＳＦ
ＥＴ(Metal Semiconductor Field Effect Transistor)
が提案されている（横川ら：第48回応用物理学関係連合
講演会 講演予稿集30ａ-Ｅ-13、またJ. of Applied Phy
sics,Vol89,p.1794.)。デルタドープの名前は、パルス
状またはスパイク状の分布を表わすデルタ関数に由来し
ている。したがって、上記の濃度分布をデルタドープま
たはパルスドープという場合もある。上記パルス状高濃
度半導体層を含むチャネル領域１０７は、ＳｉＣ基板１
０１の上に形成されたアンドープＳｉＣ層１０２の上に
形成されている。
向上させるために、図９に示すように、チャネル領域１
０７のアンドープ層１０７ａの中に、厚さ方向の濃度分
布がデルタ関数的な面状の半導体層１０７ｂを離散的に
持つ、いわゆるデルタドープの半導体層を持つＭＥＳＦ
ＥＴ(Metal Semiconductor Field Effect Transistor)
が提案されている（横川ら：第48回応用物理学関係連合
講演会 講演予稿集30ａ-Ｅ-13、またJ. of Applied Phy
sics,Vol89,p.1794.)。デルタドープの名前は、パルス
状またはスパイク状の分布を表わすデルタ関数に由来し
ている。したがって、上記の濃度分布をデルタドープま
たはパルスドープという場合もある。上記パルス状高濃
度半導体層を含むチャネル領域１０７は、ＳｉＣ基板１
０１の上に形成されたアンドープＳｉＣ層１０２の上に
形成されている。
【０００８】上記ＭＥＳＦＥＴでは、ソース電極Ｓ、ド
レイン電極Ｄはｎ+ＳｉＣ層１０４とオーミック接続し
ているが、ゲート電極ＧとアンドープＳｉＣ層１０７ｂ
とはショットキー接合されている。ゲート電極Ｇに印加
される信号により、ショットキー障壁の空乏層厚さが変
化して、ソース、ドレイン領域間を流れる電流が変化す
る。このようなデルタドープのチャネル領域を備えるこ
とにより、上記ＭＥＳＦＥＴは高い電子移動度をもつこ
とができる。
レイン電極Ｄはｎ+ＳｉＣ層１０４とオーミック接続し
ているが、ゲート電極ＧとアンドープＳｉＣ層１０７ｂ
とはショットキー接合されている。ゲート電極Ｇに印加
される信号により、ショットキー障壁の空乏層厚さが変
化して、ソース、ドレイン領域間を流れる電流が変化す
る。このようなデルタドープのチャネル領域を備えるこ
とにより、上記ＭＥＳＦＥＴは高い電子移動度をもつこ
とができる。
【０００９】しかしながら、電流をショットキー電極に
よって制御するＭＥＳＦＥＴでは、ショットキー接合の
障壁電位が低いために、温度上昇があると電流の漏れを
生じてしまう。また、上述のようにノーマリーオフ型で
は、ショットキー電極と半導体との接合部に自然発生す
る拡散電位により空乏層を張り出し、チャネルを遮断し
てオフ状態とする。ショットキー接合の拡散電位は１Ｖ
程度と低いために、空乏層の張り出し厚さは小さい。こ
のため、この空乏層によってチャネルを遮断させるため
には、チャネル厚さを相当薄くする必要がある。この結
果、チャネルオン抵抗が大きく、コンダクタンスが小さ
くなってしまう。
よって制御するＭＥＳＦＥＴでは、ショットキー接合の
障壁電位が低いために、温度上昇があると電流の漏れを
生じてしまう。また、上述のようにノーマリーオフ型で
は、ショットキー電極と半導体との接合部に自然発生す
る拡散電位により空乏層を張り出し、チャネルを遮断し
てオフ状態とする。ショットキー接合の拡散電位は１Ｖ
程度と低いために、空乏層の張り出し厚さは小さい。こ
のため、この空乏層によってチャネルを遮断させるため
には、チャネル厚さを相当薄くする必要がある。この結
果、チャネルオン抵抗が大きく、コンダクタンスが小さ
くなってしまう。
【００１０】本発明は、高コンダクタンスを確保しつつ
ノーマリーオフを容易に実現し、かつ高温でも漏洩電流
の少ないＪＦＥＴおよびその製造方法を提供することを
目的とする。
ノーマリーオフを容易に実現し、かつ高温でも漏洩電流
の少ないＪＦＥＴおよびその製造方法を提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明のＪＦＥＴは、ソ
ースおよびドレインの両領域の間の電荷担体の経路に設
けられた第１導電型半導体のチャネル領域と、そのチャ
ネル領域に接して位置する第２導電型半導体領域とを備
えるＪＦＥＴである。このＪＦＥＴでは、チャネル領域
が、第１導電型のアンドープ層と、そのアンドープ層に
上下面を挟まれるように位置し、厚さ方向の濃度分布が
パルス状に突出する第１導電型半導体層とを備える（請
求項１）。
ースおよびドレインの両領域の間の電荷担体の経路に設
けられた第１導電型半導体のチャネル領域と、そのチャ
ネル領域に接して位置する第２導電型半導体領域とを備
えるＪＦＥＴである。このＪＦＥＴでは、チャネル領域
が、第１導電型のアンドープ層と、そのアンドープ層に
上下面を挟まれるように位置し、厚さ方向の濃度分布が
パルス状に突出する第１導電型半導体層とを備える（請
求項１）。
【００１２】（第２導電型チャネル領域/第１導電型半
導体層）界面の拡散電位はショットキー接合の障壁電位
差より数倍大きい。たとえば、半導体にＳｉＣを用いた
場合、Ｔｉとのショットキー障壁電圧は１．１Ｖ〜１．
２Ｖである。これに比して、ｐｎ接合の拡散電位は約３
Ｖに達する。このため、ショットキー接合を用いるＭＥ
ＳＦＥＴよりも、高温での漏洩電流を各段に低くするこ
とができる。
導体層）界面の拡散電位はショットキー接合の障壁電位
差より数倍大きい。たとえば、半導体にＳｉＣを用いた
場合、Ｔｉとのショットキー障壁電圧は１．１Ｖ〜１．
２Ｖである。これに比して、ｐｎ接合の拡散電位は約３
Ｖに達する。このため、ショットキー接合を用いるＭＥ
ＳＦＥＴよりも、高温での漏洩電流を各段に低くするこ
とができる。
【００１３】また、厚さ方向パルス状の高濃度分布の第
１導電型半導体層の形成により、電気抵抗を減らしより
多くの電流を流すことができる。すなわち、高いコンダ
クタンスを確保することができる。さらに、チャネル領
域の最上層は第１導電型アンドープ層なので、ソース、
ドレイン領域を分ける溝をＲＩＥ(Reactive Ion Etchin
g)法でエッチングする場合、寸法誤差があってもオン抵
抗にほとんど影響しないようにできる。すなわち、高抵
抗層と低抵抗層とが並列接続されている場合、高抵抗層
に多少の変動があっても合成抵抗はほとんど影響は受け
ない。このため、ＲＩＥの加工精度の許容度を高め、製
造歩留まりを向上させることができる。また、電子移動
度もアンドープ層の濃度に依存するので、高い電子移動
度を確保することができる。なお、上記の厚さ方向にパ
ルス状に突出した濃度分布を持つ第１導電型半導体層
は、上記アンドープ層にその上下面を挟まれるように接
触されるかぎり、１層以上何層あってもよい。また、上
記パルス状に高濃度の層の厚さは、アンドープ層の数分
の一、たとえば、５分の１の厚さを有するようにする。
１導電型半導体層の形成により、電気抵抗を減らしより
多くの電流を流すことができる。すなわち、高いコンダ
クタンスを確保することができる。さらに、チャネル領
域の最上層は第１導電型アンドープ層なので、ソース、
ドレイン領域を分ける溝をＲＩＥ(Reactive Ion Etchin
g)法でエッチングする場合、寸法誤差があってもオン抵
抗にほとんど影響しないようにできる。すなわち、高抵
抗層と低抵抗層とが並列接続されている場合、高抵抗層
に多少の変動があっても合成抵抗はほとんど影響は受け
ない。このため、ＲＩＥの加工精度の許容度を高め、製
造歩留まりを向上させることができる。また、電子移動
度もアンドープ層の濃度に依存するので、高い電子移動
度を確保することができる。なお、上記の厚さ方向にパ
ルス状に突出した濃度分布を持つ第１導電型半導体層
は、上記アンドープ層にその上下面を挟まれるように接
触されるかぎり、１層以上何層あってもよい。また、上
記パルス状に高濃度の層の厚さは、アンドープ層の数分
の一、たとえば、５分の１の厚さを有するようにする。
【００１４】上記本発明のＪＦＥＴでは、第２導電型半
導体領域が、半導体基板およびその半導体基板上に成膜
された薄膜のいずれかであり、チャネル領域が第２導電
型半導体領域の上に接して位置することができる（請求
項２）。
導体領域が、半導体基板およびその半導体基板上に成膜
された薄膜のいずれかであり、チャネル領域が第２導電
型半導体領域の上に接して位置することができる（請求
項２）。
【００１５】この構成により、チャネル領域の下面から
空乏層を張り出し、電荷担体の流れを容易に制御するこ
とができる。上記接合部に逆バイアス電圧を印加して空
乏層を張り出させるゲート電極は、たとえば次の配置を
有することができる。 (ａ)チャネルと反対側の半導体
基板の裏面にゲート電極を接続するバックゲート構造と
してもよいし、また（ｂ）チャネルと同じ側のチャネル
の両脇の一方または両方にゲート電極を接続する構造と
してもよい。
空乏層を張り出し、電荷担体の流れを容易に制御するこ
とができる。上記接合部に逆バイアス電圧を印加して空
乏層を張り出させるゲート電極は、たとえば次の配置を
有することができる。 (ａ)チャネルと反対側の半導体
基板の裏面にゲート電極を接続するバックゲート構造と
してもよいし、また（ｂ）チャネルと同じ側のチャネル
の両脇の一方または両方にゲート電極を接続する構造と
してもよい。
【００１６】上記本発明のＪＦＥＴでは、第２導電型半
導体領域を、第１導電型半導体基板およびその半導体基
板の上に接して成膜された第１導電型半導体膜のいずれ
かに、イオン注入法および不純物拡散法のいずれかによ
り第２導電型不純物を導入して形成されたものとできる
（請求項３）。
導体領域を、第１導電型半導体基板およびその半導体基
板の上に接して成膜された第１導電型半導体膜のいずれ
かに、イオン注入法および不純物拡散法のいずれかによ
り第２導電型不純物を導入して形成されたものとできる
（請求項３）。
【００１７】ｐ導電型ＳｉＣ膜は、ボロンをドーパント
としてエピタキシャル成長法で形成するとき、マイクロ
パイプなどを多く含み、結晶性が非常に悪いものしかで
きない場合がある。また、アルミニウムをドーパントと
する場合、アルミニウムが成膜装置の内壁に堆積するた
め、定期的にクリーニングする必要があり、製造能率が
低下する。上記の製造方法により、半導体をＳｉＣと
し、第２導電型をｐ導電型とした場合でも、結晶性の良
好なｐ導電型ＳｉＣ層をチャネル領域の下に、間違いな
く高い生産性の下で形成することができる。この結果、
高温での漏洩電流を抑制することができる。
としてエピタキシャル成長法で形成するとき、マイクロ
パイプなどを多く含み、結晶性が非常に悪いものしかで
きない場合がある。また、アルミニウムをドーパントと
する場合、アルミニウムが成膜装置の内壁に堆積するた
め、定期的にクリーニングする必要があり、製造能率が
低下する。上記の製造方法により、半導体をＳｉＣと
し、第２導電型をｐ導電型とした場合でも、結晶性の良
好なｐ導電型ＳｉＣ層をチャネル領域の下に、間違いな
く高い生産性の下で形成することができる。この結果、
高温での漏洩電流を抑制することができる。
【００１８】上記本発明のＪＦＥＴでは、第２導電型半
導体領域を、半導体基板の上に接して半導体膜をエピタ
キシャル成長させる間に第２導電型不純物を添加して形
成した領域とすることができる（請求項４）。
導体領域を、半導体基板の上に接して半導体膜をエピタ
キシャル成長させる間に第２導電型不純物を添加して形
成した領域とすることができる（請求項４）。
【００１９】この構成により、たとえばｐ導電型ＳｉＣ
膜を重大な欠陥なくエピタキシャル成長させる条件を見
出すことができた場合などに、このｐ導電型ＳｉＣ膜を
用いてＪＦＥＴを形成することができる。
膜を重大な欠陥なくエピタキシャル成長させる条件を見
出すことができた場合などに、このｐ導電型ＳｉＣ膜を
用いてＪＦＥＴを形成することができる。
【００２０】上記本発明のＪＦＥＴでは、チャネル領域
の厚さが、チャネル領域と第２導電型半導体領域との接
合部の拡散電位で決まる空乏層の厚さよりも薄くするこ
とができる（請求項５）。
の厚さが、チャネル領域と第２導電型半導体領域との接
合部の拡散電位で決まる空乏層の厚さよりも薄くするこ
とができる（請求項５）。
【００２１】この構成により、（1）アンドープ層の第
１導電型不純物濃度と、（2）デルタドープ層の第１導
電型不純物濃度と、（3）第２導電型半導体層の第２導
電型不純物濃度とを調整して接合部の拡散電位を知り、
接合部においてチャネル側に張り出す空乏層の厚さを知
ることができる。この空乏層の厚さよりも（4）チャネ
ル領域の厚さを薄くすることにより、ノーマリーオフの
ＪＦＥＴを製造することができる。ノーマリーオフのＪ
ＦＥＴは、電気回路系に故障を生じ配電されない場合に
オフ状態とできるので、回路を複雑にすることなく回転
機等の制御に用いることができる。
１導電型不純物濃度と、（2）デルタドープ層の第１導
電型不純物濃度と、（3）第２導電型半導体層の第２導
電型不純物濃度とを調整して接合部の拡散電位を知り、
接合部においてチャネル側に張り出す空乏層の厚さを知
ることができる。この空乏層の厚さよりも（4）チャネ
ル領域の厚さを薄くすることにより、ノーマリーオフの
ＪＦＥＴを製造することができる。ノーマリーオフのＪ
ＦＥＴは、電気回路系に故障を生じ配電されない場合に
オフ状態とできるので、回路を複雑にすることなく回転
機等の制御に用いることができる。
【００２２】上記本発明のＪＦＥＴでは、半導体基板を
ＳｉＣ基板とし、各半導体を構成する結晶をＳｉＣとで
きる（請求項６）。
ＳｉＣ基板とし、各半導体を構成する結晶をＳｉＣとで
きる（請求項６）。
【００２３】ＳｉＣは耐圧性能に優れ、電荷担体の移動
度も高いので、大電力の制御や大電力の高速スイッチン
グ素子に用いることができる。
度も高いので、大電力の制御や大電力の高速スイッチン
グ素子に用いることができる。
【００２４】本発明のＪＦＥＴの製造方法では、ソース
とドレインとの両領域の間の電荷担体の経路にチャネル
領域を有し、そのチャネル領域を通過する電荷担体の流
れをゲート電圧によって制御する接合型電界効果トラン
ジスタの製造方法である。この製造方法は、ｎ導電型Ｓ
ｉＣ基板またはそのｎ導電型ＳｉＣ基板上に成膜された
ｎ導電型ＳｉＣ薄膜に、イオン注入法および拡散法のい
ずれかによりｐ導電型不純物を導入するか、またはＳｉ
Ｃ薄膜のエピタキシャル成長中にｐ導電型不純物を添加
するかしてｐ導電型ＳｉＣ層を形成する工程と、ｐ導電
型ＳｉＣ層の上に接してｎ導電型のＳｉＣアンドープ層
と、そのＳｉＣアンドープ層にその上下面を挟まれるよ
うに位置し、厚さ方向の濃度分布がパルス状に突出する
ｎ導電型ＳｉＣ層とを含むチャネル層を形成する工程と
を備える（請求項７）。
とドレインとの両領域の間の電荷担体の経路にチャネル
領域を有し、そのチャネル領域を通過する電荷担体の流
れをゲート電圧によって制御する接合型電界効果トラン
ジスタの製造方法である。この製造方法は、ｎ導電型Ｓ
ｉＣ基板またはそのｎ導電型ＳｉＣ基板上に成膜された
ｎ導電型ＳｉＣ薄膜に、イオン注入法および拡散法のい
ずれかによりｐ導電型不純物を導入するか、またはＳｉ
Ｃ薄膜のエピタキシャル成長中にｐ導電型不純物を添加
するかしてｐ導電型ＳｉＣ層を形成する工程と、ｐ導電
型ＳｉＣ層の上に接してｎ導電型のＳｉＣアンドープ層
と、そのＳｉＣアンドープ層にその上下面を挟まれるよ
うに位置し、厚さ方向の濃度分布がパルス状に突出する
ｎ導電型ＳｉＣ層とを含むチャネル層を形成する工程と
を備える（請求項７）。
【００２５】この製造方法により、結晶性に優れた厚さ
方向パルス状の高濃度分布の第１導電型半導体層の形成
により、高いコンダクタンスを確保したＪＦＥＴを容易
に形成することができる。さらに、チャネル領域の最上
層は第１導電型アンドープ層なので、たとえばソース、
ドレイン領域を分ける溝を形成する場合、ＲＩＥ(React
ive Ion Etching)法でエッチングするとき、寸法誤差が
あってもオン抵抗にほとんど影響しないようにできる。
すなわち、高抵抗層と低抵抗層とが並列接続されている
場合、高抵抗層に多少の変動があっても合成抵抗はほと
んど影響は受けない。このため、ＲＩＥの加工精度の許
容度を高め、製造歩留まりを向上させることができる。
方向パルス状の高濃度分布の第１導電型半導体層の形成
により、高いコンダクタンスを確保したＪＦＥＴを容易
に形成することができる。さらに、チャネル領域の最上
層は第１導電型アンドープ層なので、たとえばソース、
ドレイン領域を分ける溝を形成する場合、ＲＩＥ(React
ive Ion Etching)法でエッチングするとき、寸法誤差が
あってもオン抵抗にほとんど影響しないようにできる。
すなわち、高抵抗層と低抵抗層とが並列接続されている
場合、高抵抗層に多少の変動があっても合成抵抗はほと
んど影響は受けない。このため、ＲＩＥの加工精度の許
容度を高め、製造歩留まりを向上させることができる。
【００２６】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
るＪＦＥＴを示す断面図である。ＳｉＣ基板１の上にｐ
+導電型ＳｉＣ膜２が形成されている。そのｐ+導電型Ｓ
ｉＣ膜２の上に、アンドープ層である厚さ５０ｎｍのｎ
導電型ＳｉＣ膜５ａと、厚さ１０ｎｍの急峻な濃度分布
を有するｎ+導電型のパルス状層５ｂとが、交互に積層
されている。図２に、チャネル領域の厚さ方向のｎ導電
型不純物濃度の分布を示す。この積層領域がチャネル領
域５を構成する。ｎ+導電型のパルス状層５ｂは、デル
タ層、パルス状層、またはスパイク状層と呼ぶこともあ
る。このデルタ層のｎ型不純物濃度のピーク値は、１×
１０18ｃｍ-3である。アンドープ層のｎ導電型不純物濃
度は、このピーク値の濃度より数オーダー低い。チャネ
ル層５の最も上の部分およびｐ+導電型ＳｉＣ膜２と接
する最も下の部分は、アンドープ層によって形成されて
いる。
形態について説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
るＪＦＥＴを示す断面図である。ＳｉＣ基板１の上にｐ
+導電型ＳｉＣ膜２が形成されている。そのｐ+導電型Ｓ
ｉＣ膜２の上に、アンドープ層である厚さ５０ｎｍのｎ
導電型ＳｉＣ膜５ａと、厚さ１０ｎｍの急峻な濃度分布
を有するｎ+導電型のパルス状層５ｂとが、交互に積層
されている。図２に、チャネル領域の厚さ方向のｎ導電
型不純物濃度の分布を示す。この積層領域がチャネル領
域５を構成する。ｎ+導電型のパルス状層５ｂは、デル
タ層、パルス状層、またはスパイク状層と呼ぶこともあ
る。このデルタ層のｎ型不純物濃度のピーク値は、１×
１０18ｃｍ-3である。アンドープ層のｎ導電型不純物濃
度は、このピーク値の濃度より数オーダー低い。チャネ
ル層５の最も上の部分およびｐ+導電型ＳｉＣ膜２と接
する最も下の部分は、アンドープ層によって形成されて
いる。
【００２７】チャネル層５の上に、分かれて位置するソ
ース電極Ｓ、ドレイン電極Ｄに接続するｎ+導電型領域
４、およびその下に位置してチャネル領域と接するｎ導
電型半導体領域３が配置されている。
ース電極Ｓ、ドレイン電極Ｄに接続するｎ+導電型領域
４、およびその下に位置してチャネル領域と接するｎ導
電型半導体領域３が配置されている。
【００２８】図１の構造の場合、ＳｉＣ基板の上に形成
されたｐ+導電型ＳｉＣ膜の上にゲート電極Ｇが配置さ
れている。
されたｐ+導電型ＳｉＣ膜の上にゲート電極Ｇが配置さ
れている。
【００２９】上記の構造のＪＦＥＴでは、ｐ+導電型Ｓ
ｉＣ膜２とチャネル領域の最下層のアンドープ層５ａと
の接合部に、約３Ｖの拡散電位を生じる。この拡散電位
は、上記接合部に逆バイアス電圧として作用するので、
ＭＥＳＦＥＴのショットキー障壁電位による漏洩電流防
止に比べて、より高温まで確実に漏洩電流を抑制するこ
とができる。さらに、高濃度不純物のデルタ層の形成に
より、電気抵抗を減らし、より多くの電流を流すことが
できる。すなわち、高いコンダクタンスを確保すること
ができる。また、電子の移動度もアンドープ層の濃度に
依存するので、高い電子移動度を確保することができ
る。
ｉＣ膜２とチャネル領域の最下層のアンドープ層５ａと
の接合部に、約３Ｖの拡散電位を生じる。この拡散電位
は、上記接合部に逆バイアス電圧として作用するので、
ＭＥＳＦＥＴのショットキー障壁電位による漏洩電流防
止に比べて、より高温まで確実に漏洩電流を抑制するこ
とができる。さらに、高濃度不純物のデルタ層の形成に
より、電気抵抗を減らし、より多くの電流を流すことが
できる。すなわち、高いコンダクタンスを確保すること
ができる。また、電子の移動度もアンドープ層の濃度に
依存するので、高い電子移動度を確保することができ
る。
【００３０】上記図１の構造は、次の製造方法により製
造することができる。 (１)まず、ｎ導電型ＳｉＣ基板またはＳｉＣ基板上に形
成したｎ導電型ＳｉＣ膜に、ｐ導電型不純物をイオン注
入法により導入するか。またはｐ導電型不純物を添加し
ながらＳｉＣ膜をエピタキシャル成長して、ｐ導電型Ｓ
ｉＣ層を形成する。この結果、結晶性の良好なｐ導電型
ＳｉＣ膜を得ることができる。 (２)次いで、ｎ導電型アンドープＳｉＣ層とパルス状ｎ
導電型ＳｉＣ層とを交互に形成する。チャネル領域の最
下層と最上層とはアンドープ層とする。パルス状のｎ導
電型不純物濃度のピーク値は、１×１０18ｃｍ-3とす
る。 (３)この後、ソース、ドレイン領域となるｎ導電型Ｓｉ
Ｃ層を成膜する。このｎ導電型ＳｉＣ膜をＲＩＥ(React
ive Ion Etching)などのドライエッチングによりエッチ
ングすることにより、チャネル領域５をパターニングす
る。 (４)次いで、通常の方法により、チャネル領域の上にソ
ース、ドレインを分離して形成する。また、ゲート電極
Ｇをｐ+導電型ＳｉＣ膜２の上に形成する。
造することができる。 (１)まず、ｎ導電型ＳｉＣ基板またはＳｉＣ基板上に形
成したｎ導電型ＳｉＣ膜に、ｐ導電型不純物をイオン注
入法により導入するか。またはｐ導電型不純物を添加し
ながらＳｉＣ膜をエピタキシャル成長して、ｐ導電型Ｓ
ｉＣ層を形成する。この結果、結晶性の良好なｐ導電型
ＳｉＣ膜を得ることができる。 (２)次いで、ｎ導電型アンドープＳｉＣ層とパルス状ｎ
導電型ＳｉＣ層とを交互に形成する。チャネル領域の最
下層と最上層とはアンドープ層とする。パルス状のｎ導
電型不純物濃度のピーク値は、１×１０18ｃｍ-3とす
る。 (３)この後、ソース、ドレイン領域となるｎ導電型Ｓｉ
Ｃ層を成膜する。このｎ導電型ＳｉＣ膜をＲＩＥ(React
ive Ion Etching)などのドライエッチングによりエッチ
ングすることにより、チャネル領域５をパターニングす
る。 (４)次いで、通常の方法により、チャネル領域の上にソ
ース、ドレインを分離して形成する。また、ゲート電極
Ｇをｐ+導電型ＳｉＣ膜２の上に形成する。
【００３１】上記の製造方法により、良好な結晶性のｐ
導電型ＳｉＣ膜を得ることができる。
導電型ＳｉＣ膜を得ることができる。
【００３２】図３は、上記本発明の実施の形態１のＪＦ
ＥＴの変形例を示す図である。このＪＦＥＴでは、Ｓｉ
Ｃ基板にｐ導電型不純物を導入し、その上に直接、チャ
ネル領域５を配置している。
ＥＴの変形例を示す図である。このＪＦＥＴでは、Ｓｉ
Ｃ基板にｐ導電型不純物を導入し、その上に直接、チャ
ネル領域５を配置している。
【００３３】また、図４は、上記本発明の実施の形態１
のＪＦＥＴの別の変形例を示す図である。このＪＦＥＴ
では、ＳｉＣ基板には、ｐ導電型不純物を導入し、ｐ導
電型ＳｉＣ基板とする。さらに、ゲート電極は、ｎ+導
電型ＳｉＣ基板の裏面側にオーミック接続されたバック
ゲート構造とされている。このようなバックゲート構造
を用いることにより、ＪＦＥＴの２次元寸法を減らし、
小型化することが可能となる。 （実施の形態２）図５は、本発明の実施の形態２におけ
るＪＦＥＴを示す断面図である。このＪＦＥＴは、ノー
マリーオフ型のＪＦＥＴであり、このため、パルス状濃
度の層は１層のみとしている。１層のパルス状高濃度ｎ
型半導体層５ｂと、それを上下から挟むｎ導電型アンド
ープ層５ａとからなるチャネル領域５の厚さは、ノーマ
リーオフが実現される厚さとされている。すなわち、チ
ャネル領域とｐ+導電型ＳｉＣ層との接合部に発生する
拡散電位のために、この接合部に空乏層が発生し、所定
厚さだけチャネル領域に伸びる。この所定厚さの空乏層
によって、上記チャネル領域が遮断されるようにすれ
ば、ノーマリーオフのＪＦＥＴが実現される。
のＪＦＥＴの別の変形例を示す図である。このＪＦＥＴ
では、ＳｉＣ基板には、ｐ導電型不純物を導入し、ｐ導
電型ＳｉＣ基板とする。さらに、ゲート電極は、ｎ+導
電型ＳｉＣ基板の裏面側にオーミック接続されたバック
ゲート構造とされている。このようなバックゲート構造
を用いることにより、ＪＦＥＴの２次元寸法を減らし、
小型化することが可能となる。 （実施の形態２）図５は、本発明の実施の形態２におけ
るＪＦＥＴを示す断面図である。このＪＦＥＴは、ノー
マリーオフ型のＪＦＥＴであり、このため、パルス状濃
度の層は１層のみとしている。１層のパルス状高濃度ｎ
型半導体層５ｂと、それを上下から挟むｎ導電型アンド
ープ層５ａとからなるチャネル領域５の厚さは、ノーマ
リーオフが実現される厚さとされている。すなわち、チ
ャネル領域とｐ+導電型ＳｉＣ層との接合部に発生する
拡散電位のために、この接合部に空乏層が発生し、所定
厚さだけチャネル領域に伸びる。この所定厚さの空乏層
によって、上記チャネル領域が遮断されるようにすれ
ば、ノーマリーオフのＪＦＥＴが実現される。
【００３４】上記の拡散電位は、ＳｉＣの場合、約３Ｖ
と比較的高い。ＭＥＳＦＥＴにおけるショットキー電位
が１．１Ｖ〜１．２Ｖなので、それより数倍高い逆バイ
アス電圧を得ることができる。上記の空乏層の厚さは、
逆バイアス電圧に比例するので、ＪＦＥＴの拡散電位約
３Ｖのほうが、ＭＥＳＦＥＴのショットキー電圧１.１
からよりも相当高いので、チャネル厚さを従来よりも厚
くしてＪＦＥＴを形成することができる。このため、ノ
ーマリーオフのＭＥＳＦＥＴよりも、ノーマリオフのＪ
ＦＥＴのほうが、高いコンダクタンスを確保することが
できる。
と比較的高い。ＭＥＳＦＥＴにおけるショットキー電位
が１．１Ｖ〜１．２Ｖなので、それより数倍高い逆バイ
アス電圧を得ることができる。上記の空乏層の厚さは、
逆バイアス電圧に比例するので、ＪＦＥＴの拡散電位約
３Ｖのほうが、ＭＥＳＦＥＴのショットキー電圧１.１
からよりも相当高いので、チャネル厚さを従来よりも厚
くしてＪＦＥＴを形成することができる。このため、ノ
ーマリーオフのＭＥＳＦＥＴよりも、ノーマリオフのＪ
ＦＥＴのほうが、高いコンダクタンスを確保することが
できる。
【００３５】図５のノーマリーオフのＪＦＥＴも、基本
的に図１のＪＦＥＴと同様な製造方法により製造するこ
とが可能である、図６は、上記本発明の実施の形態２に
おけるノーマリーオフのＪＦＥＴの変形例を示す図であ
る。このＪＦＥＴでは、ＳｉＣ基板にｐ導電型不純物を
導入したｐ導電型ＳｉＣ基板を用いている。このため、
ＳｉＣ基板の上にｐ+導電型ＳｉＣ膜を形成する必要が
ないので、１工程省略することができる。
的に図１のＪＦＥＴと同様な製造方法により製造するこ
とが可能である、図６は、上記本発明の実施の形態２に
おけるノーマリーオフのＪＦＥＴの変形例を示す図であ
る。このＪＦＥＴでは、ＳｉＣ基板にｐ導電型不純物を
導入したｐ導電型ＳｉＣ基板を用いている。このため、
ＳｉＣ基板の上にｐ+導電型ＳｉＣ膜を形成する必要が
ないので、１工程省略することができる。
【００３６】また、図７は、上記本発明の実施の形態２
におけるノーマリーオフのＪＦＥＴの別の変形例を示す
図である。このＪＦＥＴでは、ＳｉＣ基板にｐ導電型不
純物を導入し、ｐ導電型ＳｉＣ基板を用いている。さら
に、ゲート電極は、ｎ+導電型ＳｉＣ基板の裏面側にオ
ーミック接続されたバックゲート構造とされている。こ
のようなバックゲート構造を用いることにより、ＪＦＥ
Ｔの２次元寸法を減らし、小型化することが可能とな
る。
におけるノーマリーオフのＪＦＥＴの別の変形例を示す
図である。このＪＦＥＴでは、ＳｉＣ基板にｐ導電型不
純物を導入し、ｐ導電型ＳｉＣ基板を用いている。さら
に、ゲート電極は、ｎ+導電型ＳｉＣ基板の裏面側にオ
ーミック接続されたバックゲート構造とされている。こ
のようなバックゲート構造を用いることにより、ＪＦＥ
Ｔの２次元寸法を減らし、小型化することが可能とな
る。
【００３７】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
【００３８】
【発明の効果】本発明のＪＦＥＴおよびその製造方法を
用いることにより、高コンダクタンスを確保しつつノー
マリーオフを容易に実現し、かつ高温でも漏洩電流の少
ないＪＦＥＴを提供することができる。
用いることにより、高コンダクタンスを確保しつつノー
マリーオフを容易に実現し、かつ高温でも漏洩電流の少
ないＪＦＥＴを提供することができる。
【図１】 本発明の実施の形態１におけるＪＦＥＴの断
面図である。
面図である。
【図２】 チャネル領域の厚さ方向のｎ導電型不純物濃
度の分布を示す図である。
度の分布を示す図である。
【図３】 本発明の実施の形態１におけるＪＦＥＴの変
形例の断面図である。
形例の断面図である。
【図４】 本発明の実施の形態１におけるＪＦＥＴのさ
らに別の変形例の断面図である。
らに別の変形例の断面図である。
【図５】 本発明の実施の形態２におけるＪＦＥＴの断
面図である。
面図である。
【図６】 本発明の実施の形態２におけるＪＦＥＴの変
形例の断面図である。
形例の断面図である。
【図７】 本発明の実施の形態２におけるＪＦＥＴのさ
らに別の変形例の断面図である。
らに別の変形例の断面図である。
【図８】 従来のＪＦＥＴを示す断面図である。
【図９】 従来のＭＥＳＦＥＴを示す断面図である。
１ ＳｉＣ基板、２ ｐ+導電型ＳｉＣ膜、３ ｎ導電
型ＳｉＣ層、４ ｎ導電型ＳｉＣ層、５ チャネル層、
５ａ ｎ導電型アンドープ層、５ｂ パルス状高濃度ｎ
型ＳｉＣ層、Ｓ ソース電極、Ｄ ドレイン電極、Ｇ
ゲート電極。
型ＳｉＣ層、４ ｎ導電型ＳｉＣ層、５ チャネル層、
５ａ ｎ導電型アンドープ層、５ｂ パルス状高濃度ｎ
型ＳｉＣ層、Ｓ ソース電極、Ｄ ドレイン電極、Ｇ
ゲート電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 初川 聡
大阪市此花区島屋一丁目１番３号 住友電
気工業株式会社大阪製作所内
(72)発明者 藤川 一洋
大阪市此花区島屋一丁目１番３号 住友電
気工業株式会社大阪製作所内
(72)発明者 星野 孝志
大阪市此花区島屋一丁目１番３号 住友電
気工業株式会社大阪製作所内
Ｆターム(参考） 5F102 FA02 GB01 GC01 GC02 GD01
GD04 GJ02 GL02 GL07 GL08
GL15 GL17 GL20 HC01 HC04
HC07
Claims (7)
- 【請求項１】 ソースおよびドレインの両領域の間の電
荷担体の経路に設けられた第１導電型半導体のチャネル
領域と、そのチャネル領域に接して位置する第２導電型
半導体領域とを備える接合型電界効果トランジスタであ
って、 前記チャネル領域が、第１導電型のアンドープ層と、そ
のアンドープ層に上下面を挟まれるように位置し、厚さ
方向の濃度分布がパルス状に突出する第１導電型半導体
層とを備える、接合型電界効果トランジスタ。 - 【請求項２】 前記第２導電型半導体領域が、半導体基
板およびその半導体基板上に成膜された薄膜のいずれか
であり、前記チャネル領域がその第２導電型半導体領域
の上に接して位置する、請求項１に記載の接合型電界効
果トランジスタ。 - 【請求項３】 前記第２導電型半導体領域が、第１導電
型半導体基板およびその半導体基板の上に接して成膜さ
れた第１導電型半導体膜のいずれかに、イオン注入法お
よび不純物拡散法のいずれかにより第２導電型不純物を
導入して形成されたものである、請求項１または２に記
載の接合型電界効果トランジスタ。 - 【請求項４】 前記第２導電型半導体領域が、前記半導
体基板の上に接して半導体膜をエピタキシャル成長させ
る間に第２導電型不純物を添加して形成した領域であ
る、請求項１または２に記載の接合型電界効果トランジ
スタ。 - 【請求項５】 前記チャネル領域の厚さが、前記チャネ
ル領域と前記第２導電型半導体領域との接合部の拡散電
位で決まる空乏層の厚さよりも薄い、請求項１〜３のい
ずれかに記載の接合型電界効果トランジスタ。 - 【請求項６】 前記半導体基板がＳｉＣ基板であり、前
記各半導体を構成する結晶がＳｉＣである、請求項１〜
５のいずれかに記載の接合型電界効果トランジスタ。 - 【請求項７】 ソースとドレインとの両領域の間の電荷
担体の経路にチャネル領域を有し、そのチャネル領域を
通過する前記電荷担体の流れをゲート電圧によって制御
する接合型電界効果トランジスタの製造方法であって、
前記ｎ導電型ＳｉＣ基板またはそのｎ導電型ＳｉＣ基板
上に成膜されたｎ導電型ＳｉＣ薄膜に、イオン注入法に
よりｐ導電型不純物を導入するか、またはＳｉＣ薄膜の
エピタキシャル成長中にｐ導電型不純物を添加するかし
てｐ導電型ＳｉＣ層を形成する工程と、 前記ｐ導電型ＳｉＣ層の上に接してｎ導電型のＳｉＣア
ンドープ層と、そのＳｉＣアンドープ層にその上下面を
挟まれるように位置し、厚さ方向の濃度分布がパルス状
に突出するｎ導電型ＳｉＣ層とを含むチャネル層を形成
する工程とを備える、接合型電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351043A JP2003151995A (ja) | 2001-11-16 | 2001-11-16 | 接合型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351043A JP2003151995A (ja) | 2001-11-16 | 2001-11-16 | 接合型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003151995A true JP2003151995A (ja) | 2003-05-23 |
Family
ID=19163423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001351043A Pending JP2003151995A (ja) | 2001-11-16 | 2001-11-16 | 接合型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003151995A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006077674A1 (ja) * | 2005-01-24 | 2006-07-27 | Sumitomo Electric Industries, Ltd. | 接合型電界効果トランジスタ |
| JP2008511984A (ja) * | 2004-09-01 | 2008-04-17 | クリー スウェーデン エービー | チャネル層乾燥下部上部スぺーサ層が含まれる横方向場効果トランジスタおよびその加工法 |
| JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
| JP2011066075A (ja) * | 2009-09-15 | 2011-03-31 | New Japan Radio Co Ltd | 半導体装置 |
-
2001
- 2001-11-16 JP JP2001351043A patent/JP2003151995A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511984A (ja) * | 2004-09-01 | 2008-04-17 | クリー スウェーデン エービー | チャネル層乾燥下部上部スぺーサ層が含まれる横方向場効果トランジスタおよびその加工法 |
| WO2006077674A1 (ja) * | 2005-01-24 | 2006-07-27 | Sumitomo Electric Industries, Ltd. | 接合型電界効果トランジスタ |
| JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
| JP2011066075A (ja) * | 2009-09-15 | 2011-03-31 | New Japan Radio Co Ltd | 半導体装置 |
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