JP4670122B2 - 横型接合型電界効果トランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は横型接合型電界効果トランジスタに関し、なかでも半導体にSiCを用いた横型接合型電界効果トランジスタに関する。
【0002】
【従来の技術】
接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)は、キャリアが通過するチャネル領域の側部に設けられたpn接合に、ゲート電極から逆バイアス電圧を印加することにより、pn接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、「横型」接合型電界効果トランジスタは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。チャネルのキャリアは電子(n型)でも正孔(p型)でもよいが、本発明の対象とするSiCでは電子の移動度が正孔に比べて高いことから、通常、チャネル領域をn型不純物領域とする。そこで、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はn型不純物領域として話を進めるが、チャネル領域をp型不純物領域とする場合もあることは言うまでもない。
【0003】
近年、炭化ケイ素(SiC)を用いたJFETが注目されている。SiCはキャリアの移動度がSiなみに大きく、電子の飽和ドリフト速度がGaAsなみに大きく、かつ耐圧が大きいので、高速スイッチング素子や大電力用素子に用いる検討が進められている。SiCの結晶構造には、六方最密充填構造と立方最密充填構造とがあり、六方最密充填構造ではさらに層の繰り返し周期の違うものが数多く存在し、100種以上の結晶多形(ポリタイプ)が知られている。代表的なポリタイプとして、3C、4H、6H等がある。Cは立方晶を、またHは六方晶を意味し、その前の数字は繰り返し周期を表す。立方晶形は3Cのみであり、これをβ-SiC、その他をまとめてα-SiCと読んでいる。以後の説明では、専らα-SiCの、6Hまたは4Hのみが用いられる。
【0004】
図6は、SiCを用いたJFETの構成断面図である(P A Ivanov et al:4H-SiC field-effect transistor hetero-epitaxially grown on 6H-SiC substrate by sublimation, p757 Silicon Carbide and Related Materials 1995 Conf.,Kyoto Japan)。図6において、Snを含む4H-SiC膜109を6H-SiC基板101上に真空蒸着法によりヘテロエピタキシャル成長させて、バッファ層109としている。バッファ層109の上には、p+型不純物であるAlを含むSiC膜102が成膜され、その上にチャネル領域111が中央部に配置されその両側にソース領域117、ドレイン領域118を有する窒素を含むn型SiC膜103が成膜されている。ソース電極112、ドレイン電極113はチャネル領域の左右上方に設けられ、ゲート電極114はソース、ドレイン電極の下方に溝115を隔てて形成されている。電極114として、いずれも下地膜120のNi膜と上層膜121のAl膜が成膜されている。この横型JFETを用いることにより、電子のドリフト移動度が高く、かつ電子の移動度も非常に高いJFETを形成することができる。
【0005】
【発明が解決しようとする課題】
しかしながら、このJFETには、次に示す諸問題がある。
(a)高耐圧と低オン抵抗とを兼ね備える点で不充分である。
【0006】
JFETの耐圧は、チャネルのn型不純物領域とその領域に接するp型不純物領域とで形成されるpn接合の耐圧によって決まる。したがって、JFETの耐圧性能を向上させるためには、pn接合の耐圧を向上させればよい。pn接合の耐圧を向上させるには、チャネルの不純物であるn型不純物濃度を減らせばよいが、その結果、チャネルの電流が減少し、オン抵抗(チャネル領域をキャリアが流れている状態での抵抗)が増大してしまう。この結果、電力が消費され、素子温度が上昇する。横型JFETはドレイン電流が大きい範囲では温度係数は負なので、温度上昇に対して負の帰還がかかるが、ドレイン電流が小さい範囲では負帰還はかからない。また、ドレイン電流の大小によらず、素子における電力消費は好ましくない。上記のJFETのオン抵抗を低く出来ないもう一つの理由として、電極における接触抵抗がある。図6に示す構成において、Niで各電極を形成すると、不純物濃度が低すぎてショットキー接触が残りやすく、オーミック接触をとることができない。
(b)スイッチング速度が不足している。
【0007】
スイッチング速度はpn接合の空乏層の充放電時間によって決まる。空乏層容量をCとし、ゲート抵抗をRgとすると、充放電時間はCRgで決まる。したがって、ゲート抵抗Rgを低くできれば、スイッチング時間を速くすることができるが、図6に示す従来のJFETでは第2導電型領域に溝が形成されており、ゲート抵抗を十分低くすることができない。なお、ゲート抵抗Rgは、正確さを多少犠牲にして直感的に把握することを重視すれば、ゲート電極114からチャネル111の中央部のpn接合界面に至る経路の抵抗ということができる。
(c)製造工程が複雑であり、高精度で厳格な管理を要する。
【0008】
上記図6のJFETを作製する場合、次に示す方法によって製造される。SiC基板101の上にバッファ層109を成膜し、次に、p+型SiC膜102を成膜する。次に、図7に示すように、n型SiC膜を成膜し、チャネル、ソース、ドレインの各領域が形成される部分をRIE(Reactive Ion Etching)を用いてパターニングする。次いで、図8に示すように、電極の下層120としてNi膜を形成する。このNi膜の上に、図9に示すように、電極の上層121を形成するAl膜を成膜する。このとき、Al膜をNi膜の真上に位置合わせして成膜できず、位置ずれを起こす場合が多々ある。Alが側壁等に付着していると、浮遊電極として働き素子動作を不安定にする。この後、図10に示すように、RIEにより、ソース電極112およびドレイン電極113をマスクにしてその間をエッチングしてチャネル領域111を形成する。このとき、p+型SiC膜102の表面もエッチングされ、チャネル領域とともに溝115が形成される。このエッチングの際、上記の位置ずれにより付着したAl等も望まれる。なお、電極をNi膜とAl膜との2層膜にするのは、オーミック接触を形成するためである。上記の溝115のために、ゲート電極からチャネル領域の中央部のpn接合界面に至る経路の抵抗Rgが増大し、スイッチング素子に用いた場合、立上り(立下り)時間が長くなる。また、溝の形成に余分な工数を要し、コスト上昇要因となる。
(d)表面電荷のために動作が不安定となり、また表面漏れ電流が大きい。
【0009】
これら表面電荷や表面漏れ電流のため誤動作が生じ、歩留りの低下をきたす。
そこで、本発明は、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子として製造の容易な横型JFETを提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明の請求項1の横型JFETは、SiC基板と、基板の上に形成された第2導電型SiC膜と、第2導電型SiC膜の上に形成された低濃度第1導電型SiC膜とを有する。さらに、その低濃度第1導電型SiC膜の上に形成された第1導電型SiC膜と、第1導電型SiC膜においてその膜厚が薄くされて形成されているチャネル領域と、第1導電型SiC膜の上に形成された第1導電型SiCからなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第2導電型SiCの領域に形成されたゲート電極とを備えている。また、上記の低濃度第1導電型SiC膜は、チャネル領域の不純物濃度よりも低濃度の第1導電型不純物を含んでいる。
【0011】
この構成により、チャネル領域の電流には影響を及ぼさずに耐圧を向上させることができる。このため、高電流を流しても消費電力は小さく温度も上昇させることなく、高耐圧にすることができる。この結果、高電圧で、大電力のスイッチング素子に用いることが可能となる。なお、第1導電型はp型でもn型でもよく、また、第2導電型はn型でもp型でもよい。
【0012】
請求項2の横型JFETでは、請求項1の横型JFETにおいて、第2導電型SiC膜は溝のない表面を有し、ゲート電極は、第2導電型SiCの領域である第2導電型SiC膜の平坦な表面に形成された2つのゲート電極からなっている。
【0013】
この構成により、ソース・ドレインとゲートの間に溝等を設けていないので、ゲート抵抗を低くでき、この結果、スイッチング応答速度を高めることができる。また、製造工程において、ゲート電極形成の少々の位置ずれにも問題を生じることがないので、歩留りの低下を防止することができる。
【0014】
請求項3の横型JFETでは、請求項1の横型JFETにおいて、SiC基板は第2導電型不純物を含む第2導電型SiC基板であり、ゲート電極は、第2導電型SiCの領域である第2導電型SiC基板の裏側表面にわたって設けられているバックゲート構造から構成されている。
【0015】
この構成により、第2導電型SiC基板の裏側の表面全面にゲート電極が設けられるので、ゲート抵抗が下がる。この結果、スイッチングの応答速度が向上して、高速スイッチング素子として用いることが可能となる。また、ゲート電極の形成も容易となる。
【0016】
請求項4の横型JFETでは、請求項1〜3のいずれかの横型JFETにおいて、チャネル領域が、その両側の第1導電型SiC膜の部分の不純物濃度よりも高濃度の第1導電型不純物を含んでいる。
【0017】
この構成により、横型JFETの耐圧を大きく低下させることなくオン抵抗を減少させることができる。この結果、高電圧で高電力用のスイッチング素子に用いることが可能となる。
【0018】
請求項5の横型JFETでは、請求項1〜4のいずれかの横型JFETにおいて、ソース領域およびドレイン領域が、チャネル領域の両側の領域の不純物濃度よりも高濃度の第1導電型不純物を含んでいる。
【0019】
この構成により、耐圧を低下させずにオン抵抗を減少させることができる。また、電極をNiとAl等とを用いた2層構造にしなくて、オーミック接触を形成することができる。このため、製造工程において、溝等が結果的に形成されなくなり、ゲート抵抗を低く抑えることができ、スイッチングの立上り(立下り)時間を減少させることが可能となる。
【0020】
請求項6の横型JFETでは、請求項1〜5のいずれかの横型JFETにおいて、第2導電型SiC膜の不純物濃度が1019cm-3よりも大きい。
【0021】
この構成により、ゲート電極におけるオーミック接触が成立してゲート抵抗が減少する。このため、スイッチング時の立上り時間や立下り時間を短縮することができ、高速応答が可能となる。
【0022】
請求項7の横型JFETでは、請求項1〜6のいずれかの横型JFETにおいて、ソース領域の上に形成されるソース電極、ドレイン領域の上に形成されるドレイン電極および第2導電型SiCの領域に形成されるゲート電極は、それぞれの電極が接触する不純物を含むSiCに対して、オーミック接触となる金属によって構成されている。
【0023】
この構成により、簡便な工程により電極を形成することができ、電極板を2層構造等にする必要がなくなる。このため、製造工程において、ゲート抵抗を高める溝等が結果的に形成されることがなくなり、スイッチングの立上り(立下り)時間を短縮することが可能となる。なお、不純物を高濃度に含む第2導電型および第1導電型SiC膜に対してオーミック接触となる金属には、Ni等がある。
【0024】
請求項8の横型JFETでは、請求項1〜7のいずれかの横型JFETにおいて、ソース電極、ドレイン電極およびゲート電極を除く表面が、絶縁膜で覆われている。
【0025】
素子表面が露出している場合、表面もれ電流や表面電荷形成に起因する動作不安定が生じる。上記の絶縁膜による被覆により、このようなトラブルを防止してスイッチング動作を安定して行うことができる。
【0026】
請求項9の横型JFETでは、請求項1〜8のいずれかの横型JFETにおいて、SiC基板は6H-SiC基板であり、第2導電型SiC膜および第1導電型SiC膜は、いずれも6H-SiCである。
【0027】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。
【0028】
請求項10の横型JFETでは、請求項1〜8のいずれかの横型JFETにおいて、第2導電型SiC膜および第1導電型SiC膜は、いずれも4H-SiCであり、4H-SiCからなる第2導電型SiC膜は6H-SiC基板の上に4H-SiCのバッファ層を介して形成されている。
【0029】
バッファ層により結晶性の良好な4H-SiC膜を得ることができ、しかも、4H-SiCは電子の移動度が6H-SiC等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【0030】
請求項11の横型JFETでは、請求項1〜8のいずれかの横型JFETにおいて、SiC基板は4H-SiC基板であり、第2導電型SiC膜および第1導電型SiC膜は、いずれも4H-SiCである。
【0031】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。しかも、4H-SiCは電子の移動度が6H-SiC等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【0032】
請求項12の横型JFETでは、請求項1〜8のいずれかの横型JFETにおいて、第2導電型SiC膜および第1導電型SiC膜は、いずれも6H-SiCであり、6H-SiCからなる第2導電型SiC膜は4H-SiC基板の上に6H-SiCのバッファ層を介して形成されている。
【0033】
バッファ層により結晶性の良好な6H-SiC膜を得ることができ、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。また、用途の応じて、適切な結晶のSiCを提供することができる。
【0034】
【発明の実施の形態】
次に、図を用いて本発明の実施の形態について説明する。
【0035】
(実施の形態1)
図1は、実施の形態1における横型JFETの断面図である。図1において、6H-SiC基板1の上に6H-p+型SiC膜2が形成されている。以後、これらの上に成膜されるSiC膜は、全て6H-SiC膜なので、「6H-」は省略する。上記のp+型SiC膜2の上に、チャネル領域よりも低濃度のn型不純物を含む低濃度層7を、n型SiC膜3とp+型SiC膜2とが接する箇所がないように、両者の間に介在させる。チャネル領域11は中央部において、前記低濃度層7の上に形成される。ソース電極12およびドレイン電極13は、チャネル領域から見て、それぞれチャネルの両側上方に位置するn+SiC膜4であるソース領域およびドレイン領域に形成される。また、p+型SiC膜2の端部は、上層のn型Si膜3によって被覆されておらず、その被覆されていない比較的広い一つの平面上に、中央上方に形成されているソース電極12とドレイン電極13とを挟むように、2個のゲート電極14が形成されている。すなわち、ソース、ドレイン領域とゲート電極との間の導電路は、途中に溝等によって狭くくびれている部分はなく、広い断面で通じている。各領域の不純物濃度は、例えば次のようにすることが望ましい。
チャネル領域11:n型不純物 2×1017cm-3
ソース、ドレイン領域(n+型SiC膜)4:n型不純物>1×1019cm-3
低濃度層7:n型不純物<2×1017cm-3
p+型SiC膜2:p型不純物>1×1019cm-3
また、チャネル領域は、厚さa、長さl、紙面に垂直方向の幅wは素子の大きさに応じて決めることができる。また、電極12、13、14の部分を除いて、表面はSiO2からなる保護膜5によって覆われている。ソース電極12とソース領域22、ドレイン電極13とドレイン領域23、およびゲート電極14とゲート領域であるp+型SiC膜2とは、いずれも不純物濃度が1×1019cm-3超という高濃度の領域と金属膜との接続なので、例えば金属膜としてNiを素材に用い、熱処理を施すことによりオーミック接触を形成することができる。
【0036】
図1において、オン状態ではゲート電極は順バイアス電圧を印加しており、チャネル領域11に空乏層は形成されていない。このため、キャリアはソース領域、チャネル領域を経てドレイン領域に至る経路を流れる。この経路では、特にオン抵抗を高めるものがなく、電力消費が生じることはない。ゲート電極14に逆バイアス電圧を印加すると、チャネル領域下方のpn接合から空乏層がチャネル領域に延びてゆき、やがてチャネル部を完全に塞ぐとオフ状態が実現する。本発明のようにp型SiC膜2に溝を設けない場合、ゲート抵抗が小さいので、このオン、オフの繰り返しにおいて、立上り(立下り)時間が短縮する。
【0037】
図1の横型JFETの構成を用いることにより、オン抵抗を高めることなく耐圧を向上させ、スイッチング応答時間を短縮し、安定した性能のJFETを提供することができる。このJFETは、製造工程が簡素で容易であり、歩留り低下等のトラブルを生じる場合が少ないので、結局安価に製造することができる。
【0038】
(実施の形態2)
図2は実施の形態5における横型JFETの断面図である。図2においては、ゲート電極をp型SiC基板の裏表面にわたって形成している点に特色がある。図2の構成によれば、ゲート抵抗Rgを低くでき、その結果、スイッチングの立上り(立下り)時間を短縮することが可能となる。また、製造方法も簡素容易となり、歩留り向上をもたらす。
【0039】
【実施例】
(実施例1)
図1に示した構造を用いた横型JFETを製造した。チャネル領域11および低濃度層7を除く部分の各領域の構成は上記した通りである。チャネル領域11では、チャネル長さlは10μmとし、チャネル厚は300nm(0.3μm)、紙面に垂直なチャネル幅wは700μmとした。低濃度層(n-不純物層)の不純物濃度は1×1015cm-3とし、膜厚は0.1μmとした。従来の横型JFETの製造方法を説明した図7〜図10に対応する本発明の横型JFETの製造方法を図3〜図5に示す。まず、p型SiC基板1にp+型SiC膜2を成膜し、次いで低濃度のn型SiC膜7を成膜し、その上にn型SiC膜3を成膜する。さらに、その上にn+型SiC4を成膜した後、RIEによりエッチングを行い、ソース、ドレイン領域が含まれる領域をパターニングする(図3)。次いで、ソース、ドレイン領域が含まれる部分の中央部にRIEによりエッチングを行い溝を設けて、ソース領域22とドレイン領域23とが隔てられた構造にする(図4)。さらに次いで、p+SiC膜2の上にゲート電極を、またn+不純物領域であるソース領域22およびドレイン領域23にそれぞれソース電極12およびドレイン電極13とを設ける(図5)。この後、p+SiC膜2に溝を設けるエッチングの工程は設けない。また、比較のため、図6に示す構造の横型JFETも作製した。比較例の横型JFETでは、ソース領域およびドレイン領域とも、とくに不純物濃度を高めず、n型SiC膜3の濃度2×1017cm-3のままにした。これら2つの横型JFETについて耐圧とオン抵抗を測定した結果を表1に示す。
【0040】
【表1】
【0041】
表1に示すように、耐圧は250Vと高いまま、オン抵抗を10mΩ・cm2から8.7mΩ・cm2に低下させることができた。
【0042】
(実施例2)
上記実施例1の本発明例の横型JFETの構成を用い、p型SiC膜のp型不純物濃度のみを変化させて、スイッチング素子の応答速度の指標として、電圧印加時の立上り(立下り)時間を測定した。なお、電極にはNi膜を用い、p型不純物領域とオーミック接触との間に、オーミック接触が形成されるようにしてある。測定結果を表2に示す。
【0043】
【表2】
【0044】
表2に示すように、p型不純物濃度と上記立上り時間とは逆比例の関係にあり、p型不純物濃度の上昇につれ、立上り(立下り)時間は短縮される傾向にある。
【0045】
以上において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態および実施例に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【0046】
【発明の効果】
本発明を用いることにより、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子に適した横型JFETを提供することができる。この横型JFETは、簡素で安定した製造工程で製造することができるので、高歩留りで製造することができる。
【図面の簡単な説明】
【図1】 実施の形態1における横型JFETの断面図である。
【図2】 実施の形態2における横型JFETの断面図である。
【図3】 図1の横型JFETの中間作製段階においてn+SiC膜を成膜してRIEによりパターニングした段階の断面図である。
【図4】 図3の段階の後にRIEによりチャネル領域を形成した段階の断面図である。
【図5】 図4の段階の後にNi膜を形成して電極を形成した段階の断面図である。
【図6】 従来の横型JFETの構成断面図である。
【図7】 図6の横型JFETの中間作製段階において、nチャンネル層を形成した段階の断面図である。
【図8】 図7の段階の後に2層電極の第1層であるNi膜を形成した段階の断面図である。
【図9】 図8の段階の後に2層電極の第2層であるAl膜を形成した段階の断面図である。
【図10】 図9の段階の後にゲート領域と中央部との間に溝を設けた段階の断面図である。
【符号の説明】
1 p型SiC基板、2 p型SiC膜、3 n型SiC膜、4 n+型SiC膜(ソース、ドレイン領域)、5 絶縁膜、7 低濃度層(n-型SiC膜)、11 チャネル領域、12 ソース電極、13 ドレイン電極、14 ゲート電極、22 ソース領域、23 ドレイン領域、114 ゲート電極、120 Ni層、121 Al層、l チャネル長さ、a チャネル厚さ、w チャネル幅。
Claims (12)
- SiC基板と、
前記基板の上に形成された第2導電型SiC膜と、
前記第2導電型SiC膜の上に形成された低濃度第1導電型SiC膜と、
前記低濃度第1導電型SiC膜の上に形成された第1導電型SiC膜と、
前記第1導電型SiC膜においてその膜厚が薄くされて形成されているチャネル領域と、
前記第1導電型SiC膜の上に形成された第1導電型SiCからなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、
第2導電型SiCの領域に形成されたゲート電極とを備え、
前記低濃度第1導電型SiC膜は、前記チャネル領域の不純物濃度よりも低濃度の第1導電型不純物を含む、横型接合型電界効果トランジスタ。 - 前記第2導電型SiC膜は溝のない表面を有し、前記ゲート電極は、前記第2導電型SiCの領域である前記第2導電型SiC膜の平坦な表面に形成された2つのゲート電極からなる、請求項1に記載の横型接合型電界効果トランジスタ。
- 前記SiC基板は第2導電型不純物を含む第2導電型SiC基板であり、前記ゲート電極は、前記第2導電型SiCの領域である該第2導電型SiC基板の裏側表面にわたって設けられているバックゲート構造から構成されている、請求項1に記載の横型接合型電界効果トランジスタ。
- 前記チャネル領域が、その両側の第1導電型SiC膜の部分の不純物濃度よりも高濃度の第1導電型不純物を含む、請求項1〜3のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記ソース領域およびドレイン領域が、前記チャネル領域の両側の領域の不純物濃度よりも高濃度の第1導電型不純物を含む、請求項1〜4のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記第2導電型SiC膜の不純物濃度が1019cm-3を超える、請求項1〜5のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記ソース領域の上に形成されるソース電極、前記ドレイン領域の上に形成されるドレイン電極および前記第2導電型SiCの領域の上に形成されるゲート電極は、それぞれの電極と接触する不純物を含むSiCに対して、オーミック接触となる金属によって構成されている、請求項1〜6のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記ソース電極、ドレイン電極およびゲート電極を除く表面が、絶縁膜で覆われている、請求項1〜7のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記SiC基板は6H-SiC基板であり、前記第2導電型SiC膜および前記第1導電型SiC膜は、いずれも6H-SiCである、請求項1〜8のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記第2導電型SiC膜および前記第1導電型SiC膜は、いずれも4H-SiCであり、4H-SiCからなる前記第2導電型SiC膜は6H-SiC基板の上に4H-SiCのバッファ層を介して形成されている、請求項1〜8のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記SiC基板は4H-SiC基板であり、前記第2導電型SiC膜および前記第1導電型SiC膜は、いずれも4H-SiCである、請求項1〜8のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記第2導電型SiC膜および前記第1導電型SiC膜は、いずれも6H-SiCであり、6H-SiCからなる前記第2導電型SiC膜は4H-SiC基板の上に6H-SiCのバッファ層を介して形成されている、請求項1〜8のいずれかに記載の横型接合型電界効果トランジスタ。
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36238499A JP4670122B2 (ja) | 1999-12-21 | 1999-12-21 | 横型接合型電界効果トランジスタ |
KR1020027007939A KR100613042B1 (ko) | 1999-12-21 | 2000-12-06 | 횡형접합형 전계 효과 트랜지스터 |
CA2783659A CA2783659A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
CNB008176000A CN1194416C (zh) | 1999-12-21 | 2000-12-06 | 横向结型场效应晶体管 |
CA002395264A CA2395264A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
CA2689613A CA2689613A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
CNB2004100752442A CN100370626C (zh) | 1999-12-21 | 2000-12-06 | 横向结型场效应晶体管 |
EP00979959A EP1248302B1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
PCT/JP2000/008645 WO2001047029A1 (fr) | 1999-12-21 | 2000-12-06 | Transistor a effet de champ et a jonction horizontale |
US10/168,263 US6822275B2 (en) | 1999-12-21 | 2000-12-06 | Transverse junction field effect transistor |
TW89126361A TW474015B (en) | 1999-12-21 | 2000-12-11 | Lateral junction field-effect transistor |
US10/973,976 US20050056872A1 (en) | 1999-12-21 | 2004-10-25 | Transverse junction field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36238499A JP4670122B2 (ja) | 1999-12-21 | 1999-12-21 | 横型接合型電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001177110A JP2001177110A (ja) | 2001-06-29 |
JP4670122B2 true JP4670122B2 (ja) | 2011-04-13 |
Family
ID=18476712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36238499A Expired - Fee Related JP4670122B2 (ja) | 1999-12-21 | 1999-12-21 | 横型接合型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4670122B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003228320A (ja) * | 2002-02-05 | 2003-08-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
CN110739349A (zh) * | 2019-10-22 | 2020-01-31 | 深圳第三代半导体研究院 | 一种碳化硅横向jfet器件及其制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01103878A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
-
1999
- 1999-12-21 JP JP36238499A patent/JP4670122B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01103878A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2001177110A (ja) | 2001-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060908 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110103 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |