KR100613042B1 - 횡형접합형 전계 효과 트랜지스터 - Google Patents

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Abstract

n형 SiC 기판을 이용해 이동도의 높은 캐리어를 가지는 채널 영역을 구비하는, 높은수율을 가져오는 SiC제의 횡형JFET를 얻는다. 이 횡형JFET는, n형 SiC 기판(In)과, n형 SiC 기판의 표면에 성막 된 p형 SiC막(2)과, p형 SiC막의 위에 형성된, 채널 영역(11)을 포함한 n형 SiC막(3)과, 그 n형 SiC막 위에서 채널 영역의 양쪽으로 각각 분리되어서 형성된 소스, 드레인 영역(22,23)과, n형 SiC 기판(In)에 접해서 형성된 게이트 전극(14)을 구비한다.

Description

횡형접합형 전계 효과 트랜지스터{HORIZONTAL JUNCTION FIELD-EFFECT TRANSISTOR}
본 발명은, 횡형접합형 전계 효과 트랜지스터(JFET Uunction Field Effect Transistor)에 관계되어, 보다 구체적으로는 전력용 파워트랜지스터로서 이용되는 횡형접합형 전계 효과 트랜지스터에 관한것이다.
접합형 전계 효과 트랜지스터(JFET)는, 캐리어가 통과 하는 채널 영역의 옆부분에 형성된 pn접합에, 게이트 전극으로부터 역바이어스 전압을 인가하는 것으로, pn접합으로부터의 공핍층을 채널 영역에 넓혀, 채널 영역의 컨덕턴스를 제어 해서 스위칭등의 동작을 실시한다. 이 중, 「횡형」JFET는, 채널 영역에 있어서 캐리어가 소자 표면에 평행으로 이동하는 것을 말한다. 채널의 캐리어는 전자(n형)라도 정공(p형)이라도 좋지만, 본 발명의 대상으로하는 SiC에서는 전자의 이동도가 정공에 비해 높기 때문에, 통상, 채널 영역을 n형 불순물 영역으로 한다. 그래서, 이후의 설명에서는 편의상, 채널의 캐리어는 전자, 따라서 채널 영역은 n형 불순물 영역으로서 이야기를 진행시키지만, 채널 영역을 p형 불순물 영역으로하는 경우도 있는 것은 말할 것도 없다.
상기한 것처럼, SiC는 캐리어의 이동도가 Si수준에 크고, 전자의 포화 드리프트 속도가 GaAs수준에 크고, 한편 내압이 크기 때문에, 고속 스위칭 소자나 대전력용 소자에 이용하는 검토가 진행되고 있다. SiC의 결정 구조에는, 6방최밀충전 구조와 입방최밀충전 구조가 있어, 6방최밀충전 구조에서는 한층 더 층의 반복 주기가 다른 것이 많이 존재 하고, l00종 이상의 결정 다형(폴리 타입)이 알려져 있다. 대표적인 폴리 타입 로(해)서, 3C, 4H, 6H등이 있다. C는 입방정을, 또 H는 육방정을 의미 하고, 그 전의 숫자는 반복해 주기를 나타낸다. 입방정형은 3C뿐이며, 이것을β-SiC, 그 외를 통합해서 라고α-SiC라고 읽고 있다. 이후의 설명에서는, 오로지α-SiC의, 6H 또는 4H만이 이용된다.
도 34는, SiC를 이용한 JFET의 일례를 표시한 단면도이다(U.S.patent No. 5,264,713, John W·Palmour등). 동 도면에 있어서, SiC기판(1O1)의 도전형은, 바람직하게는 p형이며, p형 SiC기판으로 되어 있다. 이 SiC기판(101)의 한 영역의 위에 형성되는 SiC막(102)의 도전형에 대해서도, 바람직하게는 p형이며, p형 SiC막(102)로 되어 있다. 게다가 이 p형 SiC막(102)의 위에, 채널 영역에 대응하는 얇게된 부분(111)를 포함해 n형 SiC막(103)이 성막 된다. 이 n형 SiC막(103)의 위에, 소스 전극(112)와 오믹 접촉하는 n+형 불순물층(117), 및 드레인 전극(113)과 오믹 접촉하는 n+형 불순물층(118)이 형성되고 있다. 게이트 전극(114)는 상기 p형 SiC기판(101)의 이면측에 백 게이트(114)로서 형성되고 있다. 상기의 소스, 드레인, 게이트 전극 이외의 표면은, 보호막(126)에 의해 피복되고 있다.
상기 선행 기술(도 34)에 있어서, SiC기판의 도전형을, 바람직하게는 p형으로 하는 이유는, 다음과 같다. 상기한 것처럼, 채널 영역의 캐리어는, 높은 이동도를 얻을 수 있으므로, 전자(n형)로 한다. 이 때문에, 채널 영역이 포함되는 층은, n형 SiC막이 된다. 이 때문에, 이 n형 SiC막중의 캐리어를 주위에 있어서 한정하는 층으로서는, p형 SiC막이 된다. 이 p형 SiC 막이 성막되는 SiC기판에 n형 SiC 기판을 이용하면, 게이트 전극에 플러스 전위를 인가 했을 경우에, n형 SiC기판과 p형 SiC막과의 접합부에 역바이어스 전압이 걸려 공핍층이 발생한다. 이 때문에, 이 공핍층의 영향을 평가해 판단할 필요가 있다. 반대로, p형 SiC기판을 이용하는 것으로, 이 공핍층의 영향을 평가할 필요는 없어져, 온 오프 동작 에 있어서 채널 영역에 이르는 도중의 적층부의 접합부에 있어서의 역바이어스 전압을 고려지 않아도 된다.
따라서, 상기의 도전형의 SiC 기판을 이용하는 것으로, 필요에 따라 채널영역에게만 공핍층을 성장시켜서, 이동도의 높은 캐리어를 이용해 대전력용의 고속 스위칭 소자 등을 얻을 수 있다.
그렇지만, p형 SiC 기판은, n형 SiC 기판에 비해 마이크로 파이프등의 결함 밀도가 높다. 이 때문에, JFET등의 반도체소자의 제작에 있어서 불가결한 SiC기판상의 결정 성장층 에 있어서도 결함 밀도가 높아진다. 이러한 높은 결함 밀도를 반영해서, p형 SiC기판위에 형성된 JFET는, 완전한 품질의 JFET로 되는 수율가 낮고, 또한, 완성에 이른 JFET도 새는 전류가 큰것으로도 된다.
상기 도 34의 횡형JFET에서는, 온상태일때, n형 불순물 영역인 소스 영역(103)과 p형 불순물층(102)와의 접합면에는, 순바이어스 전압이 인가 된다. 또, 오프상태때에는, 상기 접합면에는 역바이어스 전압이 인가되고, 공핍층이 채널 영역으로 성장해 채널 영역을 차단한다. 온상태일때, n형 불순물 영역인 소스 영역(103)과 p형불순물층(102)와의 접합면에는, 바람직하게는 순바이어스 전압이 인가되고, 채널 영역을 일탈해서 게이트전극(114)에 전류가 흘러든다. 이 채널 영역을 누설 해서 게이트 전극(114)에 흘러드는 전류는, 순바이어스 전압 상승 및 온도 상승과 함께 증대한다. 채널 영역을 누설 해서 게이트 전극에 흘러드는 전류는 증폭율에 영향을 미쳐, 이 전류가 증대 하면 증폭율의 저하를 부르게 되므로, 문제이다.
또, 도 34에 표시한 횡형JFET에서는, p형 에피택셜 SiC막의 전체면에 상기 pn접합면이 형성되고 있다. 이 때문에, 트렌치(124)의 저부에 접하는 부분의 채널 영역의 면적에 비해, 상기 n형 불순물 영역(103)과 p형 불순물 영역과의 pn접합면의 면적이 너무 큰 문제가 있다. 즉, pn접합면 가운데, 온 오프 동작을 실시하는 채널 영역의 면적의 비율이 작은데 비해, 온 오프 동작에 기여하는 일 없이, 상기의 채널 영역으로부터 누설하는 전류의 경로로 되는 부분의 비율이 크다고 하는 문제가 있다.
도 35는, SiC를 이용한 다른 종래의 횡형JFET의 구성 단면도이다(PA Ivanov et al:4H-SiC field-effect transistor hetero-epitaxially grown on 6H-SiC substrate by sublimation, p757 Silicon Carbide and Re1ated Materials1995Conf.,KyotoJapan). 도 35에 있어서, Sn를 포함한 4H-SiC막(109)를 6H-SiC기판(101)위에 진공 증착법에 의해 헤테로 에피택셜 성장시켜서, 버퍼층(109)로 하고 있다. 버퍼층(l09)의 위에는, P+형 불순물인 Al를 포함한 SiC막(102)가 성막되고, 그 위에 채널 영역(111)이 중앙부에 배치되고 그 양측으로 소스 영역(117), 드레인 영역(l18)를 가지는 질소를 포함한 n형SiC막(l03)이 성막 되고 있다. 소스 전극(ll2), 드레인 전극(113)은 채널 영역의 좌우 위쪽에 형성되어 게이트 전극(114)는 소스, 드레인 전극의 아래 쪽에 홈(115)를 멀리해 형성되고 있다. 전극(l14)로서, 모두 밑바탕(120)의 Ni막과 상층막(121)의 A1막이 성막 되고 있다. 이 횡형JFET를 이용하는 것으로, 전자의 드리프트 이동도가 높고, 또한 전자의 이동도도 매우 높은 JFET를 형성할 수가 있다.
그렇지만, 도 35의 JFET에는, 다음에 표시한 여러 문제가 있다. (a) 고내압과 낮은 저항을 겸비하는 점에서 불충분하다.
JFET의 내압은, 채널의 n형 불순물 영역과 그 영역에 접하는 p형 불순물 영역으로 형성되는 pn접합의 내압에 의해 정해진다. 따라서, JFET의 내압 성능을 향상시키기 위해서는, pn접합의 내압을 향상시키면 좋다. pn접합의 내압을 향상시키려면, 채널의 불순물인 n형 불순물 농도를 줄이면 좋지만, 그 결과, 채널의 전류가 감소 하고, 온저항(채널 영역을 캐리어가 흐르고 있는 상태에서의 저항)이 증대해 버린다. 이 결과, 전력이 소비되고, 소자 온도가 상승한다. 횡형JFET는 드레인 전류가 큰 범위에서는 온도 계수는 부이므로, 온도 상승에 대해서 부의 귀환이 걸리지만, 드레인 전류가 작은 범위에서는 부귀환은 걸리지 않는다. 또, 드레인 전류의 대소에 의하지 않고, 소자에 있어서의 전력 소비는 바람직하지 않다. 상기의 JFET의 온 저항을 낮게 할 수없는 또하나의 이유로서, 전극에 있어서의 접촉 저항이 있다. 도 35에 표시한 구성에 있어서, Ni로 각 전극을 형성하면, 불순물 농도가 너무 낮아 쇼트키 접촉이 남기 쉽고, 오믹접촉을 취할 수가 없다.
(b) 스위칭 속도가 부족하고 있다.
스위칭 속도는 pn접합의 공핍층의 충방전 시간에 의해 정해진다. 공핍용량을 C로 하고, 게이트 저항을 Rg와 하면, 충방전 시간은 양자의 적CRg에 대략 비례한다. 따라서, 게이트 저항 Rg를 낮게 할 수 있으면, 스위칭 시간을 빠르게 할 수가 있지만, 도 35에 표시한 종래의 JFET에서는 제 2도전형 영역에 홈이 형성되고 있어, 게이트 저항을 충분히 낮게 할 수가 없다. 또한, 게이트 저항 Rg는, 정확함을 다소 희생해 직감적으로 파악하는 것을 중시하면, 게이트 전극(114)로부터 채널(111)의 중앙부의 pn접합계면에 이르는 경로의 저항이라고 할 수가 있다.
(c) 제조 공정이 복잡하고, 고정밀도로 엄격한 관리를 요한다.
상기 도 35의 JFET를 제작하는 경우, 다음에 표시한 방법에 따라 제조된다. SiC기판(101)의 위에 버퍼층(l09)를 성막 하고, 다음에, P+형 SiC막(102)를 성막한다. 다음에, 도 36에 표시한 바와 같이, n형 SiC막을 성막하고, 채널, 소스, 드레인의 각 영역이 형성되는 부분을 RIE(Reactive Ion Etching)를 이용해 패터닝한다. 그 다음에, 도 37에 표시한 바와 같이, 전극의 하층(l20)으로서 Ni막을 형성한다. 이 Ni막의 위에, 도 38에 표시한 바와 같이 전극의 상층(121)를 형성하는 Al막을 성막한다. 이 때, Al막을 Ni막의 바로 위에 위치 맞춤해서 성막하지 못하고, 위치어긋남을 일으키는 경우가 많이 있다. Al가 측벽등에 부착 해서 있으면, 부유 전극으로서 작용 소자 동작을 불안정하게 한다. 다음에, 도 39에 표시한 바와 같이, RIE에 의해, 소스 전극(112) 및 드레인 전극(113)을 마스크로 해 그 사이를 에칭해서 채널 영역(111)을 형성한다. 이 때, P+막(102)의 표면도 에칭되고, 채널 영역과 함께 홈(115)가 형성된다. 이 에칭때, 상기의 위치 어긋남에 의해 부착한 Al등도 제거된다. 전극을 Ni막과 Al막과의 2층막으로하는 것은, 오믹 접촉을 형성하기 위해서이다. 상기의 홈때문에, 게이트 전극으로부터 채널 영역의 중앙부의 pn접합계면에 이르는 경로의 저항 Rg가 증대하고, 스위칭 소자에 이용했을 경우, 상승(하강) 시간이 길어진다. 또, 홈의 형성에 여분의 공수를 필요로 해, 코스트 상승 요인이 된다.
(d) 트랜지스터 특성은, 채널 영역의 불순물 농도나 두께등의 불균일에 따라서 크게 변동한다. 이러한 소자간의 불균일을 피하기 위해서, 채널 영역의 전기 저항 감소를 목적으로 고농도의 불순물 원소를 주입 하면, 내압 성능이 열화 한다. 이 때문에, 고농도의 불순물을 이용하는 일 없이, 채널 영역의 불순물농도나 그 두께등의 불균일의 영향을 받기 어려운 JFET가 요망되고 있다.
(e) 상기 JFET는, 통상, 노멀리-온형(게이트에 전압을 인가 하지 않을 때 온 상태)이며, 회전기제어 등에 이용하는 경우, 게이트 회로 구성이 복잡하게 된다. 즉, 게이트에 전압을 가하지 않을 때에 온 상태가 되므로, 게이트 회로가 고장났을 경우, 회전기는 회전한 채로 되어 위험하다. 이 때문에, 고장에 대비해, 게이트 회로에 고장 시에 오프 시키기 위한 기구를 마련할 필요가 있다. 또, 오프 상태로 전압을 인가 계속 할 필요가 있으므로, 오프의 기간, 전력 소비가 생긴다.
(f) 표면 전하를 때문에 동작이 불안정하게 되어, 또 표면 새는 전류가 크다.
이것들 표면 전하나 표면 새는 전류 때문에 오동작이 생겨 수율의 저하를 초래한다. 본 발명은, 상기의 과제를 해결하기 위해서 이루어진 것이며, n형 SiC 기판을 이용해, 이동도의 높은 캐리어를 가지는 채널 영역을 갖추는, 높은 수율을 가져오는 SiC제의 횡형JFET를 얻는 것을 제 1의 목적으로 한다.
또, 본 발명은, 제조가 용이하고, 저손실로, 고내압성 및 고속 스위칭 특성이 뛰어난 횡형JFET를 제공하는 것을 제 2의 목적으로 한다.
게다가 본 발명은, 온 상태 때 채널 영역을 누설 하는 전류를 억제 해서 증폭율의 저하를 일으키지 않는 횡형JFET를 제공하는 것을 제 3의 목적으로 한다.
도 1은, 본 발명의 실시의 형태 1에 있어서의 횡형JFET의 단면도.
도 2는, 본 발명의 실시의 형태 2에 있어서의 횡형JFET의 단면도.
도 3은, 본 발명의 실시의 형태 3에 있어서의 횡형JFET의 단면도.
도 4는, 본 발명의 실시의 형태 3에 있어서의 횡형JFET에 대한 비교를 위한 JFET의 단면도.
도 5는, 본 발명의 실시의 형태 3에 있어서의 다른 횡형JFET의 단면도.
도 6은, 본 발명의 실시의 형태 4에 있어서의 횡형JFET의 단면도.
도 7은, 도 6의 횡형JFET의 중간 제작 단계 에 있어서 n+SiC막을 성막 해서 RIE에 의해 패터닝 한 단계의 단면도.
도 8은, 도 7의 단계의 뒤에 RIE에 의해 채널 영역을 형성한 단계의 단면도.
도 9는, 도 8의 단계의 뒤에 Ni막을 형성 해서 전극을 형성한 단계의 단면도.
도 10은 본 발명의 실시의 형태 5에 있어서의 횡형JFET의 단면도.
도 11은, 본 발명의 실시의 형태 6에 있어서의 횡형JFET의 단면도.
도 12는, 도 11의 횡형JFET의 중간 제작 단계 에 있어서 n+SiC막을 성막 해서 RIE에 의해 패터닝 한 단계의 단면도.
도 l3는, 도 12의 단계의 뒤에 RIE에 의해 채널 영역을 형성한 단계의 단면도.
도 14는, 도 13의 단계의 뒤에 Ni막을 형성 해서 전극을 형성한 단계의 단면도.
도 15는, 본 발명의 실시의 형태 7에 있어서의 횡형JFET의 단면도.
도 16은, 본 발명의 실시의 형태 8에 있어서의 횡형JFET의 단면도.
도l7는, 도 16의 횡형JFET의 중간 제작 단계 에 있어서 n+SiC막을 성막. 해서 RIE에 의해 패터닝 한 단계의 단면도.
도l8는, 도 17의 단계의 뒤에 RIE에 의해 채널 영역을 형성 하고, 불순물을 이온 주입한 단계의 단면도.
도 19는, 도 18의 단계의 뒤에 Ni막을 형성 해서 전극을 형성한 단계의 단면도.
도 20은, 본 발명의 실시의 형태 9에 있어서의 횡형JFET의 단면도.
도 21은, 본 발명의 실시의 형태l0에 있어서의 횡형JFET의 단면도.
도 22는, 소자 파괴 전압과 H와의 관계를 표시한 도면.
도 23은, 본 발명의 실시의 형태 11에 있어서의 횡형JFET의 단면도.
도 24는, 본 발명의 실시의 형태 12에 있어서의 횡형JFET의 단면도.
도 25는, 도 24의 횡형JFET 에 있어서 오프 상태를 설명하는 모식도.
도 26은, 본 발명의 실시의 형태 13에 있어서의 횡형. JFET를 표시한 단면도.
도 27은, 본 발명의 실시의 형태 14에 있어서의 횡형JFET를 표시한 단면도.
도 28은, 본 발명의 실시의 형태 l5에 있어서의 횡형JFET를 표시한 단면도.
도 29는, 본 발명의 실시의 형태 16에 있어서의 횡형JFET를 표시한 단면도.
도 30은, 본 발명의 실시의 형태 17에 있어서의 횡형JFET를 표시한 단면도.
도 31는, 본 발명의 실시의 형태 18에 있어서의 횡형JFET를 표시한 단면도.
도 32는, 본 발명의 실시의 형태 19에 있어서의 횡형JFET를 표시한 단면도.
도 33은, 본 발명의 실시의 형태 20에 있어서의 횡형JFET를 표시한 단면도.
도 34는, 종래의 횡형JFET의 단면도.
도 35는, 종래의 다른 횡형JFET의 단면도.
도 36은, 도 35의 횡형JFET의 중간 제작 단계 에 있어서, n채널층을 형성한 단계의 단면도.
도 37은, 도 36의 단계의 뒤에 2층 전극의 제1층인 Ni막을 형성한 단계의 단면도.
도 38은, 도 37의 단계의 뒤에 2층 전극의 제2층인 A1막을 형성한 단계의 단면도.
도 39는, 도 38의 단계의 뒤에 게이트 영역과 중앙부와의 사이에 홈을 형성한 단계의 단면도.
본 발명의 제1의 국면에 있어서의 횡형JFET는, n형 SiC 기판과, n형 SiC기판의 표면에 성막 된 p형 SiC막과, p형 SiC막의 위에 형성된, 채널 영역을 포함한 n형 SiC막과, 그 n형 SiC막 위에서, 채널 영역의 양측으로 각각 나뉘어 형성된 소스, 드레인 영역과, n형 SiC 기판에 접해 형성된 게이트 전극을 갖춘다.
상기의 구성에 의해, 결함 밀도가 낮은 n형 SiC 기판을 이용해, 높은 수율에 의해 고이동도의 캐리어를 구동하는 JFET를 제작할 수가 있다. 이 때, JFET가 온 상태나 오프 상태인가로 문제의 유무가 발생한다. 또한, 본 발명의 제 1의 국면에 있어서의 횡형JFET에서는, n형 SiC 기판의 위에 횡형JFET를 제작 하는 것에 의의가 있으므로, 본 발명의 제1의 국면의 횡형JFET에 한정해·n형과 p형을 바꿔 넣지 않는 것을 전제로 하고 있다. 이에 대해서, 본 발명의 다른 국면에서는, n형과 p형을 바꿔 넣어도 성립하므로, n형과 p형의 교체를 상정하고 있다
노멀리-온형 JFET의 오프 상태에서는, 부의 게이트 전압을 인가 하므로, 문제는 생기지 않는다. 즉, 오프 상태에서는, n형 SiC기판과 p형 SiC막과의 접합부에 순바이어스 전압이 인가 되므로, 이 접합부에는 공핍층은 생기지 않는다. 상기 오프 상태에서는, p형 SiC막과 n형 SiC막과의 접합부에만 역바이어스 전압이 걸려, 불순물 농도의 낮은 채널 영역에 공핍층이 퍼져 캐리어 경로를 차단한다.
노멀리-오프형 JFET의 오프 상태에서는, n형 SiC 기판과 p형 SiC막과의 접합부 및 p형 SiC막과 n형 SiC막과의 접합부에 확산 전위가 각각 발생하고, 공핍층이 생기지만, 각각 독립 해서 퍼지기때문에, 문제는 생기지 않는다.
노멀리-온형의 온 상태에서는, 게이트 전압을 0V로해도 좋지만, 확산 전위에 의한 공핍층이 퍼지고 있다. 보다 많은 전류를 흘리기 위해서는, 확산 전위에 의한 공핍층을 소거하기 위해서 플러스의 전위를 게이트에 줄 필요가 있다. 이 때문에, 게이트에의 플러스 전위의 인가에 부수 해서 생기는 공핍층에 대한 검토가 필요하다. 게이트 전극의 전위가 플러스가 되는 경우, n형 SiC기판과 p형 SiC막과의 접합부에는 역바이어스 전압이 인가 된다. 그렇지만, n형 SiC기판의 불순물 농도와 p형 SiC막의 불순물 농도를 함께 높게 함으로써, 공핍층의 폭은 작아진다. 이 때문에, 터널 효과에 의해 공핍층을 빠져 전류가 흐른다. 또, 불순물 농도를 높인 것에 의해 접합부의 내압성이 소실해서 전류가 흐르는 경우도 있다. 이 때문에, 상기 접합부에 있어서의 공핍층은 동작에 거의 영향을 주지 않는다. 상기와 같은 접합부를 얻기 위해서는, n형 SiC 기판의 n형 불순물 농도를 1×1O19cm-3정도로 하고, 또 p형 SiC막의 p형 불순물 농도를 l×1O19cm-3정도로 하면 좋다. 이 결과, SiC 기판 제작에서부터 제품 완성에 이르는 수율을 향상시켜서, 고속 스위칭등의 고속 동작이 가능한 SiC제의 JFET를 제작하는 것이 가능해진다.
노멀리-오프형 JFET의 온 상태에서는, 상기 노멀리-온형 JFET 의 온 상태의 경우와 같은 현상이 일어나므로, 상기한 것처럼, 특히 문제는 생기지않는다.
또한, JFET가 노멀리-온형인지 노멀리-오프형인지에 따라서, 다음과 같이 전압 인가 해서, 온 오프 동작을 실시한다. 노멀리-온형에서는, 게이트 전압을 마이너스(오프)∼플러스(온)의 범위에 변화시킨다. 또, 노멀리-오프형에서는, 제로(오프)∼플러스(온)의 범위에 변화시킨다. 노멀리-오프형 JFET는, 상기와 같이, 불순물 농도나 구조에 대해 소정의 요건을 만족 함으로써 실현된다.
상기 본 발명의 제 l의 국면에 있어서의 JFET에서는, 예를 들면, 평면적으로 봐, p형 SiC막의 영역안에 n형 SiC막의 영역이 포함되도록 할 수 있다.
이 구성에 의하면, n형 SiC막의 끝면은, 평면적으로 보아, 그 하층의 p형 SiC막의 끝면의 안쪽으로 위치한다. 즉, p형 SiC막과 그 상층의 n형 SiC막과의 사이에 단차가 있는 구조로 한다. 이들 SiC막의 끝면은, 통상, RIE(Reactive Ion Etching)에 의해 형성된다. 종래와 같이, n형 SiC막의 끝면과 p형 SiC막의 끝면이 갖추어져 있는 구조에서는, n형 SiC막의 끝면은, 해당 n형 SiC막 및 그 하층의 p형 SiC막을 함께 에칭하는 동안, 상기의 끝면은 이온에 계속 노출된다. 한편, 상기의 구조에서는, n형 SiC막의 끝면은, p형 SiC막의 끝면의 에칭한 뒤에, 2번째의 에칭에 의해 형성된 끝면인, 이 때문에, 2번째의 에칭의 단기간에만 이온에 노출된다. 이 결과, 채널, 및 소스, 드레인 영역을 포함한 n형 SiC막의 끝면이 이온에 노출되는 시간이 짧아져, 트랜지스터 특성에 크게 영향을 주는 표면 결정층의 열화가 일어나기 어려워진다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 게이트 전극이, 예를 들어, n형 SiC기판의 표면위에서, p형 SiC막의 끝부분 근처에 배치되고 있다.
이 구성에 의해, 용이한 제작 방법에 의해 제작할 수가 있고, 또한 확실히 p형 반도체막과 채널 영역(n형 반도체막)과의 접합부에 역바이어스 전압을 걸어 공핍층을 형성 해서, 오프 상태를 실현할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 게이트 전극이, 예를 들어, n형 SiC 기판의 이면에 형성 되고, 백 게이트 구조의 배치로 되어 있다.
상기 백 게이트 구조의 채용에 의해, 게이트 전압 인가의 신호가, 채널영역의 정면에서 넓은 범위로 직선적으로 채널 영역에 전달되므로, 스위칭속도의 향상을 얻을 수 있다. 또, 게이트 전극이 채널영역으로부터 퍼진 위치에 배치되지 않고, 입체적으로 채널 영역과 중복 해서 배치되므로, JFET의 집적도를 높이는 것이 가능해진다. 백 게이트 구조로 해도, n형 SiC 기판과 p형 SiC막과의 접합부에는, 게이트에의 플러스 전압의 인가에 의해 공핍층이 형성된다. 그러나, 상기한 것처럼, 양쪽 모두의 옆의 불순물 농도를 높게함으로써, 이 공핍층이 본JFET의 동작에 영향을 주는 것을 피할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 채널 영역의 두께가, 예를 들어, p형 SiC막과, 해당 p형 SiC막의 위에 형성된 n형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 n형 SiC막내에서의 공핍층폭보다 작게되고 있다.
이 구성에 의해, 게이트 전위가 제로때, p형 SiC막과 n형SiC막과의 접합부에 공핍층이 생겨, 그 공핍층폭의 첨단부가 채널 영역의 두께를 넘는다. 이 때문에, 채널 영역은 차단 되고, 게이트 전압이 제로때 오프 상태가 실현된다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 예를 들어 p형 SiC막과 n형 SiC막과의 사이에 접해 끼워지며 채널 영역의 n형 불순물 농도 보다도 낮은 농도의 n형 불순물을 포함한 저농도 n형 SiC막을 더 갖출 수가 있다.
이 구성에 의해, 결함 밀도의 낮은 n형 SiC 기판을 이용해, 채널 영역의 전류에 영향을 미치는 일 없이 고내압의 횡형JFET를 얻을 수 있다. 이 때문에, 고전류를 흘려도 소비 전력이 작고 온도 상승이 낮은 횡형JFET를 염가로 제조할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 예를 들어, 채널 영역이, 그 양측의 n형 SiC막의 부분의 불순물 농도보다도 고농도의 n형 불순물을 포함할 수가 있다.
이 구성에 의해, 결함 밀도의 낮은 n형 SiC 기판을 이용해, 채널 영역의 양측에 있어서 채널의 단면을 닫도록 공핍층을 형성해 오프상태로 하고, 공핍층의 부분에 전압을 부담시킬 수가 있다. 이 때문에, 횡형JFET의 내압을 저하시키는 일 없이 온 저항을 감소시킬 수가 있어 저손실로 고내압의 스위칭 소자로서 이용할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 예를 들어, 채널 영역의 표면에 접해 배치된 도전막을 가질 수가 있다.
이 구성에 의해, 채널 영역과 도전막은, 채널을 흐르는 전류에 대해서 병렬로 배치된다. 이 때문에, 예를 들면, 도전막의 전기 저항이 채널 영역에 비해 1오더 낮은 경우, 온 상태 에 있어서 도전막을 흐르는 전류는, 채널 영역의 그것에 비해 약 10배 높아진다. 이 때문에, 불순물 농도의 불균일이나 채널 영역의 두께의 불균일이 있어도, 트랜지스터 특성에 미치는 영향은 경미하게 되어, 이들 인자의 불균일의 영향은 실질적으로 문제가 되지 않게 된다. 한편, 오프 상태에서는, 게이트 전극에 인가 하는 부전위(역바이어스 전압)에 의해, 채널 영역이 포함되는 n형 SiC막과, 그 하층의 p형 SiC막과의 접합부에 있어서, n형 SiC막의 옆에 공핍층이 늘어나 간다. 이 공핍층은, 상기역바이어스 전압 에 비례해, 채널 영역이 포함되는 n형 SiC막과 그 하층의 p형 SiC막과의 불순물 농도에 역비례해서, 농도의 낮은 쪽에 의해 폭넓게 확대한다. 이 공핍층이 채널 영역을 차단하면, 캐리어가 채널 영역을 지나는 경로는 차단된다. 이 결과, 오프 상태를 용이하게 실현될 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 도전막을 갖추는 경우, 예를 들어, 도전막의 채널길이을 따르는 길이가, 채널 길이 보다도 짧게 할 수가 있다.
도전막의 적어도 일단부는 측벽으로부터 절연 되고 있으므로, 공핍층이 그 절연되고 있는 쪽에서 채널 영역을 차단하면 오프 할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 도전막을 갖추는 경우, 예를 들어, 채널 영역의 두께가, p형 SiC막과, 해당 p형 SiC막의 위에 형성된 n형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 n형 SiC막내에서의 공핍 층폭보다 작게 할 수가 있다.
게이트 전위가 제로 때, p형 SiC막과 n형 SiC막과의 접합부 에 있어서 확산 전위에 의해 생기는 공핍층이, 채널 영역을 차단한다. 이 때문에, 노멀리-오프의 횡형JFET를 얻을 수 있어, 게이트 회로의 고장 대책등을 행하는 일 없이 회전기등의 제어에 이용할 수가 있다. 또, 온 상태에서의 소비 전력의 저감을 얻을 수 있고, 더 채널 영역의 불순물 농도의 불균일등의 영향을 피할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 도전막을 갖추는 경우, 예를 들어, 도전막이, 금속막 및 고농도의 불순물을 포함한 반도체막 가운데 어느쪽이든 할 수가 있다.
상기의 구성에 의해, 저저항의 금속막을 이용해 채널 영역에 저저항의 병렬 우회도로를 간편하게 마련할 수가 있다. 금속막으로서는, 전극 재료가 되는 것이면, 뭐든지 좋지만, 에칭의 하기 쉬움 및 높은 도전율을 고려 하면 알루미늄(Al), 또는 알루미늄 합금인 것이 바람직하다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, SiC기판은 6H-SiC기판이며, p형 SiC막 및 n형 SiC막은, 모두 6H-SiC이다.
이 구성에 의해, 결정성이 좋은 박막이 적층 되고, 결정성 불량에 기인하는 오동작등때문에 수율 저하등을 일으키는 경우가 없어진다.
상기 본 발명의 제1의 국면에 있어서의 JFET에서는, 예를 들어, p형 SiC막 및 n형 SiC막은, 모두 4H-SiC이며, 4H-SiC 로 이루어진 p형 SiC막은 6H-SiC기판의 위에 4H-SiC의 버퍼층을 개재하여 형성되도록 할 수 있다.
버퍼층에 의해 결정성의 양호한 4H-SiC막을 얻을 수 있고, 또한, 4H-SiC는 전자의 이동도가 6H-SiC등의 그것보다 우수하므로, 고속 스위칭 소자등에 적절한 것으로 할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 예를 들어, SiC기판은 4H-SiC기판이며, p형 SiC막 및 n형SiC막은, 모두 4H-SiC로 할 수가 있다.
상기의 구성에 의해, 결정성이 좋은 박막이 적층되고, 결정성 불량에 기인하는 오동작등때문에 수율 저하등을 일으키는 경우가 없어진다. 게다가, 상기한 것처럼, 4H-SiC는 전자의 이동도가 6H-SiC등의 그것보다 우수하므로, 고속 스위칭 소자등에 적절한 것으로 할 수가 있다.
상기 본 발명의 제 1의 국면에 있어서의 JFET에서는, 예를 들어, p형 SiC막 및 n형 SiC막은, 모두 6H-SiC이며, 6H-SiC 로 이루어진 p형 SiC막은 4H-SiC기판의 위에 6H-SiC의 버퍼층을 개재하여 형성될 수가 있다.
버퍼층에 의해 결정성의 양호한 6H-S iC막을 얻을 수 있어, 용도에 따라서 적당한 결정 타입의 SiC를 이용하는 것이 가능해진다.
위에서 설명한 바와 같이, 상기 본 발명의 제 1의 국면에 있어서의 횡형JFET에서는, n형 SiC기판의 위에 횡형JFET를 제작 하는것에 의의가 있으므로, 본 발명의 제 1의 국면의 횡형JFET에 한정해 n형과 p형을 바꿔 넣지 않는 것을 전제로 했다. 이에 대해서, 이후의 제 2의 국면 이후의 본 발명의 횡형JFET에서는, n형과 p형을 바꿔 넣어도 성립하므로, 불순물의 도전형을 제 1도전형 또는 제 2도전형이라고 표기한다. 제 1도전형은 p형에서도 n형에서도 되며, 또, 제 2도전형은 n형에서도 p형이라도 좋다.
본 발명의 제 2의 국면에 있어서의 횡형JFET는, SiC기판과, SiC기판의 위에 형성된 제 2도전형 SiC막과, 제 2도전형 SiC막의 위에 형성된 제 1도전형 SiC막 과, 제 1도전형 SiC막에 있어서 그 막두께가 얇게 되어서 형성되고 있는 채널 영역과, 제 1도전형 SiC막의 위에 형성된 제 1도전형 SiC로 이루어진 막이며, 채널 영역의 양측으로 각각 나뉘어 형성되고 있는 소스 영역 및 드레인 영역과, 게이트 전극을 갖추고, 게이트 전극은, 제 2도전형 SiC의 평탄한 영역에 형성되고 있다.
이 구성에 의해, 게이트는 제2 도전형 SiC의 평탄한 영역에 형성되고 있으므로, 게이트 저항을 낮게 할 수 있어 이 결과, 스위칭 응답 속도를 높일 수가 있다. 또, 제조 공정에 있어서, 게이트 전극 형성의 사소한 위치 어긋남에도 문제를 일으키는 일이 없기 때문에, 수율의 저하를 방지할 수가 있다. 이 때문에, 고속 스위칭 소자에 이용하는 것이 가능하게 된다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 제 2도전형 SiC막은 홈이 없는 표면을 가지고, 게이트 전극은, 예를 들어, 제 2도전형 SiC의 평탄한 영역인 제 2도전형 SiC막의 평탄한 표면에 형성된 2개의 게이트 전극으로 이루어진다.
이 구성에 의해, 소스·드레인과 게이트의 사이에 홈등을 마련하지 않기 때문에, 게이트 저항을 낮게 할 수 있고, 이 결과, 스위칭 응답 속도를 높일 수가 있다. 또, 제조 공정에 있어서, 게이트 전극 형성의 사소한 위치 어긋남에도 문제를 일으키는 일이 없기 때문에, 수율의 저하를 방지할 수가 있다.
상기 본 발명의 제2의 국면의 횡형JFET에서는, SiC 기판은 제 2도전형 불순물을 포함한 제 2도전형 SiC기판이며, 게이트 전극은, 예를 들어, 제 2도전형 SiC의 평탄한 영역인 해 제 2도전형 SiC 기판의 뒤편 표면에 형성된 백 게이트 구조로 구성되어 있다.
이 구성에 의해, 제 2도전형 SiC기판의 뒤편의 표면 전체면에 게이트 전극이 형성되므로, 게이트 저항이 내린다. 이 결과, 스위칭의 응답 속도가 향상해서, 고속 스위칭 소자로서 이용하는 것이 가능해진다. 또, 게이트 전극의 형성도 용이해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 제 2도전형 SiC막과 제 1도전형 SiC막과의 사이에 접해 끼워지며 채널 영역의 제 1도전형 불순물 농도보다도 낮은 농도의 제 1도전형 불순물을 포함한 저농도 제 1도전형 SiC막을 더 갖추는 것이 바람직하다.
이 구성에 의해, 채널 영역의 전류에는 영향을 미치지 않고 내압을 향상시킬 수가 있다. 이 때문에, 고전류를 흘려도 소비 전력은 작고 온도도 상승시키는 일 없이, 고내압으로 할 수 있다. 이 결과, 고전압으로, 대전력의 스위칭 소자에 이용하는 것이 가능해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 채널 영역이, 예를 들면, 그 양측의 제 1도전형 SiC막의 부분의 불순물 농도 보다도 고농도의 제 1도전형 불순물을 포함할 수가 있다.
이 구성에 의해, 채널 영역의 양측으로부터 채널의 단면을 닫도록 공핍층을 형성해서 오프상태로 하고, 이 공핍층의 부분에서 전압을 분담하므로, 횡형JFET의 내압을 저하시키는 일없이 온 저항을 감소시킬 수가 있다. 이 때문에, 본 횡형JFET는, 대전류를 흘려도 전력 소비가 없기 때문에, 저손실로 고내압의 스위칭 소자로서 이용하는 것이 가능하다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 저농도 제 1도전형 SiC막을 포함한 횡형JFET에 있어서, 채널 영역이, 그 양측의 제 1도전형 SiC막의 부분의 불순물 농도보다도 고농도의 제 1도전형 불순물을 포함한다.
이 구성에 의해, 횡형JFET의 내압을 크게 저하시키는 일 없이 온 저항을 감소시킬 수가 있다. 이 결과, 고전압으로 고전력용의 스위칭 소자에 이용하는 것이 가능해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 채널 영역의 두께가, 예를 들어, 제 2도전형 SiC막과, 해당 제 2도전형 SiC막의 위에 형성된 제 1도전형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 제 1도전형 SiC막내에서의 공핍층폭보다 작다.
상기 구성에 의해, 예를 들면, 채널 영역(제 1도전형 반도체층)과 그 하층의 제 2도전형 반도체층과의 접합부에, 확산 전위에 의한 공핍층을 넓혀 노멀리-오프의 JFET를 얻을 수 있다. 이 횡형JFET에서는, 예를 들면, 채널 영역의 불순물 농도가 5×1O16cm-3이하이며, 채널 영역의 두께가, 55Onm이하로 여겨진다. 채널 영역의 불순물 농도를 5×1O16cm-3이하로하고, 제 2도전형 SiC막중의 불순물 농도를 그것보다 고농도의 통상 레벨의 농도로 할 때, 상기의 공핍층폭은 550nm를 넘는다. 이 때문에, 게이트 전압 제로의 상태로, 채널 영역에 늘어나는 공핍층이, 해당 채널 영역을 막는 상태가 실현된다. 즉, 노멀리-오프의 JFET를 얻을 수 있어, 복잡한 게이트 회로 고장 대책을 강구한 회로를 붙이는 일 없이, 상기 JFET를 회전 기기등에 탑재하는 것이 가능해진다.
온 상태로 하려면 , 이 확산 전위에 이겨내는 만큼의 정전위를 인가 하면 좋다. 통상, 열평형 상태에서 생기는 확산 전위는 2V∼3V이므로, 2V∼3V의 정전위를 게이트 전극에게 주는 것으로 상기 공핍층이 제외해져, 채널 영역은 도통 상태 로된다. 또, 상기의 오프의 인가 전위는 0V이므로, 노멀리-온의 JFET에서의 오프에 필요한 인가 전위 22V정도와 비교하면, 대폭적인 오프시 전력 소비의 저감을 얻을 수 있다. 이 결과, 저손실로 고내압의 고속 스위칭 기능을 확보한 데다가, 회전 기기등에의 간편한 탑재가 가능한 저소비 전력의 JFET를 제공하는 것이 가능해진다.
상기 본 발명의 제2의 국면의 횡형JFET에서는, 채널 영역이 그 양측의 제 1도전형 SiC막의 부분의 불순물 농도보다 고농도의 제 1도전형 불순물을 포함한 횡·형JFET에 있어서, 채널 영역의 두께가, 예를 들어, 제 2도전형 SiC막과, 해당 제 2도전형 SiC막의 위에 형성된 제 1도전형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 제 1도전형 SiC막내에서의 공핍 층폭보다 작게 한다.
이 구성에 의해, 게이트 전압 제로 상태에서, 채널 영역의 측방의 제 1도전형 SiC막측에 늘어나는 공핍층이, 해당 채널 영역을 막는 상태가 실현된다. 공핍층은, 채널 영역의 다른 한쪽의 측방을 막아도 괜찮고, 채널 영역의 양쪽 모두의 측방을 막아도 괜찮다. 이 때문에, 노멀리-오프의 JFET를 얻을 수 있어, 회전 기기등의 제어에 복잡한 게이트 회로 고장 대책용의 기구를 형성하는 일 없이 이용하는 것이 가능해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 채널 영역의 표면에 접해 배치된 도전막을 가질 수가 있다.
상기의 구성에 의해, 채널 영역과 도전막은, 채널을 흐르는 전류에 대해서 병렬에 배치된다. 이 때문에, 예를 들면, 도전막의 전기 저항이 채널 영역에 비해 1오더 낮은 경우, 온 상태 에 있어서 도전막을 흐르는 전류는, 채널 영역의 그것에 비해 약 10배 높아진다. 이 때문에, 불순물 농도의 불균일이나 채널 영역의 두께의 불균일이 있어도, 트랜지스터 특성에 미치는 영향은 경미가 되어, 이것들 인자의 불균일의 영향은 실질적으로 문제가 되지 않게 된다. 한편, 오프 상태에서는, 게이트 전극에 인가 하는 부전위(역바이어스 전압)에 의해, 채널 영역이 포함되는 제 1도전형 반도체층과, 그 하층의 제 2도전형 반도체층과의 접합부에 있어서, 제 1도전형 반도체층의 옆에 공핍층이 늘어나 간다. 이 공핍층은, 상기역바이어스 전압에 비례해, 제 1도전층과 제 2도전층과의 불순물 농도에 역비례해서, 농도의 낮은 쪽에 의해 폭넓게 확대한다. 이 공핍층이 채널 영역을 차단하면, 캐리어가 채널 영역을 지나는 경로는 차단된다. 상기의 도전막은, 예를 들면, 채널 영역을 끼우는 양측의 제 1도전형 반도체층에는 그 옆부분을 접하지 않게 배치되는 경우, 상기의 차단에 의해, 채널 영역 뿐만이 아니라 도전막도 차단된다. 이 결과, 오프 상태를 용이하게 실현될 수가 있다. 또, 상기의 도전막이 상기 제 1도전형 반도체층의 한쪽 편만으로 접하고, 다른쪽에서 접하지 않은 경우에도, 상기 오프 상태를 용이하게 실현될 수가 있고, 또한, 저항을 낮게 할 수가 있다. 이 저항의 감소는, 불순물 농도의 불균일이나 채널 영역의 두께의 불균일의 영향을 작게 한다. 상기의 도전막의 양측의 옆부분이, 함께 각각 상기 제 1도전형 반도체층과 접하고 있는 경우, 저항이 한층 더 낮아져, 상기 불순물 농도의 불균일나 채널 영역의 두께의 불균일의 영향 더 받기 어려워진다. 또한, 제 1도전형은 n형에서도 p형에서도 되고, 또 제 2도전형은 p형에서도 n형이라도 좋다. 또, 반도체 기판은, n형 Si기판에서도 p형 Si기판에서도 되고, n형 SiC 기판에서도 p형 SiC 기판이라도 좋다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 도전막의 채널 길이 방향을 따르는 길이가, 채널 길이 보다도 짧게 하는 것이 바람직하다.
이 구성에 의해, 도전막의 양단이 측벽에 접하고 있는 경우의 오프 동작 달성의 곤란성을 해소할 수가 있다. 즉, 상기 도전막 적어도 일단부는 측벽으로부터 절연 되고 있으므로, 공핍층이 그 절연 되고 있는 쪽에서 채널 영역을 차단하면 오프 할 수가 있다.
상기 본 발명의 제2의 국면의 횡형JFET에서는, 채널 영역의 두께가, 예를 들면, 제 2도전형 SiC막과, 해당 제 2도전형 SiC막의 위에 형성된 제 1도전형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 제 1도전형 SiC막내에서의 공핍층폭보다 작게 한다.
상기의 구성에 의해, 게이트 전위 제로 때, 상기 제 2도전형 반도체막과 제 1도전형 반도체막과의 접합부 에 있어서 확산 전위에 의해 생기는 공핍층이, 채널 영역을 차단한다. 이 때문에, 노멀리-오프의 JFET를 얻을 수 있어, 게이트 회로의 고장 대책등을 행하는 일 없이 회전기등의 제어에 이용할 수가 있다. 또, 온 상태에서의 소비 전력의 저감을 얻을 수 있어, 한층 더 채널 영역의 불순물 농도의 불균일등의 영향을 피할 수가 있다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 도전막이, 예를 들어, 금속막 및 고농도의 불순물을 포함한 반도체막 가운데 어느하나이다.
상기의 구성에 의해, 저저항의 금속막을 이용해 채널 영역에 저저항의 병렬 바이패스를 간편하게 마련할 수가 있다. 금속막으로서는, 전극 재료가 되는 것이면, 뭐든지 좋지만, 에칭의 하기 쉬움 및 높은 도전율을 고려 하면 알루미늄(Al), 또는 알루미늄 합금인 것이 바람직하다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 소스 영역 및 드레인 영역이, 채널 영역의 양측의 제 1도전형 SiC막의 부분의 불순물 농도보다도 고농도의 제l도전형 불순물을 포함할 수가 있다.
이 구성에 의해, 내압을 저하시키지 않고 온 저항을 감소시킬 수가 있다.
또, 전극을 Ni와 Al등을 이용한 2층 구조로 하지 않아도, 오믹 접촉을 형성할 수가 있다. 이 때문에, 제조공정에 있어서, 결과적으로 홈을 형성할 필요가 없어진다. 이 결과, 게이트 저항을 낮게 억제할 수가 있어, 스위칭의 상승(하강)시간을 감소시키는 것이 가능해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 제 2도전형 SiC막의 불순물 농도가 1O19cm-3을 넘을 수가 있다.
이 구성에 의해, Ni등의 단층 전극의 경우에서도, 게이트 전극에 있어서의 오믹 접촉이 성립 해서 게이트 저항이 감소한다. 이 때문에, 스위칭시의 상승시간이나 하강 시간을 단축할 수가 있어, 고속 응답이 가능해진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 소스 영역의 위에 형성되는 소스 전극, 드레인 영역의 위에 형성되는 드레인 전극 및 제 2도전형 SiC막 또는 제 2도전형 SiC 기판의 위에 형성되는 게이트 전극은, 각각의 전극이 접촉하는 불순물을 포함한 SiC에 대해서, 오믹 접촉이 되는 금속에 의해 구성되어 있는 것이 바람직하다.
이 구성에 의해, 간편한 공정에 의해 전극을 형성할 수가 있다. 즉, 전극 판단층 구조로서 되고, 2층 구조등으로 할 필요가 없다. 이 때문에, 게이트 저항을 높이는 홈등이 결과적으로 형성되는 것이 없어져, 스위칭의 상승(하강)시간을 단축할 수가 있다. 또한, 불순물을 고농도로 포함한 제 2도전형 및 제 1도전형 SiC막에 대해서 오믹 접촉으로 되는 금속에는, Ni등이 있다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 소스 전극, 드레인 전극 및 게이트 전극을 제외한 표면이, 절연막으로 덮여 있는 것이 바람직하다.
소자 표면이 노출 해서 있는 경우, 표면 누설 전류나 표면 전하 형성에 기인하는 동작 불안정이 생긴다. 상기의 절연막에 의한 피복에 의해, 이러한 트러블을 방지해서 스위칭 동작을 안정되게 실시할 수가 있다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 예를 들어, SiC기판은 6H-SiC기판이며, 제 2도전형 SiC막 및 제 1도전형 SiC막은, 모두 6H-SiC이다.
상기의 구성에 의해, 결정성이 좋은 박막이 적층 되고, 결정성 불량에 기인하는 오동작등 때문에 수율저하등을 일으키는 경우가 없어진다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 예를 들어, 제 2도전형 SiC 막 및 제 1도전형 SiC막은, 모두 4H-SiC이며, 4H-SiC 로 이루어진 제 2도전형 SiC막은 6H-SiC 기판의 위에 4H-SiC의 버퍼층을 개재하여 형성되고 있다.
버퍼층에 의해 결정성의 양호한 4H-SiC막을 얻을 수 있고, 또한 4H-SiC는 전자의 이동도가 6H-SiC등의 그것보다 우수하므로, 고속 스위칭 소자등에 적절한 것으로 할 수가 있다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 예를 들어, SiC기판은 4H-SiC기판이며, 제 2도전형 SiC막 및 제 l도전형 SiC막은, 모두 4H-SiC이다.
상기의 구성에 의해, 결정성이 좋은 박막이 적층되고, 결정성 불량에 기인하는 오동작등때문에 수율저하등을 일으키는 경우가 없어진다. 게다가, 상기한 것처럼, 4H-SiC는 전자의 이동도가 6H-SiC등의 그것보다 우수하므로, 고속 스위칭 소자등에 적절한 것으로 할 수가 있다.
상기 본 발명의 제 2의 국면의 횡형JFET에서는, 예를 들어, 제 2도전형 SiC 막 및 제 1도전형 SiC막은, 모두 6H-SiC이며, 6H-SiC로 이루어진 제 2도전형 SiC막은 4H-SiC기판의 위에 6H-SiC의 버퍼층을 개재하여 형성되고 있다.
버퍼층에 의해 결정성의 양호한 6H-SiC막을 얻을 수 있어, 용도에 따라서 적당한 결정 타입의 SiC를 이용하는 것이 가능해진다.
본 발명의 제 3의 국면에 있어서의 횡형JFET는, 게이트 전극을 가지는, 제 1 도전형 및 그것과는 역의 도전형인 제 2도전형 가운데 어느것이든 한 쪽의 도전형의 SiC기판과, SiC기판의 위에 형성된 제 1의 SiC막과, 제 1의 SiC막의 위에 형성되고, 두께를 얇게 한 채널 영역 및 해당 채널영역을 양측으로부터 사이에 두는 소스, 드레인 영역을 포함한 제 1도전형의 제 2의 SiC막을 갖춘다. 이 횡형JFET에서는, 제 1의 SiC막은, 채널 영역아래의 부분에 형성된, 그 채널 영역과 거의같은 폭으로, 그 채널 영역으로서, 짧은 길이를 가지는 영역으로서, 제 2도전형 불순물을 채널 영역의 제 1도전형 불순물 농도의 값보다도 높게 포함한 고농도 불순물 영역과, 해당 고농도 불순물 영역 이외의 높은 전기 저항을 가지는 고저항 영역으로 되어 있다.
상기의 고농도 불순물 영역은, 채널 영역과의 사이에 접합부를 형성하고, 캐리어에 대해서 높은 전위 장벽을 형성하지만, 캐리어는 터널 효과등에 의해 해당 고농도 불순물 영역에 침입한다. 고농도 불순물 영역에 침입한 캐리어는, 그 고농도 불순물과 재결합해서 소멸하고, 무효 누설 전류가 되어, 증폭율을 저하 시켜서 끝낸다. 이러한 무효 누설 전류는, 순바이어스 전압을 높게 하는 것에 따라, 또 고온일수록 증가하는 경향을 가진다. 그래서, 이 고농도 불순물 영역의 길이를 채널 영역보다 짧게 하고, 그 두께 방향의 단면적을 작게 함으로써, 이 고농도 불순물 영역의 두께 방향의 전기 저항을 크게 한다. 또, 고농도 불순물 영역 이외의 제1의 SiC막의 부분은, 두께 방향의 단면적은 크지만, 고저항영역이 되게 한다. 이 고저항 영역을 형성하는 것으로, 이것을 형성하지 않고 전체를 상기 고농도 불순물영역으로 했을 경우에 비교해서, 소스, 채널 영역쪽으로부터 제 1의 SiC막에 누출되는 전류를 줄일 수가 있다. 즉, 소스 영역, 채널 영역에 접하는 제 1의 SiC막의 전기 저항을 전체적으로 높게함으로써, 온 상태 에 있어서 소스 영역이나 채널 영역으로부터 제 1의 SiC막에 누출되는 전류는 억제된다. 이 때문에, 대부분의 전류가 채널 영역을 지나, 소스 영역으로부터 드레인 영역에 흘러든다. 한편, 오프 상태는, 상기 고농도 불순물 영역과 채널 영역과의 접합면에 역바이어스 전압을 인가함으로써, 채널 영역에 늘어나고 채널 영역을 차단하는 공핍층에 의해 실현된다. 여기서, 채널 영역 길이방향을 길이로 하고, 적층면에 직교 할 방향을 두께 방향으로 하고, 이것들 양자에게 수직인 방향을 횡형JFET의 폭방향으로 하고 있다.
또, 상기 게이트 전극은 SiC기판의 이면에 형성해도 좋고, 상기 제 1의 SiC막의 양쪽 겨드랑이의 SiC 기판의 위에 형성해도 좋다. SiC 기판은, 게이트 전극과의 오믹 접촉을 가능하게 하기 위해서, 제 1 또는 제 2도전형에 의하지 않고 불순물은 고농도에 포함하는 것이 바람직하다.
역바이어스 전압 인가시의 공핍층의 채널 영역에의 성장은, 고농도 불순물 영역의 제 2도전형 불순물 농도와 채널 영역의 제 1도전형 불순물 농도와의 비가 클수록 용이하게 된다. 이 때문에, 채널 영역과 반대의 도전형의 불순물을 채널 영역의 불순물 농도의 값 보다도 고농도로 포함한 고농도 불순물 영역을 형성하고 있지만, 두께 방향에 대한 단면적을 작고해서 전기 저항을 높게 할 필요에서 그 길이를 채널 영역보다 짧게 한다. 이 고농도 불순물 영역의 길이는, 짧을수록 정도 두께 방향에 대한 단면적이 작아져, 예를 들면 1μm정도 이하와 함으로써, 게이트 전극에 흘러드는 전류를 실용상 문제 없는 정도로까지 억제할 수가 있다. 그러나, 너무 짧게 하면 공핍층이 채널 영역을 차단하기 어려워져, 또 채널 영역을 차단 해서도 터널 효과로 캐리어가 공핍층을 통과해버리므로, 공핍층의 형성에 의해 오프 상태를 실현될 수 있는 길이 이상으로 한다.
이 결과, 소스, 채널 영역측에서부터 제 1의 SiC막에 빠져 나오는 전류를 억제 해서, 증폭율의 저하를 방지하는 것이 가능해진다.
상기 본 발명의 제 3의 국면에 있어서의 횡형JFET에서는, 고저항 영역이, 예를 들어, 제 2의 SiC막의 제 1도전형 불순물 농도의 값보다 낮은 농도치의 제 1도전형 불순물을 포함하고 있다.
상기 구성에는, 다음의 4개의 구성이 해당한다. (a) 채널 영역과 고저항 영역이 n형이고, 기판(게이트)이 p형의 경우, (b) 채널 영역과 고저항 영역이 n형이고, 기판(게이트)이 n형의 경우, (c) 채널 영역과 고저항 영역이 p형이고, 기판(게이트)이 n형의 경우, (d) 채널 영역과 고저항 영역이 p형이고, 기판(게이트)이 p형의 경우. 이러한 중에서, (b) 및 (d)의 경우, 즉 고저항 영역과 기판이 같은 도전형의 경우에는, 이것들 고저항영역과 기판과의 접합부에 공핍층이 생기는 일은 없고, 낮은 불순물 농도에 기인하는 고저항에 의해, 상기의 새는 전류를 억제한다.
한편, (a) 및 (c)의 경우, 즉 고저항 영역과 기판이 서로 다른 도전형의 경우에는, 다음과 같이 된다. (a)의 경우에는, 온시에 게이트에 플러스 전위를 인가한다. 또, (c)의 경우, 온시에 게이트에 마이너스 전위를 인가 한다. 따라서, (a) 및 (c)의 경우 모두, 기판과 제 1의 SiC막중의 고저항층과는 순바이어스가 되어, 공핍층은 퍼지지 않는다. 따라서, (a) 및 (c)의 경우에도, 낮은 불순물에 원인 하는 고저항층때문에, 상기의 새는 전류를 억제할 수가 있다.
상기의 어느 경우에도, 온 상태에서는 대부분의 전류가 채널 영역을 경유해서 소스 영역으로부터 드레인 영역에 흐른다. 이 때문에 소스, 채널 영역측으로부터 제 1의 SiC막에 빠져 나오는 무효전류를 억제해서, 증폭율의 저하를 방지할 수가 있다. 상기 횡형JFET에서는, 고저항 영역에 있어서의 불순물 농도에 있어서의 낮은 농도치가, 1×1O17cm-3이하로 하는 것이 바람직하다. 상기 고저항 영역의 제 1도전형 또는 제 2도전형의 불순물의 낮은 농도치를 1×1O17cm-3이하로 함으로써, 공핍층의 형성에 의해 전기 저항을 매우 높고, 또는 공핍층을 형성하는 일 없이 전기 저항을 높게 할 수가 있다.
상기 본 발명의 제 3의 국면에 있어서의 횡형JFET에서는, 고저항 영역이, 예를 들어, 제 2의 SiC막의 제 1도전형 불순물 농도의 값보다 낮은 농도치의 제 2도전형 불순물을 포함한다.
상기 구성에는, 다음의 4개의 경우가 해당한다. (e) 채널이 n형, 고저항 영역이 p형, 기판(게이트)이 p형의 경우, (f) 채널이 n형, 고저항 영역이 p형, 기판(게이트)이 n형의 경우, (g) 채널이 p형, 고저항 영역이 n형, 기판(게이트)이 n형의 경우, (h) 채널이 p형, 고저항 영역이 n형, 기판(게이트)이 p형의 경우. 이들중에, (e) 및 (g)의 경우, 즉, 고저항 영역과 기판이 같은 도전형의 경우에는, 고저항 영역과 기판과의 접합부에 공핍층이 생기는 일은 없고, 저농도 불순물에 기인하는 고저항에 의해, 상기의 새는 전류를 억제할 수가 있다.
한편, (f) 및 (h)의 경우(고저항 영역과 기판이 서로 다른 도전형의 경우)에는, 온 상태로, 기판과 고저항 영역과의 접합부에 공핍층이 형성된다. 즉, (f)의 경우, 기판은 n형이며, 고저항 영역과는 np-접합부를 형성하고, (h)의 경우에는, 기판은 p형이며, 고저항 영역과는 pn-접합부를 형성한다. (f)의 경우(제 1도전형을 n형으로 했을 경우), 온 상태에서는, 게이트 전극에 제로 또는 약간 플러스의 전위를 인가한다. 또, (h)의 경우(제 1도전형을 p형으로 했을 경우) 온 상태에서는, 게이트 전극에 제로 또는 약간 마이너스의 전위를 인가 한다. 이 때, 상기의 np-접합부 및 pn-접합부의 어느 접합부에도 역바이어스 전압이 인가되게 되어, 공핍층이 생긴다. 저농도 불순물에 기인하는 고저항에 부가해서, 이 공핍층에 의해, 채널 영역으로부터 제 1의 SiC막을 향하는 경로의 전기저항은 매우 높아진다.
이 결과, 소스, 채널 영역측으로부터 제 l의 SiC막에 빠져 나오는 무효 전류는 억제 되고, 증폭율의 저하가 방지된다.
상기 본 발명의 제 3의 국면에 있어서의 횡형JFET에서는, 고저항 영역이, 예를 들어, 제 1층과 제 2층과의 2층 구조로 되어, 제 1층은 제 2의 SiC막의 제 1도전형 불순물 농도의 값보다 낮은 농도치의 제 1도전형 불순물을 포함하고, 제 2층은 상기 제 2의 SiC막의 제 1도전형 불순물 농도의 값보다 낮은 농도치의 제 1도전형 불순물을 포함한다.
이 2층 구조는, (A) p-(상층) /n-(하층)의 2층 구조이거나, 또는 (B) n-(상층)/p-(하층)의 2층 구조가 된다.
(A)의 2층 구조의 경우, 온 상태에 있어서, 상층과 하층과의 사이에 역바이어스 전압이 인가되고 공핍층이 형성된다. 이 공핍층의 형성은, 채널 영역의 도전형 상SiC 기판의 도전형에 의하지 않는다.
(B)의 2층 구조의 경우, SiC 기판의 도전형이 n형 때, 온 상태에 있어서, p-(하층)와 n형 SiC 기판과의 접합면에 역바이어스 전압이 인가되고, 공핍층이 생성한다.
상기의 경우에는, 공핍층의 형성에 의해 전기 저항은 매우 높아진다. 이 공핍층의 형성은 채널 영역의 도전형에 의하지 않는다. 또, 상기 (B)의 경우로서, SiC 기판의 도전형이 p형의 경우에는, 공핍층은 형성되지 않지만, 상기 2층 구조의 상층 하층 모두 불순물 농도는 낮기 때문에, 전기 저항은 높은 값이된다. 상기 횡형JFET에서는, 고저항 영역에 있어서의 불순물 농도에 있어서의 낮은 농도치가, 1×1O17cm-3이하로 하는 것이 바람직하다. 상기 고저항 영역의 제 1도전형 또는 제 2도전형의 불순물의 낮은 농도치를 1×lO17cm-3이하로 함으로써, 공핍층의 형성에 의해 전기 저항을 매우 높게, 또는 공핍층을 형성하는 일없이 전기 저항을 높게 할 수가 있다.
상기의 어느 경우에도, 높은 전기 저항이 확보되므로, 소스, 채널영역측으로부터 제 1의 SiC막에 빠져 나오는 무효 전류를 억제 하고, 증폭율의 저하를 방지할 수가 있다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 고농도 불순물 영역과 채널 영역은, 해당 양자의 접합부 에 있어서, 확산 전위에 의한 공핍층이 채널 영역을 차단하도록, 형성되고 있다.
상기의 구성에 의해, 노멀리-오프의 동작을 실시할 수가 있다. 즉, 게이트 전위를 소스 전위(통상, 접지 전위)에 대해서 제로로 했을 때, 확산 전위에 의해, 채널 영역은 고농도 불순물 영역과의 접합면으로부터 늘어나는 공핍층에 의해 차단된다. 이 때문에, 게이트 전위 제로 상태에서, 오프 상태가 된다. 온 상태로 하려면 , 소정의 플러스 전위를 표 화합하면 된다. 확산 전위로, 공핍층이 상기와 같이 성장하지 않는 경우에는, 노멀리-온의 동작을 실시하게 된다. 즉, 게이트 전위 제로에서는, 채널 영역은 캐리어가 제약되지 않고 이동하고, 오프 상태와 하기 위해서는, 마이너스 전위를 게이트 전극에 인가해서, 높은 역바이어스 전위를 인가한다. 노멀리-온의 동작을 하는 JFET는, 회전기에 탑재되었을 경우, 주변 회로 고장시에도 전력이 회전기에 공급되므로, 위험 방지를 위해 그 대책 제어 회로를 마련할 필요가 있다. 상기와 같이, 노멀리-오프 동작을 함으로써, 상기 제어 회로가 불필요하게 된다. 또한, 노멀리-오프 동작을 하거나 노멀리-온 동작하거나는 채널 영역 및 고농도 불순물 영역의 불순물 농도의 비, 고농도 불순물 영역의 길이, 채널 영역의 두께등에 의해, 설정할 수가 있다. 상기한 것처럼, 고농도 불순물 영역의 제 2도전형 불순물 농도와 채널 영역의 제 1도전형 불순물 농도와의 비가 클수록, 노멀리-오프 동작을 하기 쉬워진다. 본 설명에 있어서, 특히 노멀리-오프로 거절하지않는 경우에는, 노멀리-온을 상정하고 있다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 예를 들어, 채널 영역이, 그 양측의 제 1도전형 SiC막의 부분의 불순물 농도 보다도 고농도의 제 1도전형 불순물을 포함할 수가 있다.
이 구성에 의해, 채널 영역의 양측으로부터 채널의 단면을 닫도록 공핍층을 형성해서 오프 상태로 하고, 이 공핍층의 부분에서 전압을 분담하므로, 횡형JFET의 내압을 저하시키는 일없이 온 저항을 감소시킬 수가 있다. 이 때문에, 본 횡형JFET는, 대전류를 흘려도 전력 소비가 없기 때문에, 저손실로 고내압의 스위칭 소자로서 이용하는 것이 가능하다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 예를 들어, 채널 영역의 표면에 접해 배치된 도전막을 가질 수가 있다.
상기의 구성에 의해, 채널 영역의 불순물 농도의 불균일이나 채널 영역의 두께의 불균일이 있어도, 트랜지스터 특성에 미치는 영향은 경미하게 되고, 이들 인자의 불균일의 영향은 실질적으로 문제가 되지 않게 된다. 한편, 오프 상태에서는, 상기의 도전막이, 예를 들면, 채널 영역을 끼우는 양측의 제 1도전형 반도체층에는 그 옆부분을 접하지 않게 배치되는 경우, 상기의 차단에 의해, 채널 영역 뿐만이 아니라 도전막도 차단된다. 이 결과, 오프 상태를 용이하게 실현될 수가 있다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 도전막을 가지는 경우, 예를 들어, 도전막의 채널 길이 방향을 따르는 길이가, 채널 길이 보다도 짧게 할 수가 있다.
이 구성에 의해, 도전막 적어도 한끝은 측벽으로부터 절연 되고 있으므로, 공핍층이 그 절연 되고 있는 쪽에서 채널 영역을 차단하면 오프 할 수가 있다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 도전막을 가지는 경우, 예를 들어, 채널 영역의 두께가, 제 2도전형 SiC막과, 해당 제 2도전형 SiC막의 위에 형성된 상기 제 1도전형 SiC막과의 접합부에 있어서의 확산 전위에 의한 해당 제 1도전형 SiC막내에서의 공핍 층폭보다 작게 할 수가 있다.
상기의 구성에 의해, 노멀리-오프의 JFET를 얻을 수 있고, 게이트 회로의 고장 대책등을 행하는 일 없이 회전기등의 제어에 이용할 수가 있다. 또, 온 상태에서의 소비 전력의 저감을 얻을 수 있어, 한층 더 채널 영역의 불순물 농도의 불균일등의 영향을 피할 수가 있다.
상기 본 발명의 제 3의 국면횡형JFET에서는, 도전막을 가지는 경우, 예를 들어, 도전막이, 금속막 및 고농도의 불순물을 포함한 반도체막 가운데 어느쪽이든지 할 수가 있다.
상기의 구성에 의해, 저저항의 금속막을 이용해 채널 영역에 저저항의 병렬바이패스를 간편하게 마련할 수가 있다. 금속막으로서는, 전극 재료가 되는 것이면, 뭐든지 좋지만, 에칭의 하기 쉬움 및 높은 도전율을 고려 하면 알루미늄(Al)는 알루미늄 합금인 것이 바람직하다.
다음에, 도면을 이용해 본 발명의 실시의 형태에 대해 설명한다.
(실시의 형태1)
도 1은, 본 발명의 실시의 형태1에 있어서의 횡형JFET의 단면도이다. n형 SiC 기판(1n)의 위에 p형 SiC막(2)가 성막 되고, 그 위에 채널 영역(11)의 부분이 감소 두께n형 SiC막(3)이 형성되고 있다. 또, 채널 영역(11)을 끼워 n형 SiC막의 위에 소스 영역(22) 및 드레인 영역(23)이 되는 n+형 불순물층이 형성되고 있다. 또, 소스 영역(22)에 접해 소스 전극(12)가, 또 드레인 영역(23)에 접해 드레인 전극(13)이, 각각 오믹 접촉을 형성해 있다. 본 실시의 형태에서는, 게이트 전극 (14)는, 평면적으로 봐, 소스, 드레인 영역(22, 23)을 끼워 형성되고 있다. 상기의 구조의 특징은, n형 SiC기판/(L)적층접합부/p형SiC막/(G)게이트접합부/채널 영역을 가지는 n형 SiC막, 이라고 하는 적층 구조에 있다.
(A) 노멀리-온의 JFET에서는, 상기 구조의 채용에 의해, 고수율로 대전력용 고속 스위칭을 실시할 수가 있다. 한편, (B) 노멀리-오프의 JFET에서는, 상기의 pn접합부의 확산 전위에 의한 n형 SiC막쪽으로의 공핍층폭의 확대에 의해, 채널 두께 a가 공핍 층에 의해 넘을 수 있도록 한다. 이를 위해서는, 예를 들면, 채널 영역을 포함한 n형 SiC막(3)의 n형 불순물 농도를 1×1O16cm-3로 하고, 채널 영역의 두께 a를 5OOnm이하로 한다. 이 노멀리-오프의 JFET의 동작은, 다음과 같이 행해진다.
(B-1): 오프의 경우, 즉, 게이트 전극의 전위가 제로의 경우, 게이트 접합부에서는, 확산 전압이 인가 되고, 공핍층이 발생한다. 이 접합부 에 있어서, p형 SiC막의 불순물 농도는, (L) 적층 접합부에의 역바이어스 전압 인가시에 있어서의 공핍층 억제를 위해서 높게 되어 있다. 이 때문에, 당연히 채널 영역에 있어서의 n형 불순물 농도보다 높게 되어 있으므로, 공핍층은 채널 영역의 옆에 폭넓게 늘어나, p형 SiC막의 옆에 늘어나는 폭은 작다. 이 때문에, 불순물 농도를 조정함으로써, 채널 영역만을 공핍층에 의해 차단할 수가 있다. 이 결과, 오프 상태가 실현된다.
(B-2): 온의 경우, 즉, 게이트 전압이 플러스의 경우, (G) 게이트 접합부에서는, 순바이어스 전압이 인가되고, 공핍층은 발생하지 않고, 온 상태가 실현된다. 게이트 전극의 전위가 플러스가 되는 경우, 상기 (L)적층 접합부에는 역바이어스 전압이 인가된다. 그렇지만, p형 SiC막의 p형 불순물 농도 및 n형SiC기판의 n형 불순물 농도를 함께 높게해둠으로써, 공핍층의 폭은 작고 터널 효과에 의해 전류가 흐른다. 상기의 고농도의 불순물 농도로 해서는, 예를 들면 n형 SiC기판(1n)의 n형 불순물 농도를 1×1O19cm-3정도 로 하고, 또 p형 SiC막의 p형 불순물 농도를 1×1O19cm-3정도로 한다. 또, 상기와 같이 불순물 농도를 높게 했기 때문에, 접합부의 내압은 저하해, 내압성이 소실 해서 전류가 흐르는 경우도 있다. 이 때문에, 상기 접합부에 있어서의 공핍층은, JFET의 온, 오프 동작에 거의 영향을 주지 않는다.
상기 실시의 형태1에 있어서의 횡형JFET의 구성에 의해, 채널 영역의 캐리어로서 이동도의 높은 전자를 이용하고 또한, 결함 밀도의 낮은 n형 SiC기판을 이용해, 높은 수율로, 대전력용, 고스위칭 속도의 JFET를 제작할 수가 있다. 시작 단계에 있어서의 상기 본 실시의 형태에 있어서의 JFET의 수율는, 다음과 같았다. 비교를 위해서, 종래의 JFET의 수율도 아울러 표시한다. 본 발명예 n형 SiC기판상에의 제작(실시의 형태1):수율90%
종래예: p형 SiC기판상에의 제작:수율10%
상기의 결과로부터, 종래예와 비교해, 본 실시의 형태에 있어서의 JFET의 수율이 비약적으로 향상하고 있는 것을 알수있다.
(실시의 형태2)
도 2는, 본 발명의 실시의 형태 2에 있어서의 횡형JFET를 표시한 단면도이다. 본 실시의 형태에서는, 게이트 전극(14)를 n형 SiC 기판(1n)의 이면측에 배치했던 것이, 실시의 형태1의 JFET와 크게 상위하다. 그 외의 각 부분이 관련하는 동작이나 기능은, 실시의 형태1에 나타낸 동작이나 기능과 같다. 본 실시의 형태에 있어서는, 게이트 전극(14)를 n형 SiC 기판의 이면에 배치했기 때문에, 게이트 전극(14)로부터 채널 영역(11)을 정면에서 직선적으로, 또한 폭넓게 간파할 수가 있다. 이 때문에, 게이트 전극에 인가한 신호가 채널 영역에 직선적으로, 또한 폭넓게 전달되므로, 온, 오프 동작을 고속으로 실시할 수가 있다. 즉, 고속 스위칭 소자를 실현할 수가 있다. 또, 실시의 형태1에 있어서의 게이트 전극의 배치와 비교하면 평면적인 크기가, 실시의 형태2의 JFET에서는 작게되어, 입체적인 배치가 되어 있다. 이 때문에, JFET의 집적도를 향상시키는 것이 가능해진다.
(실시의 형태3)
도 3은, 본 발명의 실시의 형태 3에 있어서의 횡형JFET를 표시한 단면도이다. 또, 도 4는, 이와 비교하기 위한 JFET의 단면도이다. 본 실시의 형태에서는, p형 SiC막(2)의 끝면(31)과, 그 상층의 n형 SiC막(3)의 끝면(32)가, 어긋나 있어 평면적으로 봐 전자가 후자의 안쪽으로 위치해서 있다. 이에 대해서, 도 4에서는, 양자의 끝면은 갖추어진 끝면(30)으로서 형성되고 있다. 끝면(30)의 경우에는, RIE에 의해 에칭할 때, 끝면(30)은 RIE의 기간중 이온에 노출되어, 결정이 손상되는 경우가 있다. 이에 대해서, 도 3에 표시한 끝면구조의 경우에는, n형 SiC막의 끝면은, 1회째의 에칭 A에 의해 에칭되지만, 2회째의 에칭 B에 의해, 안쪽의 부분이 에칭 되고 노출되므로, 그 부분은 짧은 기간 밖에 이온 분위기에 노출되지 않는다. 이 때문에, 끝면(32)의 부근의 결정이 이온에 의해 손상될 가능성은 매우 낮아진다. 이때문에, 간편한 방법에 의해, 높은 수율을 확보한 다음, 뛰어난 트랜지스터 특성을 가지는 JFET를 얻는 것이 가능해진다.
도 3에 표시한 JFET는 백 게이트 구조를 가지고 있지만, 도 5에 표시한 바와 같이 게이트 전극(14)를 채널의 옆에 배치하는 구조의 JFET도, 본 실시의 형태의 유력한 구조이다. 즉, 도 5에 표시한 구조를 채용하는 것으로, 끝부분의·표면 결정을 손상하는 일 없이, 고수율의 JFET를 얻는 것이 가능해진다.
(실시의 형태4)
도 6은, 실시의 형태 4에 있어서의 횡형JFET의 단면도이다. 도 6에 있어서, SiC기판(1)의 위에 P+형 SiC막(2)가 형성되고 있다. 이것들 SiC 기판(1) 및 P+형 SiC막(2)는, 6H라도 4H라도 된다. 상기의 P+형 SiC막(2)의 위에, 채널 영역이 형성되는 n형 SiC막(3)이 성막되고 있다. 채널 영역(11)은, n형 SiC막(3)의 두께가 얇게 되고, 그 중앙부에 형성되고 있다. 소스 전극(12) 및 드레인 전극(13)은, 채널 영역으로부터 봐, 각각 채널의 양측 위 쪽에 위치하는 n+SiC막(4)인 소스 영역 및 드레인 영역에 형성된다. 또, P+형 SiC막(2)의 끝부분은, 상층의 n형 Si막(3)에 의해 피복되지 않고, 그 피복되어 있지 않은 비교적 넓은 하나의 평면상에, 중앙 위쪽에 형성되고 있는 소스 전극(12)와 드레인 전극(13)을 사이에 두도록, 2개의 게이트 전극(14)가 형성되고 있다. 즉, 소스, 드레인 영역과 게이트 전극과의 사이의 도전로는, 도중에 홈등에 의해 좁게 잘록하게되어있는 부분은 없고, 넓은 단면으로 통하고 있다. 소스 영역 및 드레인 영역의 n형 불순물 농도는 Ni등과 오믹 접촉을 취할 수 있도록 고농도로 되어 있다. 각 영역의 불순물 농도는, 예를 들면, 다음과 같이 하는 것이 바람직하다.
채널 영역(11) 및 n형 SiC막(3): n형 불순물 2×1O17cm-3
소스, 드레인 영역(n+형 SiC막)(4): n형 불순물>1×lO19cm-3 P+형 SiC막 2:p형 불순물>1×lO19cm-3
또, 채널 영역은, 두께a, 길이L, 지면에 수직 방향의 폭w는 소자의 크기에 따라서 결정할 수가 있다. 소스 전극(12)와 소스 영역(22), 드레인 전극(13)으로 드레인 영역(23), 및 게이트 전극(14)와 게이트 영역인 P+형 SiC막(2)는, 모두 불순물 농도가 1×1O19㎝-3초과라고 하는 고농도의 영역과 금속막과의 접속이므로, 예를 들면 금속막으로서 Ni를 소재에 이용하는 것으로 오믹 접촉을 형성할 수가 있다.
오프 상태로 할 경우에는, 게이트 전극(14)에 역바이어스 전압을 인가해 채널 영역(11)의 아래 쪽의 pn접합부로부터 공핍층을 채널 영역(11)에 내다 붙여, 채널 영역의 단면을 막는 상태로 한다. 대략적으로는, 게이트 전극으로부터 공핍층 ·중앙의 하단까지가 게이트 저항 Rg이며, 공핍층의 용량이 게이트 용량 Cg로 간주할 수 있다. 온 상태로 하려면, 역바이어스를 해소해서 공핍층을 제외하면 좋다. 온 상태에서는 소스 전극으로부터 채널 영역(11)을 거쳐 드레인 전극을 향해서 캐리어가 흐른다. 온, 오프를 반복할 때, 상기의 게이트 저항 Rg와 게이트용량 Cg가 직렬로 접속되고 있는것으로 간주할 수가 있고 상승(하강) 시간은 이 회로의 과도 현상에 있어서의 시정수인 RgCg에 비례한다. 이 때문에, 게이트 저항Rg를 감소시키는 것으로, 스위칭의 상승(하강) 시간을 단축시키는 것이 가능해진다.
도 6의 횡형JFET의 구성을 이용하는 것으로, 온 저항을 높이는 일 없이 내압을 향상시켜, 스위칭 응답 시간을 단축 하고, 안정된 성능의 JFET를 제공할 수가 있다. 이 JFET는, 제조 공정이 간소하고 용이하며, 수율저하등의 트러블을 일으키는 경우가 적기 때문에, 결국 염가로 제조할 수가 있다.
(실시의 형태4에 대응하는 실시예)
도 6에 나타낸 구조를 이용한 횡형JFET를 제조했다. 채널 영역(11)에서는, 채널 길이L는 10μm로 하고, 채널두께a는 30Onm(0.3μm), 지면에 수직인 채널폭w는 700μm로 했다. 종래의 횡형JFET의 제조방법을 설명한 도 36∼도 39에 대응하는 본 발명에 있어서의 공정을 설명하는 도면을 도 7∼도 9에 표시한다.
우선, p형 SiC 기판에 P+형 SiC막을 1μm두께 성막하고, 그 다음에 n형 SiC막을 성막한다. 게다가 그 위에 n+형 SiC를 성막한 후, RIE에 의해 에칭을 행하고, 소스, 드레인 영역이 포함되는 영역을 패터닝 한다(도 7). 그 다음에, 소스, 드레인 영역이 포함되는 부분의 중앙부에 RIE에 의해 에칭을 실시해 홈을 형성해서, 소스 영역(22)와 드레인 영역(23)이 사이를 뗀 구조로 한다(도 8). 또 이어서, p+SiC막(2)의 위에 게이트 전극을, 또 n+불순물 영역인 소스 영역(22) 및 드레인 영역(23)에 각각 소스 전극(12) 및 드레인 전극(13)을 마련한다(도 9). 이 후, p+SiC막(2)에 홈을 형성하는 에칭의 공정은 마련하지 않는다. 비교예의 횡형JFET에서는, 도 35에 표시한 대로, 소스 영역 및 드레인 영역과도, 특히 불순물농도를 높이지 않고, n형 SiC막 3농도 2×1O17cm-3대로 했다. 또, 도 35의 p형 SiC막에 있어서의 홈의 깊이를 0.7μm 로 하고, 저부에 잔존하는 p형 SiC의 두께를 0.3μm로 한 횡형JFET도 비교예로서 시작했다.
양쪽 모두의 횡형JFET에 대해, 스위칭의 상승(하강)시간을 측정했다. 비교 예의 상승시간을 1로 규격화한 측정 결과를 표 1에 표시한다.
횡형JFET구조 상승(하강비(홈있음을 1로 한다)
홈 없음(본 발명예) 0.33
홈 있음(비교예) 1
표 1에 표시한 바와 같이, p형 SiC막(2)를 홈이 없는 평활한 평면으로 해 그 위에 게이트전극(14)를 형성함으로써, 스위칭 상승(하강) 시간을 3분의 1로 단축할 수가 있었다. 이 결과, 고내압, 저온 저항이며, 또한 고속 스위칭이 가능한 횡형JFET를 얻는 것이 가능해졌다.
(실시의 형태5)
도 10은, 본 발명의 실시의 형태5에 있어서의 횡형JFET의 단면도이다. 게이트전극 이외의 부분의 불순물 농도는, 도 6에 표시한 횡형JFET와 같다. 도 10에 있어서는, 게이트 전극(14)를 p형 SiC 기판(1)의 앞뒤면에 걸쳐서 형성하고 있는 점에 특색이 있다. 도 10의 구성에 의하면, 도 6과 같은 게이트 전압의 거는 방법에 의해 온, 오프 상태를 실현할 수가 있다. 게다가 게이트 저항 Rg를 보다 낮게 할 수 있어 그 결과, 스위칭의 상승(하강)시간을 단축하는 것이 가능해진다. 또, 제조 방법도 간명하게, 수율 향상을 얻을 수 있다.
(실시의 형태6)
도 11은, 실시의 형태 6에 있어서의 횡형JFET의 단면도이다. 도 11에 있어서, SiC 기판(1)의 위에 P+형 SiC막(2)가 형성되고 있다. 상기의 P+형 SiC막(2)의 위에, 채널 영역 보다도 저농도의 n형 불순물을 포함한 저농도층(7)을, n형 SiC막(3)과 P+형 SiC막(2)가 접하는 개소가 없게, 양자간에 개재시킨다. 채널 영역(11)은 중앙부에 있어서, 상기 저농도층(7)의 위에 형성된다. 소스 전극(12) 및 드레인 전극(13)은, 채널 영역으로부터 봐, 각각 채널의 양측 위 쪽에 위치하는 n+SiC막(4)인 소스 영역 및 드레인 영역에 형성된다. 또, P+형 SiC막(2)의 끝부분은, 상층의 n형 Si막(3)에 의해 피복 되지 않고, 그 피복되어 있지 않은 비교적 넓은 하나의 평면상에, 중앙 위쪽에 형성되고 있는 소스 전극(12)로 드레인 전극 (13)을 사이에 두어, 2개의 게이트 전극(14)가 형성되고 있다. 즉, 소스, 드레인 영역과 게이트 전극과의 사이의 도전로는, 도중에 홈등에 의해 좁고 잘록하게 되어있는부분은 없고, 넓은 단면으로 통하고 있다. 각 영역의 불순물 농도는, 예를 들면 다음과 같이 하는 것이 바람직하다.
채널 영역 11: n형 불순물 2×1O17cm-3
소스, 드레인 영역(n+형 SiC막) 4:n형 불순물>1×lO19cm-3저농도층(7): n형 불순물구 2×1O17cm-3
P+형 SiC막(2): p형 불순물>l×1O19cm-3
또, 채널 영역은, 두께a, 길이L, 지면에 수직 방향의 폭w는 소자의 크기에 따라서 결정할 수가 있다. 또, 전극 12, 13, 14의 부분을 제외해, 표면은 SiO2로 이루어진 보호막(5)에 의해 덮여 있다. 소스 전극(12)와 소스 영역(22), 드레인 전극(13)과 드레인 영역(23) 및 게이트 전극(14)로 게이트 영역인 P+형 SiC막(2)란, 모두 불순물 농도가 1×1019cm-3초과라는 고농도의 영역과 금속막과의 접속이므로, 예를 들면 금속막으로서 Ni를 소재에 이용해 열처리를 행함으로써 오믹 접촉을 형성 할수있다.
도 11에 있어서, 온 상태에서는 게이트 전극은 순바이어스 전압을 인가하고있고, 채널 영역(11)에 공핍층은 형성되어 있지 않다. 이 때문에, 캐리어는 소스 영역, 채널 영역을 거쳐 드레인 영역에 이르는 경로를 흐른다. 이 경로에서는, 특히 온 저항을 높이는 것이 없이, 전력 소비가 생길 일은 없다. 게이트 전극(14)에 역바이어스 전압을 인가하면, 채널 영역 아래 쪽의 pn접합으로부터 공핍층이 채널 영역으로 연장해가고, 이윽고 채널부를 완전하게 막으면 오프 상태가 실현된다. 본 발명과 같이 p형 SiC막(2)에 홈을 형성하지 않는 경우, 게이트 저항이 작기 때문에, 이 온, 오프의 반복에 있어서, 상승(하강)시간이 단축한다.
도 11의 횡형JFET의 구성을 이용하는 것으로, 온 저항을 높이는 일 없이 내압을 향상시켜, 스위칭 응답 시간을 단축하고, 안정된 성능의 JFET를 제공할 수가 있다. 이 JFET는, 제조 공정이 간소하고 용이하며, 수율 저하등의 트러블을 일으키는 경우가 적기 때문에, 결국 염가로 제조할수있다.
(실시의 형태6에 대응하는 실시예1)
도 11에 나타낸 구조를 이용한 횡형JFET를 제조했다. 채널 영역(11) 및 저농도층(7)을 제외한 부분의 각 영역의 구성은 상기한 대로이다. 채널 영역(11)에서는, 채널 길이L는 10μm로 하고, 채널두께a는 30Onm(0.3μm), 지면에 수직인 채널폭w는 700μm로 했다. 저농도층(n-불순물층)의 불순물 농도는 1×1O15cm-3로 하고, 막두께는 O.1μm로 했다.
종래의 횡형JFET의 제조 방법을 설명한 도 36∼도 39에 대응하는 본 발명의 횡형JFET의 제조 방법을 도 12∼도 14에 표시한다. 우선, p형 SiC기판(1)에 P+형 SiC막(2)를 성막하고, 그 다음에 저농도의 n형 SiC막(7)을 성막하고, 그 위에 n형 SiC막(3)을 성막한다. 게다가 그 위에 n+형 SiC(4)를 성막 한 후, RIE에 의해 에칭을 행하고, 소스, 드레인 영역이 포함되는 영역을 패터닝 한다(도 12). 그 다음에, 소스, 드레인 영역이 포함되는 부분의 중앙부에 RIE에 의해 에칭을 실시해 홈을 형성해서, 소스 영역(22)와 드레인 영역(23)이 사이를 뗀 구조로 한다(도l3). 또 이어서, p+SiC막(2)의 위에 게이트 전극을, 또 n+ 불순물 영역인 소스 영역(22) 및 드레인 영역(23)에 각각 소스 전극(12) 및 드레인 전극(13)을 마련한다(도 14). 이 후, p+SiC막(2)에 홈을 형성하는 에칭의 공정은 마련하지 않는다. 또, 비교를 위해, 도 35에 표시한 구조의 횡형JFET도 제작했다. 비교예의 횡형JFET에서는, 소스 영역 및 드레인 영역과도, 특별히 불순물 농도를 높이지 않고, n형 SiC막(3)의 농도 2×1O17cm-3그대로 했다. 이것들 2개의 횡형JFET에 대해 내압과 온 저항을 측정한 결과를 표 2에 표시한다.
횡형JFET구조 내압(V) 온저항(mΩ-㎠)
저농도층 있음(본 발명예) 250 8.7
저농도층 없음(비교예) 250 10.0
표 2에 표시한 바와 같이, 내압은 250V로 높은 그대로, 온 저항을 10mΩ· cm2로부터 8.7mΩ·cm2에 저하시킬 수가 있었다.
(실시의 형태6에 대응한 실시예2)
상기 실시의 형태6의 횡형JFET의 구성을 이용해, p형 SiC막의 p형 불순물 농도만을 변화시켜서, 스위칭 소자의 응답 속도의 지표로해서, 전압 인가시의 상승(하강)시간을 측정했다. 또한, 전극에는 Ni막을 이용해, p형 불순물 영역과 전극과의 사이에, 오믹 접촉이 형성되도록하고 있다. 측정 결과를 표 3에 표시한다
P형 SiC막의 불순물 농도(/㎠) 상승(하강)시간(ns)
1×1018 2000
1×1019 200
1×1020 20
1×1021 2
표 3에 표시한 바와 같이, p형 불순물 농도와 상기 상승시간과는 역비례의 관계에 있어, p형 불순물 농도의 상승에 따라 상승(하강)시간은 단축되는 경향에 있다.
(실시의 형태7)
도 l5는, 본 발명의 실시의 형태7에 있어서의 횡형JFET의 단면도이다. 도 15에 있어서는, 게이트 전극을 p형 SiC 기판의 앞뒤면에 걸쳐서 형성해서 있는 점에 특색이 있다. 도 l5의 구성에 의하면, 게이트 저항 Rg를 낮게 할 수 있어 그 결과, 스위칭의 상승(하강)시간을 단축하는 것이 가능해진다. 또, 제조 방법도 간소 용이해져, 수율 향상을 가져온다.
(실시의 형태8)
도 16은, 본 발명의 실시의 형태8에 있어서의 횡형JFET의 단면도이다. 도 16 에 있어서, 6H-SiC 기판1의 위에 6H-P+형 SiC막(2)가 형성되고 있다. 6H타입의 기판 이외에 4H타입의 기판을 이용하는 일도 물론 가능하다. 이후, 「6H-」또는 「4H-」는 생략한다. 도 16에 있어서, 채널 영역(11)은 그 양측의 n형 SiC막(3)의 부분의 불순물 농도보다 고농도의 n형 불순물을 포함하고 있다. 소스 전극(12) 및 드레인 전극(13)은, 채널 영역(11)로부터 봐, 각각 채널의 양측 위 쪽에 위치 하는 n+SiC막(4)인 소스 영역 및 드레인 영역에 형성된다. 또, P+형 SiC막(2)의 끝부분은, 상층의 n형 SiC막(3)에 의해 피복되지 않고, 그 피복되어 있지 않은 비교적 넓은 하나의 평면상에, 중앙 위쪽에 형성되고 있는 소스 전극(12)와 드레인 전극(13)을 사이에 두도록, 2개의 게이트 전극(14)가 형성되고 있다. 즉, 소스, 드레인 영역과 게이트 전극과의 사이의 도전로는, 도중에 홈등에 의해 좁게 잘록하게 되는, 부분은 없이, 넓은 단면으로 통하고 있다. 각 영역의 불순물 농도는, 예를 들면 다음과 같다.
채널 영역11: n형 불순물>1×1O18cm-3
채널 영역의 양측의 n형 SiC막(3): n형 불순물2×lO17cm-3
소스, 드레인 영역(n+형 SiC막)(4): n형 불순물>l×1O19cm-3 P형 SiC막(2):p형 불순물>l×1O19cm-3
또, 채널 영역은, 두께a, 길이L, 지면에 수직 방향의 폭w는 소자의 크기에 따라서 결정할 수가 있다. 소스 전극(12)와 소스 영역(22), 드레인 전극(13)과 드레인 영역(23)은, 불순물 농도가 1×1019㎝-3초과하는 고농도의 영역과 금속막과의 접속이므로 예를 들면 금속막으로서 Ni를 소재로 이용하는 것으로 오믹 접촉을 형성할 수가 있다. 또, 게이트 전극(14)와 게이트 영역인 p형 SiC막(2)와의 접속도, 불순물 농도가 1×1O19cm-3초과라고 하는 고농도의 영역과 금속막과의 접속이므로, 예를 들면 금속막으로서 Ni를 소재로 이용해 열처리를 행하는것으로 오믹 접촉을 형성할 수가 있다.
이 횡형JFET의 온 상태에서는, 소스 전극(12)로부터 소스 영역(22), 채널 영역(11)을 거쳐, 드레인 영역(23)에 이르는 경로에 캐리어가 흐른다. 이 경로 에 있어서, 채널 영역은 단면적이 작아도 불순물 농도가 높으므로, 저항을 낮게 할 수 있어, 온 저항 저하를 가져와, 소비 전력을 낮게 할 수가 있다. 따라서, 대전류를 흘려도 전력 손실은 작고, 발열도 낮게 억제 된다. 한편, 오프 상태로 하려면 , 게이트 전극(14)에 역바이어스 전압을 인가 해서 pn접합의 n형 SiC막쪽에 공핍층을 형성한다. 이 공핍층은 채널 영역(11)의 양측에 있어서 잘 발달하고, 역바이어스의 전압을 높게 하는 것에 따라, 채널 영역의 경로 단면을 막도록, 채널안 을 향해서 성장한다. 채널 영역의 경로 단면이 공핍으로 막을때 오프 상태가 된다.
이 횡형JFET의 구성을 이용하는 것으로, 온 저항을 높이는 일 없이 내압을 향상시켜, 스위칭 응답 시간을 단축 하고, 안정된 성능의 JFET를 제공할 수가 있다. 따라서, 저손실, 대전력용의 고속 스위칭 소자로서 이용할 수가 있다. 이 횡형JFET는, 제조 공정이 간소하고 용이하며, 수율 저하등의 트러블을 일으키는 경우가 적기 때문에, 결국 염가로 제조할수있다.
(실시의 형태8에 대응하는 실시예)
도 16에 나타낸 구조를 이용한 횡형JFET를 제조했다. 종래의 횡형JFET 의 제조 방법을 설명한 도 36∼도 39에 대응하는 공정을 설명하는 도면을 다음의 도 17∼도 19에 표시한다. 우선, p형 SiC기판에 P+형 SiC막을 성막하고, 그 다음에 n형 SiC막을 성막한다. 이 n형 SiC막(3)의 불순물 농도는, 1.66×l017cm-3으로 했다. 게다가 그 위에 n+형 SiC를 성막한 후, RIE에 의해 에칭을 행하고, 소스, 드레인 영역이 포함되는 영역을 패터닝한다(도 17). 그 다음에, 소스, 드레인 영역이 포함되는 부분의 중앙부에 RIE에 의해 에칭을 실시해 홈을 마련해, 소스 영역 (22)와 드레인 영역(23)이 사이를뗀 구조로 한다. 이 홈의 저부 아래 쪽에 형성되고 있는 채널 영역(11)에 n형 불순물을 이온 주입에 의해 도프한다(도 l8). 채널 영역(11)의 n형 불순물 농도는, 1.36×1018cm-3으로 했다. 채널 길이L는 8μm, 채널 두께a는 214nm(0.214μm), 지면에 수직인 방향의 폭w는 0.72mm로 했다. 또 이어서, p+SiC막(2)의 위에 게이트 전극을, 또 n+ 불순물 영역인 소스 영역(22) 및 드레인 영역(23)에 각각 소스 전극(12) 및 드레인 전극(13)를 마련한다(도 19). 이 후, p+SiC막(2)에 홈을 마련하는 에칭의 공정은 마련하지 않는다. 비교예의 횡형JFET에서는, 도 35에 표시한 대로, 소스 영역 및 드레인 영역과도, 특별히 불순물 농도를 높이지 않고, n형 SiC막(3)의 농도 1.66×1O17cm-3그대로 했다. 채널의 형상은, 상기의 본 발명예의 횡형J FET와 같게 했다. 양쪽 모두의 횡형JFET에 대해서, 내압과 온 저항을 측정했다. 양자의 측정 결과를 표 4에 표시한다.
채널 내압(V) 온저항(1V인가)(mΩ-㎠)
고불순물 농도채널(본 발명예) 155 0.93
종래 채널(비교예) 155 2.20
표 4에 표시한 바와 같이, 내압은 155V로 높은 그래로, 온 저항을 2.20mΩ·cm2로부터 O.93mΩ·cm2에 저하시킬 수가 있었다.
(실시의 형태9)
도 20은, 본 발명의 실시의 형태 9에 있어서의 횡형JFET의 단면도이다. 게이트 전극 이외의 부분의 불순물 농도는, 도 16의 횡형JFET와 같다. 도 20에 있어서는, 게이트 전극(14)를 p형 SiC 기판(1)의 앞뒤면에 걸쳐서 형성L하고 있는 점에 특색이 있다. 도 20의 구성에 의하면, 도 16과 같은 게이트 전압의 거는 방법에 따라 온, 오프 상태를 실현할 수가 있다. 게다가 게이트 저항 Rg를 보다 낮게 할 수 있어 그 결과, 스위칭의 상승(하강)시간을 단축하는 것이 가능해진다. 또, 제조 방법도 간명하게 되어, 수율 향상을 얻을 수 있다.
(실시의 형태 10)
도 21은, 본 발명의 실시의 형태10에 있어서의 횡형JFET의 단면도이다. 도 21에 있어서, 채널 영역(21)의 두께 a는, pn-접합부의 확산 전위(2V∼3V정도)에 의해 n-층의 측방에 생기는 공핍층폭보다 작게 한다. 또한, 접합부에서는 「폭」이지만, 도 21에 있어서는, 이 「폭」은 두께이다. 구체적으로는, n-층의 불순물 농도를 1×1O16cm-3으로 할 때, 채널 영역의 두께a 는 500nm이하로 된다. 채널 영역의 불순물 농도 n는, n-층의 농도 n-보다 진하게 하는 것이 좋다. 도 21의 횡형JFET에 있어서 온 상태를 실현하기 위해서는, 게이트 전극에 소스 전위 보다도 높은 정전위를 인가 한다. 게이트 전위를 확산 전위 이상으로 크게 하면, pn-접합이 도통 상태로되기때문에 게이트 전위를 확산 전위를 넘어서 크게 하는 것은 의미가 없다. 즉, 오프 상태에서는, 게이트 전위는 제로 전위로 하고, 온 상태에서는 게이트 전위는 3V정도의 정전위로하면 된다.
다음에, 도 21에 표시한 횡형JFET에 대한 내압 설계를 설명한다. 200V의 내압 설계 로 하고, 도 21에 있어서의 n형 SiC막(3)의 두께H를 900nm로 한다. 이 때, 도 22에 표시한 H와 내압과의 관계에 의거하여, 내압은 210∼220V이며, 확실히 200V를 넘는다. H가 900nm때, 채널 영역의 두께a를 500nm로 할 수가 있고, 이 두께 a보다 큰 확산 전위에 의한 공핍층의 두께를 주는 n-층의 불순물 농도는, 상기한 것처럼, 1×1O16cm-3정도 이하이다. 또, 채널 영역(11)의 불순물 농도 n는, n-층보다 높은 불순물 농도인 3.8×1O17cm-3으로 할 수가 있다. 이와 같이 해서, 내압성을 확보한 다음, 노멀리-오프의 횡형JFET를 얻는 것이 가능해진다. 이 때문에, 노멀리-오프 상태를 실현할 수가 있어, 소비 전력을 저감하고, 또한 회전기등에 게이트 회로의 고장 대책등을 취하는 일 없이 이 횡형JFET를 이용해 제어를 실시하는 것이 가능해진다.
(실시의 형태 11)
도 23은, 본 발명의 실시의 형태 11에 있어서의 횡형JFET의 단면도이다. 도 23에 있어서, n형 SiC막은, 채널 영역(21)의 양쪽에 있어서, 하층의 n-층(3a)와 그 상층의 n1층(3b)의 2층으로 되어 있다. 내압성, 고속 온 오프 동작등이기 때문에, 및 노멀리-오프 상태의 실현을 위해, 상층의 농도 n1와 채널 영역(11)의 농도 n2는, n-보다도 고농도인 것이 바람직하고, 또, n2는 nl 보다도 고농도인 것이 바람직하다. 이 구성에 의해서도, 고속 온 오프 동작과 내압성을 높은 레벨로 확보해서, 실시의 형태 10과 같게 노멀리-오프의 횡형JFET를 얻을 수 있다.
200V의 내압을 얻기 위해서는, 상기 2층(n-층/n1층)의 두께H를 120Onm로해서, 불순물 농도를 각각 아래와 같이 한다. 상층의 n층의 농도 nl=1×1O17cm-3, 하층의 n층의 농도 n-=1×1O16cm-3, 채널 영역의 농도 n2=3.8×1O 17cm-3, 채널 영역 두께 a=5OOnm로 하는 것에 의해, 200V의 내압을 확보해서, 고속 온 오프 동작의 노멀리-오프의 횡형JFET를 얻을 수 있다.
(실시의 형태 12)
도 24는, 본 발명의 실시의 형태 12에 있어서의 횡형JFET를 표시한 단면도이다.
동 도면에 있어서, SiC기판(1)의 위에 p형 SiC막(2)가 성막되고, 그 위에 감소된 두께채널 영역(11)의 부분을 가지는 n형 SiC막(3)이 형성되고 있다. 채널 영역(11)의 양측의 해당 n형 SiC막(3)의 위에는, 소스, 드레인 영역이 되는 n+형 SiC막(22, 23)이 형성 되고, 또 각각의 영역 위에 소스, 드레인 전극(l2, 13)이 형성되고 있다. 또, p형 SiC막 위에서 평면적으로 봐서 소스, 드레인 영역을 끼워 서 2개의 게이트 전극(14)가 형성되고 있다. 본 실시의 형태에 있어서의 최대의 특징은, 채널 영역의 위에 알루미늄막(17)이 형성되고 있는 점에 있다. 이 알루미늄막의 단면 길이는, 채널 길이 L보다 작고, 평면적으로 봐서, 알루미늄막은 채널 영역안에 포함된다. 즉, 알루미늄막(17)은 채널 영역(11)의 양측의 벽에는 접하지 않았다.
다음에, 이 JFET의 동작에 대해 설명한다. 우선, 온 상태 에 있어서는, 채널 영역(11)을 기판면을 따라 캐리어가 흐른다. 이 때, 알루미늄막(17)이 채널영역의 위에 배치되고 있으면, 전류는, 채널영역(11)과 알루미늄막(17)로 구성되는 병렬회로를 흐른다. 알루미늄막의 전기 저항이 채널 영역의 전기 저항과 비교해, 예를 들면 1오더 낮은 경우에는, 알루미늄막(17)을 흐르는 전류는, 채널 영역을 흐르는 전류 보다도, 거의 1오더 높아진다. 이 결과, 반도체중을 흐르는 전류는, 거의 무시 해도 되고, 트랜지스터 특성은 채널 영역의 불순물 농도나 채널 영역의 두께 a에 거의 의존하지않게된다. 이 결과, 채널 영역의 전기 저항을 저하시키기 위해서, 고농도의 불순물을 도프 할 필요가 없어져, 높은 내압 성능을 유지한 채로, 불균일이 없는 그 외의 트랜지스터 특성을 확보할 수가 있다.
한편, 오프상태에 있어서는, 도 25에 표시한 게이트 전극(14)에 부의 전가 인가 된다. 이 때문에, p형 SiC막(2)와 n형 SiC막(3)과의 접합부에는, 공핍층이 형성되고, 부전위의 절대치가 커지는 만큼 불순물농도의 낮은 측에 불순물농도에 거의 역비례 해서 공핍층폭이 넓어져 간다. 공핍층폭의 첨단부가 채널 영역(11)의 두께 a를 넘으면, 채널 영역은 공핍층에 차단 되고, 캐리어의 통과를 방해할 수 있다. 상기한 것처럼, 알루미늄막(17)은 채널 영역(11)의 양측의 벽에는 접하지 않기 때문에, 상기 공핍층폭의 첨단부가 채널 영역 두께a를 넘은 시점에서 오프 상태가 실현된다.
(실시의 형태 12에 대응하는 실시예)
도 24의 실시의 형태12에 있어서 표시한 JFET를 시작해서, 1V인가시의 채널 저항을 측정했다. 본 JFET는, 100V내압 소자로 했다. 채널 영역을 포함한 n형 S iC막(3, 4)의 불순물 농도는 4.O×1O17cm-3로 하고, 채널 길이L는 l0000nm (10μm), 채널 영역 두께 a는 230nm와 설정했다.
분류 채널저항(1V인가)단위: mΩ㎠
본 발명예 1.6
종래예 7.8
표 5에 표시한 결과에 의하면, 종래 예의 채널 영역에 금속막을 가지지 않는 JFET(도 24의 JFET로부터 알루미늄막을 제외한 JFET)의 채널 저항은 7.8mΩcm2였다. 이것에 대해서, 알루미늄막을 갖춘 실시의 형태 l2의 JFET(본 발명예)의 채널 저항은 l.6mΩcm2으로 큰폭으로 저항값이 저하했다. 따라서, 본 발명예에 의해 채널 저항이 크게 저하하는 것을 알았다. 이 때문에, 채널 영역의 불순물 농도나 채널 영역의 두께의 변동의 영향을 받지 않고, 소자간의 불균일이 작은 JFET를 얻을 수 있었다.
(실시의 형태13)
도 24 및 도 25에 나타낸 상기 실시의 형태12에 있어서의 횡형JFET는, 게이트 전압 제로 상태에서는, 채널 영역(11)에 전류가 흐르는 노멀리-온 상태가 실현되고 있다. 노멀리-온의 JFET는, 회전 기기등의 제어에 이용되었을 경우, 게이트 회로에 고장이 생기면 회전이 제지되지 않을 우려가 있기 때문에, 게이트 회로의 고장에 대처한 기구를 갖출 필요가 있다. 이러한 기구를 갖추는 것은 귀찮아서, 노멀리-오프의 JFET가 바람직하다. 실시의 형태13에서는, 그 노멀리-오프의 JFET를 설명한다. 도 26에 표시한 바와 같이 본 실시의 형태에 있어서의 최대의 특징은, 다음의 점에 있다. pn2 접합부의 확산 전위에 의해 생기는 공핍층, 즉 게이트 전위 제로 상태로 생기는 공핍층의 폭이 채널 영역의 두께a보다도 커지도록 한다. 예를 들면, (a) 농도 n2를 1×1O16cm-3로 하고, (b) 채널 영역의 두께a를 5OOnm이하 정도로 함으로써, 확산 전위에 의한 공핍층폭이 채널 영역의 두께 a를 넘어, 노멀리-오프로 할 수가 있다. ·
상기의 구조의 채용에 의해, 내압 성능을 저하시키지 않고, 채널 농도등의 변동에 의해 특성을 불균일이 없는 JFET로서, 또한, 노멀리-오프의 JFET를 실현할 수가 있다. 이 결과, 대형 회전 기기등의 제어장치에 게이트 회로의 고장 대책 기구를 마련하는 일 없이 이용하는 것이 가능해진다.
(실시의 형태14)
도 27은, 본 발명의 실시의 형태14에 있어서의 횡형JFET를 표시한 단면도이다. P+형 SiC기판의 위에, 영역에 의해 농도 조정이 된 p형 에피텍셜 SiC막(2a, 2b, 2c)가 형성되고 있다. 채널 영역(11) 아래의 고농도 불순물 영역에는, p+SiC층(2a)가 형성 되고, 그 양측에는 고 전기 저항층의 p-SiC층(2b, 2c)가 배치된다. 이 위에는 n형 에피텍샬 SiC막이 성막 되고, 트렌치(19)에 의해 채널 영역(11)과, 소스·드레인 영역(22, 23) 연이어진 부분이 형성되고 있다. 그러한 부분의 위에는, 각각 오믹 접촉을 실현하도록 고농도의 n+의 소스·드레인 영역(22, 23)이 형성 되고, 그 위에 소스·드레인 전극(12, 13)이 형성되고 있다. 또, 고농도의 P+형 SiC 기판의 뒤편 표면에는, 게이트 전극(14)가 형성되어 백 게이트 구조가 형성되고 있다. 고농도에 불순물을 포함한 SiC 기판 위에 게이트 전극을 마련하는 것은, 오믹 접촉을 얻을 수 있기 때문이다. 다만, 반드시 백 게이트일 필요는 없고, 고농도에 불순물을 포함한 SiC 기판 위이면, 고저항 영역의 p-SiC층(2b, 2c)의 겨드랑이의 SiC 기판(1)의 위에 게이트 전극을 설치해도 좋다. 백 게이트로 했을 경우에는, 집적도를 높인 파워 디바이스를 형성할 수가 있다. 한 쪽, 고저항 영역 p-SiC층(2b, 2c)의 겨드랑이의 SiC 기판(1)의 위에 게이트 전극을 마련하는 경우에는, LSI칩과 같은 반도체 장치의 제조 플로우 에 있어서 한 쪽면에 각 부분을 형성하면서 완성시킬 수가 있는 이점을 가진다.
도 27에 있어서, p+SiC층(2a)의 길이를 채널 영역 보다도 짧게 한 점에 특징이 있으며, 불순물 농도는 높은 것의, 두께 방향의 단면적을 작고 함으로써, 이 고농도 불순물 영역의 전기 저항을 크게 하고 있다. 여기서, 도 27에 있어서, 지면에 수직인 방향을 횡형JFET의 폭방향으로 하고, 채널 길이방향을 길이로 하고, 적층면에 직교 할 방향을 두께 방향으로 하고 있다.
상기 고농도 불순물 영역 p+SiC층(2a)는, 채널 영역(11)아래에 마련할 필요없이, 소스 영역(22)에 가까운 부분에 위치해있어도 괜찮다. 그 양측의 고저항 영역 p-SiC층(2b, 2c)에서는, 불순물 농도가 낮고, 저항이 크기 때문에, 소스, 채널 영역을 누설해서 p-SiC층(2b, 2c)에 침입하는 전류는 적게 된다.
p+SiC층 2 a를 이온 주입법에 따라 형성하는 경우, 최소폭을 1μm정도로 할 수 있다. 이 때문에, 이 p+SiC층(2a)의 저항도 큰 값으로된다.
상기와 같이, p+SiC층(2a)를 작게 형성하고, 그 양측의 농도를 낮고 함으로써, 순방향 바이어스때의 채널 누설 전류를, 종래 보다도 억제할 수가 있다. 이 결과, 온 상태에 있어서의 증폭율의 저하를 방지하는 것이 가능하게 된다.
(실시의 형태15)
도 28은, 본 발명의 실시의 형태 15의 횡형JFET를 표시한 단면도이다. 도 27에 나타낸 횡형JFET와 상위한 구조는, 소스, 채널, 드레인 영역아래의 고저항 영역뿐이다. 이 고저항 영역은, p+SiC층(2a)의 양측으로, n-SiC층(2b, 2c)로서 설치되고 있다. 당연히, 이 양측의 층(2b, 2c)의 n형 불순물 농도는 낮게 되어 있다.
상기 구조의 경우, 온 상태 때, p+SiC층(2a)의 양측의 고저항 영역 n-SiC층 (2b, 2c)의 저항은, 실시의 형태(14)와 같이 크다. 따라서, 실시의 형태14와 같게, 소스, 채널 영역측으로부터 제1의 SiC막에 누출되는 전류는 억제되고, 이 때문에 증폭율의 저하를 방지할 수가 있다.
(실시의 형태l6)
도 29는, 본 발명의 실시의 헝태16의 횡형JFET를 표시한 단면도이다. 도 27에 나타낸 횡형JFET와 상위한 구조는, 소스, 채널, 드레인 영역의 아래의 고저항 영역뿐이다. 이 고저항 영역은, p+SiC층(2a)의 양측으로, 2단의 층, p-SiC층(21b, 21c) /n-SiC층(20b, 20c)로서 마련하고 있다. 이 양측의 고저항 영역의 p-n-접합면에는, 온 상태로 역바이어스 전압이 인가 된다. 이 때문에, 도 2 9에 있어서 화살표로 표시한 p-n-접합면에는 공핍층이 형성된다. 이 때문에, 소스, 채널 영역측에서 빠져 나오는 전류에 대한 저항은 매우 커지게되고, 상기 누설 전류는 큰폭으로 억제된다. 본 실시의 형태16과 같이, 온 상태 에 있어서, 제 1의 SiC막의 고농도 불순물 영역 이외의 주위의 영역에 공핍층이 형성되고 고저항영역의 전기 저항이 매우 높아지는 경우가 가장 바람직하다.
(실시의 형태l7)
도 30은, 본 발명의 실시의 형태17의 횡형JFET를 표시한 단면도이다. 도 30에 표시한 횡형JFET의 구조는, 도 27에 나타낸 실시의 형태14에 있어서의 횡형JFET와는, 기판에 n+SiC 기판(1)을 이용하고 있는 점만이 다르다. 즉, 고농도 불순물 영역 p+SiC층(2a)를 가능한 한 짧은 길이로 마련하는 것은, 실시의 형태14와 같다.
기판에 n+SiC 기판을 이용했으므로, 온 상태 에 있어서, 기판(1)과 p-SiC층(2b, 2c)와의 접합면에 역바이어스 전압이 인가되고, 이 때문에 공핍층이 p-SiC층(2b, 2c)로 성장한다. 따라서, 본 실시의 형태에서는, 고농도 불순물 영역 p+SiC층(2a)의 양측의 공핍층의 형성에 의해 저항이 매우 증대해서, 소스, 채널 영역쪽으로부터 제 1의 SiC막에 빠져 나오는 전류를 큰폭으로 억제할 수가 있다. 이 실시의 형태17에 있어서도, 온 상태로 고저항층에 공핍층이 형성되는 경우가 가장 바람직하다.
(실시의 형태18)
도 31은, 본 발명의 실시의 형태 18의 횡형JFET를 표시한 단면도이다. 도 31에 표시한 횡형JFET의 구조는, 도 28에 나타낸 실시의 형태15에 있어서의 횡형JFET와는, 기판에 n+SiC 기판(1)을 이용하고 있는 점만이 다르다. 즉, 고농도 불순물 영역 p+SiC층(2a)를 가능한 한 짧은 길이로 마련하는 것은, 실시의 형태15와 같다. 또, 제 1의 SiC막에 빠져 나오는 전류가 억제되는 원리도, 도 28의 횡형JFET와 같아서, 설명은 생략 한다.
(실시의 형태19)
도 32는, 본 발명의 실시의 형태 l9의 횡형JFET를 표시한 단면도이다. 도 32에 표시한 횡형JFET의 구조는, 도 29에 나타낸 실시의 형태16에 있어서의 횡형JFET와는, 기판에 n+SiC 기판(1)를 이용하고 있는 점만이 다르다. 즉, 고농도 불순물 영역 p+SiC층(2a)를 가능한 한 짧은 길이로 마련하는 것은, 실시의 형태16과 같다. 또, 소스, 채널 영역으로부터 제 1의 SiC막에 빠져 나오는 전류가 억제되는 원리도, 공핍층이 형성되는 원리등도 포함해 도 29의 횡형JFET와 같아서, 설명은 생략 한다.
(실시의 형태 20)
도 33은, 본 발명의 실시의 형태20의 횡형JFET를 표시한 단면도이다. 상기 실시의 형태14∼19는 모두 노멀리-온의 동작을 하는 것을 상정으로 하고 있었다. 즉, 게이트 전압을 소스 전위(통상, 접지 전위)에 대해, 제로이거나 조금 플러스 전위로서 온 상태로 하는 것을 상정해서 있었다. 따라서, 오프 상태로 하려면, 소정의 마이너스 전압을 게이트에 걸필요가 있다. 그렇지만, 노멀리-온의 JFET에 대해서는, 사고시의 대책에 불필요한 제어 회로를 마련할 필요가 있어, 노멀리-오프의 동작을 하는 횡형JFET가 바람직하다. 즉, 게이트 전압이 제로 때에는, 채널 영역에 p+SiC층(2a)로부터 공핍층이 성장해 채널 영역을 차단하고, 게이트 전압을 소정의 플러스 전압으로 했을 때 온 상태가 실현되는 것이 바람직하다.
도 33에 있어서는, 고농도 불순물 영역 p+SiC층(2)의 농도를 높여, 채널 영역(11)의 n형 불순물 농도를 낮게 함으로써, 게이트 전압 제로, 즉 확산 전위로 공핍층(18)이 채널 영역(l1)를 차단하고 있다. 이 때문에, 게이트 전압 제로에서 오프 상태가 되고, 게이트 회로의 고장 대책용의 제어 회로를 마련할 필요가 없어진다. 도 33의 횡형JFET의 구조는, 상기 이외의 부분의 도 27의 횡형JFET의 구조와 같아서, 소스, 채널 영역측으로부터 제 1의 SiC막의 누설 하는 전류를 억제하는 기구는, 실시의 형태14에 있어서의 설명과 같다.
이상에 있어서, 본 발명의 실시의 형태 및 실시예에 대해 설명을 실시했지만, 상기에 개시된 본 발명의 실시의 형태 및 실시예는, 어디까지나 예시이며, 본 발명의 범위는 이들 발명의 실시의 형태 및 실시예로 한정되지 않는다. 본 발명의 범위는, 특허 청구의 범위의 기재에 의해 나타나고, 또한 특허 청구의 범위의 기재와 균등한 의미 및 범위내에서의 모든 변경을 포함한다.
본 발명에 의해, 높은 수율을 가져오는 n형 SiC기판을 이용해 이동도가 높은 전자를 이용한 채널 영역을 갖추는 SiC제의 JFET를 얻을 수 있다. 또, 전력 손실이 적고, 고내압성 및 고속성이 뛰어난 고전력용의 반도체 스위칭 소자에 적합한 균일 품질의 횡형JFET를 제공할 수가 있다. 게다가 소스, 채널 영역쪽으로부터 제1의 SiC막에 누설 하는 전류를 억제 하고, 증폭율의 감소를 방지할 수가 있는 횡형JFET를 얻을 수 있다.

Claims (45)

  1. n형 SiC기판(In)과,
    상기 n형 SiC기판의 표면에 성막된 p형 SiC막(2)과,
    상기 p형 SiC막의 위에 형성된, 채널영역(11)을 포함하는 n형 SiC막(3)과,
    상기 n형 SiC막 위에서, 상기 채널영역의 양쪽으로 각각 나뉘어 형성된 소스, 드레인영역(22,23)과,
    상기 n형 SiC기판에 접하여 형성된 게이트전극(14)을 구비하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  2. 제 1항에 있어서,
    평면적으로 봐서, 상기 p형 SiC막(2)의 영역 내에 상기 n형 SiC막(3)의 영역이 포함되는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트전극(14)이, 상기 n형 SiC기판(In)의 표면 위에서, 상기 p형 SiC막(2)의 끝부분 근처에 배치되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  4. 제 1항에 있어서,
    상기 게이트전극(14)이, 상기 n형 SiC기판(In)의 이면에 형성되고, 백 게이트 구조의 배치로 되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 p형 SiC막(2)과, 해당 p형 SiC막의 위에 형성된 상기 n형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 n형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 p형 SiC막(2)과 n형 SiC막(3)과의 사이에 접하여 끼워지고, 상기 채널영역(11)의 n형 불순물농도보다도 낮은 농도의 n형 불순물을 함유하는 저농도 n형 SiC막(7)을 부가해서 구비하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 채널영역(11)이, 그 양쪽의 n형 SiC막의 부분의 불순물농도보다도 고농도인 n형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 채널영역(11)의 표면에 접하여 배치된 도전막(17)을 가지는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  9. 제 8항에 있어서,
    상기 도전막(17)의 채널길이방향을 따르는 길이가, 채널길이(L)보다도 짧은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  10. 제 8항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 p형 SiC막(2)과, 해당 p형 SiC막의 위에 형성된 상기 n형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 n형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  11. 제 8항에 있어서,
    상기 도전막(l7)이, 금속막 및 고농도의 불순물을 함유하는 반도체막 중의 어느 하나인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  12. 제 1항에 있어서,
    상기 SiC기판(1)은 6H-SiC기판이며, 상기 p형 SiC막(2) 및 상기 n형 SiC막(3)은, 모두 6H-SiC인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  13. 제 1항에 있어서,
    상기 p형 SiC막(2) 및 상기 n형 SiC막(3)은, 모두 4H-SiC이며, 4H-SiC로 이루어지는 상기 p형 SiC막(2)은 6H-SiC기판의 위에 4H-SiC의 버퍼층을 개재하여 형성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  14. 제 1항에 있어서,
    상기 SiC기판(1)은 4H-SiC기판이며, 상기 p형 SiC막(2) 및 상기 n형 SiC막(3)은, 모두 4H-SiC인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  15. 제 1항에 있어서,
    상기 p형 SiC막(2) 및 상기 n형 SiC막(3)은, 모두 6H-SiC이며, 6H-SiC로 이루어지는 상기 p형 SiC막은 4H-SiC기판의 위에 6H-SiC의 버퍼층을 개재하여 형성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  16. SiC기판(1)과,
    상기 SiC기판의 위에 형성된 제2 도전형 SiC막(2)과,
    상기 제2 도전형 SiC막의 위에 형성된 제1 도전형 SiC막(3)과,
    상기 제1 도전형 SiC막에 있어서 그 막두께가 상기 제1도전형 SiC막의 다른부분의 막두께보다 얇게 되어서 형성되어 있는 채널영역(11)과,
    상기 제1 도전형 SiC막의 위에 형성된 제1 도전형 SiC로 이루어지는 막으로서, 채널영역의 양쪽으로 각각 나뉘어 형성되어 있는 소스영역 및 드레인영역(22, 23)과,
    게이트전극(14)을 구비하고,
    상기 게이트전극(14)은, 상기 SiC기판의 평탄한 영역(1) 또는 상기 제2 도전형 SiC(2)막의 평탄한 영역인 평탄한 표면에 형성된 2개의 게이트전극으로 이루어지고,
    상기 제2도전형 SiC막(2)은 홈이 없는 표면을 가지고, 상기 2개의 전극(14)은 소스영역(22) 및 드레인영역(23)을 사이에 두도록 배치되어 있고, 상기 제2도전형은 p형이고, 상기 제1도전형은 n형인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  17. 삭제
  18. 삭제
  19. 제 16항에 있어서,
    상기 제 2도전형 SiC막(2)과 제1 도전형 SiC막(3)과의 사이에 접하여 끼워지고, 상기 채널영역(11)의 제1 도전형 불순물농도보다도 낮은 농도의 제1 도전형 불순물을 함유하는 저농도 제1 도전형 SiC막(7)을 부가해서 구비하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  20. 제 16항에 있어서,
    상기 채널영역(11)이, 그 양쪽의 제1 도전형 SiC막의 부분의 불순물농도보다도 고농도인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  21. 제 19항에 있어서,
    상기 채널영역(11)이, 그 양쪽의 제1 도전형 SiC막의 부분의 불순물농도보다도 고농도인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  22. 제 16항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 제2 도전형 SiC막(2)과, 해당 제2 도전형 SiC막의 위에 형성된 상기 제1 도전형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 제1 도전형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  23. 제 20항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 제2 도전형 SiC막(2)과, 해당 제2 도전형 SiC막의 위에 형성된 상기 제1 도전형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 제1 도전형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  24. 제 16항에 있어서,
    상기 채널영역(11)의 표면에 접하여 배치된 도전막(17)을 가지는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  25. 제 24항에 있어서,
    상기 도전막(17)의 채널길이방향을 따르는 길이가, 채널길이(L)보다도 짧은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  26. 제 24항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 제2 도전형 SiC막(2)과, 해당 제2 도전형 SiC막의 위에 형성된 상기 제1 도전형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 제1 도전형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  27. 제 24항에 있어서,
    상기 도전막(l7)이, 금속막 및 고농도의 불순물을 함유하는 반도체막 중의 어느 하나인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  28. 제 16항에 있어서,
    상기 소스영역 및 드레인영역(22, 23)이, 상기 채널영역(11)의 양쪽의 제1 도전형 SiC막(3)의 부분의 불순물농도보다도 고농도인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  29. 제 16항에 있어서,
    상기 제2 도전형 SiC막(2)의 불순물농도가 1O19cm-3을 초과하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  30. 제 16항에 있어서,
    상기 소스영역(22)의 위에 형성되는 소스전극(12), 상기 드레인영역(23)의 위에 형성되는 드레인전극(13) 및 상기 제2 도전형 SiC막(2) 또는 상기 SiC기판(1)의 위에 형성되는 게이트전극(14)은, 각각의 전극이 접촉하는 불순물을 함유하는 SiC에 대해서, 옴접촉(ohmic contact)으로 이루어지는 금속에 의해서 구성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  31. 제 16항에 있어서,
    소스전극(12), 드레인전극(13) 및 게이트전극(14)을 제외하는 표면이, 절연막(5)으로 덮여 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  32. 제 16항에 있어서,
    상기 SiC기판(1)은 6H-SiC기판이며, 상기 제2 도전형 SiC막(2) 및 상기 제1 도전형 SiC막(3)은, 모두 6H-SiC인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  33. 제 16항에 있어서,
    상기 제2 도전형 SiC막(2) 및 상기 제1 도전형 SiC막(3)은, 모두 4H-SiC이며, 4H-SiC로 이루어지는 상기 제2 도전형 SiC막(2)은 6H-SiC기판의 위에 4H-SiC의 버퍼층을 개재하여 형성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  34. 제 16항에 있어서,
    상기 SiC기판(1)은 4H-SiC기판이며, 상기 제2 도전형 SiC막(2) 및 상기 제1 도전형 SiC막(3)은, 모두 4H-SiC인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  35. 제 16항에 있어서,
    상기 제2 도전형 SiC막(2) 및 상기 제1 도전형 SiC막(3)은, 모두 6H-SiC이며, 6H-SiC로 이루어지는 상기 제2 도전형 SiC막은 4H-SiC기판의 위에 6H-SiC의 버퍼층을 개재하여 형성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  36. 게이트전극(14)을 가지는 SiC기판(1)과,
    상기 SiC기판의 위에 형성된 제 1의 SiC막(2)과,
    상기 제 1의 SiC막의 위에 형성되고, 채널영역(11) 및 해당 채널영역을 양쪽으로부터 사이에 두는 소스, 드레인영역을 포함하며, 상기 채널영역(11)에 해당하는 부분의 두께는 상기 채널영역(11)이외의 부분의 두께보다 얇게 되어 있는 제1 도전형의 제 2의 SiC막(3)을 구비하고,
    상기 제 1의 SiC막(2)은, 상기 채널영역(11) 아래의 부분에 형성된, 그 채널영역과 동일한 폭이고, 그 채널영역보다 짧은 길이를 가지는 영역으로서, 제2 도전형 불순물을 상기 채널영역의 제1 도전형 불순물농도의 값보다도 높게 함유하는 고농도 불순물영역(2a)과, 해당 고농도 불순물영역 이외의 높은 전기저항을 가지는 고저항영역(2b, 2c, 20b, 20c, 21b, 21c)으로 이루어져 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  37. 제 36항에 있어서,
    상기 고저항영역(2b, 2c, 20b, 20c, 21b, 21c)이, 상기 제 2의 SiC막(3)의 제1 도전형 불순물농도의 값보다 낮은 농도치인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  38. 제 36항에 있어서,
    상기 고저항영역(2b, 2c, 20b, 20c, 21b, 2lc)이, 상기 제 2의 SiC막(3)의 제1 도전형 불순물농도의 값보다 낮은 농도치인 제2 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  39. 제 36항에 있어서,
    상기 고저항영역(20b, 20c, 21b, 21c)이, 제1 층과 제2 층과의 2층구조로 이루어지고, 제1 층은 상기 제 2의 SiC막의 제1 도전형 불순물농도의 값보다 낮은 농도치인 제1 도전형 불순물을 함유하고, 상기 제2 층은 상기 제 2의 SiC막의 제1 도전형 불순물농도의 값보다 낮은 농도치인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  40. 제 36항에 있어서,
    상기 고농도불순물영역과 상기 채널영역과는, 해당 양자의 접합부분에서, 확산전위에 의한 공핍층이 상기 채널영역을 차단하도록 형성되어 있는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  41. 제 36항에 있어서,
    상기 채널영역(11)이, 그 양쪽의 제1 도전형 SiC막의 부분의 불순물농도보다도 고농도인 제1 도전형 불순물을 함유하는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  42. 제 36항에 있어서,
    상기 채널영역(11)의 표면에 접하여 배치된 도전막(17)을 가지는 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  43. 제 42항에 있어서,
    상기 도전막(17)의 채널길이방향을 따르는 길이가, 채널길이(L)보다도 짧은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  44. 제 42항에 있어서,
    상기 채널영역(11)의 두께(a)가, 상기 제2 도전형 SiC막(2)과, 해당 제2 도전형 SiC막의 위에 형성된 상기 제1 도전형 SiC막(3)과의 접합부분에 있어서의 확산전위에 의한 해당 제1 도전형 SiC막 내에서의 공핍층 폭보다 작은 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
  45. 제 42항에 있어서,
    상기 도전막(17)이, 금속막 및 고농도인 불순물을 함유하는 반도체막 중의 어느 하나인 것을 특징으로 하는 횡형 접합형 전계효과 트랜지스터.
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