JP4797232B2 - 横型接合型電界効果トランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、横型接合型電界効果トランジスタ(横型JFET)に関し、より具体的には、ゲートに流れ込む電流を抑制して増幅率の低下を防止した横型JFETに関するものである。
【0002】
【従来の技術】
図8は、従来の横型JFETを示す断面図である(米国特許No.5,264,713号:John W Palmourら)。同図を参照して、第2導電型のSiC基板110の上に第2導電型のエピタキシャルSiC膜112が形成されている。その第2導電型エピタキシャルSiC膜112の上に、チャネル領域が設けられる第1導電型のエピタキシャルSiC膜114が成膜され、さらにその上にそれより高濃度の第1導電型不純物を含むSiC膜116,118が形成されている。この第1導電型SiC膜114と、より高濃度の第1導電型SiC膜には、トレンチ124が設けられている。このトレンチ124によって、高濃度の第1導電型SiC膜は、ソース電極下部116とドレイン電極下部118とに分離されている。また、トレンチ124によって、チャネル領域の厚さが薄くされチャネル領域が形成され、チャネル領域の両側にソース・ドレイン領域114が形成されている。このチャネル領域の表面は、保護膜126によって覆われている。オーミック接触を実現するソース電極下部116およびドレイン電極下部118の上にはそれぞれソース電極120およびドレイン電極122が形成される。また、上記の横型JFETでは、SiC基板110のバック側にオーミック接触のゲート電極130が形成されている。
【0003】
SiC半導体の場合、電子の移動度が正孔の移動度に比べて非常に大きいので、通常、チャネル領域はn型不純物領域とされる。したがって、図8の積層構造は、具体的には、p型SiC基板110/p型エピタキシャルSiC膜112/n型エピタキシャルSiC膜114/高濃度n型SiC膜116,118という構成が用いられる場合が多い。この構成において、オン状態のとき、n型不純物領域であるソース領域114とp型不純物層112との接合面には、順バイアス電圧が印加される。また、オフ状態のときには、上記接合面には逆バイアス電圧が印加され、空乏層がチャネル領域に成長してチャネル領域を遮断する。
【0004】
【発明が解決しようとする課題】
上記の構成において、オン状態のとき、n型不純物領域であるソース領域114とp型不純物層112との接合面には、順バイアス電圧が印加され、チャネル領域を逸脱してゲート電極130には電流が流れ込む。このチャネル領域を漏洩してゲート電極130に流れ込む電流は、温度上昇とともに増大する。チャネル領域を漏洩してゲート電極に流れ込む電流は増幅率に影響を及ぼし、この電流が増大すると増幅率の低下を招くことになるので、問題である。
【0005】
また、図8に示す横型JFETでは、p型エピタキシャルSiC膜の全面に上記pn接合面が形成されている。このため、トレンチ124の底部に接する部分のチャネル領域の面積に比べて、上記pn接合面の面積が大きすぎる問題がある。すなわち、pn接合面のうち、オンオフ動作を行うチャネル領域の面積の比率が小さいのに比べて、オンオフ動作に寄与することなく、上記のチャネル領域から漏洩する電流の経路となる部分の比率が大きいという問題がある。
【0006】
そこで、本発明は、オン状態のときチャネル領域を漏洩する電流を抑制して増幅率の低下を生じない横型JFETを提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明の横型JFETは、ゲート電極を有する、第1導電型およびそれとは逆の導電型である第2導電型のうちのいずれか一方の導電型のSiC基板と、SiC基板の上に形成された第1のSiC膜と、第1のSiC膜の上に形成され、厚みを薄くされたチャネル領域および当該チャネル領域を両側から挟むソース、ドレイン領域を含む第1導電型の第2のSiC膜とを備える。この横型JFETでは、第1のSiC膜は、チャネル領域の下の部分に設けられた、そのチャネル領域とほぼ同じ幅で、そのチャネル領域より短い長さを有する領域であって、第2導電型不純物をチャネル領域の第1導電型不純物濃度の値よりも高く含む高濃度不純物領域と、当該高濃度不純物領域以外の高い電気抵抗を有する高抵抗領域とからなっている(請求項1)。
【0008】
上記の高濃度不純物領域は、チャネル領域との間で接合部を形成し、キャリアに対して高い電位障壁を形成するが、キャリアはトンネル効果等により当該高濃度不純物領域に侵入する。高濃度不純物領域に侵入したキャリアは、その高濃度不純物と再結合して消滅し、無効漏洩電流となり、増幅率を低下させてしまう。このような無効漏洩電流は、順バイアス電圧を高くするにつれ、また高温ほど増加する傾向を有する。そこで、この高濃度不純物領域の長さをチャネル領域より短くし、その厚さ方向の断面積を小さくすることにより、この高濃度不純物領域の厚み方向の電気抵抗を大きくする。また、高濃度不純物領域以外の第1のSiC膜の部分は、厚み方向の断面積は大きいが、高抵抗領域となるようにする。この高抵抗領域を設けることにより、これを設けずに全体を上記高濃度不純物領域にした場合に比較して、ソース、キャリア領域側から第1のSiC膜に漏れ出る電流を少なくすることができる。すなわち、ソース領域、チャネル領域に接する第1のSiC膜の電気抵抗を全体として高くすることにより、オン状態においてソース領域やチャネル領域から第1のSiC膜に漏れ出る電流は抑制される。このため、大部分の電流がチャネル領域を通って、ソース領域からドレイン領域に流れ込む。一方、オフ状態は、上記高濃度不純物領域とチャネル領域との接合面に逆バイアス電圧を印加することにより、チャネル領域に延びチャネル領域を遮断する空乏層によって実現される。ここで、チャネル領域長手方向を長さとし、積層面に直交する方向を厚み方向とし、これら両者に垂直な方向を横型JFETの幅方向としている。
【0009】
また、上記ゲート電極はSiC基板の裏面に設けてもよいし、上記第1のSiC膜の両脇のSiC基板の上に設けてもよい。SiC基板は、ゲート電極とのオーミック接触を可能とするために、第1または第2導電型によらず不純物は高濃度に含むことが望ましい。
【0010】
逆バイアス電圧印加時の空乏層のチャネル領域への成長は、高濃度不純物領域の第2導電型不純物濃度とチャネル領域の第1導電型不純物濃度との比が大きいほど、容易になる。このため、チャネル領域と反対の導電型の不純物をチャネル領域の不純物濃度の値よりも高濃度で含む高濃度不純物領域を設けているが、厚み方向に対する断面積を小さくして電気抵抗を高くする必要からその長さをチャネル領域より短くする。この高濃度不純物領域の長さは、短いほど厚み方向に対する断面積が小さくなり、例えば1μm程度以下とすることにより、ゲート電極に流れ込む電流を実用上問題ない程度にまで抑制することができる。しかし、あまり短くすると空乏層がチャネル領域を遮断しにくくなり、またチャネル領域を遮断してもトンネル効果でキャリアが空乏層を通過してしまうので、空乏層の形成によってオフ状態が実現できる長さ以上とする。
【0011】
この結果、ソース、チャネル領域側から第1のSiC膜に漏れ出る電流を抑制して、増幅率の低下を防止することが可能となる。
【0012】
上記本発明の横型JFETでは、高抵抗領域が、第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第1導電型不純物を含む(請求項2)。
【0013】
上記構成には、つぎの4つの構成が該当する。(a)チャネル領域と高抵抗領域とがn型で、基板(ゲート)がp型の場合、(b)チャネル領域と高抵抗領域とがn型で、基板(ゲート)がn型の場合、(c)チャネル領域と高抵抗領域とがp型で、基板(ゲート)がn型の場合、(d)チャネル領域と高抵抗領域とがp型で、基板(ゲート)がp型の場合。これらのうちで、(b)および(d)の場合、すなわち高抵抗領域と基板とが同じ導電型の場合には、これら高抵抗領域と基板との接合部に空乏層が生じることはなく、低い不純物濃度に起因する高抵抗によって、上記の漏れ電流を抑制する。
一方、(a)および(c)の場合、すなわち高抵抗領域と基板とが互いに異なる導電型の場合には、次のようになる。(a)の場合には、オン時にゲートにプラス電位を印加する。また、(c)の場合、オン時にゲートにマイナス電位を印加する。したがって、(a)および(c)の場合ともに、基板と第1のSiC膜中の高抵抗層とは順バイアスとなり、空乏層は広がらない。したがって、(a)および(c)の場合にも、低い不純物に原因する高抵抗層のために、上記の漏れ電流を抑制することができる。
【0014】
上記のいずれの場合にも、オン状態では大部分の電流がチャネル領域を経由してソース領域からドレイン領域に流れる。このためソース、チャネル領域側から第1のSiC膜に漏れ出る無効電流を抑制して、増幅率の低下を防止することができる。
【0015】
上記本発明の横型JFETでは、高抵抗領域が、第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第2導電型不純物を含む(請求項3)。
【0016】
上記構成には、次の4つの場合が該当する。(e)チャネルがn型、高抵抗領域がp型、基板(ゲート)がp型の場合、(f)チャネルがn型、高抵抗領域がp型、基板(ゲート)がn型の場合、(g)チャネルがp型、高抵抗領域がn型、基板(ゲート)がn型の場合、(h)チャネルがp型、高抵抗領域がn型、基板(ゲート)がp型の場合。これらのうち、(e)および(g)の場合、すなわち、高抵抗領域と基板とが同じ導電型の場合には、高抵抗領域と基板との接合部に空乏層が生じることはなく、低濃度不純物に起因する高抵抗によって、上記の漏れ電流を抑制することができる。
【0017】
一方、(f)および(h)の場合(高抵抗領域と基板とが互いに異なる導電型の場合)には、オン状態で、基板と高抵抗領域との接合部に空乏層が形成される。すなわち、(f)の場合、基板はn型であり、高抵抗領域とはnp-接合部を形成し、(h)の場合には、基板はp型であり、高抵抗領域とはpn-接合部を形成する。(f)の場合(第1導電型をn型とした場合)、オン状態では、ゲート電極にゼロまたはややプラスの電位を印加する。また、(h)の場合(第1導電型をp型とした場合)オン状態では、ゲート電極にゼロまたはややマイナスの電位を印加する。このとき、上記のnp-接合部およびpn-接合部のいずれの接合部にも逆バイアス電圧が印加されることになり、空乏層が生じる。低濃度不純物に起因する高抵抗に加えて、この空乏層によって、チャネル領域から第1のSiC膜に向かう経路の電気抵抗は非常に高くなる。
【0018】
この結果、ソース、チャネル領域側から第1のSiC膜に漏れ出る無効電流は抑制され、増幅率の低下が防止される。
【0019】
上記本発明の横型JFETでは、高抵抗領域が、第1層と第2層との2層構造からなり、第1層は第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第1導電型不純物を含み、第2層は前記第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第2導電型不純物を含む(請求項4)。
【0020】
この2層構造は、(A)p-(上層)/n-(下層)の2層構造か、または(B)n-(上層)/p-(下層)の2層構造となる。
【0021】
(A)の2層構造の場合、オン状態において、上層と下層との間に逆バイアス電圧が印加され空乏層が形成される。この空乏層の形成は、チャネル領域の導電型およびSiC基板の導電型によらない。
【0022】
(B)の2層構造の場合、SiC基板の導電型がn型のとき、オン状態において、p-(下層)とn型SiC基板との接合面に逆バイアス電圧が印加され、空乏層が生成する。
【0023】
上記の場合には、空乏層の形成により電気抵抗は非常に高くなる。この空乏層の形成はチャネル領域の導電型によらない。また、上記(B)の場合であって、SiC基板の導電型がp型の場合には、空乏層は形成されないが、上記2層構造の上層下層ともに不純物濃度は低いので、電気抵抗は高い値となる。
【0024】
上記のいずれの場合にも、高い電気抵抗が確保されるので、ソース、チャネル領域側から第1のSiC膜に漏れ出る無効電流を抑制し、増幅率の低下を防止することができる。
【0025】
上記本発明の横型JFETでは、高抵抗領域における不純物濃度における低い濃度値が、1×1017cm-3以下である(請求項5)。
【0026】
上記高抵抗領域の第1導電型または第2導電型の不純物の低い濃度値を1×1017cm-3以下とすることにより、空乏層の形成により電気抵抗を非常に高く、または空乏層を形成することなく電気抵抗を高くすることができる。
【0027】
上記本発明の横型JFETでは、高濃度不純物領域とチャネル領域との接合部には、拡散電位により空乏層がチャネル領域を遮断するように形成されている(請求項6)。
【0028】
上記の構成により、ノーマリーオフの動作を行うことができる。すなわち、ゲート電位をソース電位(通常、接地電位)に対してゼロとしたとき、拡散電位により、チャネル領域は高濃度不純物領域との接合面から延びる空乏層によって遮断される。このため、ゲート電位ゼロの状態で、オフ状態となる。オン状態とするには、所定のプラス電位を印加すればよい。拡散電位で、空乏層が上記のように成長しない場合には、ノーマリーオンの動作を行うことになる。すなわち、ゲート電位ゼロでは、チャネル領域はキャリアが制約されず移動し、オフ状態とするためには、マイナス電位をゲート電極に印加して、高い逆バイアス電位を印加する。ノーマリーオンの動作をするJFETは、回転機に搭載された場合、周辺回路故障時にも電力が回転機に供給されるので、危険防止のためその対策制御回路を設ける必要がある。上記のように、ノーマリーオフ動作とすることにより、上記制御回路が不要になる。なお、ノーマリーオフ動作をするかノーマリーオン動作をするかは、チャネル領域および高濃度不純物領域の不純物濃度の比、高濃度不純物領域の長さ、チャネル領域の厚さ等によって、設定することができる。上記したように、高濃度不純物領域の第2導電型不純物濃度とチャネル領域の第1導電型不純物濃度との比が大きいほど、ノーマリーオフ動作を得やすくなる。本説明において、とくにノーマリーオフとことわらない場合には、ノーマリーオンを想定している。
【0029】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【0030】
(実施の形態1)
図1は、本発明の実施の形態1における横型JFETを示す断面図である。p+型SiC基板の上に、領域によって濃度調整がされたp型エピタキシャルSiC膜2,3,4が形成されている。チャネル領域5の下の高濃度不純物領域には、p+SiC層2が形成され、その両側には高電気抵抗層のp-SiC層3,4が配置される。この上にはn型エピタキシャルSiC膜が成膜され、トレンチ19によってチャネル領域5と、その両側のソース・ドレイン領域6,7が形成されている。ソース・ドレイン領域の上には、それぞれオーミック接触を実現するように高濃度のn+のソース・ドレイン電極下部8,9が形成され、その上にソース・ドレイン電極10,11が設けられている。また、高濃度のp+型SiC基板の裏側表面には、ゲート電極12が設けられ、バックゲート構造が形成されている。高濃度に不純物を含むSiC基板上にゲート電極を設けるのは、オーミック接触を得ることができるからである。ただし、必ずしもバックゲートである必要はなく、高濃度に不純物を含むSiC基板の上であれば、高抵抗領域のp-SiC層3,4の脇のSiC基板1の上にゲート電極を設けてもよい。バックゲートとした場合には、集積度を高めたパワーデバイスを形成することができる。一方、高抵抗領域p-SiC層3,4の脇のSiC基板1の上にゲート電極を設ける場合には、LSIチップのような半導体装置の製造フローにおいて一方の面に各部分を形成しながら完成させることができる利点を有する。
【0031】
図1において、p+SiC層2の長さをチャネル領域よりも短くした点に特徴があり、不純物濃度は高いものの、厚さ方向の断面積を小さくすることにより、この高濃度不純物領域の電気抵抗を大きくしている。ここで、図1において、紙面に垂直な方向を横型JFETの幅方向とし、チャネル長手方向を長さとし、積層面に直交する方向を厚み方向としている。
【0032】
上記高濃度不純物領域p+SiC層2は、チャネル領域5の下に設ける必要はなく、ソース領域6に近い部分に位置していてもよい。その両側の高抵抗領域p-SiC層3,4では、不純物濃度が低く、抵抗が大きいので、ソース、チャネル領域を漏れてp-SiC層3,4に侵入する電流は少なくなる。
【0033】
p+SiC層2をイオン注入法によって形成する場合、最小幅を1μm程度にすることができる。このため、このp+SiC層2の抵抗も大きな値となる。
【0034】
上記のように、p+SiC層2を小さく設け、その両側の濃度を低くすることにより、順方向バイアスの際のチャネル漏れ電流を、従来よりも抑制することができる。この結果、オン状態における増幅率の低下を防止することが可能になる。
【0035】
(実施の形態2)
図2は、本発明の実施の形態2の横型JFETを示す断面図である。図1に示した横型JFETと相違する構造は、ソース、チャネル、ドレイン領域の下の高抵抗領域のみである。この高抵抗領域は、p+SiC層2の両側に、n-SiC層13,14として設けられている。当然、この両側の層13,14のn型不純物濃度は低くされている。
【0036】
上記構造の場合、オン状態のとき、p+SiC層2の両側の高抵抗領域n-SiC層13,14の抵抗は、実施の形態1と同じように、大きい。したがって、実施の形態1と同様に、ソース、チャネル領域側から第1のSiC膜に漏れ出る電流は抑制され、このため増幅率の低下を防止することができる。
【0037】
(実施の形態3)
図3は、本発明の実施の形態3の横型JFETを示す断面図である。図1に示した横型JFETと相違する構造は、ソース、チャネル、ドレイン領域の下の高抵抗領域のみである。この高抵抗領域は、p+SiC層2の両側に、2段の層、p-SiC層23b,24b/n-SiC層23a,24aとして設けられている。この両側の高抵抗領域のp-n-接合面には、オン状態で逆バイアス電圧が印加される。このため、図3において矢印で示すp-n-接合面には空乏層が形成される。このため、ソース、チャネル領域側から漏れ出る電流に対する抵抗は非常に大きくなり、上記漏洩電流は大幅に抑制される。本実施の形態3のように、オン状態において、第1のSiC膜の高濃度不純物領域以外の周囲の領域に空乏層が形成され高抵抗領域の電気抵抗が非常に高くなる場合が最も望ましい。
【0038】
(実施の形態4)
図4は、本発明の実施の形態4の横型JFETを示す断面図である。図4に示す横型JFETの構造は、図1に示した実施の形態1における横型JFETとは、基板にn+SiC基板31を用いている点のみが異なる。すなわち、高濃度不純物領域p+SiC層2をできるだけ短い長さで設けるのは、実施の形態1と同様である。
【0039】
基板にn+SiC基板を用いたので、オン状態において、基板31とp-SiC層33,34との接合面に逆バイアス電圧が印加され、このため空乏層がp-SiC層33,34に成長する。したがって、本実施の形態では、高濃度不純物領域p+SiC層2の両側の空乏層の形成により抵抗が非常に増大して、ソース、チャネル領域側から第1のSiC膜に漏れ出る電流を大幅に抑制することができる。この実施の形態4においても、オン状態で高抵抗層に空乏層が形成される場合が最も望ましい。
【0040】
(実施の形態5)
図5は、本発明の実施の形態5の横型JFETを示す断面図である。図5に示す横型JFETの構造は、図2に示した実施の形態2における横型JFETとは、基板にn+SiC基板31を用いている点のみが異なる。すなわち、高濃度不純物領域p+SiC層2をできるだけ短い長さで設けるのは、実施の形態2と同様である。また、第1のSiC膜に漏れ出る電流が抑制される原理も、図2の横型JFETと同じなので、説明は省略する。
【0041】
(実施の形態6)
図6は、本発明の実施の形態6の横型JFETを示す断面図である。図6に示す横型JFETの構造は、図3に示した実施の形態3における横型JFETとは、基板にn+SiC基板31を用いている点のみが異なる。すなわち、高濃度不純物領域p+SiC層2をできるだけ短い長さで設けるのは、実施の形態3と同様である。また、ソース、チャネル領域から第1のSiC膜に漏れ出る電流が抑制される原理も、空乏層が形成される原理等も含めて図3の横型JFETと同じなので、説明は省略する。
【0042】
(実施の形態7)
図7は、本発明の実施の形態7の横型JFETを示す断面図である。上記実施の形態1〜6はいずれもノーマリーオンの動作をすることを想定にしていた。すなわち、ゲート電圧をソース電位(通常、接地電位)に対し、ゼロか少しプラス電位としてオン状態とすることを想定していた。したがって、オフ状態にするには、所定のマイナス電圧をゲートにかける必要がある。しかしながら、ノーマリーオンのJFETに対しては、事故時の対策に余計な制御回路を設ける必要があり、ノーマリーオフの動作をする横型JFETのほうが好ましい。すなわち、ゲート電圧がゼロのときには、チャネル領域にp+SiC層2から空乏層が成長してチャネル領域を遮断し、ゲート電圧を所定のプラス電圧にしたときオン状態が実現することが望ましい。
【0043】
図7においては、高濃度不純物領域p+SiC層2の濃度を高め、チャネル領域5のn型不純物濃度を低くすることにより、ゲート電圧ゼロ、すなわち拡散電位で空乏層15がチャネル領域5を遮断している。このため、ゲート電圧ゼロでオフ状態となり、ゲート回路の故障対策用の制御回路を設ける必要がなくなる。図7の横型JFETの構造は、上記以外の部分の図1の横型JFETの構造と同じなので、ソース、チャネル領域側から第1のSiC膜の漏洩する電流を抑制する機構は、実施の形態1における説明と同じである。
【0044】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【0045】
【発明の効果】
本発明により、ソース、チャネル領域側から第1のSiC膜に漏洩する電流を抑制し、増幅率の減少を防止することができる横型JFETを得ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における横型JFETを示す断面図である。
【図2】 本発明の実施の形態2における横型JFETを示す断面図である。
【図3】 本発明の実施の形態3における横型JFETを示す断面図である。
【図4】 本発明の実施の形態4における横型JFETを示す断面図である。
【図5】 本発明の実施の形態5における横型JFETを示す断面図である。
【図6】 本発明の実施の形態6における横型JFETを示す断面図である。
【図7】 本発明の実施の形態7における横型JFETを示す断面図である。
【図8】 従来の横型JFETを示す断面図である。
【符号の説明】
1 p+型SiC基板、2 p+SiC層(高濃度不純物領域)、3,4 p-SiC層、5 チャネル領域、6,7 ソース・ドレイン領域、8,9 ソース・ドレイン電極下部、10,11 ソース・ドレイン電極、12 ゲート電極、13,14 n-SiC層、15 空乏層、23a,24a n-SiC層、23b,24b p-SiC層、19 トレンチ、31 n+SiC基板、33,34p-SiC層,43,44 n-SiC層、53a,54a n-SiC層、53b,54b p-SiC層、110 p型SiC基板、112 p型SiC膜、114 n型SiC膜、116 n型SiC膜(ソース電極下部)、118 n型SiC膜(ドレイン電極下部)、120 ソース電極、122 ドレイン電極、124 トレンチ、126 保護膜(絶縁膜)、130 ゲート電極。
Claims (6)
- ゲート電極を有する、第1導電型およびそれとは逆の導電型である第2導電型のうちのいずれか一方の導電型のSiC基板と、
前記SiC基板の上に形成された第1のSiC膜と、
前記第1のSiC膜の上に形成され、厚みを薄くされたチャネル領域および当該チャネル領域を両側から挟むソース、ドレイン領域を含む第1導電型の第2のSiC膜とを備え、
前記第1のSiC膜は、前記チャネル領域の下の部分に設けられた、そのチャネル領域とほぼ同じ幅で、そのチャネル領域より短い長さを有する領域であって、第2導電型不純物を前記チャネル領域の第1導電型不純物濃度の値よりも高く含む高濃度不純物領域と、当該高濃度不純物領域以外の高い電気抵抗を有する高抵抗領域とからなっている、横型接合型電界効果トランジスタ。 - 前記高抵抗領域が、前記第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第1導電型不純物を含む、請求項1に記載の横型接合型電界効果トランジスタ。
- 前記高抵抗領域が、前記第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第2導電型不純物を含む、請求項1に記載の横型接合型電界効果トランジスタ。
- 前記高抵抗領域が、第1層と第2層との2層構造からなり、第1層は前記第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第1導電型不純物を含み、前記第2層は前記第2のSiC膜の第1導電型不純物濃度の値より低い濃度値の第2導電型不純物を含む、請求項1に記載の横型接合型電界効果トランジスタ。
- 前記高抵抗領域における不純物濃度における低い濃度値が、1×1017cm-3以下である、請求項2〜4のいずれかに記載の横型接合型電界効果トランジスタ。
- 前記高濃度不純物領域と前記チャネル領域との接合部には、拡散電位により空乏層が前記チャネル領域を遮断するように形成されている、請求項1〜5のいずれかに記載の横型接合型電界効果トランジスタ。
Priority Applications (11)
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