KR100722909B1 - 반도체 장치 - Google Patents

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시게하루 야마가미
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닛산 지도우샤 가부시키가이샤
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Abstract

본 발명의 과제는 주변 구조의 제조 공정을 간략화하는 것이다.
N－형 SiC로 이루어지는 드레인 영역(1)의 제1 주면측에 P형 우물 영역(3), P＋형 우물 콘택트 영역(4), N＋형 소스 영역(5), 게이트 절연막(6), 게이트 전극(7), 소스 전극(8), 채널 영역(10)을 갖는 파워 MOSFET를 형성하고, 드레인 영역(1)의 제2 주면측에 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(2)을 형성하여 파워 MOSFET가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드를 형성하고, P＋형 헤테로 반도체 영역(2)에 드레인 전극(9)을 저항 접속한다.
드레인 전극, 소자 전극, 게이트 전극, 게이트 절연막, 헤테로 접합 다이오드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도1은 본 발명의 제1 실시 형태의 반도체 장치의 소자부의 단면 구조도.
도2는 본 발명의 제2 실시 형태의 반도체 장치의 소자부의 단면 구조도.
도3은 본 발명의 제3 실시 형태의 반도체 장치의 소자부의 단면 구조도.
도4의 (a)는 본 발명의 제4 실시 형태의 반도체 장치의 소자부의 단면 구조도, (b), (c)는 헤테로 반도체 영역의 평면 레이아웃도.
도5는 본 발명의 제5 실시 형태의 반도체 장치의 소자부의 단면 구조도.
도6의 (a)는 본 발명의 제6 실시 형태의 반도체 장치의 소자부의 단면 구조도, (b)는 회로도.
도7은 본 발명의 제7 실시 형태의 반도체 장치의 소자부 단면 구조도.
도8은 본 발명의 제8 실시 형태의 반도체 장치의 소자부 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N－형 SiC 드레인 영역
2 : P＋형 헤테로 반도체 영역
3 : P형 우물 영역
4 : P＋형 우물 콘택트 영역
5 : N＋형 소스 영역
6 : 게이트 절연막
7 : 게이트 전극
8 : 소스 전극
9 : 드레인 전극
10 : 채널 영역
11 : P＋형 실리콘 기판
12 : N＋형 SiC 기판
13 : N－형 드레인 영역
14 : N＋형 SiC 기판
16a, 16b : P＋형 헤테로 반도체 영역
15a, 15b : 홈
17 : P＋형 헤테로 반도체 영역
18 : 드레인 전극
19 : P＋형 SiC 기판
20 : 이면 전극
21 : P＋형 SiC 영역
22 : 종방향 분리 영역
23 : 횡방향 분리 영역
24 : 홈
25 : 제1 스위치 소자부
26 : 제2 스위치 소자부
27 : 제1 역저지 다이오드부
28 : 제2 역저지 다이오드부
29 : 제1 단자
30 : 제2 단자
31 : 제1 제어 단자
32 : 제2 제어 단자
41 : P＋형 SiC 기판
42 : N－형 SiC 공통 드레인 영역
43a, 43b : 헤테로 반도체 영역
44a, 44b : 게이트 절연막
45a, 45b : 게이트 전극
46a, 46b : 소스 전극
47 : 이면 전극
48a, 48b : 소자 분리 영역
49 : P＋형 Si 영역
50a, 50b : 층간 절연막
[문헌 1] Proceedings of 2004 International Symposiumon Power Semiconductor Devices & ICs, Kitakyushup
[문헌 2] 일본 특허 공개 제2003-318398호 공보
본 발명은 전류의 온(ON), 오프(OFF)를 절환하는 스위치 기구를 갖는 반도체 장치에 관한 것이다.
종래의 기술로서는, 비특허문헌 1에 기재된 IGBT(Insulated Gate Bipolar Transistor : 절연 게이트형 바이폴라 트랜지스터)를 이용한 역저지 소자가 있다.
이 종래 기술에 있어서는, 매트릭스 컨버터 등의 어플리케이션을 향해 IGBT에 내장된 역방향 다이오드를 역방향 저지에 사용하는 것이다.
[비특허문헌 1] Proceedings of 2004 International Symposiumon Power Semiconductor 장치s & ICs, Kitakyushup.121-124
역저지 특성을 얻기 위해서는 주변 구조를 고안할 필요가 있다. 특히, 소자 단부에서의 다이싱 후, 누설 전류의 발생을 억제하기 위해 깊은 확산층에 의한 접합 분리를 행하거나, 딥 트렌치 에칭(deep trench etching)으로 분리 구조를 형성해야만 했다.
본 발명의 목적은, 주변 구조의 제조 공정을 간략화할 수 있는 반도체 장치를 제공하는 데 있다.
상기 과제를 해결하기 위해, 본 발명에 있어서는 동일 반도체 기체(基體)에 스위치 기구와 역방향 저지용 헤테로 접합 다이오드를 형성한다.
이하, 도면을 이용하여 본 발명의 실시 형태에 대해 상세히 설명한다. 또한, 이하에 설명하는 도면에서 동일 기능을 구비하는 것은 동일 부호를 부여하여, 그 반복되는 설명은 생략한다.
(제1 실시 형태)
<구성>
도1은 본 발명의 제1 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도이다. 도면에 도시한 바와 같이, N－형 SiC(탄화규소)로 이루어지는 드레인 영역(1)의 제1 주면(主面)측에는 파워 MOSFET가 형성되어 있다. SiC의 폴리 타입은 4H, 6H, 3C 그 외에도 상관없다. 또한, 파워 장치의 용도로 우수한 와이드 밴드 갭 재료인 GaN이나 다이아몬드라도 상관없다.
여기서, 스위치 기구로서의 파워 MOSFET는 다른 스위치 장치에 있어서의 스위치 기구라도 상관없다. 예를 들어, JFET, MESFET, 바이폴라 트랜지스터, 일본 특허 공개 제2003-318398호 공보에 기재되어 있는 헤테로 접합을 이용한 스위치라도 상관없다. 파워 MOSFET의 경우, 예를 들어 게이트 절연막(6)을 거쳐서 형성된 게이트 전극(7)의 에지를 이용하여, P형 우물 영역(3)과, N＋형 소스 영역(5)이 2중 확산으로 형성된다. P형 우물 영역(3)의 표면에서 N＋형 소스 영역(5)에 접하고, 게이트 전극(7)의 바로 아래에는 채널 영역(10)이 형성된다. 게이트 전극(7)에 부여하는 전위를 제어함으로써, 드레인 전극(9)과 소스 전극(8) 사이의 전류의 온, 오프를 절환한다. 즉, 파워 MOSFET의 경우의 스위치 기구라 함은, 게이트 전극(7), 게이트 절연막(6), 채널 영역(10)을 말한다. 또한, JFET의 경우, 예를 들어 고농도에서 비교적 얕은 N형 소스 영역을 협지하도록 저농도에서 비교적 깊은 P형 우물 영역이 형성된다. 이 P형 우물 영역이 게이트 영역이 되고, 그 위에 게이트 전극이 형성되고, 깊은 P형 우물 영역에서 협지된 영역이 채널 영역이 된다. N형 소스 영역으로부터의 다수 캐리어의 주입량을 게이트 전압 및 드레인 전압에 의해 채널 영역을 가로지르고 있는 전위 장벽의 높이를 바꿈으로써 제어하는 스위치 기구가 된다. 즉, JFET의 경우의 스위치 기구라 함은, 게이트 전극, 채널 영역을 말한다. 또한, 헤테로 접합을 이용한 스위치 기구에서는 헤테로 접합 계면에 대해 게이트 절연막을 거쳐서 게이트 전극이 근접하여 설치되고, 게이트 전극에 부여하는 전위를 제어함으로써 헤테로 접합에 의한 에너지 장벽의 폭을 제어하여 터널 전 류를 흐르게 함으로써 전류의 온, 오프를 절환한다. GaN의 경우에는 2차원 전자 가스 구름을 이용한 채널 구조라도 상관없다.
파워 MOSFET에서의 설명으로서는, P형 우물 영역(3) 중에는 N＋형 소스 영역(5), P＋형 우물 콘택트 영역(4)이 각각 형성되어 있다. 이산 배치된 복수의 P형 우물 영역(3)에 걸쳐지는 바와 같이 제1 주면측에 형성된 게이트 절연막(6) 상에는 게이트 전극(7)이 형성되어 있다. N＋형 소스 영역(5), P＋형 우물 콘택트 영역(4)과 접속하도록, 예를 들어 금속으로 이루어지는 소스 전극(8)이 형성되어 있다. 도1은 기본 단위 셀이 2개 대향하는 형태를 대표하여 나타내고 있지만, 실제로는 다수의 셀이 병렬 접속되어 있다. 드레인 영역(1)의 농도와 두께는 필요한 내압에 따라서 설정된다. 두께에 대해서는 1000 V 클래스의 내압을 얻기 위해서는, 일예로서 10 ㎛ 정도가 필요하다.
본 실시 형태에서 특징적인 구성은, 드레인 영역(1)의 제2 주면측(이면측)에는 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(2)이 형성되고, 파워 MOSFET가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드가 형성되어 있는 점이다. 이 P＋형 헤테로 반도체 영역(2)은 예를 들어 금속으로 이루어지는 드레인 전극(9)과 저항 접속되어 있다.
<제조 방법>
다음에, 이와 같은 반도체 장치의 제조 방법이지만, 파워 MOSFET 부분의 자 세한 제조 방법은 일반적이므로 설명은 생략한다. 본 발명의 본질인 구성의 제조 방법에 대해서만 설명한다. 통상, N－형 드레인 영역(1)은 N＋형 SiC 기판(도시 생략) 상에 에피택셜 성장에 의해 형성된다. 이와 같이 형성된 기판을 이면측으로부터 연삭 또는 슬라이스함으로써 N－형 드레인 영역(1)만을 취출하는 것이 가능하다. 기계적인 연삭이 아닌 CMP(Chemical Mechanical Polishing) 등의 공정을 이용하는 것도 가능하다. 그 후, 드레인 영역(1)의 제2 주면측(이면측)에 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(2)을 형성한다. 그리고, P＋형 헤테로 반도체 영역(2) 상에 예를 들어 금속으로 이루어지는 드레인 전극(9)을 형성하여 저항 접속시킨다.
또한, 종래 기술에 있어서는, 소자 단부에서의 다이싱 후의 누설 전류의 발생을 억제하기 위해, 깊은 확산층에 의한 접합 분리를 행하거나, 딥 트렌지 에칭으로 분리 구조를 형성하여 주변 구조를 고안하고 있었지만, 본 실시 형태에 있어서 주변 구조를 형성하는 경우에는, 반도체 기체의 깊이 방향의 거리가 작기 때문에 주변 구조의 제조 공정을 간략화할 수 있다.
본 실시 형태에서는, SiC 등의 와이드 밴드 갭 반도체를 이용함으로써 절연 파괴 전계가 Si에 비해 현격히 크기 때문에, 동일 소자 내압을 실현하고자 한 경우에 드레인 영역(1)의 두께를 전술한 바와 같이 예를 들어 10 ㎛로 현격히 얇게 할 수 있다. 그로 인해, 주변 구조에 있어서의 소자 분리 영역은 딥 트렌지 에칭이나 확산층의 형성을 필요로 하지 않고, 용이하게 주변 구조를 형성하는 것이 가능하다.
<동작>
다음에, 본 실시 형태의 반도체 장치의 동작에 대해 설명한다. 파워 MOSFET로 이루어지는 스위치 기구의 부분 작용에 의해 소자를 통과하여 흐르는 주된 전류가 온, 오프된다. 본래의 종형 파워 MOSFET의 동작에서는 주전류가 드레인 전극(9)으로부터 소스 전극(8)으로 흐르지만, 본 실시 형태에 있어서는 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(2)과 N－형 드레인 영역(1) 사이에 형성된 헤테로 접합이 역방향의 전류를 저지하는 헤테로 접합 다이오드로서 기능한다. 본 출원인이 예의 노력하여 얻은 실험 결과에서는, 고내압으로 누출 전류가 적은 다이오드 특성을 얻기 위해서는 P＋형이 바람직한 것을 알게 되었다. 또한, 이와 같은 헤테로 접합을 사용한 경우, 순방향 전류가 흐를 때에 헤테로 계면으로부터의 소수 캐리어의 주입이 없고, 순방향의 전압 강하도 Si의 PN 접합으로 이루어지는 다이오드와 비교하여 현격히 작게 할 수 있는 것도 알고 있다. 본 실시 형태의 구성을 취함으로써, 파워 MOSFET에 의한 스위치 기구와 직렬로 고내압으로 낮은 누출 전류의 헤테로 접합 다이오드를 형성할 수 있다. 또한, 이와 같은 헤테로 접합 다이오드와 스위치 기구를 2개 극성이 반대가 되도록 병렬 접속함으로써, 용이하게 양방향으로 전류의 온, 오프가 실행 가능한 양방향 스위치 회로를 형성할 수 있다.
이와 같은 양방향 스위치 회로는 매트릭스 컨버터 등의 어플리케이션에 필수적인 요소 회로이지만, 본 실시 형태에 따르면, 모터 등의 L 부하를 구동한 경우에 순방향으로 소수 캐리어의 주입이 발생하지 않으므로, 역회로 동작시의 특성이 우수하다(역회로 전하, 역회로 시간이 모두 극소). 그로 인해, 매트릭스 컨버터에 대표되는 전력 전자 시스템의 소형, 저비용화에 유리해진다.
이상과 같이 본 실시 형태에서는, 동일 반도체 기체[본 실시 형태에서는 N－형 드레인 영역(1)]에 전류의 온, 오프를 절환하는 스위치 기구(본 실시 형태에서는 파워 MOSFET)와, 스위치 기구가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드를 형성하고 있다. 또한, 반도체 기체의 제1 주면측에 스위치 기구를 형성하고, 반도체 기체의 제1 주면과 대향하는 제2 주면측에 헤테로 접합 다이오드를 형성하고 있다.
상기 종래 기술에 있어서, 접합 분리로 주변 구조를 형성하는 경우, 이면 및 주위가 P형 영역에 둘러싸이는 구조가 되어, PN 접합의 순방향 바이어스시에 주입되는 소수 캐리어가 증대하여 스위칭 특성을 열화시키는 요인으로 되어 있었다. 이에 대해, 본 실시 형태에서는 상기한 바와 같은 구성에 의해 반도체 기체와 헤테로 반도체 영역(2)으로 이루어지는 헤테로 접합을 역방향 저지용 헤테로 접합 다이오드로 할 수 있으므로, 순방향의 강하 전압(Vf)을 극적으로 작게 할 수 있는 동시에, 소수 캐리어의 주입이 없어 역회로 특성 등의 스위칭 특성을 개선할 수 있다. 또한, 반도체 기체의 깊이 방향의 거리가 작기 때문에 주변 구조의 제조 공정을 간 략화할 수 있다. 또한, 반도체 기체의 제2 주면측에 헤테로 접합 다이오드가 형성되어 있으므로, 순방향의 강하 전압(vf)을 작게 할 수 있는 동시에, 역회로 특성 등의 스위칭 특성이 개선할 수 있다.
또한, 반도체 기체를 제1 도전형으로 하고, 헤테로 접합 다이오드의 헤테로 반도체 영역은 고농도의 제2 도전형으로 하고 있으므로, 역회로 특성 등의 스위칭 특성을 개선할 수 있다.
또한, 반도체 기체는 탄화규소, GaN 또는 다이아몬드로 이루어지고, 헤테로 반도체 영역(2)은 단결정 실리콘, 다결정 실리콘, 비정질, 탄화규소 또는 다결정 탄화규소로 형성되어 있으므로, 일반적인 반도체 재료를 이용하여 고내압의 헤테로 접합 다이오드를 구비한 반도체 장치를 용이하게 형성할 수 있다.
(제2 실시 형태)
도2는 본 발명의 제2 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도이다. 도2에 있어서, 11은 P＋형 실리콘 기판이다. 본 실시 형태에서는, 도1에 나타내는 제1 실시 형태에 있어서의 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(2) 대신에, P＋형 실리콘 기판(11)을 이용하고 있다. 그 밖의 구성, 작용, 효과에 대해서는 제1 실시 형태와 마찬가지이다. 제1 실시 형태에서는, N＋형 SiC 기판을 연삭 또는 슬라이스하여 N－형 드레인 영역(1)을 얻을 필요가 있었다. 이에 대해, 본 실시 형태에서는 실리콘 기판[P＋형 실리콘 기판(11)] 상으로 N －형 SiC로 이루어지는 드레인 영역(1)을 헤테로 에피택셜 성장한 기판을 이용함으로써, 제1 실시 형태와 같이 연삭이나 슬라이스를 하는 일 없이, 용이하게 형성 가능한 특유의 효과가 있다. 또한, SiC의 폴리 타입에서 3C에 있어서는, 실리콘 기판 상에 SiC의 헤테로 에피택셜이 가능하고, 웨이퍼의 대구경화에 의한 비용 저감 효과도 기대할 수 있다. 또한, P＋형 실리콘 기판(11) 상에 N－형 SiC 드레인 영역(1)을 접합하는 것도 가능하다.
(제3 실시 형태)
도3은 본 발명의 제3 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도이다. 도3에 있어서, 12는 N＋형 SiC 기판, 13은 N－형 SiC 드레인 영역이다. 본 실시 형태에서는, N＋형 SiC 기판(12) 상에 N－형 SiC 드레인 영역(1)을 에피택셜 성장 등에 의해 형성하고, 반대측에도 N－형 드레인 영역(13)을 에피택셜 성장 등에 의해 형성한 구조로 되어 있다. 그 밖의 구성, 작용, 효과에 대해서는 제1 실시 형태와 마찬가지이다.
제1 실시 형태에서는, N＋형 SiC 기판을 연삭 또는 슬라이스하여 N－형 드레인 영역(1)을 얻을 필요가 있었지만, 본 실시 형태에서는 그럴 필요가 없어 공정을 간소화할 수 있다. N＋ 형 SiC 기판(12)을 남겨둔 상태에서, 반대측에도 에피택셜 성장된 N－형 드레인 영역(13)을 형성하고 있다.
(제4 실시 형태)
도4의 (a)는 본 발명의 제4 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도, 도4의 (b)는 P＋형 헤테로 반도체 영역의 평면 레이아웃을 나타내는 평면도, 도4의 (c)는 P＋형 헤테로 반도체 영역의 다른 평면 레이아웃을 나타내는 평면도이다. 도4에 있어서, 14는 N＋형 SiC 기판, 15a, 15b는 홈, 16a, 16b는 P＋형 헤테로 반도체 영역이다.
본 실시 형태에서는, N－형 드레인 영역(1)과 제2 주면측에서 접하는 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역(16a)(혹은 16b)을 도면에 도시한 바와 같이 교대로 복수 배치하고 있다. 그 밖의 구성, 작용, 효과에 대해서는 제1 실시 형태와 마찬가지이다. P＋형 헤테로 반도체 영역(16a, 16b)의 평면 레이아웃을 도4의 (b), 도4의 (c)에 도시한다. 도4의 (b)에 도시한 바와 같이 P＋형 헤테로 반도체 영역(16a)을 스트라이프 형상으로 형성해도, 혹은 도4의 (c)에 도시한 바와 같이 P＋형 헤테로 반도체 영역(16b)을 직사각형의 도트 형상으로 형성(셀 배치)해도 상관없다.
P＋형 헤테로 반도체 영역(16a, 16b)은 N－형 드레인 영역(1)을 에피택셜 성장에 의해 형성한 N＋형 SiC 기판(14)을 얇게 연삭 또는 슬라이스한 후, 트렌치 에 칭 등의 공정을 얻어 홈(15a, 15b)을 형성하고, 그 내부에 P＋형 폴리실리콘을 퇴적시킴으로써 형성한다.
이와 같이 P＋형 헤테로 반도체 영역(16a, 16b)을 교대로 복수 배치함으로써, N－형 드레인 영역(1)과 P＋형 헤테로 반도체 영역(16a, 16b)의 헤테로 계면에서의 순방향의 전압 강하를 더 저감시킬 수 있다. 또한, P＋형 헤테로 반도체 영역(16a, 16b)과 N－형 드레인 영역(1)과의 접하는 면적의 비율에 의해 설계시에 순방향의 강하 전압(Vf)을 제어할 수 있다. 역저지 능력을 유지하기 위해서는, 역바이어스 인가시에 인접하는 P＋형 헤테로 반도체 영역(16a, 16b)끼리 통상 오프(normally off)의 JFET로서 기능하고 있는 것이 필요해진다. 도4의 (a)에 있어서, P＋형 헤테로 반도체 영역(16a, 16b)이 약간 깊게 N－형 드레인 영역(1)으로 들어가 있는 것은 그 효과를 얻기 위한 구조로 되어 있기 때문이다.
이와 같이 본 실시 형태에서는 상기 반도체 기체의 제2 주면측에서 헤테로 반도체 영역(16a, 16b)과, 제1 도전형의 반도체 기판 영역[N＋형 SiC 기판(14)]이 교대로 복수 배치되어 있다. 이와 같은 구성에 의해, 역저지 특성을 유지하면서 순방향의 전압 강하를 더욱 저감시킬 수 있다. 그 밖의 구성, 작용, 효과는 제1 실시 형태와 마찬가지이다.
(제5 실시 형태)
도5는 본 발명의 제5 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도이다. 도5에 있어서, 17은 N－형 드레인 영역(1)과 제1 주면측에서 접하는 P＋형 폴리실리콘으로 이루어지는 P＋형 헤테로 반도체 영역, 18은 드레인 전극, 19는 P＋형 SiC 기판, 20은 이면 전극이다.
본 실시 형태는 본 발명을 횡형 장치에 적용한 예이다. 드레인 영역(1)의 제1 주면측의 동일면 내에 P＋형 헤테로 반도체 영역(17)과 드레인 전극(18)이 형성되어 있다. 또한, 이면(제2 주면)측에는 P＋형 SiC 기판(19)이 형성되어 있다. 또한, P＋형 SiC 기판(19) 상에는 이면 전극(20)이 형성되어 있다. 이면 전극(20)을 소스 전위에 고정함으로써, N－형 드레인 영역(1)과 P＋형 SiC 기판(19)의 PN 접합에 의해 종방향은 전기적으로 분리되어 있다. 그 밖의 구성, 작용, 효과에 대해서는 제1 실시 형태와 마찬가지이다.
본 실시 형태에서는, 횡방향에 역방향 저지용 헤테로 접합 다이오드를 형성한 것이 특징이다. 또한, 본 실시 형태와 같은 래터럴형 파워 MOSFET의 구성은 단순한 일예이고, 장치의 스위치 기구에는 다른 각종 구성이 있지만, 어떤 구성에도 본 발명은 적용 가능하다.
이와 같이 본 실시 형태에서는, 반도체 기체[N－형 드레인 영역(1)]의 제1 주면측에 스위치 기구(본 실시 형태에서는 파워 MOSFET) 및 헤테로 접합 다이오드 를 형성하였다.
이와 같은 구성에 의해 스위치 기구 및 헤테로 접합 다이오드가 동일 주면측에 형성되어 있으므로, 소수 캐리어의 주입이 없어 역회로 특성 등의 스위칭 특성을 개선할 수 있다. 또한, 반도체 기체의 횡방향의 거리가 작기 때문에 집적도를 향상시킬 수 있고, 면적에서 규격화된 온 저항을 충분히 저감시킬 수 있는 동시에, 깊이 방향의 거리가 작기 때문에 주변 구조의 제조 공정을 간략화할 수 있다.
(제6 실시 형태)
도6의 (a)는 본 발명의 제6 실시 형태의 반도체 장치의 소자부의 구조를 도시하는 단면도, 도6의 (b)는 회로도이다. 도6의 (a)에 있어서, 21은 P＋형 SiC 영역, 22는 예를 들어 CVD법에 의해 퇴적된 SiO2막으로 이루어지는 종방향 분리 영역, 23은 P＋형 SiC 영역(21)과 N－형 드레인 영역(1)으로 이루어지는 반도체 기체에 예를 들어 에칭에 의해 홈(24)을 형성하여 홈(24) 내에 CVD법에 의해 퇴적된 SiO2막으로 이루어지는 횡방향 분리 영역이다. 또한, 도6의 (b)에 있어서, 25는 제1 스위치 기구, 26은 제2 스위치 기구, 27은 제1 헤테로 접합 다이오드, 28은 제2 헤테로 접합 다이오드, 29는 제1 단자, 30은 제2 단자, 31은 제1 제어 단자, 32는 제2 제어 단자이다.
본 실시 형태에서는, 제5 실시 형태에서 설명한 소자가 종방향 분리 영역(22) 및 횡방향 분리 영역(23)에 의해 종방향, 횡방향으로 분리된 섬 형상의 영 역 내에 각각 2개 전기적으로 접속되어 형성되어, 드레인, 소스의 전극이 엇갈리도록 접속된 예를 나타낸다.
즉, 동일한 반도체 기체의 전기적으로 분리된 영역에 각각 스위치 기구(25, 26) 및 헤테로 접합 다이오드(27, 28)가 형성되고, 한쪽 스위치 기구(25)의 드레인 전극(18)과, 다른 쪽 스위치 기구(26)의 소스 전극(8)이 전기적으로 접속된 제1 단자(29)(S1)가 설치되고, 한쪽 스위치 기구(25)의 소스 전극(8)과, 다른 쪽 스위치 기구(26)의 드레인 전극(18)이 전기적으로 접속된 제2 단자(30)(S2)가 설치되어, 제1 단자(S1) 및 제2 단자(S2) 사이에서 전류의 온, 오프를 양방향으로 절환하도록 되어 있다.
본 실시 형태에서는 상기한 바와 같은 구성을 취함으로써, 역저지 스위치가 역평행으로 접속되어, 양방향 스위치로서 기능한다. 본 실시 형태의 특징은, 1 칩으로 모놀리식으로 양방향 스위치 소자를 작게 형성할 수 있다. 따라서, 칩수의 합리화, 면적 저감의 관점에서도 시스템의 소형화, 저비용화에 크게 공헌하는 것이다. 또한, 어플리케이션에 상정되는 매트릭스 컨버터 등의 시스템의 소형화에 크게 공헌한다. 그 밖의 구성, 작용, 효과에 대해서는 제5 실시 형태와 마찬가지이다.
(제7 실시 형태)
도7은 본 발명의 제7 실시 형태의 반도체 장치의 소자부 단면 구조도이다. 우선, 구성을 설명한다. 도7은 좌우에 대칭으로 기본 단위 셀을 배치하고 있다. 각각의 기본 단위 셀이 배치된 영역에는 스위치 기구가 형성되어 있지만, 실제로는 상기한 기본 단위 셀이 복수 배열되어 구성되어 있다.
N－형 SiC 공통 드레인 영역(42)(제1 도전형의 반도체 기체)은 P＋형 SiC 기판(41)(고농도의 제2 도전형의 기판) 상에 성장시킨 에피택셜층에 의해 구성되어 있다. SiC는 몇 개의 폴리 타입(다결정형)이 존재하지만, 여기서는 대표적인 4H-SiC로서 설명한다. 다른 6H-SiC, 3C-SiC라도 상관없다. 또한, 도7에서는 P＋형 S iC 기판(41)의 두께와 N－형 SiC 공통 드레인 영역(42)의 두께를 동일하게 하고 있지만, 실제로는 P＋형 SiC 기판(41)은 수백 ㎛의 두께를 갖고, N－형 SiC 공통 드레인 영역(42)은 수 ㎛ 내지 십수 ㎛ 정도의 두께를 갖는다. N－형 SiC 공통 드레인 영역(42)의 제1 주면측(표면측)에는 다결정 Si로 이루어지는 헤테로 반도체 영역(43a, 43b)이 형성되어 있다. SiC와 다결정 Si는 밴드 갭이 다르고, 전자 친화력도 다르고, N－형 SiC 공통 드레인 영역(42)과 헤테로 반도체 영역(43a, 43b)의 계면에는 헤테로 접합이 형성된다(다결정 Si를 헤테로 반도체 영역으로 하는 이유임). 또한, N－형 SiC 공통 드레인 영역(42)과 헤테로 반도체 영역(43a, 43b)의 접합부에 인접하여, 게이트 절연막(44a, 44b)을 거쳐서 게이트 전극(45a, 45b)이 형성되어 있다. 또한, 헤테로 반도체 영역(43a, 43b)은 소스 전극(46a, 46b)에 접속되고, P＋형 SiC 기판(41)의 이면에는 이면 전극(47)이 접속되어 있다. 또한, 헤테로 반도체 영역(43a, 43b)은 게이트 절연막(44a, 44b)에 접하는 영역, 소스 전 극(46a, 46b)에 연결되는 전류 통로 및 소스 전극(46a, 46b)과 접하는 콘택트 영역의 일부가 N형이고, 그 밖의 영역이 P＋형이다. 또한, 게이트 전극(45a, 45b)은 층간 절연막(50a, 50b)에 의해 소스 전극(46a, 46b)과는 절연 분리되어 있다. 또한, 소스 전극(46a)에 단자(S3)(제3 단자)가 접속되고, 또한 소스 전극(46b)에 단자(S4)(제4 단자)가 접속되어 있다. 즉, N－형 SiC 공통 드레인 영역(42)의 제1 주면측에 단자(S3, S4)가 설치되고, 단자(S3, S4) 사이에 흐르는 전류의 온/오프가 행해진다. 또한, 게이트 전극(45a)에 단자(G3)(제어 단자)가 접속되고, 게이트 전극(45b)에 단자(G4)(제어 단자)가 접속되고, 단자(G3)와 단자(G4)는 각각 독립된다. 이와 같이, 헤테로 반도체 영역(43a), 게이트 절연막(44a), 게이트 전극(45a), 소스 전극(46a)을 갖는 스위치 기구 및 이 스위치 기구가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드와, 헤테로 반도체 영역(43b), 게이트 절연막(44b), 게이트 전극(45b), 소스 전극(46b)을 갖는 스위치 기구 및 이 스위치 기구가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드가 형성되어 있고, 2개의 스위치 기구는 N－형 SiC 공통 드레인 영역(42)의 제1 주면측에 동일한 구조로 대칭으로 배치되어 있다. 또한, 소자의 주변 구조에 있어서는, 다이싱 영역에서의 누설 전류의 영향이 없도록 소자 분리 영역(48a, 48b)을 마련하고 있다.
이 반도체 장치에 있어서는, 게이트 절연막(44a, 44b)과 N－형 SiC 공통 드 레인 영역(42)의 계면, 게이트 절연막(44a, 44b)과 헤테로 반도체 영역(43a, 43b)의 계면, N－형 SiC 공통 드레인 영역(42)과 헤테로 반도체 영역(43a, 43b)의 계면이 중첩되는 포인트가 구동 포인트이고, 스위치 기구가 온할 때에는 이 구동 포인트 근방에서 터널 전류에 의한 전류가 흐른다. 스위치 기구의 기본적인 온/오프의 동작에 대해서는 일본 특허 공개 제2003-318398호 공보에 기재된 반도체 장치와 동일한다. 즉, 게이트 전극(45a, 45b)에 정전압이 인가되면, 헤테로 반도체 영역(43a, 43b)과 N－형 SiC 공통 드레인 영역(42)의 헤테로 접합 계면에 전계가 작용하여, 헤테로 접합면이 이루는 에너지 장벽의 두께가 얇아진다. 이 에너지 장벽의 두께가 100 Å 정도로 충분히 얇아지면, 터널 현상에 의해 전자가 장벽을 통과하여, 그 결과 드레인 전압이 소정 전압 이하라도 터널 현상이 발생하여 전류가 흐르기 시작한다.
다음에, 본 실시 형태의 반도체 장치의 동작을 설명한다. 이면 전극(47)에는 시스템에서 이용되는 전압 범위 중, 접지 내지는 낮은 측의 전위가 부여된다. P＋형 SiC 기판(1)과 N－형 공통 드레인 영역(42) 사이에 형성된 PN 접합에 의해 종방향으로 소자 분리가 행해지고 있다. 소자 분리 영역(48a, 48b)과 N－형 공통 드레인 영역(42) 사이에 있어서는 횡방향으로 소자 분리가 행해지고 있다. 단자(S3)와 단자(S4) 사이에 흐르는 전류의 온/오프는 각각의 스위치 기구의 단자(G3, G4)[게이트 전극(45a, 45b)]에 인가하는 전압에 의해 제어되지만, 2개의 스위치 기 구를 동시에 온함으로써 스위치 기구의 순방향에서의 강하 전압(Vf)이 발생하지 않는 상태에서 전류를 흐르게 하는 것이 가능하다. 예를 들어, 단자(S3)에 높은 전위가 부여되고, 단자(S4)에 낮은 전위가 부여되는 경우에는 단자(S4)의 전위와 이면 전극(47)의 전위를 공통으로 하여, 단자(G4)에 단자(S4)에 부여한 전위를 기준으로 하고 있는 임계치 이상의 전압을 상승시킨 전위를 부여함으로써, 단자(G4)를 갖는 스위치 기구를 온할 수 있다. 동시에, 단자(G3)에 단자(S3)에 인가되는 높은 전위를 기준으로 하고 있는 임계치 이상의 전압을 상승시킨 전위를 부여함으로써, 단자(G3)를 갖는 스위치 기구를 온할 수 있다. 단자(S3)에 낮은 전위가 부여되고, 단자(S4)에 높은 전위가 부여된 경우에는, 전술과는 반대의 전압 인가에 의해 반대 방향으로 전류를 흐르게 하는 것이 가능하다. 또한, 각각의 스위치 기구를 오프함으로써, 전류의 흐름을 양방향 모두 멈추는 것이 가능하다. 또한, 한쪽의 스위치 기구를 온함으로써, 일방향으로는 전류를 저지하고, 역방향으로는 전류를 도통시키는 것도 가능하다.
이와 같은 동작에서는, 양방의 스위치 기구가 온된 상황에서는 온 저항에서 정상 손실이 결정되어, 그 값을 충분히 작게 할 수 있는 장점이 있다. 또한, 대면적의 PN 접합을 전류 패스로 하지 않기 때문에, 순바이어스시에 주입되는 캐리어에 의한 스위칭 손실의 증대를 억제하는 것이 가능하다. 또한, 주변 구조에 있어서의 소자 분리 영역(48a, 48b)은 딥 트렌지 에칭이나 확산층의 형성을 필요로 하지 않으므로, 소자 분리 영역(48a, 48b)을 형성하기 위한 공정이 간단하고, 소자 분리 영역(48a, 48b)의 표면의 면적을 작게 할 수 있으므로, 소자 유효 면적이 커진다. 또한, 1 칩으로 모놀리식으로 양방향 스위치 소자를 작게 형성할 수 있다. 이상의 효과에 의해 매트릭스 컨버터에 대표되는 전력 전자 시스템의 소형, 저비용화에 유리해지고, 어플리케이션에 상정되는 매트릭스 컨버터 등의 시스템의 소형화에 크게 공헌한다.
또한, 도시하지 않지만, 2개의 소스 전극(46a, 46b)을 서로 전기적인 절연을 유지하면서 층 형상으로 중합하는 영역을 갖는 2층 배선 구조로 해도 좋다. 이와 같은 2층 배선 구조로 함으로써, 소자 면적의 축소가 가능해진다.
(제8 실시 형태)
도8은 본 발명의 제8 실시 형태의 반도체 장치의 소자 부분 단면 구조도이다. 기본적인 구성은 제7 실시 형태와 마찬가지이다. 다른 전위를 설명하면, N－형 SiC 공통 드레인 영역(42)의 제2 주면측(이면측)에는 Si로 이루어지는 P＋형 Si 영역(49)이 형성되어 있다. P＋형 Si 영역(49)은 폴리Si라도 상관없고 Si 기판이라도 상관없다.
다음에, 본 실시 형태의 반도체 장치의 동작을 설명한다. 기본적인 동작은 제1 실시 형태의 반도체 장치의 동작과 동등하다. 종방향의 소자 분리가 Si로 이루어지는 P＋형 Si 영역(49)과 SiC로 이루어지는 N－형 SiC 공통 드레인 영역(42)과의 헤테로 접합으로 행해지고 있다.
본 실시 형태의 반도체 장치에 있어서는, 고가의 SiC 기판 대신에 저렴한 Si 기판이나 폴리Si로 이루어지는 P＋형 Si 영역(49)을 이용하므로, 반도체 장치의 저비용화가 가능해지는 특유의 장점이 있다.
또한, 이상 설명한 실시 형태는 본 발명의 이해를 용이하게 하기 위해 기재된 것이며, 본 발명을 한정하기 위해 기재된 것은 아니다. 따라서, 상기 실시 형태에 개시된 각 요소는 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
본 발명에 따르면, 주변 구조의 제조 공정을 간략화할 수 있는 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 제1 도전형의 동일 반도체 기체에 전류의 온, 오프를 절환하는 스위치 기구와, 상기 스위치 기구가 온, 오프하는 전류의 역방향 전류를 저지하는 역방향 저지용 헤테로 접합 다이오드를 형성한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기체의 제1 주면측에 상기 스위치 기구를 형성하고, 상기 반도체 기체의 상기 제1 주면과 대향하는 제2 주면측에 상기 헤테로 접합 다이오드를 형성한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 기체의 제1 주면측에 상기 스위치 기구 및 상기 헤테로 접합 다이오드를 형성한 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 헤테로 접합 다이오드의 헤테로 반도체 영역은 고농도의 제2 도전형인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 기체의 제2 주면측에서 상기 헤테로 접합 다이오드의 헤테로 반도체 영역과, 상기 반도체 기체 영역이 교대로 복수 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 동일한 상기 반도체 기체의 전기적으로 분리된 영역에 각각 상기 스위치 기구 및 상기 헤테로 접합 다이오드가 형성되고,
    한쪽의 상기 스위치 기구의 드레인 전극과, 다른 쪽 상기 스위치 기구의 소스 전극이 전기적으로 접속된 제1 단자와,
    상기 한쪽 스위치 기구의 소스 전극과, 상기 다른 쪽 스위치 기구의 드레인 전극이 전기적으로 접속된 제2 단자를 갖고,
    상기 제1 단자 및 상기 제2 단자에서 전류의 온, 오프를 양방향으로 절환하도록 되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서, 상기 반도체 기체의 상기 제1 주면측에 적어도 2개의 상기 스위치 기구 및 상기 헤테로 접합 다이오드를 갖고, 2개의 상기 스위치 기구는 각각 독립된 제어 단자를 갖고, 상기 반도체 기체의 상기 제1 주면측에 제3 및 제4 단자를 갖고, 상기 제3, 제4 단자 사이에 흐르는 전류의 온/오프를 행하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 2개의 상기 스위치 기구는 상기 반도체 기체의 상기 제1 주면측에 동일한 구조로 대칭으로 배치된 것을 특징으로 하는 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 상기 반도체 기체와는 밴드 갭이 다른 헤테로 반도체 영역과, 상기 헤테로 반도체 영역과 상기 반도체 기체와의 접합부에 게이트 절연막을 거쳐서 형성된 게이트 전극과, 상기 헤테로 반도체 영역과 접속된 소스 전극을 갖고, 상기 소스 전극에 상기 제3, 제4 단자가 접속되고, 상기 게이트 전극에 상기 제어 단자가 접속된 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 헤테로 반도체 영역은 상기 게이트 절연막에 접하는 영역, 상기 소스 전극에 연결되는 전류 통로 및 상기 소스 전극과 접하는 콘택트 영역의 일부가 제1 도전형이고, 그 밖의 영역이 고농도의 제2 도전형인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 2개의 상기 소스 전극은 서로 전기적인 절연을 유지하면서 층 형상으로 중합하는 영역을 갖는 2층 배선 구조를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제1항, 제2항, 제3항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 반도체 기체는 탄화규소, GaN 또는 다이아몬드로 이루어지고, 상기 헤테로 접합 다이오드의 헤테로 반도체 영역은 규소, 다결정 규소, 비정질 규소, 탄화규소 또는 다결정 탄화규소로 이루어지는 것을 특징으로 하는 반도체 장치.
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