JP4830179B2 - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタ Download PDFInfo
- Publication number
- JP4830179B2 JP4830179B2 JP2000194464A JP2000194464A JP4830179B2 JP 4830179 B2 JP4830179 B2 JP 4830179B2 JP 2000194464 A JP2000194464 A JP 2000194464A JP 2000194464 A JP2000194464 A JP 2000194464A JP 4830179 B2 JP4830179 B2 JP 4830179B2
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- film
- type semiconductor
- conductive
- semiconductor film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、SiCを用いた接合型電界効果トランジスタに関し、より特定的には、オン抵抗の小さい接合型電界効果トランジスタに関する。
【0002】
【従来の技術】
従来の接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)では、JFETがオン状態のときチャネル領域を電流が流れていた。チャネル領域の不純物濃度は、所定のトランジスタ特性を確保するために制約を受け、あまり高くできない。このため、チャネル領域の電気抵抗は、高くなる傾向がある。
【0003】
【発明が解決しようとする課題】
トランジスタの特性は、上記チャネル領域の高い電気抵抗の影響を強く受ける。また、チャネル領域の電気抵抗は、不純物濃度やチャネル領域の厚さ等によって増減するので、トランジスタ特性は、これら不純物濃度や厚さ等のばらつきに応じて大きく変動する。このような素子間のばらつきを避けるために、チャネル領域の電気抵抗減少を目的に高濃度の不純物元素を注入すると、耐圧性能が劣化する。このため、高濃度の不純物を用いることなく、チャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいJFETが望まれていた。
【0004】
そこで、本発明は、耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいJFETを提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明におけるJFETは、半導体基板の上に形成された第2導電型半導体膜と、第2導電型半導体膜の上に形成された、チャネル領域を含む第1導電型半導体膜と、第1導電型半導体膜の上に形成された第1導電型半導体からなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第2導電型半導体膜に接して設けられたゲート電極と、チャネル領域の表面に接して配置された導電膜を有する。第2導電型半導体膜および第1導電型半導体膜はSiCからなっている。導電膜は、オン状態において電流がチャネル領域と導電膜とに分けて流れるように構成されており、かつチャネル領域よりも低い抵抗を有している。
【0006】
上記の構成により、チャネル領域と導電膜とは、チャネルを流れる電流に対して並列に配置される。このため、例えば、導電膜の電気抵抗がチャネル領域に比べて1オーダー低い場合、オン状態において導電膜を流れる電流は、チャネル領域のそれに比べて約10倍高くなる。このため、不純物濃度のばらつきやチャネル領域の厚さのばらつきがあっても、トランジスタ特性に及ぼす影響は軽微となり、これら因子のばらつきの影響は実質的に問題にならなくなる。一方、オフ状態では、ゲート電極に印加する負電位(逆バイアス電圧)によって、チャネル領域が含まれる第1導電型半導体層と、その下層の第2導電型半導体層との接合部において、第1導電型半導体層の側に空乏層が延びてゆく。この空乏層は、上記逆バイアス電圧に比例し、第1導電層と第2導電層との不純物濃度に逆比例して、濃度の低い側により幅広く拡大する。この空乏層がチャネル領域を遮断すると、キャリアがチャネル領域を通る経路は遮断される。上記の導電膜は、例えば、チャネル領域をはさむ両側の第1導電型半導体層にはその側部を接しないように配置される場合、上記の遮断により、チャネル領域だけでなく導電膜も遮断される。この結果、オフ状態を容易に実現することができる。また、上記の導電膜が上記第1導電型半導体層の片側のみで接し、他方で接していない場合にも、上記オフ状態を容易に実現することができ、かつ抵抗を低くすることができる。この抵抗の減少は、不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響を小さくする。上記の導電膜の両側の側部が、ともにそれぞれ上記第1導電型半導体層と接している場合、抵抗がさらに低くなり、上記不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響をさらに受けにくくなる。また第2導電型半導体膜および前記第1導電型半導体膜はSiCからなっており、SiCは優れた耐圧性を有し、キャリアの移動度はSiなみに高く、かつキャリアの高い飽和ドリフト速度を得ることができる。このため、上記のJFETを大電力用高速スイッチング素子に用いることが可能となる。なお、第1導電型はn型でもp型でもよく、また第2導電型はp型でもn型でもよい。また、半導体基板は、n型SiC基板でもp型SiC基板でもよい。
【0007】
上記のJFETでは、導電膜のチャネル長さ方向に沿う長さが、チャネル長さよりも短くされている。
【0008】
この構成により、導電膜の両端が側壁に接している場合のオフ動作達成の困難性を解消することができる。すなわち、上記導電膜少なくとも一端は側壁から絶縁されているので、空乏層がその絶縁されている側でチャネル領域を遮断すればオフすることができる。
【0009】
上記のJFETでは、チャネル領域の厚みが、第2導電型半導体膜と、当該第2導電型半導体膜の上に形成された第1導電型半導体膜との接合部における拡散電位による当該第1導電型半導体膜内での空乏層幅より小さくされている。
【0010】
上記の構成により、ゲート電位ゼロのとき、該第2導電型半導体膜と第1導電型半導体膜との接合部において拡散電位によって生じる空乏層が、チャネル領域の入口および出口を遮断する。このため、ノーマリーオフのJFETを得ることができ、ゲート回路の故障対策等を施すことなく回転機等の制御に用いることができる。また、オン状態での消費電力の低減を得ることができ、さらにチャネル領域の不純物濃度のばらつき等の影響を避けることができる。
【0017】
上記のJFETでは、導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである。
【0018】
上記の構成により、低抵抗の金属膜を用いてチャネル領域に低抵抗の並列バイパスを簡便に設けることができる。金属膜としては、電極材料となるものであれば、何でもよいが、エッチングのしやすさおよび高い導電率を考慮するとアルミニウム(Al)、またはアルミニウム合金であることが望ましい。
【0019】
上記のJFETでは、半導体基板がSiC基板である。
【0020】
SiCは優れた耐圧性を有し、キャリアの移動度はSiなみに高く、かつキャリアの高い飽和ドリフト速度を得ることができる。このため、上記のJFETを大電力用高速スイッチング素子に用いることが可能となる。
【0021】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。
【0022】
(実施の形態1)
図1は、実施の形態1におけるJFETを示す断面図である。同図において、SiC基板1の上にp型SiC膜2が成膜され、その上に減厚されたチャネル領域4の部分を有するn型SiC膜3が形成されている。チャネル領域4の両側の当該n型SiC膜3の上には、ソース、ドレイン領域となるn+型SiC膜5,6が形成され、さらにそれぞれの領域上にソース、ドレイン電極11,12が形成されている。また、p型SiC膜の上であって、平面的に見てソース、ドレイン領域をはさんで2つのゲート電極13が形成されている。本実施の形態における最大の特徴は、チャネル領域の上にアルミニウム膜7が形成されている点にある。このアルミニウム膜の断面長さは、チャネル長さLより小さく、平面的に見て、アルミニウム膜はチャネル領域のなかに含まれる。すなわち、アルミニウム膜7はチャネル領域4の両側の壁には接していない。
【0023】
次に、このJFETの動作について説明する。まず、オン状態においては、チャネル領域4を基板面に沿ってキャリアが流れる。このとき、アルミニウム層7がチャネル領域の上に配置されていると、電流は、チャネル領域4とアルミニウム膜7とで構成される並列回路を流れる。アルミニウム膜の電気抵抗がチャネル領域の電気抵抗に比較して、例えば1オーダー低い場合には、アルミニウム膜7を流れる電流は、チャネル領域を流れる電流よりも、ほぼ1オーダー高くなる。この結果、半導体中を流れる電流は、ほとんど無視してもよく、トランジスタ特性はチャネル領域の不純物濃度やチャネル領域の厚さaにほとんど依らなくなる。この結果、チャネル領域の電気抵抗を低下させるために、高濃度の不純物をドープする必要がなくなり、高い耐圧性能を保ったまま、ばらつきのないその他のトランジスタ特性を確保することができる。
【0024】
一方、オフ状態においては、図2に示すゲート電極13に負の電位が印加される。このため、p型SiC膜2とn型SiC膜3との接合部には、空乏層8が形成され、負電位の絶対値が大きくなるほど不純物濃度の低い側に不純物濃度にほぼ逆比例して空乏層幅が広がって行く。空乏層幅の先端部8aがチャネル領域4の厚さaを超えると、チャネル領域は空乏層に遮断され、キャリアの通過が妨げられる。上記したように、アルミニウム膜7はチャネル領域4の両側の壁には接していないので、上記空乏層幅の先端部8aがチャネル領域厚さaを越えた時点でオフ状態が実現する。
【0025】
(実施の形態2)
図1および図2に示した上記実施の形態1におけるJFETは、ゲート電圧ゼロの状態では、チャネル領域4に電流が流れるノーマリーオンの状態が実現されている。ノーマリーオンのJFETは、回転機器等の制御に用いられた場合、ゲート回路に故障が生じると回転が制止されないおそれがあるため、ゲート回路の故障に対処した機構を備える必要がある。このような機構を備えることは面倒なので、ノーマリーオフのJFETが望ましい。実施の形態2では、そのノーマリーオフのJFETを説明する。図3に示すように、本実施の形態における最大の特徴は、次の点にある。pn2接合部の拡散電位によって生じる空乏層、すなわちゲート電位ゼロの状態で生じる空乏層の幅が、チャネル領域の厚さaよりも大きくなるようにする。例えば、(a)濃度n2を1×1016cm-3とし、(b)チャネル領域の厚さaを500nm以下程度とすることにより、拡散電位による空乏層幅がチャネル領域の厚さaを越えて、ノーマリーオフとすることができる。
【0026】
上記の構造の採用により、耐圧性能を低下させず、チャネル濃度等の変動によって特性をばらつかせることのないJFETであって、なおかつ、ノーマリーオフのJFETを実現することができる。この結果、大型回転機器等の制御装置にゲート回路の故障対策機構を設けることなく用いることが可能となる。
【0027】
(実施の形態3)
図4は、実施の形態3におけるJFETを示す断面図である。同図において、n型SiC基板のn型不純物濃度は、素子耐圧により決定される不純物濃度を有しており、第1の第1導電型(n型)半導体層をも兼ねている。このn型SiC基板9の表(おもて)面にアルミニウム膜7が溝を埋めて所定高さまで成膜されている。このアルミニウム膜7の両側に、チャネル領域4a,4bを形成するn型SiC膜が成膜されている。このチャネル領域4a,4bの高さは、上記アルミニウム膜7の高さより少し高く設定する。この2つのチャネル領域4a,4bに接して、外側にp型SiC膜2a,2bを形成し、この上にゲート電極13を配置する。2つのチャネル領域4a,4bの上にそれぞれソース領域5a,5bを形成し、その上にソース電極11a,11bを配置する。また、n型SiC基板9の裏面にはn+型SiC膜を成膜し、その上にドレイン電極12を配置する。各電極と半導体層との間にはオーミック接触が形成されていることは言うまでもない。
【0028】
オン状態では、キャリアはソース領域5a,5bから基板を厚さ方向に横切ってドレイン領域6に流れる。すなわち、ノーマリーオンのJFETが実現している。このとき、電流はアルミニウム膜7と、チャネル領域およびn型SiC基板と、の経路に分流されるが、アルミニウム膜の電気抵抗が非常に低いので、電流は主にアルミニウム膜側を流れる。このため、チャネル領域における不純物濃度や寸法変動の影響を受けることがなく、素子間のばらつきを大きく減らすことができる。
【0029】
オフ状態では、ゲートには絶対値の大きな負電圧(−15〜−25V)が印加され、このため、チャネル領域4a,4bとその外側のp型領域との接合部に逆バイアス電圧が印加される。このため、主として不純物濃度の薄い側に空乏層幅が広がってゆく。この空乏層がチャネル領域全域に行き渡ると、ソース領域から基板9を経てドレイン領域6にいたる経路は遮断される。アルミニウム膜7はチャネル領域4a,4bよりも低い高さとされているので、アルミニウム膜を経由する経路も遮断され、オフ状態が実現する。
【0030】
図4に示す縦型JFETは、高耐圧性を有するので、本実施の形態のJFETを用いることにより、素子間の特性変動の小さい高圧電力用の素子を提供することが可能となる。
【0031】
なお、図4において、チャネル領域の断面長さlを、上記pn-接合部の拡散電位による空乏層幅よりも短くすることにより、ゲート電圧ゼロにおいてチャネル領域は遮断されオフ状態が実現する。すなわち、ノーマリーオフのJFETを得ることができる。
【0032】
【実施例】
図1の実施の形態1おいて示したJFETを試作して、1V印加時のチャネル抵抗を測定した。本JFETは、100V耐圧素子とした。チャネル領域を含むn型SiC膜3,4の不純物濃度は4.0×1017cm-3とし、チャネル長さLは1000nm(10μm)、チャネル領域厚さaは230nmと設定した。
【0033】
【表1】
【0034】
表1に示す結果によれば、従来例のチャネル領域に金属膜を有しないJFET(図1のJFETからアルミニウム膜を除いたJFET)のチャネル抵抗は7.8mΩcm2であった。これに対して、アルミニウム膜を備えた実施の形態1のJFET(本発明例)のチャネル抵抗は1.6mΩcm2と大幅に抵抗値が低下した。したがって、本発明例によりチャネル抵抗が大きく低下することが分かった。このため、チャネル領域の不純物濃度やチャネル領域の厚さの変動の影響を受けず、素子間のばらつきの小さいJFETを得ることができた。
【0035】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【図面の簡単な説明】
【図1】 実施の形態1におけるJFETの断面図である。
【図2】 図1のJFETにおいてオフ状態を説明する模式図である。
【図3】 実施の形態2におけるJFETの断面図である。
【図4】 実施の形態3におけるJFETの断面図である。
【符号の説明】
1 SiC基板、2,2a,2b p型SiC膜、3 n型SiC膜、4,4a,4b チャネル領域、5,5a,5b ソース領域、6 ドレイン領域、7アルミニウム膜、8 空乏層、8a 空乏層幅の先端、9 n型SiC基板、11,11a,11b ソース電極、12 ドレイン電極、13 ゲート電極、L チャネル長さ、a チャネル領域厚さ、l チャネル領域断面長さ。
Claims (6)
- 半導体基板の上に形成された第2導電型半導体膜と、
前記第2導電型半導体膜の上に形成された、チャネル領域を含む第1導電型半導体膜と、
前記第1導電型半導体膜の上に形成された第1導電型半導体からなる膜であって、前記チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、
前記第2導電型半導体膜に接して設けられたゲート電極と、
前記チャネル領域の表面に接して配置された導電膜を有し、
前記第2導電型半導体膜および前記第1導電型半導体膜はSiCからなり、
前記導電膜は、オン状態において電流が前記チャネル領域と前記導電膜とに分けて流れるように構成されており、かつ前記チャネル領域よりも低い抵抗を有している、接合型電界効果トランジスタ。 - 前記導電膜のチャネル長さ方向に沿う長さが、チャネル長さよりも短い、請求項1に記載の接合型電界効果トランジスタ。
- 前記チャネル領域の厚みが、前記第2導電型半導体膜と、当該第2導電型半導体膜の上に形成された前記第1導電型半導体膜との接合部における拡散電位による当該第1導電型半導体膜内での空乏層幅より小さい、請求項1または2に記載の接合型電界効果トランジスタ。
- 前記導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである、請求項1〜3のいずれかに記載の接合型電界効果トランジスタ。
- 前記半導体基板がSiC基板である、請求項1〜4のいずれかに記載の接合型電界効果トランジスタ。
- 前記第1導電型半導体膜は、前記ソース領域の下に位置する前記第1導電型半導体膜の部分と前記ドレイン領域の下に位置する前記第1導電型半導体膜の部分との間に、減厚された前記チャネル領域の部分を有し、
前記導電膜は、減厚により生じた前記チャネル領域の両側の壁に接していない、請求項1〜5のいずれかに記載の接合型電界効果トランジスタ。
Priority Applications (22)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000194464A JP4830179B2 (ja) | 2000-06-28 | 2000-06-28 | 接合型電界効果トランジスタ |
PCT/JP2000/006211 WO2001048809A1 (fr) | 1999-12-24 | 2000-09-11 | Transistor a effet de champ a jonction et procede de fabrication correspondant |
US10/168,265 US6870189B1 (en) | 1999-12-24 | 2000-09-11 | Pinch-off type vertical junction field effect transistor and method of manufacturing the same |
DE60045260T DE60045260D1 (de) | 1999-12-24 | 2000-09-11 | Übergangsfeldeffekttransistor und seine herstellungsmethode |
EP09006462A EP2081219B1 (en) | 1999-12-24 | 2000-09-11 | Junction field effect transistor |
TW089118554A TW456042B (en) | 1999-12-24 | 2000-09-11 | Junction field effect transistor and the manufacturing method thereof |
DE60045497T DE60045497D1 (de) | 1999-12-24 | 2000-09-11 | Feldeffekttransistor mit PN-Übergang |
KR1020027008192A KR100661691B1 (ko) | 1999-12-24 | 2000-09-11 | 접합형 전계 효과 트랜지스터 및 그 제조 방법 |
EP09006349A EP2081218B1 (en) | 1999-12-24 | 2000-09-11 | Junction field effect transistor |
CNB008183619A CN1243373C (zh) | 1999-12-24 | 2000-09-11 | 面结型场效应晶体管及其制造方法 |
EP00957106A EP1284496B1 (en) | 1999-12-24 | 2000-09-11 | Junction field-effect transistor and method of manufacture thereof |
CA2395608A CA2395608C (en) | 1999-12-24 | 2000-09-11 | Junction field effect transistor and method of manufacturing the same |
US10/168,263 US6822275B2 (en) | 1999-12-21 | 2000-12-06 | Transverse junction field effect transistor |
PCT/JP2000/008645 WO2001047029A1 (fr) | 1999-12-21 | 2000-12-06 | Transistor a effet de champ et a jonction horizontale |
CA2689613A CA2689613A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
EP00979959A EP1248302B1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
KR1020027007939A KR100613042B1 (ko) | 1999-12-21 | 2000-12-06 | 횡형접합형 전계 효과 트랜지스터 |
CNB2004100752442A CN100370626C (zh) | 1999-12-21 | 2000-12-06 | 横向结型场效应晶体管 |
CA002395264A CA2395264A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
CA2783659A CA2783659A1 (en) | 1999-12-21 | 2000-12-06 | Horizontal junction field-effect transistor |
CNB008176000A CN1194416C (zh) | 1999-12-21 | 2000-12-06 | 横向结型场效应晶体管 |
US10/973,976 US20050056872A1 (en) | 1999-12-21 | 2004-10-25 | Transverse junction field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000194464A JP4830179B2 (ja) | 2000-06-28 | 2000-06-28 | 接合型電界効果トランジスタ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011091242A Division JP5348171B2 (ja) | 2011-04-15 | 2011-04-15 | 接合型電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002016085A JP2002016085A (ja) | 2002-01-18 |
JP4830179B2 true JP4830179B2 (ja) | 2011-12-07 |
Family
ID=18693286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000194464A Expired - Fee Related JP4830179B2 (ja) | 1999-12-21 | 2000-06-28 | 接合型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4830179B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS538572A (en) * | 1976-07-12 | 1978-01-26 | Sony Corp | Field effect type transistor |
JPS61179580A (ja) * | 1985-01-04 | 1986-08-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH0785480B2 (ja) * | 1986-05-29 | 1995-09-13 | セイコー電子工業株式会社 | 薄膜トランジスタとその製造方法 |
JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
JPH01103878A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | 半導体装置の製造方法 |
US5264713A (en) * | 1991-06-14 | 1993-11-23 | Cree Research, Inc. | Junction field-effect transistor formed in silicon carbide |
JP3301116B2 (ja) * | 1992-07-20 | 2002-07-15 | ソニー株式会社 | 半導体装置及びその製造方法 |
US5925895A (en) * | 1993-10-18 | 1999-07-20 | Northrop Grumman Corporation | Silicon carbide power MESFET with surface effect supressive layer |
-
2000
- 2000-06-28 JP JP2000194464A patent/JP4830179B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002016085A (ja) | 2002-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4623956B2 (ja) | Igbt | |
JP5992094B2 (ja) | 半導体装置 | |
US8217419B2 (en) | Semiconductor device | |
WO2016052261A1 (ja) | 半導体装置 | |
JP2007234925A (ja) | ショットキーダイオードを内蔵した炭化ケイ素mos電界効果トランジスタおよびその製造方法 | |
JP2008177335A (ja) | 炭化珪素絶縁ゲート型半導体装置。 | |
US5844273A (en) | Vertical semiconductor device and method of manufacturing the same | |
JP4039376B2 (ja) | 半導体装置 | |
WO2001048809A1 (fr) | Transistor a effet de champ a jonction et procede de fabrication correspondant | |
JP4131193B2 (ja) | 半導体装置 | |
JP4830179B2 (ja) | 接合型電界効果トランジスタ | |
US8575687B2 (en) | Semiconductor switch device | |
CN113644133A (zh) | 一种半导体器件及其制备方法 | |
JP5348171B2 (ja) | 接合型電界効果トランジスタ | |
JP3376294B2 (ja) | 半導体装置 | |
US8860129B2 (en) | Semiconductor device | |
JP5207666B2 (ja) | 半導体装置 | |
JP4687041B2 (ja) | 半導体装置の製造方法 | |
JP2006120952A (ja) | Mis型半導体装置 | |
JP4670122B2 (ja) | 横型接合型電界効果トランジスタ | |
JP7110821B2 (ja) | スイッチング素子 | |
JP4797232B2 (ja) | 横型接合型電界効果トランジスタ | |
JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
KR102394547B1 (ko) | 반도체 소자 | |
JP2021129025A (ja) | スイッチング素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110905 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |