JPH0785480B2 - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH0785480B2 JPH0785480B2 JP12414486A JP12414486A JPH0785480B2 JP H0785480 B2 JPH0785480 B2 JP H0785480B2 JP 12414486 A JP12414486 A JP 12414486A JP 12414486 A JP12414486 A JP 12414486A JP H0785480 B2 JPH0785480 B2 JP H0785480B2
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Description
【発明の詳細な説明】 《産業上の利用分野》 本発明は、絶縁基板上の半導体薄膜いわゆるSOI（Silic
onまたはSemiconductor on Insulator）を用いた接合型
ゲート構造を有する電界効果トランジスタ（FET）や静
電誘導トランジスタ（SIT）等の薄膜トランジスタ（TF
T）に関する。
onまたはSemiconductor on Insulator）を用いた接合型
ゲート構造を有する電界効果トランジスタ（FET）や静
電誘導トランジスタ（SIT）等の薄膜トランジスタ（TF
T）に関する。
《発明の概要》 本発明によるSOI−SITは横型構造を有し、絶縁基板上の
島状のn-チャンネル領域と、その両端のn+ソース及びド
レイン領域と、チャンネル領域上に接するp+ゲート領域
から成り、n-チャンネル領域はビームアニールで形成さ
れた再結晶半導体膜を用いる。製造方法は、（１）基板
上へのn-半導体膜の堆積、ビームアニールによるn-再結
晶膜の形成 （２）n+半導体膜の堆積 （３）n+半導体
膜によるソース及びドレイン領域の選択形成と両領域と
n-再結晶膜（チャンネル領域）を含めた島状領域の形成
（４）絶縁膜の堆積とチャンネル領域上の絶縁膜の選
択的開孔部形成 （５）p+半導体膜の堆積と選択エッチ
による前記絶縁膜開孔部を介したp+ゲート領域の形成
（６）コンタクト開孔と第１導電膜による各配線の形成
より成る。
島状のn-チャンネル領域と、その両端のn+ソース及びド
レイン領域と、チャンネル領域上に接するp+ゲート領域
から成り、n-チャンネル領域はビームアニールで形成さ
れた再結晶半導体膜を用いる。製造方法は、（１）基板
上へのn-半導体膜の堆積、ビームアニールによるn-再結
晶膜の形成 （２）n+半導体膜の堆積 （３）n+半導体
膜によるソース及びドレイン領域の選択形成と両領域と
n-再結晶膜（チャンネル領域）を含めた島状領域の形成
（４）絶縁膜の堆積とチャンネル領域上の絶縁膜の選
択的開孔部形成 （５）p+半導体膜の堆積と選択エッチ
による前記絶縁膜開孔部を介したp+ゲート領域の形成
（６）コンタクト開孔と第１導電膜による各配線の形成
より成る。
《従来の技術》 非晶質シリコン（ａ−si）や多結晶siを用いたTFTはガ
ラス等に基板上に形成された主に絶縁ゲート型（IG）FE
Tであり、主に液晶表示装置等に用いられているが、本
質的に半導体薄膜のキャリア移動度が小さいために高速
動作に限界がある。キャリア移動度を向上するために半
導体薄膜をレーザ等でアニールする方法があるがゲート
絶縁膜はやはり低温で堆積するため固定電荷密度が大き
くしきい値電圧（VTH）の制御が困難でかつ信頼性上も
問題がある。
ラス等に基板上に形成された主に絶縁ゲート型（IG）FE
Tであり、主に液晶表示装置等に用いられているが、本
質的に半導体薄膜のキャリア移動度が小さいために高速
動作に限界がある。キャリア移動度を向上するために半
導体薄膜をレーザ等でアニールする方法があるがゲート
絶縁膜はやはり低温で堆積するため固定電荷密度が大き
くしきい値電圧（VTH）の制御が困難でかつ信頼性上も
問題がある。
《発明が解決しようとする問題点》 本発明は叙上の問題点に鑑みなされたものであり、低温
製造が可能でかつ電気的特性の制御性が良く、高速動作
ができるTFTとその製造方法を提供するものである。
製造が可能でかつ電気的特性の制御性が良く、高速動作
ができるTFTとその製造方法を提供するものである。
《問題点を解決するための手段》 本発明によるTFTは、SOI構造で接合型ゲートをもつ横型
のFETまたはSITで、チャンネル領域にはビームアニール
された一導電型高抵抗半導体薄膜を用いる。絶縁基板上
の一導電型高抵抗半導体膜を島状領域として設け、その
両端に接する一導電型低抵抗半導体膜から成るソース及
びドレイン領域を、また両領域間の高抵抗半導体膜上に
は逆導電型半導体膜から成るゲート領域を設けた構造を
有する。製造にあたっては、（１）絶縁基板上にビーム
アニールされた一導電型高抵抗半導体薄膜を形成
（２）一導電型低抵抗半導体薄膜の堆積 （３）前記低
抵抗半導体膜によるソース及びドレイン領域を形成する
と共に、前記高抵抗半導体膜（チャンネル領域）とソー
ス及びドレイン領域を島状領域とする工程 （４）絶縁
膜の堆積とチャンネル領域上の同膜への開孔部形成
（５）逆導電型半導体膜の堆積と選択エッチによる前記
開孔部へのゲート領域の形成 （６）コンタクト開孔と
第１導電膜による配線形成よりなる工程で行なう。
のFETまたはSITで、チャンネル領域にはビームアニール
された一導電型高抵抗半導体薄膜を用いる。絶縁基板上
の一導電型高抵抗半導体膜を島状領域として設け、その
両端に接する一導電型低抵抗半導体膜から成るソース及
びドレイン領域を、また両領域間の高抵抗半導体膜上に
は逆導電型半導体膜から成るゲート領域を設けた構造を
有する。製造にあたっては、（１）絶縁基板上にビーム
アニールされた一導電型高抵抗半導体薄膜を形成
（２）一導電型低抵抗半導体薄膜の堆積 （３）前記低
抵抗半導体膜によるソース及びドレイン領域を形成する
と共に、前記高抵抗半導体膜（チャンネル領域）とソー
ス及びドレイン領域を島状領域とする工程 （４）絶縁
膜の堆積とチャンネル領域上の同膜への開孔部形成
（５）逆導電型半導体膜の堆積と選択エッチによる前記
開孔部へのゲート領域の形成 （６）コンタクト開孔と
第１導電膜による配線形成よりなる工程で行なう。
《作用》 本発明によるTFTは、接合型ゲートであるため絶縁膜の
膜質の影響を受けにくく、VTH等の電気的特性は各領域
の寸法や不純物密度の他にPn接合と半導体膜特にチャン
ネル領域の結晶性で主にきまる。Pn接合やチャンネル領
域の形成にはビームアニールが用いられ、基本的に単結
晶化できるので信頼性も問題がない。また、本質的に低
温プロセスであるためガラス等の低融点の絶縁基板が用
いることができると共に大面積基板化が容易である。
膜質の影響を受けにくく、VTH等の電気的特性は各領域
の寸法や不純物密度の他にPn接合と半導体膜特にチャン
ネル領域の結晶性で主にきまる。Pn接合やチャンネル領
域の形成にはビームアニールが用いられ、基本的に単結
晶化できるので信頼性も問題がない。また、本質的に低
温プロセスであるためガラス等の低融点の絶縁基板が用
いることができると共に大面積基板化が容易である。
《実施例》 a.実施例１ SIT構造（第１図） 第１図には本発明によるSITの構造例を示す。第１図
（ａ）は平面図、第１図（ｂ）及び（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ′線及びＢ−Ｂ′線に沿った断面図
である。本例において、絶縁基板１上にn-チャンネル領
域12をはさみその両側にn+ソース領域13,n+ドレイン領
域23が設けられ、これらの領域12,13,23は島状領域とな
っている。n-チャンネル領域12の一部の上面及び側面を
囲む様にp+ゲート領域15が設けられ、ソース，ドレイ
ン，ゲート領域13,23,15には第１導電膜によるソース配
線17,ドレイン配線27,ゲート配線37が各々接している。
絶縁基板１には石英，ガラス等の絶縁物の他に絶縁膜コ
ートされたsiや金属が用いられる。n-チャンネル領域12
は、レーザ等でビームアニールされた単結晶または多結
晶si薄膜が用いられ、n+ソース・ドレイン領域13,23やp
+ゲート領域15は単結晶である必要はなく多結晶si薄膜
で充分である。p+ゲート領域15のn-チャンネル領域12上
の位置は本例ではソース領域13寄りに設けてあり、電圧
増幅率が大きい特性をもつが、その位置はこれに限るも
のではない。SITとしては、p+ゲート領域の長さＬは短
い程望ましいが典型的には１〜５μm,n-チャンネル領域
12の長さ（n+ソース及びドレイン領域13,23の間隔）は
１〜10μｍが選ばれるが、この値は加工技術と素子設計
値によって勿論変わる。n-チャンネル領域12の厚みは、
p+ゲート領域15との接合の拡散電位によって拡がる空乏
層112の幅が基準になり、通常（ノーマリ・オフの場
合）空乏層幅より薄く選ばれる。例えば、n-チャンネル
領域12の不純物密度が1015cm-3のときその厚みは１μｍ
以下、1016cm-3のときには0.3μｍ以下である。チャン
ネル直列抵抗を少なくしたり少数キャリアの蓄積効果を
減少したりするためには、p+ゲート領域15とn+ソース・
ドレイン領域13,23の間のn-チャンネル領域12の長さ
も、上記の空乏層幅以上が望ましい。
（ａ）は平面図、第１図（ｂ）及び（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ′線及びＢ−Ｂ′線に沿った断面図
である。本例において、絶縁基板１上にn-チャンネル領
域12をはさみその両側にn+ソース領域13,n+ドレイン領
域23が設けられ、これらの領域12,13,23は島状領域とな
っている。n-チャンネル領域12の一部の上面及び側面を
囲む様にp+ゲート領域15が設けられ、ソース，ドレイ
ン，ゲート領域13,23,15には第１導電膜によるソース配
線17,ドレイン配線27,ゲート配線37が各々接している。
絶縁基板１には石英，ガラス等の絶縁物の他に絶縁膜コ
ートされたsiや金属が用いられる。n-チャンネル領域12
は、レーザ等でビームアニールされた単結晶または多結
晶si薄膜が用いられ、n+ソース・ドレイン領域13,23やp
+ゲート領域15は単結晶である必要はなく多結晶si薄膜
で充分である。p+ゲート領域15のn-チャンネル領域12上
の位置は本例ではソース領域13寄りに設けてあり、電圧
増幅率が大きい特性をもつが、その位置はこれに限るも
のではない。SITとしては、p+ゲート領域の長さＬは短
い程望ましいが典型的には１〜５μm,n-チャンネル領域
12の長さ（n+ソース及びドレイン領域13,23の間隔）は
１〜10μｍが選ばれるが、この値は加工技術と素子設計
値によって勿論変わる。n-チャンネル領域12の厚みは、
p+ゲート領域15との接合の拡散電位によって拡がる空乏
層112の幅が基準になり、通常（ノーマリ・オフの場
合）空乏層幅より薄く選ばれる。例えば、n-チャンネル
領域12の不純物密度が1015cm-3のときその厚みは１μｍ
以下、1016cm-3のときには0.3μｍ以下である。チャン
ネル直列抵抗を少なくしたり少数キャリアの蓄積効果を
減少したりするためには、p+ゲート領域15とn+ソース・
ドレイン領域13,23の間のn-チャンネル領域12の長さ
も、上記の空乏層幅以上が望ましい。
以下、ｎチャンネルについて例を述べたがｐチャンネル
も同様である。
も同様である。
b.実施例２ SIT構造（第２図） 第２図には、SIT構造の他の断面図を示す。本例は基板
１がガラス等の低融点絶縁物のとき有効な様に基板１上
にバッファ絶縁膜９を挿入し、ビームアニール時の基板
１の損傷を軽減している。n+ソース・ドレイン領域13,2
3はn-チャンネル領域12上のn+低抵抗半導体膜で形成
し、さらにその上に第２導電膜によるソース及びドレイ
ン電極18,28を設け低抵抗化を図っている。また、表面
安定化のために絶縁膜４を設け、その開孔部を通してp+
ゲート領域15を形成している。さらに本例では、n-チャ
ンネル領域12とバッファ絶縁膜９の間の界面準位等欠陥
によるリーク電流を低減するため、この界面近傍にＰ型
領域125をイオン注入等で形成しいる。このＰ型領域125
はn-チャンネル領域12の下界面側の少なく共一部にあれ
ば充分である。
１がガラス等の低融点絶縁物のとき有効な様に基板１上
にバッファ絶縁膜９を挿入し、ビームアニール時の基板
１の損傷を軽減している。n+ソース・ドレイン領域13,2
3はn-チャンネル領域12上のn+低抵抗半導体膜で形成
し、さらにその上に第２導電膜によるソース及びドレイ
ン電極18,28を設け低抵抗化を図っている。また、表面
安定化のために絶縁膜４を設け、その開孔部を通してp+
ゲート領域15を形成している。さらに本例では、n-チャ
ンネル領域12とバッファ絶縁膜９の間の界面準位等欠陥
によるリーク電流を低減するため、この界面近傍にＰ型
領域125をイオン注入等で形成しいる。このＰ型領域125
はn-チャンネル領域12の下界面側の少なく共一部にあれ
ば充分である。
C.実施例３ 製造工程例（第３図） 第３図（ａ）〜（ｅ）には本発明によるSITの製造工程
断面図を示す。第３図（ａ）は、絶縁基板１上にn-si膜
２をビームアニールで形成し、さらにn+si膜３を堆積し
選択エッチしてn+ソース領域13,n+ドレイン領域23を設
けた状態である。n-si膜２は、例えばＰを含ａ−siまた
はｐ−siを堆積後、Arレーザ、エキシマーレーザ等の光
や電子線等によってビームアニールされ、溶融再結晶に
より単結晶または多結晶化されたものである。ビームア
ニールは、SIT部分のみで良い。n-si膜２の不純物密度
は、前記の堆積時のドーピングの他に、ビームアニール
前または後のイオン注入によってもできる。n+si膜３は
同様にn+a−siまたはn+p−siから得られ、特にａ−siの
場合には選択エッチ後のビームアニールによる低抵抗化
が望ましい。これによってn+領域113,123がn-si膜２内
に形成されても良い。第３図（ｂ）は、SIT部となるn-s
i膜２を選択エッチして島状領域にした断面で、n+ソー
ス・ドレイン領域13,23の間のn-si膜２はn-チャンネル
領域12となる。第３図（Ｃ）は、絶縁膜４を堆積後将来
のゲート領域部分に開孔部40を設けた状態である。絶縁
膜４にはPCVDや光CVDの低温絶縁膜も用いられる。第３
図（ｄ）は、p+si膜５の堆積後p+ゲート領域15を選択エ
ッチで設けた状態を示す。p+si膜５にはp+a−siやp+p−
siが用いられ、いずれの場合も堆積後ビームアニールし
てp+領域115をn-チャンネル領域12内に形成することが
望ましい。第３図（ｅ）は、必要に応じフィールド絶縁
膜６を堆積後必要部分にコンタクト開孔を行なって、第
１導電膜７を堆積選択エッチして、ソース・ドレイン・
ゲート各配線17,27,37を形成したものである。
断面図を示す。第３図（ａ）は、絶縁基板１上にn-si膜
２をビームアニールで形成し、さらにn+si膜３を堆積し
選択エッチしてn+ソース領域13,n+ドレイン領域23を設
けた状態である。n-si膜２は、例えばＰを含ａ−siまた
はｐ−siを堆積後、Arレーザ、エキシマーレーザ等の光
や電子線等によってビームアニールされ、溶融再結晶に
より単結晶または多結晶化されたものである。ビームア
ニールは、SIT部分のみで良い。n-si膜２の不純物密度
は、前記の堆積時のドーピングの他に、ビームアニール
前または後のイオン注入によってもできる。n+si膜３は
同様にn+a−siまたはn+p−siから得られ、特にａ−siの
場合には選択エッチ後のビームアニールによる低抵抗化
が望ましい。これによってn+領域113,123がn-si膜２内
に形成されても良い。第３図（ｂ）は、SIT部となるn-s
i膜２を選択エッチして島状領域にした断面で、n+ソー
ス・ドレイン領域13,23の間のn-si膜２はn-チャンネル
領域12となる。第３図（Ｃ）は、絶縁膜４を堆積後将来
のゲート領域部分に開孔部40を設けた状態である。絶縁
膜４にはPCVDや光CVDの低温絶縁膜も用いられる。第３
図（ｄ）は、p+si膜５の堆積後p+ゲート領域15を選択エ
ッチで設けた状態を示す。p+si膜５にはp+a−siやp+p−
siが用いられ、いずれの場合も堆積後ビームアニールし
てp+領域115をn-チャンネル領域12内に形成することが
望ましい。第３図（ｅ）は、必要に応じフィールド絶縁
膜６を堆積後必要部分にコンタクト開孔を行なって、第
１導電膜７を堆積選択エッチして、ソース・ドレイン・
ゲート各配線17,27,37を形成したものである。
この例においてn+si膜３やp+si膜５のビームアニールは
si膜を溶融再結晶する条件よりも低い温度で行なうこと
が不純物再分布を抑える上で必要で、ａ−si膜のｐ−si
化またはｐ−si膜の粒径増加のみで良い。また実施例２
（第２図）で示したＰ型領域125の形成は第３図（Ｃ）
の工程の後にＢをイオン注入を絶縁膜４をマスクに行な
える。
si膜を溶融再結晶する条件よりも低い温度で行なうこと
が不純物再分布を抑える上で必要で、ａ−si膜のｐ−si
化またはｐ−si膜の粒径増加のみで良い。また実施例２
（第２図）で示したＰ型領域125の形成は第３図（Ｃ）
の工程の後にＢをイオン注入を絶縁膜４をマスクに行な
える。
d.実施例４ 製造工程例（第４図） 第４図（ａ）〜（ｄ）には本発明による他の製造工程の
断面図を示す。第４図（ａ）は、基板１上にバッファ絶
縁膜9,n-si膜２を堆積後、n-si膜のビームアニール、さ
らにn+si膜３を堆積した状態である。第４図（ｂ）の様
にn+si膜3/n-si膜２の２層膜を島状領域に選択エッチし
た後、第４図（ｃ）の様に第２導電膜８の堆積選択エッ
チによりソース電極18、ドレイン電極28を形成し、さら
に露出したn+si膜３を選択エッチして離間したn+ソース
及びドレイン領域13,23を形成する。第２導電膜８には
W,Ta,Mo,Cr,Ti,等の高融点金属やITO等の透明導電膜が
用いられる。n+si膜３のビームアニールは、第４図
（ａ），（ｂ）（ｃ）の状態のいずれにも施し得る。そ
の後、絶縁膜４の堆積、ゲート領域部の開孔等実施例３
と同様に製造される。第４図（ｄ）には完成した構造例
を示す。この例では、マスク工程数が減少できる利点を
もつ。
断面図を示す。第４図（ａ）は、基板１上にバッファ絶
縁膜9,n-si膜２を堆積後、n-si膜のビームアニール、さ
らにn+si膜３を堆積した状態である。第４図（ｂ）の様
にn+si膜3/n-si膜２の２層膜を島状領域に選択エッチし
た後、第４図（ｃ）の様に第２導電膜８の堆積選択エッ
チによりソース電極18、ドレイン電極28を形成し、さら
に露出したn+si膜３を選択エッチして離間したn+ソース
及びドレイン領域13,23を形成する。第２導電膜８には
W,Ta,Mo,Cr,Ti,等の高融点金属やITO等の透明導電膜が
用いられる。n+si膜３のビームアニールは、第４図
（ａ），（ｂ）（ｃ）の状態のいずれにも施し得る。そ
の後、絶縁膜４の堆積、ゲート領域部の開孔等実施例３
と同様に製造される。第４図（ｄ）には完成した構造例
を示す。この例では、マスク工程数が減少できる利点を
もつ。
《発明の効果》 本発明を主にSITについて述べたが、同様にFETにも適用
される。また、チャンネル領域12の導電型をゲート領域
15と同導電型にすればバイポーラトランジスタの製造に
も応用できる。本発明によるTFTは高速，低消費電力，
高信頼性の特徴を有するため、例えば大面積TFT液晶パ
ネルの駆動回路や周辺論理回路に適用できる他、ａ−si
利用のデバイスとの混載化，多層IC等にも応用できその
範囲は広い。
される。また、チャンネル領域12の導電型をゲート領域
15と同導電型にすればバイポーラトランジスタの製造に
も応用できる。本発明によるTFTは高速，低消費電力，
高信頼性の特徴を有するため、例えば大面積TFT液晶パ
ネルの駆動回路や周辺論理回路に適用できる他、ａ−si
利用のデバイスとの混載化，多層IC等にも応用できその
範囲は広い。
第１図（ａ）は本発明によるSITの平面図、第１図
（ｂ）及び（ｃ）はそれぞれ第１図（ａ）のＡ−Ａ′線
及びＢ−Ｂ′線に沿った断面図、第２図は本発明の他の
SIT構造の断面図、第３図（ａ）〜（ｅ）はSITの製造工
程順の断面図、第４図（ａ）〜（ｄ）は他の実施例によ
る工程順断面図である。 １……基板、２……n-si膜、３……n+si膜、４……絶縁
膜、５……p+si膜、７……第１導電線、８……第２導電
線、12……n-チャンネル領域、13……n+ソース領域、23
……n+ドレイン領域、15……p+ゲート領域
（ｂ）及び（ｃ）はそれぞれ第１図（ａ）のＡ−Ａ′線
及びＢ−Ｂ′線に沿った断面図、第２図は本発明の他の
SIT構造の断面図、第３図（ａ）〜（ｅ）はSITの製造工
程順の断面図、第４図（ａ）〜（ｄ）は他の実施例によ
る工程順断面図である。 １……基板、２……n-si膜、３……n+si膜、４……絶縁
膜、５……p+si膜、７……第１導電線、８……第２導電
線、12……n-チャンネル領域、13……n+ソース領域、23
……n+ドレイン領域、15……p+ゲート領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808
Claims (7)
- 【請求項１】絶縁基板上に設けられた一導電型島状高抵
抗半導体薄膜と、該薄膜の両端に接し、互いに離間する
一導電型低抵抗半導体薄膜から成るソース領域及びドレ
イン領域と、前記ソース及びドレイン領域の間の前記高
抵抗半導体薄膜上の少なく共一部に接する逆導電型半導
体薄膜からなるゲート領域とを有し、前記基板表面と平
行方向に流れる前記ソース及びドレイン領域間の主電流
をゲート領域に印加する電圧によって制御する薄膜トラ
ンジスタ。 - 【請求項２】前記ゲート領域と前記高抵抗半導体薄膜の
間に形成された接合の拡散電位で拡がる空乏層幅が前記
高抵抗半導体薄膜の厚みより大であることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタ。 - 【請求項３】前記ゲート領域が前記高抵抗半導体薄膜の
上面及び側面に接することを特徴とする特許請求の範囲
第１項または第２項記載の薄膜トランジスタ。 - 【請求項４】前記高抵抗半導体薄膜がエネルギービーム
アニールで形成された多結晶もしくは単結晶半導体薄膜
であることを特徴とする特許請求の範囲第１項から第３
項いずれか記載の薄膜トランジスタ。 - 【請求項５】（ａ）絶縁基板上に一導電型不純物を含む
半導体薄膜を堆積し、エネルギービームで溶融、再結晶
化して一導電型高抵抗半導体薄膜とする第１工程 （ｂ）一導電型低抵抗半導体薄膜を堆積する第２工程 （ｃ）前記低抵抗半導体薄膜によって前記高抵抗半導体
薄膜をはさみ互いに離間するソース及びドレイン領域を
選択的に形成すると共に、ソース及びドレイン領域さら
に該両領域にはさまれた前記高抵抗半導体薄膜を島状領
域とする第３工程 （ｄ）絶縁膜を堆積し、前記島状領域内の高抵抗半導体
薄膜上の少なく共一部の前記絶縁膜に開孔部を設ける第
４工程 （ｅ）逆導電型低抵抗半導体薄膜を堆積し、前記絶縁膜
の開孔部を被う前記逆導電型半導体薄膜からゲート領域
を選択的に形成する第５工程 （ｆ）所定の部分の前記絶縁膜にコンタクト開孔部を設
け、第１導電膜を堆積選択エッチを行なって所定の配線
を成す第６工程 とから成る薄膜トランジスタの製造方法。 - 【請求項６】前記第２工程、第３工程もしくは第５工程
の少なく共１つの工程でエネルギービームアニールを
し、該アニールの条件は前記一導電型もしくは逆導電型
低抵抗半導体薄膜を溶融するまで温度を上昇させないこ
とを特徴とする特許請求の範囲第５項記載の薄膜トラン
ジスタの製造方法。 - 【請求項７】前記第３工程が前記一導電型低抵抗半導体
薄膜と前記一導電型高抵抗半導体薄膜の２層薄膜を島状
領域として選択エッチする工程と、第２導電膜を堆積選
択エッチしソース及びドレイン電極を形成する工程と、
ソース及びドレイン電極をマスクに露出した前記一導電
型低抵抗半導体薄膜を選択除去し、ソース及びドレイン
電極下の前記一導電型低抵抗半導体薄膜からソース及び
ドレイン領域を形成する工程より成ることを特徴とする
特許請求の範囲第５項または第６項記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12414486A JPH0785480B2 (ja) | 1986-05-29 | 1986-05-29 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12414486A JPH0785480B2 (ja) | 1986-05-29 | 1986-05-29 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281371A JPS62281371A (ja) | 1987-12-07 |
| JPH0785480B2 true JPH0785480B2 (ja) | 1995-09-13 |
Family
ID=14878020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12414486A Expired - Lifetime JPH0785480B2 (ja) | 1986-05-29 | 1986-05-29 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785480B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208517A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置 |
| JP4830179B2 (ja) * | 2000-06-28 | 2011-12-07 | 住友電気工業株式会社 | 接合型電界効果トランジスタ |
| JP4802356B2 (ja) * | 1999-12-21 | 2011-10-26 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタ |
-
1986
- 1986-05-29 JP JP12414486A patent/JPH0785480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281371A (ja) | 1987-12-07 |
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